JP7025007B2

JP7025007B2 - Gate drive

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Publication number: JP7025007B2
Application number: JP2018037185A
Authority: JP
Inventors: 智介萬年; 圭二和田
Original assignee: Tokyo Metropolitan Public University Corp
Current assignee: Tokyo Metropolitan Public University Corp
Priority date: 2018-03-02
Filing date: 2018-03-02
Publication date: 2022-02-24
Anticipated expiration: 2038-03-02
Also published as: JP2019154134A

Description

本発明は、半導体パワーデバイスをオン・オフさせる動作を行うゲート駆動装置に関し、特に、強電系の主回路を弱電系の信号を入力して制御するゲート駆動装置に関する。 The present invention relates to a gate drive device that operates to turn on / off a semiconductor power device, and more particularly to a gate drive device that controls a main circuit of a high electric system by inputting a signal of a light electric system.

電力の変換や制御を行うパワーエレクトロニクス分野において、半導体パワーデバイスのスイッチングが利用されている。このような、半導体パワーデバイスとして、下記の特許文献１に記載の技術が知られている。 Switching of semiconductor power devices is used in the field of power electronics that converts and controls electric power. As such a semiconductor power device, the technique described in Patent Document 1 below is known.

特許文献１（特開２０１３－２１９８７４号公報）には、電力変換装置において、ｎチャネル型のＭＯＳＦＥＴにより構成された２つのスイッチ素子（ＳＷ１，ＳＷ２）が使用され、上アーム側スイッチ素子（ＳＷ１）のソースに下アーム側スイッチ素子（ＳＷ２）のドレインが接続されるとともに、各スイッチ素子（ＳＷ１，ＳＷ２）のゲートに対して、ゲート駆動回路（ＧＤ１，ＧＤ２）が接続され、ゲートドライバ制御回路（ＧＤＣＴＬ）からゲート駆動回路（ＧＤ１，ＧＤ２）に信号が入力されることで、スイッチ素子（ＳＷ１，ＳＷ２）がオン・オフされる構成が記載されている。特許文献１に記載の構成では、ゲートドライバ制御回路（ＧＤＣＴＬ）に、マイコン等で生成された上アーム用制御信号（ＨＩＮ）と下アーム用制御信号（ＬＩＮ）が入力されると、入力された信号（ＨＩＮ，ＬＩＮ）に応じて、上アームドライバ用制御信号（ＨＯ１）と下アームドライバ用制御信号（ＬＯ１）が出力される。 In Patent Document 1 (Japanese Unexamined Patent Publication No. 2013-21987), two switch elements (SW1 and SW2) configured by an n-channel MOSFET are used in a power conversion device, and the upper arm side switch element (SW1) is used. The drain of the lower arm side switch element (SW2) is connected to the source of, and the gate drive circuit (GD1, GD2) is connected to the gate of each switch element (SW1, SW2), and the gate driver control circuit (Gate driver control circuit) A configuration is described in which the switch elements (SW1, SW2) are turned on and off by inputting a signal from the GDCTL) to the gate drive circuits (GD1, GD2). In the configuration described in Patent Document 1, when the upper arm control signal (HIN) and the lower arm control signal (LIN) generated by a microcomputer or the like are input to the gate driver control circuit (GDCTL), they are input. The upper arm driver control signal (HO1) and the lower arm driver control signal (LO1) are output according to the signals (HIN, LIN).

パワーエレクトロニクスでは、損失を低減するため、半導体パワーデバイスをスイッチとして動作させる。パワーデバイスの損失というのは、ある瞬間にパワーデバイスに印加されている「電圧」と流れている「電流」の「積」で計算される電力損失である。理想的なスイッチであれば、「スイッチオン時は電圧が０」、「スイッチオフ時は電流が０」なので損失は発生しないが、実際のパワーデバイスでは、ターンオンとターンオフには有限の時間がかかるため、電圧と電流が同時に存在する期間がある。スイッチング損失とは、ターンオンおよびターンオフの切換時に発生する損失で、一般的に、スイッチング速度が遅いほど、その損失が大きくなる。 In power electronics, semiconductor power devices are operated as switches in order to reduce losses. The power device loss is the power loss calculated by the "product" of the "voltage" applied to the power device and the "current" flowing at a certain moment. With an ideal switch, there is no loss because "voltage is 0 when the switch is on" and "current is 0 when the switch is off", but in an actual power device, turn-on and turn-off take a finite amount of time. Therefore, there is a period in which voltage and current exist at the same time. The switching loss is a loss that occurs at the time of switching between turn-on and turn-off. Generally, the slower the switching speed, the larger the loss.

特許文献１に記載の従来方式のゲートドライバでは、スイッチングによる電流の変化が急峻すぎると、回路配線や半導体パワーデバイス内などに存在する寄生インダクタンスにより過電圧、電流振動が発生する。特許文献１等の従来技術では、ゲート抵抗を用いてスイッチングによる電流の変化を緩やかにすることにより過電圧等を抑えているが、ゲート抵抗は回路が組み上がった後は変更することができない。そして、最初はゲート抵抗が最適であっても、回路の動作状況（例えば、出力電流が大きい時と小さい時とで過電圧の大きさが変わり、最適なゲート抵抗値も変わる）や、パワーデバイスの使用状況（導通している電流値・印加電圧・発熱や素子の劣化等）によっては、最適でなくなることがある。すなわち、特許文献１に記載の技術では、回路の動作状況やパワーデバイスの使用状況によっては、ゲート抵抗が最適でなくなり、過電圧等が発生する場合がある。
上記の過電圧を抑えるために、ゲート抵抗を大きくしてスイッチングを遅くした場合、スイッチング損失が増えてしまう。つまり、スイッチング時に発生する過電圧とスイッチング損失はトレードオフの関係にある。 In the conventional gate driver described in Patent Document 1, if the change in current due to switching is too steep, overvoltage and current vibration occur due to parasitic inductance existing in circuit wiring and semiconductor power devices. In the prior art such as Patent Document 1, overvoltage and the like are suppressed by slowing the change of the current due to switching by using the gate resistance, but the gate resistance cannot be changed after the circuit is assembled. And even if the gate resistance is optimal at first, the operating status of the circuit (for example, the magnitude of the overvoltage changes depending on whether the output current is large or small, and the optimum gate resistance value also changes), and the power device It may not be optimal depending on the usage conditions (conducting current value, applied voltage, heat generation, deterioration of the element, etc.). That is, in the technique described in Patent Document 1, the gate resistance may not be optimal and overvoltage or the like may occur depending on the operating condition of the circuit or the usage condition of the power device.
If the gate resistance is increased to slow down the switching in order to suppress the above-mentioned overvoltage, the switching loss increases. That is, there is a trade-off relationship between the overvoltage generated during switching and the switching loss.

非特許文献１には、ゲートドライバ内で６３対のＭＯＳドライバ（２組のスイッチ素子＋MOS用ゲート駆動回路）を並列に接続して、ＩＧＢＴ等のパワーデバイスの使用状況に応じて、オン、オフするＭＯＳドライバの数を変更することで、ゲート電流を変化させる技術が記載されている。例えば、ＭＯＳドライバを１つのみオンにする場合と、ＭＯＳドライバを１０個オンにする場合で、ゲート電流を１０倍にすることができる技術が記載されている。したがって、非特許文献１に記載の技術によれば、回路の動作状況やパワーデバイスの状態に応じてゲート電流を変化させることが可能である。 In Non-Patent Document 1, 63 pairs of MOS drivers (two sets of switch elements + gate drive circuit for MOS) are connected in parallel in the gate driver, and turned on and off according to the usage status of a power device such as an IGBT. A technique for changing the gate current by changing the number of MOS drivers to be used is described. For example, there is described a technique that can increase the gate current by 10 times when only one MOS driver is turned on and when ten MOS drivers are turned on. Therefore, according to the technique described in Non-Patent Document 1, it is possible to change the gate current according to the operating state of the circuit and the state of the power device.

特開２０１３－２１９８７４号公報（「００２２」～「００２８」、図１）Japanese Unexamined Patent Publication No. 2013-21987 (“0022” to “0028”, FIG. 1)

Koutaro Miyazaki,他６名，“General-Purpose Clocked Gate Driver(CGD) IC with Programmable 63-Level Drivability to Reduce Ic Overshoot and Switching Loss of Various Power Transistors”，2016 IEEE Applied Power Electronics Conference and Exposition(APEC 2016),pp.1640-1645,2016-3Koutaro Miyazaki, 6 others, “General-Purpose Clocked Gate Driver (CGD) IC with Programmable 63-Level Drivability to Reduce Ic Overshoot and Switching Loss of Various Power Transistors”, 2016 IEEE Applied Power Electronics Conference and Exposition (APEC 2016), pp.1640-1645,2016-3

（従来技術の問題点）
非特許文献１に記載された技術では、ＭＯＳドライバ（駆動回路）が６３対設けられる構成では、ｐＭＯＳとｎＭＯＳが６３個ずつで合計１２６個の素子が設けられることとなる。したがって、１２６個の素子のオン、オフを制御する信号（６ｂｉｔ×２＝１２ｂｉｔ）を入力する必要が発生する。すなわち、非特許文献１に記載の技術では、ゲートドライバの制御用の入力信号として、専用の入力信号が必要になる問題があった。そして、ＭＯＳドライバの数が増減すると、入力信号のｂｉｔ数も信号の内容も変える必要がある問題があった。 (Problems of conventional technology)
In the technique described in Non-Patent Document 1, in a configuration in which 63 pairs of MOS drivers (drive circuits) are provided, 63 pMOSs and 63 nMOSs are provided, for a total of 126 elements. Therefore, it is necessary to input a signal (6 bits × 2 = 12 bits) for controlling the on / off of 126 elements. That is, the technique described in Non-Patent Document 1 has a problem that a dedicated input signal is required as an input signal for controlling a gate driver. Then, when the number of MOS drivers increases or decreases, there is a problem that it is necessary to change the bit number of the input signal and the content of the signal.

また、非特許文献１に記載された技術では、回路の使用状況に応じてゲート電流の増減を制御している。しかしながら、パワーデバイスでオン、オフを切り替える際には、サージ電圧が発生する。したがって、例えば、ゲート電流を１０倍にしたいときに、単純に１０個のＭＯＳドライバをオンにするだけでは、サージ電圧が発生して、最悪の場合は、パワーデバイスが破損してしまう恐れがある。 Further, in the technique described in Non-Patent Document 1, the increase / decrease of the gate current is controlled according to the usage state of the circuit. However, a surge voltage is generated when the power device is switched on and off. Therefore, for example, when you want to increase the gate current by 10 times, simply turning on 10 MOS drivers may generate a surge voltage, and in the worst case, the power device may be damaged. ..

本発明は、複数の駆動回路を有する構成において、パワーデバイスのオン、オフ時のサージ電圧およびスイッチング損失の少なくとも一方を抑制することを技術的課題とする。 The technical subject of the present invention is to suppress at least one of a surge voltage and a switching loss when a power device is turned on and off in a configuration having a plurality of drive circuits.

前記技術的課題を解決するために、請求項１に記載の発明のゲート駆動装置は、
半導体パワーデバイスのオン・オフを制御するゲートドライバであって、第１の切替素子と、第２の切替素子と、を有し、前記第１の切替素子がオンの場合に前記半導体パワーデバイスをオンにする電源に出力端子が接続され、前記第２の切替素子がオンの場合に前記半導体パワーデバイスをオフにする電源に出力端子が接続される駆動回路を複数有する前記ゲートドライバと、
並列に接続された複数の前記駆動回路に対して、前記各駆動回路における第１の切替素子および第２の切替素子のいずれか一方をオンにし且つ他方をオフに制御する制御部であって、前記半導体パワーデバイスをオンとオフとの間で切り替える場合に配線に起因する寄生インダクタンスにより発生するスイッチング損失に基づいて、前記ゲートドライバの中に複数ある前記駆動回路の切替素子をオンにする個数を時間経過に応じて制御する制御部と、
を備えたことを特徴とする。 In order to solve the technical problem, the gate drive device of the invention according to claim 1 is used.
A gate driver that controls on / off of a semiconductor power device, which has a first switching element and a second switching element, and when the first switching element is on, the semiconductor power device is used. The gate driver having a plurality of drive circuits in which an output terminal is connected to a power source to be turned on and an output terminal is connected to a power source to turn off the semiconductor power device when the second switching element is turned on.
A control unit that controls one of the first switching element and the second switching element in each of the driving circuits to be turned on and the other to be turned off for a plurality of the driving circuits connected in parallel. Based on the switching loss caused by the parasitic inductance caused by the wiring when the semiconductor power device is switched between on and off, the number of switching elements of the drive circuit in the gate driver is set to be turned on. A control unit that controls over time,
It is characterized by being equipped with.

請求項２に記載の発明は、請求項１に記載のゲート駆動装置において、
前記半導体パワーデバイス内部の配線に起因する寄生インダクタンスにより発生するスイッチング損失に基づいて、前記ゲートドライバの中で複数ある前記駆動回路の切替素子をオンにする個数を時間経過に応じて制御する制御部、
を備えたことを特徴とする。 The invention according to claim 2 is the gate drive device according to claim 1.
Control to control the number of switching elements of the drive circuit in the gate driver to be turned on over time based on the switching loss caused by the parasitic inductance caused by the wiring inside the semiconductor power device. Department,
It is characterized by being equipped with.

請求項３に記載の発明は、請求項１または２に記載のゲート駆動装置において、
前記半導体パワーデバイスの周辺の回路の配線に起因する寄生インダクタンスにより発生するスイッチング損失に基づいて、前記ゲートドライバの中で複数ある前記駆動回路の切替素子をオンにする個数を時間経過に応じて制御する制御部、
を備えたことを特徴とする。 The invention according to claim 3 is the gate driving device according to claim 1 or 2.
Based on the switching loss caused by the parasitic inductance caused by the wiring of the circuits around the semiconductor power device, the number of switching elements of the drive circuit among the gate drivers is controlled over time. Control unit,
It is characterized by being equipped with.

請求項４に記載の発明は、請求項１ないし３のいずれかに記載のゲート駆動装置において、
前記半導体パワーデバイスの切り替えの後に発生する電圧の振動に基づいて、前記ゲートドライバの中で複数ある前記駆動回路の切替素子をオンにする個数を時間経過に応じて制御する前記制御部、
を備えたことを特徴とする。 The invention according to claim 4 is the gate drive device according to any one of claims 1 to 3.
A control unit that controls the number of switching elements of a plurality of drive circuits in the gate driver to be turned on over time based on the vibration of the voltage generated after the switching of the semiconductor power device.
It is characterized by being equipped with.

請求項１に記載の発明によれば、複数の駆動回路を有する構成において、パワーデバイスのオン、オフ時のスイッチング損失等を抑制することができる。
請求項２，３に記載の発明によれば、パワーデバイスの内部や周辺の回路の配線の長さ等に起因する寄生インダクタンスを考慮しない場合に比べて、寄生インダクタンスによる悪影響を抑制することができる。
請求項４に記載の発明によれば、切り替え後の電圧の振動を考慮しない場合に比べて、電圧の振動を抑制することができる。 According to the first aspect of the present invention, in a configuration having a plurality of drive circuits, it is possible to suppress switching loss when the power device is turned on and off.
According to the inventions of claims 2 and 3, the adverse effect of the parasitic inductance can be suppressed as compared with the case where the parasitic inductance caused by the wiring length of the circuit inside or around the power device is not taken into consideration. ..
According to the fourth aspect of the present invention, the voltage vibration can be suppressed as compared with the case where the voltage vibration after switching is not taken into consideration.

図１は本発明の実施例１のゲート駆動装置と半導体パワーデバイスの説明図である。FIG. 1 is an explanatory diagram of a gate drive device and a semiconductor power device according to the first embodiment of the present invention. 図２は実施例１のゲート駆動装置を含む主回路に寄生インダクタンスを明示した回路の説明図である。FIG. 2 is an explanatory diagram of a circuit in which a parasitic inductance is clearly shown in the main circuit including the gate drive device of the first embodiment. 図３は実施例１のゲート駆動装置の機能ブロックである。FIG. 3 is a functional block of the gate drive device of the first embodiment. 図４は比較例１および比較例２と実験例１の説明図であり、横軸に時間を取り、縦軸に電圧や切替素子のオン・オフを表記したグラフであって、図４Ａは比較例１のグラフ、図４Ｂは比較例２のグラフ、図４Ｃは実験例１のグラフである。FIG. 4 is an explanatory diagram of Comparative Example 1, Comparative Example 2, and Experimental Example 1, in which the horizontal axis represents time and the vertical axis represents the on / off of the voltage and the switching element. FIG. 4A is a comparison. The graph of Example 1, FIG. 4B is the graph of Comparative Example 2, and FIG. 4C is the graph of Experimental Example 1. 図５は横軸に時間を取り、縦軸にゲート電圧Ｖｇやコレクタエミッタ間の電圧Ｖｃｅを取ったグラフであり、図５Ａは比較例１の場合のグラフ、図５Ｂは実験例１の場合のグラフである。FIG. 5 is a graph in which time is taken on the horizontal axis and the gate voltage Vg and the voltage Vce between collectors and emitters are taken on the vertical axis. FIG. 5A is a graph in the case of Comparative Example 1, and FIG. 5B is a graph in the case of Experimental Example 1. It is a graph. 図６は図４Ｃに対応する実験例２，３および比較例３，４の説明図であり、図６Ａは比較例３のグラフ、図６Ｂは実験例２のグラフ、図６Ｃは比較例４のグラフ、図６Ｄは実験例３のグラフである。6 is an explanatory diagram of Experimental Examples 2 and 3 and Comparative Examples 3 and 4 corresponding to FIGS. 4C, FIG. 6A is a graph of Comparative Example 3, FIG. 6B is a graph of Experimental Example 2, and FIG. 6C is a graph of Comparative Example 4. The graph, FIG. 6D, is a graph of Experimental Example 3. 図７は図４Ｃに対応する実験例４，５の説明図であり、図７Ａは実験例４のグラフ、図７Ｂは実験例５のグラフである。7 is an explanatory diagram of Experimental Examples 4 and 5 corresponding to FIG. 4C, FIG. 7A is a graph of Experimental Example 4, and FIG. 7B is a graph of Experimental Example 5.

次に図面を参照しながら、本発明の実施の形態の具体例である実施例を説明するが、本発明は以下の実施例に限定されるものではない。
なお、以下の図面を使用した説明において、理解の容易のために説明に必要な部材以外の図示は適宜省略されている。 Next, an embodiment which is a specific example of the embodiment of the present invention will be described with reference to the drawings, but the present invention is not limited to the following examples.
In addition, in the explanation using the following drawings, the illustrations other than the members necessary for the explanation are omitted as appropriate for the sake of easy understanding.

図１は本発明の実施例１のゲート駆動装置と半導体パワーデバイスの説明図である。
図２は実施例１のゲート駆動装置を含む主回路に寄生インダクタンスを明示した回路の説明図である。
図１、図２において、電力を直流から交流に変換する実施例１の電力変換器１に、実施例１のゲート駆動装置の一例としてのゲート駆動装置２が組み込まれている。実施例１の電力変換器１は、主回路の一例としてハーフブリッジ回路３を有する。実施例１のハーフブリッジ回路３は、２つのＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）３ａ，３ｂを有する。実施例１のハーフブリッジ回路３では、第１のＩＧＢＴ３ａのコレクタが第２のＩＧＢＴ３ｂのエミッタ（Ｅ）に接続されている。各ＩＧＢＴ３ａ，３ｂでは、コレクタ（Ｃ）とエミッタ（Ｅ）の間に還流ダイオード３ａ１，３ｂ１が接続されている。 FIG. 1 is an explanatory diagram of a gate drive device and a semiconductor power device according to the first embodiment of the present invention.
FIG. 2 is an explanatory diagram of a circuit in which a parasitic inductance is clearly shown in the main circuit including the gate drive device of the first embodiment.
In FIGS. 1 and 2, the power converter 1 of the first embodiment that converts electric power from direct current to alternating current incorporates the gate drive device 2 as an example of the gate drive device of the first embodiment. The power converter 1 of the first embodiment has a half-bridge circuit 3 as an example of the main circuit. The half-bridge circuit 3 of the first embodiment has two IGBTs (Insulated Gate Bipolar Transistors) 3a and 3b. In the half-bridge circuit 3 of the first embodiment, the collector of the first IGBT 3a is connected to the emitter (E) of the second IGBT 3b. In each of the IGBTs 3a and 3b, the freewheeling diodes 3a1 and 3b1 are connected between the collector (C) and the emitter (E).

なお、実施例１では電力変換器１に負荷回路４と負荷インダクタ１５が接続されている。負荷回路４は、一例として、第３のＩＧＢＴ４ａと、第４のＩＧＢＴ４ｂが直列に接続されたハーフブリッジ回路を使用可能である。負荷インダクタ１５は、図２の回路において、第２のＩＧＢＴ３ｂのコレクタ（Ｃ）と第１のＩＧＢＴ３ａのエミッタ（Ｅ）の間と、第４のＩＧＢＴ４ｂのコレクタ（Ｃ）と第３のＩＧＢＴ４ａのエミッタ（Ｅ）の間に、接続されている。また、第３のＩＧＢＴ４ａのエミッタ（Ｅ）と第４のＩＧＢＴ４ｂのコレクタ（Ｃ）との間と、第１のＩＧＢＴ３ａのエミッタ（Ｅ）と第２のＩＧＢＴ３ｂのコレクタ（Ｃ）との間には、寄生インダクタンスを有する。
また、第２のＩＧＢＴ３ｂのコレクタ（Ｃ）と第１のＩＧＢＴ３ａのエミッタ（Ｅ）との間には、コンデンサ８が接続されており、コンデンサ８に並列に直流電源９が接続されている。コンデンサ８は、ＩＧＢＴがスイッチング時に流れるパルス状の電流を供給するために利用される。また直流電源９は負荷が必要とする電力を供給するために必要となる。そのため、直流電源９からはパルス状の電流を供給しない。
なお、実施例１では、直流電源９は、一例として、５００Ｖの電圧を印加する。 In the first embodiment, the load circuit 4 and the load inductor 15 are connected to the power converter 1. As an example, the load circuit 4 can use a half-bridge circuit in which a third IGBT 4a and a fourth IGBT 4b are connected in series. In the circuit of FIG. 2, the load inductor 15 is located between the collector (C) of the second IGBT 3b and the emitter (E) of the first IGBT 3a, and the collector (C) of the fourth IGBT 4b and the emitter of the third IGBT 4a. It is connected during (E). Further, between the emitter (E) of the third IGBT 4a and the collector (C) of the fourth IGMP4b, and between the emitter (E) of the first IGBT 3a and the collector (C) of the second IGBT 3b. , Has a parasitic inductance.
Further, a capacitor 8 is connected between the collector (C) of the second IGBT 3b and the emitter (E) of the first IGBT 3a, and a DC power supply 9 is connected in parallel with the capacitor 8. The capacitor 8 is used to supply the pulsed current that the IGBT flows during switching. Further, the DC power supply 9 is required to supply the power required by the load. Therefore, the pulsed current is not supplied from the DC power supply 9.
In Example 1, the DC power supply 9 applies a voltage of 500 V as an example.

図３は実施例１のゲート駆動装置の機能ブロックである。
図２、図３において、前記第１のＩＧＢＴ３ａのゲート（Ｇ）には、駆動部の一例としてのゲートドライバ１１が接続されている。図３において、実施例１のゲートドライバ１１は、駆動回路１２を６３対有する。各駆動回路１２は、第１の切替素子の一例としての第１スイッチング素子１２ａと、第２の切替素子の一例としての第２スイッチング素子１２ｂとを有する。実施例１では、第１スイッチング素子１２ａは、ｐ型のＭＯＳＦＥＴにより構成されており、第２スイッチング素子１２ｂは、ｎ型のＭＯＳＦＥＴにより構成されている。 FIG. 3 is a functional block of the gate drive device of the first embodiment.
In FIGS. 2 and 3, a gate driver 11 as an example of a drive unit is connected to the gate (G) of the first IGBT 3a. In FIG. 3, the gate driver 11 of the first embodiment has 63 pairs of drive circuits 12. Each drive circuit 12 has a first switching element 12a as an example of a first switching element and a second switching element 12b as an example of a second switching element. In the first embodiment, the first switching element 12a is composed of a p-type MOSFET, and the second switching element 12b is composed of an n-type MOSFET.

第１スイッチング素子１２ａのドレイン（Ｄ）と第２スイッチング素子１２ｂのドレイン（Ｄ）とが接続されている。また、第１スイッチング素子１２ａのソース（Ｓ）に、第１の電圧の一例としてのゲート駆動電圧Ｖ１が印加される。なお、実施例１では、ゲート駆動電圧Ｖ１は、一例として、Ｖ１＝１５［Ｖ］に設定されている。第２スイッチング素子１２ｂのソース（Ｓ）には、第２の電圧の一例としてのＶ２＝０［Ｖ］が印加されている。６３対の駆動回路１２は、ドレイン（Ｄ）どうしが接続されるとともに、第１のＩＧＢＴ３ａのゲート（Ｇ）に接続されている。 The drain (D) of the first switching element 12a and the drain (D) of the second switching element 12b are connected to each other. Further, a gate drive voltage V1 as an example of the first voltage is applied to the source (S) of the first switching element 12a. In the first embodiment, the gate drive voltage V1 is set to V1 = 15 [V] as an example. V2 = 0 [V] as an example of the second voltage is applied to the source (S) of the second switching element 12b. The 63 pairs of drive circuits 12 are connected to each other by the drains (D) and are connected to the gate (G) of the first IGBT 3a.

したがって、実施例１の回路構成では、第１スイッチング素子１２ａがオンになり、且つ、第２スイッチング素子１２ｂがオフになると、第１のＩＧＢＴ３ａのゲート（Ｇ）がゲート駆動電圧Ｖ１に接続され、第１のＩＧＢＴ３ａがオンになる。そして、第１スイッチング素子１２ａがオフになり、且つ、第２スイッチング素子１２ｂがオンになると、第１のＩＧＢＴ３ａのゲート（Ｇ）がゲート駆動電圧Ｖ２に接続され、第１のＩＧＢＴ３ａがオフになる。 Therefore, in the circuit configuration of the first embodiment, when the first switching element 12a is turned on and the second switching element 12b is turned off, the gate (G) of the first IGBT 3a is connected to the gate drive voltage V1. The first IGBT 3a is turned on. Then, when the first switching element 12a is turned off and the second switching element 12b is turned on, the gate (G) of the first IGBT 3a is connected to the gate drive voltage V2, and the first IGBT 3a is turned off. ..

また、実施例１のゲートドライバ１１では、駆動回路１２の１つ当たりが流せる最大のゲート電流がＩｇの場合、６３対の駆動回路１２が全てオンになると、最大６３×Ｉｇ［Ａ］のゲート電流がハーフブリッジ回路３のパワーデバイスに入力され、３０対がオンになれば、最大３０×Ｉｇ［Ａ］が入力されるといった形で、ハーフブリッジ回路３のパワーデバイスの特性（元々備えている特性や、使用状況や経時劣化等に伴って変化する特性）に応じて、駆動回路１２をオンにする個数を変更させて、入力されるゲート電流を設定可能である。 Further, in the gate driver 11 of the first embodiment, when the maximum gate current that can be passed by one of the drive circuits 12 is Ig, when all 63 pairs of drive circuits 12 are turned on, the gate has a maximum of 63 × Ig [A]. When the current is input to the power device of the half-bridge circuit 3 and 30 pairs are turned on, a maximum of 30 × Ig [A] is input, which is the characteristic of the power device of the half-bridge circuit 3 (originally provided). The number of drive circuits 12 to be turned on can be changed to set the input gate current according to the characteristics (characteristics, characteristics that change with usage conditions, deterioration over time, etc.).

実施例１の６３対の駆動回路１２は、各スイッチング素子１２ａ，１２ｂのゲート（Ｇ）が、６３対のプレドライバ１８や、デコーダ１７、レベルシフタ１６等を介して、ドライバ制御回路（制御部）２１に接続されている。ドライバ制御回路２１からのクロック信号やｐＭＯＳの駆動信号、ｎＭＯＳの駆動信号は、レベルシフタ１６で分離され、各駆動信号がｐＭＯＳ用のデコーダ１７ａおよびｎＭＯＳ用のデコーダ１７ｂに入力される。各デコーダ１７ａ，１７ｂでは、入力された駆動信号に応じて何個のｐＭＯＳ，ｎＭＯＳをオン（またはオフ）にするかの信号に変換される。デコーダ１７ａ，１７ｂからの信号は、各プレドライバ１８ａ，１８ｂに入力され、各プレドライバ１８ａ，１８ｂから入力信号に応じて各スイッチング素子１２ａ，１２ｂのゲート（Ｇ）に電圧が供給される。 In the 63-pair drive circuit 12 of the first embodiment, the gate (G) of each of the switching elements 12a and 12b is a driver control circuit (control unit) via the 63-pair pre-driver 18, the decoder 17, the level shifter 16, and the like. It is connected to 21. The clock signal from the driver control circuit 21, the drive signal of the pMOS, and the drive signal of the nMOS are separated by the level shifter 16, and each drive signal is input to the decoder 17a for pMOS and the decoder 17b for nMOS. In each of the decoders 17a and 17b, it is converted into a signal of how many pMOSs and nMOSs are turned on (or off) according to the input drive signal. The signals from the decoders 17a and 17b are input to the pre-drivers 18a and 18b, and a voltage is supplied from the pre-drivers 18a and 18b to the gates (G) of the switching elements 12a and 12b according to the input signals.

実施例１のドライバ制御回路２１は、集積回路の一例としてのＦＰＧＡ：Field Programmable Gate Arrayにより構成されている。図１において、ドライバ制御回路２１には、信号の入力端子の一例としての入力コネクタ２２が接続されている。
入力コネクタ２２には、電力変換器１のハーフブリッジ回路３のオン・オフの信号を出力する信号入力器２３が接続されている。実施例１では、入力コネクタ２２には、信号入力器２３からオフまたはオンの信号２３ａ、即ち、「０」または「１」からなる１ｂｉｔのデジタル信号２３ａが入力されるように構成されている。なお、信号入力器２３は、特許文献１に記載のＨＩＮ，ＬＩＮのように、一般的なゲートドライバに信号を入力する公知の構成を採用可能であるため、詳細な説明は省略する。したがって、入力信号はデジタル信号に限定されず、アナログ信号を使用して、信号の振幅や周波数等が閾値よりも高い場合をオン、低い場合をオフにするといった形態も採用可能である。 The driver control circuit 21 of the first embodiment is configured by an FPGA: Field Programmable Gate Array as an example of an integrated circuit. In FIG. 1, an input connector 22 as an example of a signal input terminal is connected to the driver control circuit 21.
A signal input device 23 that outputs an on / off signal of the half-bridge circuit 3 of the power converter 1 is connected to the input connector 22. In the first embodiment, the input connector 22 is configured to receive an off or on signal 23a from the signal input device 23, that is, a 1-bit digital signal 23a composed of "0" or "1". Since the signal input device 23 can adopt a known configuration for inputting a signal to a general gate driver like HIN and LIN described in Patent Document 1, detailed description thereof will be omitted. Therefore, the input signal is not limited to a digital signal, and an analog signal can be used to turn on when the amplitude or frequency of the signal is higher than the threshold value and turn off when the signal amplitude or frequency is lower than the threshold value.

実施例１のドライバ制御回路２１は、入力コネクタ２２を介して信号入力器２３からの信号が入力される入力手段３１を有する。したがって、入力手段３１には、ハーフブリッジ回路３のオン・オフを切り替える入力信号が入力される。なお、実施例１では、入力信号は、前述のように、１ｂｉｔの信号であり、一例として、０／５［Ｖ］のパルス信号が入力される。 The driver control circuit 21 of the first embodiment has an input means 31 in which a signal from the signal input device 23 is input via the input connector 22. Therefore, an input signal for switching on / off of the half-bridge circuit 3 is input to the input means 31. In the first embodiment, the input signal is a 1-bit signal as described above, and as an example, a 0/5 [V] pulse signal is input.

また、ドライバ制御回路２１には、記憶手段の一例として、パルスパターンの記憶手段３２が設けられている。パルスパターンの記憶手段３２は、各駆動回路１２のスイッチング素子１２ａ，１２ｂのオン・オフを切り替える場合に、６３対の駆動回路１２の中でオン・オフにする個数を、ハーフブリッジ回路３の特性に応じて予め記憶する。実施例１のパルスパターンの記憶手段３２は、ハーフブリッジ回路３の特性の一例として、配線等により生じる寄生インダクタンスに応じてスイッチングによる電流の変化が急峻過ぎる場合に発生する過電圧（サージ電圧）を抑制するために、ハーフブリッジ回路３をオン・オフする際に、オン・オフされる駆動回路１２の数が予め設定されている。具体的には、時間経過に伴ってスイッチング素子１２ａ，１２ｂをオン、オフにする個数の推移（パルスパターン）を記憶する。 Further, the driver control circuit 21 is provided with a pulse pattern storage means 32 as an example of the storage means. The characteristic of the half-bridge circuit 3 is that the pulse pattern storage means 32 sets the number of on / off in the 63 pairs of drive circuits 12 when the switching elements 12a and 12b of each drive circuit 12 are switched on / off. It is stored in advance according to the above. As an example of the characteristics of the half-bridge circuit 3, the pulse pattern storage means 32 of the first embodiment suppresses an overvoltage (surge voltage) that occurs when the current change due to switching is too steep according to the parasitic inductance generated by wiring or the like. Therefore, the number of drive circuits 12 to be turned on / off when the half-bridge circuit 3 is turned on / off is preset. Specifically, the transition (pulse pattern) of the number of switching elements 12a and 12b that are turned on and off with the passage of time is stored.

すなわち、図２において、実施例１では、電力変換器１において主回路の配線等により生じる寄生インダクタンスＬ１～Ｌ１２だけでなく、ゲートドライバとパワーデバイス間の配線等により生じる寄生インダクタンスＬ１３～Ｌ１４も考慮してパルスパターンが設定されている。すなわち、直流電源９から、第１のＩＧＢＴ３ａと第３のＩＧＢＴ４ａとの分岐部Ｂ１までの配線（半導体パワーデバイスの周辺の配線）により生じる寄生インダクタンスＬ１や、第２のＩＧＢＴ３ｂと第４のＩＧＢＴ４ｂとの分岐部Ｂ２から直流電源９までの配線（半導体パワーデバイスの周辺の配線）により生じる寄生インダクタンスＬ２が存在する。同様にして、分岐部Ｂ１から第１のＩＧＢＴ３ａまでの配線（半導体パワーデバイスの周辺の配線）により生じる寄生インダクタンスＬ３や、第２のＩＧＢＴ３ｂから分岐部Ｂ２までの配線（半導体パワーデバイスの周辺の配線）により生じる寄生インダクタンスＬ４も存在する。また、各ＩＧＢＴ３ａ，３ｂ，４ａ，４ｂ内の配線（半導体パワーデバイスの内部の配線）により生じる寄生インダクタンスＬ５～Ｌ１２も存在する。さらに、ゲートドライバ１１からＩＧＢＴ３ａ，３ｂまでの配線でも寄生インダクタンスＬ１３，Ｌ１４が生じる。さらに、負荷インダクタ１５でも配線によってインダクタンスＬ７が生じる。なお、配線の寄生インダクタンスを含めて負荷インダクタ１５と扱うことも可能である。 That is, in FIG. 2, in the first embodiment, not only the parasitic inductances L1 to L12 generated by the wiring of the main circuit in the power converter 1 but also the parasitic inductances L13 to L14 generated by the wiring between the gate driver and the power device are considered. And the pulse pattern is set. That is, the parasitic inductance L1 generated by the wiring (wiring around the semiconductor power device) from the DC power supply 9 to the branch portion B1 between the first IGBT 3a and the third IGBT 4a, and the second IGBT 3b and the fourth IGBT 4b. There is a parasitic inductance L2 generated by the wiring from the branch portion B2 of the above to the DC power supply 9 (wiring around the semiconductor power device). Similarly, the parasitic inductance L3 generated by the wiring from the branch portion B1 to the first IGBT 3a (wiring around the semiconductor power device) and the wiring from the second IGBT 3b to the branch portion B2 (wiring around the semiconductor power device). ) Also presents the parasitic inductance L4. In addition, there are also parasitic inductances L5 to L12 generated by the wiring (wiring inside the semiconductor power device) in each IGBT 3a, 3b, 4a, 4b. Further, parasitic inductances L13 and L14 are also generated in the wiring from the gate driver 11 to the IGBTs 3a and 3b. Further, even in the load inductor 15, the inductance L7 is generated by the wiring. It is also possible to treat the load inductor 15 including the parasitic inductance of the wiring.

よって、実施例１では、主回路の寄生インダクタンスＬ１～Ｌ１２だけでなく、ゲート駆動装置の寄生インダクタンスＬ１３～Ｌ１４にも対応する形でパルスパターンが設定されている。
また、実施例１では、寄生インダクタンスＬ１～Ｌ１４だけでなく、スイッチング後に現れる電圧の振動成分を打ち消すように、オン・オフされる駆動回路１２の個数の推移もあわせて記憶されている。
なお、パルスパターンの記憶手段３２に記憶されたデータは、図示しない更新ソフトウェア（更新手段）により、更新可能に構成されている。したがって、環境変化や経時劣化等でハーフブリッジ回路３のパワーデバイスの特性が変化した場合に、ユーザの入力に応じて、オン・オフされる駆動回路１２の個数を変更可能である。 Therefore, in the first embodiment, the pulse pattern is set so as to correspond not only to the parasitic inductances L1 to L12 of the main circuit but also to the parasitic inductances L13 to L14 of the gate drive device.
Further, in the first embodiment, not only the parasitic inductances L1 to L14 but also the transition of the number of drive circuits 12 turned on / off so as to cancel the vibration component of the voltage appearing after switching is also stored.
The data stored in the pulse pattern storage means 32 is configured to be updatable by update software (update means) (not shown). Therefore, when the characteristics of the power device of the half-bridge circuit 3 change due to changes in the environment, deterioration over time, or the like, the number of drive circuits 12 that are turned on and off can be changed according to the input of the user.

ドライバ制御回路２１の入力信号の判別手段３３は、入力された信号が、ハーフブリッジ回路３をオンにする信号か、オフにする信号かを判別する。
クロック３４は、６３対の駆動回路１２を同期して制御するためのクロック信号（同期信号）を生成、出力する。したがって、このクロック３４の周期ごとに、パルスパターンを変化させることができる。
信号生成手段の一例としてのゲートドライバの制御信号生成手段３５は、６３対の駆動回路１２に対して、各駆動回路１２における第１のスイッチング素子１２ａおよび第２のスイッチング素子１２ｂのオン・オフを制御する信号３５ａを生成する。実施例１のゲートドライバの制御信号生成手段３５は、入力信号２３ａに応じてパルスパターンの記憶手段３２に記憶された個数に基づいたスイッチング素子１２ａ，１２ｂのオン・オフを制御する信号３５ａを生成する。したがって、実施例１のゲートドライバの制御信号生成手段３５は、６３個ずつのスイッチング素子１２ａ，１２ｂの制御を行うために、６ｂｉｔ（２^６＝６４通り）×２、合計１２ｂｉｔの信号３５ａを出力する。 The input signal discriminating means 33 of the driver control circuit 21 determines whether the input signal is a signal for turning on or off the half-bridge circuit 3.
The clock 34 generates and outputs a clock signal (synchronous signal) for synchronously controlling 63 pairs of drive circuits 12. Therefore, the pulse pattern can be changed for each cycle of the clock 34.
The control signal generation means 35 of the gate driver as an example of the signal generation means turns on / off the first switching element 12a and the second switching element 12b in each drive circuit 12 for 63 pairs of drive circuits 12. The signal 35a to be controlled is generated. The control signal generation means 35 of the gate driver of the first embodiment generates a signal 35a for controlling on / off of the switching elements 12a and 12b based on the number stored in the pulse pattern storage means 32 according to the input signal 23a. do. Therefore, the control signal generation means 35 of the gate driver of the first embodiment outputs ⁶ bits (26 = 64 ways) × 2, a total of 12 bits of the signal 35a, in order to control each of the 63 switching elements 12a and 12b. do.

なお、以下の説明において、実施例１のゲートドライバの制御信号生成手段３５から出力される信号３５ａの説明をする場合に、第１スイッチング素子（ｐＭＯＳ）１２ａをオンにする個数を「＋」、第２スイッチング素子（ｎＭＯＳ）１２ｂをオンにする個数を「－」として説明する。例えば、３０個の第１スイッチング素子１２ａをオンにする場合は「＋３０」と表現し、２０個の第２スイッチング素子１２ｂをオンにすると「－２０」と表現する。 In the following description, when the signal 35a output from the control signal generation means 35 of the gate driver of the first embodiment is described, the number of the first switching element (pMOS) 12a to be turned on is set to “+”. The number of the second switching element (nMOS) 12b to be turned on will be described as “−”. For example, when 30 first switching elements 12a are turned on, it is expressed as "+30", and when 20 second switching elements 12b are turned on, it is expressed as "-20".

そして、実施例１のゲートドライバの制御信号生成手段３５は、パルスパターンの記憶手段３２に記憶された個数が６０個の場合、入力されたデジタル信号２３ａが「オン」の場合は、「＋６０」の信号を出力し、入力されたデジタル信号２３ａが「オフ」になると「－６０」の信号を生成して、各駆動回路１２に出力して制御する。なお、実施例１では、ゲートドライバの制御信号生成手段３５が出力する信号３５ａは、パルス状の信号により構成されている。 Then, the control signal generation means 35 of the gate driver of the first embodiment is "+60" when the number of the control signal generation means 35 stored in the pulse pattern storage means 32 is 60 and the input digital signal 23a is "on". When the input digital signal 23a becomes "off", a signal of "-60" is generated and output to each drive circuit 12 for control. In the first embodiment, the signal 35a output by the control signal generation means 35 of the gate driver is composed of a pulse-shaped signal.

なお、実施例１では、第２のＩＧＢＴ３ｂのゲート（Ｇ）に、第１のＩＧＢＴ３ａに接続されたゲートドライバ１１およびドライバ制御回路２１と同様に構成されたゲートドライバ１１およびドライバ制御回路２１が接続されている。なお、ゲートドライバ１１およびドライバ制御回路２１を２つ設けた構成を例示したが、これに限定されない。例えば、ゲートドライバ回路１１およびドライバ制御回路２１が１つのみとして、第２のＩＧＢＴ３ｂのゲート（Ｇ）とエミッタ（Ｅ）を電気的に接続することでも、同様の機能を実現可能である。 In the first embodiment, the gate driver 11 and the driver control circuit 21 configured in the same manner as the gate driver 11 and the driver control circuit 21 connected to the first IGBT 3a are connected to the gate (G) of the second IGBT 3b. Has been done. Although the configuration in which the gate driver 11 and the driver control circuit 21 are provided is illustrated, the present invention is not limited to this. For example, the same function can be realized by electrically connecting the gate (G) and the emitter (E) of the second IGBT 3b with only one gate driver circuit 11 and one driver control circuit 21.

（実施例１の作用）
前記構成を備えた実施例１のゲート駆動装置２では、１ｂｉｔの入力信号２３ａが入力されると、入力信号２３ａに応じて、パルスパターンの記憶手段３２に記憶されたデータに基づいて、６３対の駆動回路１２に対して、ゲートドライバの制御信号生成手段３５から１２ｂｉｔの信号３５ａが出力される。そして、ゲートドライバ１１は、受信した信号３５ａに応じて、各スイッチング素子１２ａ，１２ｂがオン、オフされ、ＩＧＢＴ３ａ，３ｂがオン、オフされる。
したがって、実施例１のゲート駆動装置２では、非特許文献１に記載されているように６３対の駆動回路１２を駆動する際に１２ｂｉｔの入力信号を必要とせず、特許文献１に記載されているような従来から使用されている１ｂｉｔの入力信号２３ａを使用することが可能である。すなわち、実施例１のゲート駆動装置２では、１ｂｉｔの入力信号２３ａにより、６３対の駆動回路１２を制御し、第１のＩＧＢＴ３ａのデバイス特性に応じて制御を行うことができる。よって、実施例１のゲート駆動装置２は、複数の駆動回路１２を有する構成でも、特許文献１のようにゲートドライブ回路が１つの場合と同様の入力信号２３ａに対応して、駆動回路１２を動作させることができる。 (Action of Example 1)
In the gate drive device 2 of the first embodiment having the above configuration, when a 1-bit input signal 23a is input, 63 pairs are obtained based on the data stored in the pulse pattern storage means 32 according to the input signal 23a. A 12-bit signal 35a is output from the control signal generation means 35 of the gate driver to the drive circuit 12 of the above. Then, in the gate driver 11, the switching elements 12a and 12b are turned on and off, and the IGBTs 3a and 3b are turned on and off according to the received signal 35a.
Therefore, the gate drive device 2 of the first embodiment does not require a 12-bit input signal when driving 63 pairs of drive circuits 12 as described in Non-Patent Document 1, and is described in Patent Document 1. It is possible to use the conventionally used 1-bit input signal 23a as described above. That is, in the gate drive device 2 of the first embodiment, 63 pairs of drive circuits 12 can be controlled by the input signal 23a of 1 bit, and the control can be performed according to the device characteristics of the first IGBT 3a. Therefore, even if the gate drive device 2 of the first embodiment has a configuration having a plurality of drive circuits 12, the drive circuit 12 corresponds to the same input signal 23a as in the case of one gate drive circuit as in Patent Document 1. Can be operated.

また、実施例１のゲート駆動装置２では、パルスパターンの記憶手段３２に記憶されたデータを更新することで、ハーフブリッジ回路３の特性（パワーデバイスや寄生インダクタンスＬ１～Ｌ１４）に応じて、駆動される駆動回路１２の数を調整することが可能である。したがって、特許文献１のように、ゲート抵抗の初期値に応じて設定されたゲートドライバの特性が、経時的に変更できない場合に比べて、実施例１では、パワーデバイスの特性変化に対応でき、過電圧等の発生を抑制することができる。すなわち、ゲート抵抗を動作中に動的に変更することに相当するゲート電流制御が可能となる。 Further, in the gate drive device 2 of the first embodiment, by updating the data stored in the pulse pattern storage means 32, the gate drive device 2 is driven according to the characteristics of the half-bridge circuit 3 (power device and parasitic inductances L1 to L14). It is possible to adjust the number of drive circuits 12 to be driven. Therefore, as compared with the case where the characteristics of the gate driver set according to the initial value of the gate resistance cannot be changed over time as in Patent Document 1, in the first embodiment, it is possible to cope with the change in the characteristics of the power device. It is possible to suppress the occurrence of overvoltage and the like. That is, gate current control corresponding to dynamically changing the gate resistance during operation becomes possible.

パワーデバイスの特性が同じでも、パワーデバイスとゲートドライバとを接続する配線や、電源とパワーデバイスとを接続する配線等が長かったり、短かったりすると、配線による寄生インダクタンスが異なる。したがって、回路レイアウトによっては寄生インダクタンスの影響も大きくなり、特に、スイッチングが高速化すると寄生インダクタンスの影響が顕著になりやすい。したがって、パワーデバイスの特性に合わせてスイッチング素子１２ａ，１２ｂを切り替える個数を制御しても、サージ電圧が十分に抑制できない場合があった。よって、最悪の場合は、サージ電圧で主回路やハーフブリッジ回路３等が故障する恐れがあった。 Even if the characteristics of the power device are the same, if the wiring connecting the power device and the gate driver or the wiring connecting the power supply and the power device is long or short, the parasitic inductance due to the wiring will be different. Therefore, depending on the circuit layout, the influence of the parasitic inductance becomes large, and in particular, the influence of the parasitic inductance tends to become remarkable when the switching speed is increased. Therefore, even if the number of switching elements 12a and 12b to be switched is controlled according to the characteristics of the power device, the surge voltage may not be sufficiently suppressed. Therefore, in the worst case, the surge voltage may cause the main circuit, the half bridge circuit 3, and the like to fail.

これに対して、実施例１では、寄生インダクタンスＬ１～Ｌ１４の影響も考慮してパルスパターンが設定されている。すなわち、配線が短い構成でも長い構成でも、それに応じたパルスパターンが設定可能であり、配線の長短（回路レイアウト）に応じてサージ電圧を抑制可能である。
また、実施例１では、スイッチング時のサージ電圧だけでなく、その後に発生する電圧の振動成分を抑制するようにパルスパターンが設定されている。電圧が振動すると、回路に想定しない電流、電圧がかかることとなり、回路が故障するまたはノイズが発生する恐れがあった。これに対して、実施例１では、スイッチング後の電圧の振動が抑制されており、回路故障・ノイズを抑制できる。 On the other hand, in the first embodiment, the pulse pattern is set in consideration of the influence of the parasitic inductances L1 to L14. That is, regardless of whether the wiring is short or long, the pulse pattern can be set accordingly, and the surge voltage can be suppressed according to the length of the wiring (circuit layout).
Further, in the first embodiment, the pulse pattern is set so as to suppress not only the surge voltage at the time of switching but also the vibration component of the voltage generated thereafter. When the voltage vibrates, an unexpected current or voltage is applied to the circuit, which may cause the circuit to fail or generate noise. On the other hand, in the first embodiment, the vibration of the voltage after switching is suppressed, and the circuit failure / noise can be suppressed.

（実験例１）
図４は比較例１および比較例２と実験例１の説明図であり、横軸に時間を取り、縦軸に電圧や切替素子のオン・オフを表記したグラフであって、図４Ａは比較例１のグラフ、図４Ｂは比較例２のグラフ、図４Ｃは実験例１のグラフである。
図５は横軸に時間を取り、縦軸にゲート電圧Ｖｇやコレクタエミッタ間の電圧Ｖｃｅを取ったグラフであり、図５Ａは比較例１の場合のグラフ、図５Ｂは実験例１の場合のグラフである。
実験例１では、実施例１のゲート駆動装置２を使用して、スイッチング時の電圧変化を測定する実験を行った。実験例１および比較例１，２では、同一の回路を使用し、入力するパルスパターンを変えた。実験結果を図４に示す。 (Experimental Example 1)
FIG. 4 is an explanatory diagram of Comparative Example 1, Comparative Example 2, and Experimental Example 1, in which the horizontal axis represents time and the vertical axis represents the on / off of the voltage and the switching element. FIG. 4A is a comparison. The graph of Example 1, FIG. 4B is the graph of Comparative Example 2, and FIG. 4C is the graph of Experimental Example 1.
FIG. 5 is a graph in which time is taken on the horizontal axis and the gate voltage Vg and the voltage Vce between collectors and emitters are taken on the vertical axis. FIG. 5A is a graph in the case of Comparative Example 1, and FIG. 5B is a graph in the case of Experimental Example 1. It is a graph.
In Experimental Example 1, an experiment was conducted in which the voltage change during switching was measured using the gate drive device 2 of Example 1. In Experimental Example 1 and Comparative Examples 1 and 2, the same circuit was used, and the input pulse pattern was changed. The experimental results are shown in FIG.

図４Ａにおいて、比較例１では、６３個のスイッチング素子１２ａ，１２ｂがオフの状態からオンの状態になった場合であり、流れる電流が最も多い状態である。したがって、図４Ａ、図５の符号５１に示すようにサージ電圧が観測された。また、サージ電圧の低下後に、電圧の振動５２も観測された。
図４Ｂにおいて、比較例２では、１２個のスイッチング素子１２ａ，１２ｂがオンになった状態であり、図４Ａの場合に比べて、流れる電流が約１／５となっている。したがって、比較例１の場合に比べて、流れる電流が少なくなっているために、スイッチングが遅れている。また、サージ電圧５１も観測され、その後の振動５２も観測されている。 In FIG. 4A, in Comparative Example 1, the 63 switching elements 12a and 12b are changed from the off state to the on state, and the current flowing is the largest. Therefore, a surge voltage was observed as shown by reference numeral 51 in FIGS. 4A and 5. In addition, voltage vibration 52 was also observed after the surge voltage dropped.
In FIG. 4B, in Comparative Example 2, the 12 switching elements 12a and 12b are turned on, and the flowing current is about 1/5 as compared with the case of FIG. 4A. Therefore, as compared with the case of Comparative Example 1, the switching is delayed because the flowing current is smaller. Further, a surge voltage 51 is also observed, and a subsequent vibration 52 is also observed.

図４Ｃ、図５Ｂにおいて、実験例１では、入力されるパルスパターンにおいて、サージ電圧抑制パターン部５６と、振動抑制パターン部５７とを有し、オンになるスイッチング素子１２ａ，１２ｂの個数が時間経過に応じて制御されている。すなわち、最初は、＋６３にするが、所定時間後に、＋８、＋３２、＋６３と切り替えることでサージ電圧５１が抑制される。また、その後０、＋２、＋６３、０、＋４、＋４８、＋６３と所定時間毎に切り替えていくことで電圧の振動５２も抑制される。
したがって、図４Ｃ、図５Ｂに示すようにサージ電圧５１′が抑制されており、振動５２も振幅のピーク間の高さも短く抑制されている。さらに、比較例２に比べて、早期に電圧が立ち上がっており、図４Ａに比べて、スイッチングの遅れもほとんどないことが確認された。 In FIGS. 4C and 5B, in Experimental Example 1, in the input pulse pattern, the surge voltage suppression pattern unit 56 and the vibration suppression pattern unit 57 are provided, and the number of switching elements 12a and 12b to be turned on elapses over time. It is controlled according to. That is, the surge voltage 51 is initially set to +63, but after a predetermined time, the surge voltage 51 is suppressed by switching between +8, +32, and +63. Further, the voltage vibration 52 is also suppressed by switching to 0, +2, +63, 0, +4, +48, +63 at predetermined time intervals thereafter.
Therefore, as shown in FIGS. 4C and 5B, the surge voltage 51'is suppressed, and the vibration 52 and the height between the peaks of the amplitude are also suppressed short. Furthermore, it was confirmed that the voltage rose earlier than in Comparative Example 2, and there was almost no delay in switching as compared with FIG. 4A.

（実験例２，３）
図６は図４Ｃに対応する実験例２，３および比較例３，４の説明図であり、図６Ａは比較例３のグラフ、図６Ｂは実験例２のグラフ、図６Ｃは比較例４のグラフ、図６Ｄは実験例３のグラフである。
次に、第１のＩＧＢＴ３ａとコンデンサ８との間の配線の長さが異なる場合、すなわち、寄生インダクタンスが異なる場合の実験を行った。比較例３および実験例２では配線の長さが０．６ｍであり、比較例４および実験例３では配線の長さが１ｍであった。
図６Ａ、図６Ｃに示すように、配線の長さの違いにより寄生インダクタンスが異なり、サージ電圧５１や振動５２が異なることがわかる。そして、実験例２，３に示すように、配線の長さに応じて、それぞれ適切なパルスパターンを入力することで、サージ電圧および振動が抑制されることも確認された。 (Experimental Examples 2 and 3)
6 is an explanatory diagram of Experimental Examples 2 and 3 and Comparative Examples 3 and 4 corresponding to FIGS. 4C, FIG. 6A is a graph of Comparative Example 3, FIG. 6B is a graph of Experimental Example 2, and FIG. 6C is a graph of Comparative Example 4. The graph, FIG. 6D, is a graph of Experimental Example 3.
Next, an experiment was conducted when the length of the wiring between the first IGBT 3a and the capacitor 8 was different, that is, when the parasitic inductance was different. In Comparative Example 3 and Experimental Example 2, the wiring length was 0.6 m, and in Comparative Example 4 and Experimental Example 3, the wiring length was 1 m.
As shown in FIGS. 6A and 6C, it can be seen that the parasitic inductance differs depending on the length of the wiring, and the surge voltage 51 and the vibration 52 differ. Then, as shown in Experimental Examples 2 and 3, it was also confirmed that the surge voltage and vibration were suppressed by inputting appropriate pulse patterns according to the length of the wiring.

（実験例４，５）
図７は図４Ｃに対応する実験例４，５の説明図であり、図７Ａは実験例４のグラフ、図７Ｂは実験例５のグラフである。
次に、ゲートドライバからパワーデバイスまでの配線の長さが異なる場合、すなわち、寄生インダクタンスが異なる場合の実験を行った。ゲートドライバ１１から第１のＩＧＢＴ３ａのゲートまでの配線の長さを、実験例４では３ｃｍ程度とし、実験例５では２０ｃｍ程度とした。実験結果を図７に示す。
図７において、実験例４，５では、配線の長さの違いによって寄生インダクタンスＬ１３，Ｌ１４が異なり、サージ電圧５１および振動５２を抑制するサージ電圧抑制パターン部５６や振動抑制パターン部５７が異なる。しかしながら、実験例４，５のパルスパターンをそれぞれ使用することで、サージ電圧５１や振動５２が抑制可能であることが確認された。 (Experimental Examples 4 and 5)
7 is an explanatory diagram of Experimental Examples 4 and 5 corresponding to FIG. 4C, FIG. 7A is a graph of Experimental Example 4, and FIG. 7B is a graph of Experimental Example 5.
Next, an experiment was conducted when the length of the wiring from the gate driver to the power device was different, that is, when the parasitic inductance was different. The length of the wiring from the gate driver 11 to the gate of the first IGBT 3a was set to about 3 cm in Experimental Example 4 and about 20 cm in Experimental Example 5. The experimental results are shown in FIG.
In FIGS. 7, in Experimental Examples 4 and 5, the parasitic inductances L13 and L14 are different depending on the length of the wiring, and the surge voltage suppression pattern portion 56 and the vibration suppression pattern portion 57 that suppress the surge voltage 51 and the vibration 52 are different. However, it was confirmed that the surge voltage 51 and the vibration 52 can be suppressed by using the pulse patterns of Experimental Examples 4 and 5, respectively.

（変更例）
以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内で、種々の変更を行うことが可能である。本発明の変更例（Ｈ01）～（Ｈ09）を下記に例示する。
（Ｈ01）前記実施例において、半導体パワーデバイス（主回路のハーフブリッジ回路３）として、ＩＧＢＴを使用することが望ましいが、これに限定されない。ＭＯＳＦＥＴ、ＭＥＳＦＥＴ、ＪＦＥＴ、ＨＥＭＴ、ＩＥＧＴ等、使用可能な任意の構成を使用可能である。また、これらの半導体パワーデバイスを構成する半導体材料としては、シリコン（Ｓｉ）だけでなく、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、ＡｌＧａＡｓ、ダイヤモンド、酸化ガリウム（ＧａＯ）等を使用することが可能である。 (Change example)
Although the embodiments of the present invention have been described in detail above, the present invention is not limited to the above embodiments, and various modifications are made within the scope of the gist of the present invention described in the claims. It is possible. Examples of modifications (H01) to (H09) of the present invention are illustrated below.
(H01) In the above embodiment, it is desirable, but not limited to, an IGBT is used as the semiconductor power device (half-bridge circuit 3 of the main circuit). Any usable configuration such as MOSFET, MESFET, JFET, HEMT, IEGT, etc. can be used. The semiconductor materials constituting these semiconductor power devices include not only silicon (Si) but also silicon carbide (SiC), gallium nitride (GaN), gallium arsenide (GaAs), AlGaAs, diamond, and gallium oxide (GaO). ) Etc. can be used.

（Ｈ02）前記実施例において、スイッチング素子１２ａ，１２ｂとして、ｐＭＯＳとｎＭＯＳとを組み合わせた構成を例示したがこれに限定されない。例えば、２つのｎＭＯＳを使用したり、２つのｐＭＯＳを使用する構成とすることも可能である。また、ＭＯＳＦＥＴに限定されず、スイッチングが可能な任意の素子を使用可能である。さらに、ＭＯＳＦＥＴの数も２つに限定されず、使用目的等に応じて増減することも可能である。
（Ｈ03）前記実施例において、駆動回路１２の数として、６３個を例示したが、これに限定されない。用途や費用、仕様等に応じて、２以上の任意の数とすることが可能である。なお、本願発明は、駆動回路１２の数が多いほど（信号３５ａのｂｉｔ数が大きくなるほど）効果が高くなる。 (H02) In the above embodiment, the configuration in which the pMOS and the nMOS are combined as the switching elements 12a and 12b is illustrated, but the present invention is not limited thereto. For example, it is possible to use two nMOSs or a configuration using two pMOSs. Further, the device is not limited to the MOSFET, and any element capable of switching can be used. Further, the number of MOSFETs is not limited to two, and can be increased or decreased depending on the purpose of use and the like.
(H03) In the above embodiment, 63 are exemplified as the number of drive circuits 12, but the number is not limited to this. Any number of 2 or more can be used depending on the application, cost, specifications, and the like. The invention of the present application becomes more effective as the number of drive circuits 12 increases (the number of bits of the signal 35a increases).

（Ｈ04）前記実施例において、各手段３１～３５を、ドライバ制御回路２１として、ＦＰＧＡの１チップで構成したものを例示したが、これに限定されない。ＦＰＧＡ以外の回路構成（例えば、ＤＳＰ（デジタルシグナルプロセッサ）、マイクロコンピュータ、ＣＰＵ等）や２以上のチップ（集積回路）で構成することも可能である。
（Ｈ05）前記実施例において、パルスパターンの時間変化の推移（プロファイル）を記憶させる構成を例示したが、実施例１においてもスイッチングの前後の予め設定された期間のオン、オフする個数を記憶させることも可能である。 (H04) In the above embodiment, examples are made in which each means 31 to 35 is configured as a driver control circuit 21 by one chip of FPGA, but the present invention is not limited thereto. It is also possible to configure a circuit configuration other than FPGA (for example, DSP (digital signal processor), microcomputer, CPU, etc.) or two or more chips (integrated circuit).
(H05) In the above embodiment, a configuration for storing the transition (profile) of the time change of the pulse pattern is illustrated, but also in the first embodiment, the number of on / off for a preset period before and after switching is stored. It is also possible.

（Ｈ06）前記実施例において、パルスパターンを予め設定する構成を例示したが、これに限定されない。例えば、電圧を測定する電圧計を回路内に設置して、電圧の検知結果に応じてパルスパターンを変更する構成とすることが可能である。予めいくつかのパルスパターンを用意しておき、各パターンを入力した場合の電圧の挙動で、最もサージ電圧５１や振動５２が少ないものを採用したり、最も少ないパターンと次に少ないパターンの平均を取って新たなパターンを作成したり、あるいは、人工知能等を使用して学習する等で、自動的にパルスパターンを設定する構成とすることも可能である。なお、検知するパラメータも電圧に限定されず、負荷インダクタ１５を流れる電流や、半導体パワーデバイスの端子間電圧、コモンモード電圧、漏れ電流、サージ電圧、あるいは、これらの組み合せとすることも可能である。 (H06) In the above embodiment, a configuration in which a pulse pattern is preset has been illustrated, but the present invention is not limited to this. For example, it is possible to install a voltmeter for measuring voltage in the circuit and change the pulse pattern according to the voltage detection result. Prepare several pulse patterns in advance, and use the one with the least surge voltage 51 and the least vibration 52 in the voltage behavior when each pattern is input, or average the least pattern and the next least pattern. It is also possible to create a new pattern by taking it, or to learn by using artificial intelligence or the like, so that the pulse pattern is automatically set. The parameter to be detected is not limited to the voltage, and may be the current flowing through the load inductor 15, the terminal voltage of the semiconductor power device, the common mode voltage, the leakage current, the surge voltage, or a combination thereof. ..

（Ｈ07）前記実施例において、サージ電圧が低減されるようにパルスパターンの設定を行い、スイッチング損失（スイッチング期間の長さ）よりもサージ電圧の低減を優先する構成を例示したがこれに限定されない。例えば、スイッチング損失の上限を制限し、スイッチング損失が上限を超えない範囲でサージ電圧が低減されるようにパルスパターンを設定する構成とすることも可能である。他にも、回路に流れる電流値に応じてデッドタイムを優先してパルスパターンを設定する構成とすることも可能である。 (H07) In the above embodiment, a configuration in which a pulse pattern is set so that the surge voltage is reduced and the reduction of the surge voltage is prioritized over the switching loss (length of the switching period) is exemplified, but the present invention is not limited to this. .. For example, it is possible to limit the upper limit of the switching loss and set the pulse pattern so that the surge voltage is reduced within the range where the switching loss does not exceed the upper limit. In addition, it is also possible to set the pulse pattern by giving priority to the dead time according to the current value flowing in the circuit.

（Ｈ08）前記実施例において、ゲートドライバが半導体パワーデバイスをオン時の電圧として１５Ｖ、オフ時の電圧として０Ｖを例示したが、これに限定されない。例えば、一方が正の電圧で他方が負の電圧とすることが可能である。
（Ｈ09）前記実施例において、主回路一例として、２つのパワーデバイスから成るハーフブリッジ回路を例示したが、これに限定されない。フルブリッジ回路や三相インバータ回路、あるいは中性点クランプインバータやフライングキャパシタコンバータなど、３レベル以上の電圧出力が可能なマルチレベルインバータ等のあらゆる回路構成の主回路に対して適用可能である。 (H08) In the above embodiment, the gate driver exemplifies 15V as the voltage when the semiconductor power device is turned on and 0V as the voltage when the semiconductor power device is turned off, but the present invention is not limited thereto. For example, one can be a positive voltage and the other a negative voltage.
(H09) In the above embodiment, as an example of the main circuit, a half-bridge circuit including two power devices has been exemplified, but the present invention is not limited thereto. It can be applied to the main circuit of any circuit configuration such as a full bridge circuit, a three-phase inverter circuit, a neutral point clamp inverter, a flying capacitor converter, and a multi-level inverter capable of outputting three or more levels of voltage.

２…ゲート駆動装置、
３…半導体パワーデバイス、
１２…駆動回路、
１２ａ…第１の切替素子、
１２ｂ…第２の切替素子、
２１…制御部、
５１…サージ電圧、
５２…電圧の振動、
Ｌ１～Ｌ１４…寄生インダクタンス。 2 ... Gate drive,
3 ... Semiconductor power device,
12 ... Drive circuit,
12a ... First switching element,
12b ... Second switching element,
21 ... Control unit,
51 ... Surge voltage,
52 ... Voltage vibration,
L1 to L14 ... Parasitic inductance.

Claims

A gate driver that controls on / off of a semiconductor power device, which has a first switching element and a second switching element, and when the first switching element is on, the semiconductor power device is used. The gate driver having a plurality of drive circuits in which an output terminal is connected to a power source to be turned on and an output terminal is connected to a power source to turn off the semiconductor power device when the second switching element is turned on.
A control unit that controls one of the first switching element and the second switching element in each of the driving circuits to be turned on and the other to be turned off for a plurality of the driving circuits connected in parallel. Based on the switching loss caused by the parasitic inductance caused by the wiring when the semiconductor power device is switched between on and off, the number of switching elements of the drive circuit in the gate driver is set to be turned on. A control unit that controls over time,
A gate drive device characterized by being equipped with.

Control to control the number of switching elements of the drive circuit in the gate driver to be turned on over time based on the switching loss caused by the parasitic inductance caused by the wiring inside the semiconductor power device. Department,
The gate drive device according to claim 1, wherein the gate drive device is provided.

Based on the switching loss caused by the parasitic inductance caused by the wiring of the circuits around the semiconductor power device, the number of switching elements of the drive circuit among the gate drivers is controlled over time. Control unit,
The gate drive device according to claim 1 or 2, wherein the gate drive device is provided.

A control unit that controls the number of switching elements of a plurality of drive circuits in the gate driver to be turned on over time based on the vibration of the voltage generated after the switching of the semiconductor power device.
The gate drive device according to any one of claims 1 to 3, wherein the gate drive device is provided.