JP7021615B2 - ゲート駆動回路ユニットおよびパルス電源 - Google Patents

Description

本発明は、パルス電源、および当該パルス電源に適用可能な半導体スイッチング素子のゲート駆動回路ユニットの技術に係るものである。

種々の分野で適用されているパルス幅変調方式のパルス電源において、高圧・大電流のパルスを負荷に供給できる回路構成としては、パルスフォーミングライン（ＰＦＬ），パルスフォーミングネットワーク（ＰＦＮ），ブルームライン（ＢＬ）等の手段を利用する回路構成の他に、当該手段を利用せずに直流電源等からの直流電力エネルギーを半導体スイッチング素子によりパルス状に変換して負荷に直接供給する回路構成（後述の図４等では、半導体スイッチング素子ＳＷ１，ＳＷ２等によりパルス状に変換する構成；以下、単に直接供給構成と適宜称する）が、知られている（例えば特許文献１，２）。

直接供給構成では、負荷に対する印加と同様に、半導体スイッチング素子に対して高圧・大電流が印加（例えば数ｋＶ～数十ｋＶ程度が印加）されることとなるため、当該半導体スイッチング素子には耐電圧性を有するものを適用することが望ましい。

また、負荷に対して所望のパルスを印加できるようにするため、半導体スイッチング素子のスイッチング動作（ターンオン・ターンオフ）の応答速度が速く（例えばパルスの立ち上がり時間／立ち下がり時間が数ｎｓ～数十ｎｓ程度に短く）、パルス幅を狭くでき（例えば数十ｎｓ～数百ｎｓ程度に狭くでき）、容易にパルス幅変調できる構成とすることが望ましい。

前述のように耐電圧性を有し所望のパルスを負荷に印加する半導体スイッチング素子としては、容量性のゲートを備えた構造（例えばＳｉＣ等を用いて成るＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）構造）のものがあり、当該半導体スイッチング素子をゲート駆動回路で適宜動作させることが挙げられる。

ゲート駆動回路は、パルストランスの一次巻線がパルス電圧源に接続され、当該パルストランスの二次巻線が半導体スイッチング素子に接続された構成（具体的には、二次巻線一端側が半導体スイッチング素子のゲートに接続され、二次巻線他端側が当該半導体スイッチング素子のソースに接続された構成）が挙げられる。

また、複数個の半導体スイッチング素子が配列（例えば直列接続できるように配列）された素子群の場合には、各半導体スイッチング素子それぞれに対をなすゲート駆動回路基板を適用し、当該各半導体スイッチング素子において同様のスイッチング動作（例えば同じ応答速度で同時にスイッチング動作）を実施できるように構成することが挙げられる。

特開２０１３－９２１６号公報 特開２０１０－１９３６４６号公報

前述のように、複数個の半導体スイッチング素子それぞれに対をなすゲート駆動回路基板を適用する場合には、各ゲート駆動回路基板に係るインダクタンスを低減し（例えば相互インダクタンスによってインダクタンス低減効果（近接した同相双方向電流による磁束の打ち消し効果）が得られるようにし）、各応答速度の向上に貢献できる構成とすることが好ましい。

しかしながら、各ゲート駆動回路基板に係るインダクタンスに差がある場合（例えば搬送時や動作時の振動等により、回路構成部品の配置構成が変化して、各ゲート駆動回路基板に係る相互インダクタンスの差が生じた場合）、応答速度のバラツキが生じてしまうおそれがある。すなわち、各半導体スイッチング素子において同様のスイッチング動作を実施することが、困難となるおそれがある。

本発明は、かかる技術的課題を鑑みてなされたものであって、素子群の各半導体スイッチング素子において所望のスイッチング動作を実現し易くする技術を提供することにある。

この発明の一態様は、複数個の半導体スイッチング素子が実装される支持基板と、各半導体スイッチング素子それぞれに対をなして支持基板の支持面に立設する複数個のゲート駆動回路基板が、当該支持面に沿って所定間隔を隔てて層状に並んで配列されている基板群と、パルストランスと、を備えたゲート駆動回路ユニットに係るものである。

パルストランスは、パルス電圧源に接続される一次巻線と、各ゲート駆動回路基板の基板配列方向の一端面にそれぞれ設けられ、各軸心が当該基板配列方向の同一直線に沿って延在している複数個のリング状コアと、各コアにそれぞれ巻き付けて設けられ、対をなしている半導体スイッチング素子にそれぞれ接続される複数個の二次巻線と、を備えたものとする。

そして、一次巻線は、Ｕ字状に延在して各ゲート駆動回路基板を基板配列方向に貫通するＵ字状部を有し、Ｕ字状部のＵ字一端側部が、各ゲート駆動回路基板におけるコア軸心側を基板配列方向に貫通して延在し、Ｕ字状部のＵ字他端側部が、各ゲート駆動回路基板におけるコア外周側をＵ字一端側部と同一方向に貫通して延在している、ことを特徴とする。

各ゲート駆動回路基板の上端縁側でそれぞれ基板配列方向に貫通形成された切欠溝部が、当該基板配列方向の同一直線上に位置し、Ｕ字他端側部が、各切欠溝部を基板配列方向に貫通して延在していることを特徴としても良い。

各ゲート駆動回路基板のコアの外周側でそれぞれ基板配列方向に貫通形成された貫通孔が、当該基板配列方向の同一直線上に位置し、Ｕ字他端側部が、各貫通孔を基板配列方向に貫通して延在していることを特徴としても良い。

各ゲート駆動回路基板の上端縁側は、支持面に沿って基板配列方向に延在して当該上端縁側に被覆される絶縁性の被覆部材により、固定支持されていることを特徴としても良い。

Ｕ字状部において基板群から基板配列方向に突出した突出一端側および突出他端側にそれぞれ配置され、当該突出一端側および突出他端側をそれぞれ支持する一次巻線支持部を、備えていることを特徴としても良い。

各ゲート駆動回路基板は、当該ゲート駆動回路基板の下端縁側と支持面との両者間をコネクタ接続するコネクタを介して、支持面に立設していることを特徴としても良い。

別の態様は、負荷に対して直列接続される直流電源と、それぞれ容量性のゲートを有する複数個の半導体スイッチング素子を直列接続して構成され、直流電源と負荷との間に直列に挿入接続される第１の素子群と、を備え、第１の素子群の各半導体スイッチング素子は、ゲート駆動回路ユニットによりスイッチング動作することを特徴とする。

それぞれ容量性のゲートを有する複数個の半導体スイッチング素子を直列接続して構成され、負荷に対して並列接続される第２の素子群を、更に備え、第２の素子群の各半導体スイッチング素子は、前述のゲート駆動回路ユニットによりスイッチング動作するものであっても良い。

以上示したように本発明によれば、素子群の各半導体スイッチング素子において所望のスイッチング動作を実現し易くなる可能性がある。

実施例１によるゲート駆動回路ユニットＵ１を説明するための概略構成図（（Ａ）基板群ＫＧの一端側からの正面図、（Ｂ）基板群ＫＧの上端側を臨んだ図（被覆部材２３を透視した図）、（Ｃ）基板群ＫＧの一側面側を臨んだ図））。 切欠溝部２２の一例を説明するための概略断面図（ゲート駆動回路基板２の面方向に沿った断面図）。 実施例２によるゲート駆動回路ユニットＵ２を説明するための概略構成図（（Ａ）基板群ＫＧの一端側からの正面図、（Ｂ）基板群ＫＧの上端側を臨んだ図、（Ｃ）基板群ＫＧの一側面側を臨んだ図））。 本実施形態のゲート駆動回路ユニット（Ｕ１，Ｕ２等）の適用例であるパルス電源Ｐ１を説明するための概略構成図。 図４のスイッチＳＷ１，ＳＷ２のスイッチング動作例を説明するためのタイミングチャート図。 複数個直列接続されたスイッチ製品ＳＷをスイッチング動作させるゲート駆動回路ユニットＵ６を説明するための概略構成図。 図６のゲート駆動回路基板６１の回路構成例を説明するための回路構成図。 パルストランスＰＴの一例を示す等価回路図。 参照例によるゲート駆動回路ユニットＵ９を説明するための概略構成図（（Ａ）基板群ＫＧの一端側からの正面図、（Ｂ）基板群ＫＧの上端側を臨んだ図、（Ｃ）基板群ＫＧの一側面側を臨んだ図））。

本発明の実施形態におけるゲート駆動回路ユニットは、複数個の半導体スイッチング素子（以下、単にスイッチと適宜称する）が配列された素子群（例えば後述する支持基板１に実装される素子群ＳＧ）をスイッチング動作させるものであって、単に各スイッチそれぞれに対をなすゲート駆動回路基板を適用した構成とは、全く異なるものである。

すなわち、本実施形態のゲート駆動回路ユニットは、各ゲート駆動回路基板が支持基板の支持面に沿って層状に配列するように立設した構成であり、パルストランスにおいて、各ゲート駆動回路基板の基板配列方向の一端面にそれぞれ設けられた複数個のリング状コア（各軸心が当該基板配列方向の同一直線に沿って延在したコア）と、各コアにそれぞれ巻き付けて設けられた複数個の二次巻線と、パルス電圧源に接続される一次巻線（すなわち、複数個の二次巻線に対して共通の一次巻線）と、を備えた構成である。

また、一次巻線においては、Ｕ字状に延在して各ゲート駆動回路基板を基板配列方向に貫通するＵ字状部を有した構成とする。そして、Ｕ字状部のＵ字一端側部が、各ゲート駆動回路基板におけるコア軸心側を基板配列方向に貫通して延在し、Ｕ字状部のＵ字他端側部が、各ゲート駆動回路基板におけるコア外周側をＵ字一端側部と同一方向に貫通して延在しているものとする。

ここで、Ｕ字状部に着目すると、Ｕ字一端側部およびＵ字他端側部の両者（以下、単にＵ字両者と適宜称する）においては、各ゲート駆動回路基板を基板配列方向に貫通して延在、すなわち互いに所定距離を隔てて同一方向に延在（列をなして延在）し、パルス電圧源からの電流の流れる向きは互いに逆方向である。このため、Ｕ字両者の相互インダクタンスにおいて、インダクタンス低減効果が得られ易くなる。これにより、各応答速度の向上に貢献することが可能となる。

なお、例えばゲート駆動回路ユニット（あるいはパルス電源）の搬送時や動作時の振動等（以下、単に振動と適宜称する）により、Ｕ字両者の位置ズレ等を起こした場合には、回路構成部品の配置構成が変化してしまう。このような場合、基板群の各ゲート駆動回路基板に係る相互インダクタンスも変化し、各ゲート駆動回路基板に係るインダクタンスに差が生じるおそれがある。

一方、本実施形態のゲート駆動回路ユニットは、Ｕ字両者がそれぞれ各ゲート駆動回路基板の貫通箇所において当該ゲート駆動回路基板に支持固定され、当該Ｕ字両者の位置ズレが抑制されることとなる。すなわち、各ゲート駆動回路基板に係るインダクタンスを均等に保持し易くなり（差が生じないように抑制することが可能となり）、対をなすスイッチの応答速度においてバラツキが生じないように抑制できる。これにより、各スイッチにおいて所望のスイッチング動作（例えば同じ応答速度で同時にスイッチング動作）が実施し易くなる可能性がある。

本実施形態のスイッチのゲート駆動回路ユニットは、前述のように支持基板の支持面に沿って層状に配列するように立設した各ゲート駆動回路基板を、一次巻線のＵ字状部が基板配列方向に貫通し、各ゲート駆動回路基板に係るインダクタンスを均等に保持し易くなる構成であれば、種々の分野（例えばパルス電源技術，ゲート駆動回路技術，半導体スイッチング素子技術等の分野）の技術常識を適宜適用して設計することが可能であり、その一例として以下に示すものが挙げられる。

≪本実施形態によるゲート駆動回路ユニットの適用例≫
図４は、本実施形態のゲート駆動回路ユニット（例えば後述のゲート駆動回路ユニットＵ１，Ｕ２）を適用できるパルス電源Ｐ１を説明するものである。

図４に示すパルス電源Ｐ１は、負荷ＬＤに対して直流電源ＥＶが直列接続され、当該直流電源ＥＶと負荷ＬＤとの間（図４中では正極側）においてスイッチＳＷ１が直列に挿入接続されている。直流電源ＥＶの直流電力エネルギーを負荷ＬＤに供給する場合に、図外のゲート駆動回路ユニットによって、スイッチＳＷ１を適宜スイッチング動作させてターンオン・ターンオフを繰り返すことにより、当該直流電力エネルギーがパルス状に変換して負荷ＬＤに供給される。すなわち、負荷ＬＤに対して所望のパルスを供給できることとなる。

図４に示すパルス電源Ｐ１の場合、直流電源ＥＶとスイッチＳＷ１との間にコンデンサＣの一端が接続され、当該コンデンサＣの他端が直流電源ＥＶの負極側に接続されている。このコンデンサＣにより、直流電源ＥＶの応答性に起因する電圧低下を抑制することができる。

また、スイッチＳＷ１と負荷ＬＤとの間には抵抗器Ｒ１が直列に挿入接続されており、これにより、直流電源ＥＶと負荷ＬＤとの間に存在し得るインダクタンス成分Ｌ（漂遊インダクタンス）や負荷ＬＤに起因するリンギングが抑制されることとなる。

負荷ＬＤが容量性負荷であって直流電力エネルギーが残存すると、当該エネルギーにより、負荷ＬＤ側の電圧の立ち下り時間が長くなってしまう場合がある。このような場合には、図４に示すように、負荷ＬＤに対してスイッチＳＷ２を並列接続した構成とすることが挙げられる。

具体的には、直流電源ＥＶのスイッチＳＷ１と負荷ＬＤとの間に、スイッチＳＷ２の一端を接続（図４では抵抗器Ｒ２を介して接続）し、当該スイッチＳＷ２の他端を直流電源ＥＶの負極側に接続した構成とし、スイッチＳＷ１，ＳＷ２を図５のタイミングチャートに示すように適宜ターンオン・ターンオフするように、それぞれスイッチング動作させることが挙げられる。なお、図４中の抵抗器Ｒ２においても、抵抗器Ｒ１と同様に、直流電源ＥＶと負荷ＬＤとの間に存在し得るインダクタンス成分や負荷ＬＤに起因するリンギングの抑制に貢献する。

このようにスイッチＳＷ１，ＳＷ２をスイッチング動作させることにより、負荷ＬＤに残存したエネルギーによる影響を抑制でき、負荷ＬＤ側の電圧を速やかに立ち下げることも可能となる。

負荷ＬＤが抵抗負荷の場合には、前述のようにスイッチＳＷ２等を装備していなくても、負荷ＬＤ側の電圧を速やかに立ち下げ易くなる可能性がある。

スイッチＳＷ１，ＳＷ２においては、前述のようにターンオン・ターンオフを繰り返すことにより、直流電源ＥＶの直流電力をパルス状に変換して負荷ＬＤに供給できる構成であれば、種々の態様を適用することが可能であり、その一例としてＩＧＢＴ，ＭＯＳＦＥＴ等の容量性のゲートを備えた構造のパワースイッチング素子を適用することが挙げられる。具体例としては、ＳｉＣ（シリコンカーバイド）を用いて成り容量性のゲートを有したＭＯＳＦＥＴ構造の素子（いわゆるＳｉＣ素子）が挙げられる。

また、スイッチＳＷ１，ＳＷ２においては、それぞれ目的の負荷ＬＤに印加する高圧・大電流に応じた耐電圧性を有する構成であれば良い。例えば、ディスクリート型のスイッチ製品を適用して構成する場合、当該スイッチ製品単体の耐電圧性等が十分でなければ、当該スイッチ製品を複数個用いて適宜直列接続し、所望の耐電圧性等を持たせた構成の素子群を、スイッチＳＷ１，ＳＷ２にそれぞれ適用することが挙げられる。

具体例としては、図６に示すように複数個のスイッチ製品ＳＷ（図６中ではスイッチＳＷ₀，…，ＳＷ_n-1，ＳＷ_n）を直列接続して素子群ＳＧを構成する。そして、素子群ＳＧの各スイッチ製品ＳＷを、それぞれ対をなすようにゲート駆動回路基板６１が配列されたゲート駆動回路ユニットＵ６により、適宜スイッチング動作（例えば同じ応答速度で同時にスイッチング動作）させることが挙げられる。

素子群ＳＧの各スイッチ製品ＳＷを同時にスイッチング動作させる場合には、図６に示すように、図外のパルス電圧源に接続される一次巻線Ｔ１と、当該一次巻線Ｔ１に対向して配列された複数個の二次巻線Ｔ２と、を有した構成のパルストランスＰＴを適用することが挙げられる。

図６に示す一次巻線Ｔ１の場合、複数個（例えば直列接続されたスイッチ製品ＳＷの個数分）の巻線部Ｔｍが直列接続された構成であり、その各巻線部Ｔｍに対応するように、二次巻線Ｔ２が対向して配列されている。そして、各二次巻線Ｔ２に対し、対をなすスイッチ製品ＳＷがそれぞれ接続される構成となっている。

ゲート駆動回路基板６１においては、種々の態様の回路構成が適用可能であり、その一例として図７に示すような回路構成が挙げられる。図７においては、リング状コアＴＣに二次巻線Ｔ２が巻き付けられており、当該コアＴＣの軸心側を一次巻線Ｔ１が貫通している。二次巻線Ｔ２の一端側（ゲート信号経路側）Ｔｇと、当該二次巻線Ｔ２の他端側Ｔｓと、の間には、ツェナーダイオードＤｚおよび放電用トランジスタＱが並列接続されている。

ツェナーダイオードＤｚを備えた構成により、例えばスイッチ製品ＳＷのゲート・ソース間の電圧にリンギングが発生し得る場合に、当該リンギングが抑制されることとなる。また、放電用トランジスタＱを備えた構成により、スイッチ製品ＳＷがターンオフ状態の場合に、当該スイッチ製品ＳＷのゲート容量に残存している電荷は放電されることとなる。

図７のゲート駆動回路基板６１の場合、ツェナーダイオードＤｚや放電用トランジスタＱの他に、二次巻線Ｔ２の一端側Ｔｇの逆流を阻止するための第１，第２ダイオードＤ１，Ｄ２や、バイパス回路用の抵抗器Ｒ３を備えた構成となっている。また、放電用トランジスタＱのベースにおいて、抵抗器Ｒ４を介して二次巻線Ｔ２の他端側Ｔｓに接続した構成となっている。

また、一次巻線Ｔ１，二次巻線Ｔ２それぞれの巻数は、目的に応じて適宜設定可能である。図７では、一次巻線Ｔ１の巻線数が１Ｔに対し二次巻線Ｔ２が３Ｔに設定されている場合を描写しているが、これに限定されるものではない。図外のパルス電圧源によって発生したパルスを一次巻線Ｔ１から二次巻線Ｔ２に伝達（例えばスイッチ製品ＳＷのゲート・ソース間に正電圧を適宜印加できるように伝達）し、これによりスイッチ製品ＳＷを所望通りに適宜スイッチング動作できる構成であれば良い。

≪本実施形態によるゲート駆動回路ユニットの構成例≫
図６，図７に示したようなゲート駆動回路基板６１の応答速度においては、当該ゲート駆動回路基板６１に存在し得る種々のインダクタンス（例えば、一次巻線Ｔ１側において、漏洩インダクタンス、配線による自己インダクタンス、相互インダクタンス）による影響を受ける可能性がある。

例えば、パルストランスの構成（一次巻線Ｔ１，二次巻線Ｔ２，コアＴＣの配置構成等）が変化すると、応答速度も変化してしまうことが考えられる。具体的には、パルストランスＰＴの二次巻線Ｔ２側に流れる電流の立ち上がり特性（パルスの立ち上がり時間等）が、当該パルストランスＰＴに発生し得る漏洩インダクタンスや結合容量等の影響を受けることが挙げられる。

パルストランスＰＴの等価回路は、図８のように図示することができ、下記の関係式（１）が成り立つものと考えられる。なお、関係式（１）において、Ｔｒは二次巻線Ｔ２側に流れる電流の立ち上がり時間、ｋは定数、Ｃｗは結合容量、Ｌ_Iは漏洩インダクタンス（一次巻線Ｔ１側および二次巻線Ｔ２側の各漏洩インダクタンスＬ_I1，Ｌ_I2の合成値）とする。

Ｔｒ＝ｋ√（Ｃｗ×Ｌ_I） …… （１）
ここで、漏洩インダクタンスＬ_Iにおいて、一次巻線Ｔ１側および二次巻線Ｔ２側の各漏洩インダクタンスＬ_I1，Ｌ_I2の合成値により導出するにあたり、Ｌ_I1を２次換算すると、当該換算値はＬ_I1×ｎ＾²となる。

したがって、パルストランスＰＴの一次巻線Ｔ１側において、漏洩インダクタンス、配線による自己インダクタンス、相互インダクタンス等のインダクタンス抑制することにより、応答速度の向上に貢献可能であることが判る。

＜参照例＞
前述のように一次巻線Ｔ１側のインダクタンスを抑制した構成の参照例として、図９に示すようなゲート駆動回路ユニットＵ９が挙げられる。なお、図４～図８に示すものと同様のものにおいては、同一符号を付する等により、その詳細な説明を適宜省略する。

ゲート駆動回路ユニットＵ９では、長尺平板状の支持基板１の支持面１１に、それぞれ平板状でパルストランスＰＴ用のリング状コアＴＣを備えた複数個（図９では１０個）のゲート駆動回路基板２が、当該支持面１１に沿って所定間隔を隔てて層状に並んで配列するように立設して、基板群ＫＧが構成されている。

各コアＴＣは、それぞれゲート駆動回路基板２の基板配列方向の一端面に、軸心が当該基板配列方向の同一直線に沿って延在するように配置されている。そして、各コアＴＣには、各ゲート駆動回路基板２に設けられた二次巻線Ｔ２の一部（例えば長尺線状の導体部材の中央部；図示省略）が、それぞれ巻き付けられる。

支持基板１においては、例えば支持面１１における基板群ＫＧの外周側（図９では支持面１１の外周縁）に、複数個（図９では１０個）のスイッチ製品ＳＷが、各ゲート駆動回路基板２それぞれに対をなすように実装（例えば図９（Ａ）（Ｂ）において点線矩形領域で示すような位置に適宜実装）され、当該各スイッチ製品ＳＷによって素子群ＳＧが構成されている。

素子群ＳＧの各スイッチ製品ＳＷと、各ゲート駆動回路基板２の二次巻線Ｔ２と、の両者は、例えば支持面１１に形成された配線パターン（図示省略）等を介して接続した構成とすることが挙げられるが、図９に示すように当該両者間にコネクタ１２を介在させることにより、着脱自在に適宜接続することが可能となる。

図９のコネクタ１２の場合、ゲート駆動回路基板２の立設方向の下端縁側（支持面１１側）に設けられたコネクタ部材（例えば雄型のコネクタ部材）１２ａと、支持面１１におけるコネクタ部材１２ａに対向する位置に設けられたコネクタ部材（例えば雌型のコネクタ部材）１２ｂと、が着脱自在に接続可能な構成となっている。そして、コネクタ１２を介して、各ゲート駆動回路基板２が支持面１１に立設して支持固定される構成となっている。

一次巻線Ｔ１においては、例えば長尺線状の導体部材３を用いて成り、当該導体部材３の一部がＵ字状に延在するように折曲されて、Ｕ字状部４が形成（ターン数が１となるように形成）された構成となっている。

Ｕ字状部４においては、当該Ｕ字状部４のＵ字一端側部４ａが、各ゲート駆動回路基板２におけるコアＴＣ軸心側に穿設（基板配列方向に貫通して穿設）された貫通孔２１を貫通するように延在し、Ｕ字状部４のＵ字他端側部（リターン線に相当）４ｂが、各ゲート駆動回路基板２の外周側をＵ字一端側部４ａと同一方向に延在するように、配置されている。

一次巻線Ｔ１や二次巻線Ｔ２においてコロナ放電による絶縁破壊等が起こり得る場合には、例えば図９に示す一次巻線Ｔ１のように、導体部材３の外周面を絶縁性チューブ３１によって包覆（例えば蛇腹状の絶縁性チューブ３１に貫装して包覆）した構成とすることが挙げられる。

また、一次巻線Ｔ１のＵ字他端側部４ｂにおいては、例えば図９に示すように、支持面１１に立設した支柱５ａや、当該支柱５ａに設けられたラッチバンド５ｂ等を用いて、複数個所（図９では３箇所）で適宜支持固定することが可能である。

以上示したような構成のゲート駆動回路ユニットＵ９によれば、図外のパルス電圧源によって発生したパルスを、一次巻線Ｔ１から各ゲート駆動回路基板２の二次巻線Ｔ２に伝達し、素子群ＳＧの各スイッチ製品ＳＷを適宜スイッチング動作させることができる。この際、一次巻線Ｔ１においては、図示点線矢印で示すように電流が流れることになるが、Ｕ字両者４ａ，４ｂにおける当該電流の流れる向きは互いに逆方向となり、インダクタンス低減効果が得られ易い。

しかしながら、ゲート駆動回路ユニットＵ９においては、振動により回路構成部品の配置構成が変化すると、各ゲート駆動回路基板２に係るインダクタンスに差が生じたり、当該回路構成部品の損傷等を引き起こすおそれがある。

例えば、Ｕ字他端側部４ｂをラッチバンド５ｂ等により支持固定する構成では、Ｕ字両者４ａ，４ｂ間の距離を一定に保つことが困難であり、ラッチバンド５ｂが振動により緩むとＵ字他端側部４ｂに位置ズレ等が生じるため、Ｕ字両者４ａ，４ｂにおける相互インダクタンスが変化し、各ゲート駆動回路基板２に係るインダクタンスに差が生じるおそれがある。

また、ゲート駆動回路基板２をコネクタ１２等により支持固定する構成では、当該ゲート駆動回路基板２が振動により揺動すると、当該コネクタ１２に応力が加わり易く、接触不良等の損傷を引き起こすおそれがある。例えば、各コネクタ１２のうち一部が前述のような接触不良等を引き起こしている状態で、パルス電圧源からパルスを発生させると、残りの正常なコネクタ１２を介して高電圧がスイッチ製品ＳＷに印加され、当該スイッチ製品ＳＷの損傷等を引き起こすおそれがある。

以上示した振動による現象を踏まえて、各ゲート駆動回路基板２に係るインダクタンスに差が生じないようにし、回路構成部品の損傷等を引き起こさないように抑制することが好ましい。その一例としては、図９のゲート駆動回路ユニットＵ９のような構成とするのではなく、以下に示す実施例１，２のように、Ｕ字両者４ａ，４ｂを支持固定した構成を適用することが挙げられる。

＜実施例１＞
図１に示すゲート駆動回路ユニットＵ１は、図４のスイッチＳＷ１，ＳＷ２それぞれに適用可能な構成の一例を説明するものである。なお、図４～図９に示すものと同様のものにおいては、同一符号を付する等により、その詳細な説明を適宜省略する。

図１のゲート駆動回路ユニットＵ１においては、各ゲート駆動回路基板２の立設方向の上端縁側に、それぞれ基板配列方向に貫通形成された切欠溝部２２を備えており、Ｕ字他端側部４ｂを各切欠溝部２２に貫通させて基板配列方向に延在するように支持固定できる構成となっている。

各切欠溝部２２においては、前述のようにＵ字他端側部４ｂを支持できるものであれば、種々の態様を適用することが可能である。例えば、各切欠溝部２２が、基板配列方向に延在した同一直線上に位置（例えば各切欠溝部２２の貫通方向の軸心が同一直線上に位置）し、基板配列方向に延在するＵ字他端側部４ｂにおいて、それぞれゲート駆動回路基板２が位置する部分（以下、単に基板位置部分と適宜称する）４ｂａを受容できる態様が挙げられる。

また、切欠溝部２２は、種々の形状（例えば横断面形状が多角形，半円形等）のものを適宜適用することが可能であり、例えば図２（Ａ）に示すように、基板位置部分４ｂａの全てを受容できる形状や、図２（Ｂ）に示すように、基板位置部分４ｂａの一部のみを受容できる形状が挙げられる。このように、各切欠溝部２２が、基板位置部分４ｂａの少なくとも一部のみを受容できる形状であれば、それぞれＵ字他端側部４ｂを基板位置部分４ｂａにて支持固定し、位置ズレを抑制できることとなる。

基板群ＫＧの上端側（各ゲート駆動回路基板２の立設方向の上端縁側）には、支持面１１に沿って基板配列方向に延在した絶縁性の被覆部材２３が設けられている。これにより、各ゲート駆動回路基板２は、前述のように各切欠溝部２２によりＵ字他端側部４ｂを支持固定した状態において、上端縁側がの被覆部材２３によって支持固定される構成となっている。

被覆部材２３においては、前述のように絶縁性を有し、基板群ＫＧの上端側に被覆されて各ゲート駆動回路基板２を支持固定できるものであれば、種々の態様を適用することが可能である。例えば、絶縁性材料を平板状に成形してなる部材を適用することが挙げられる。

また、被覆部材２３において、単なる絶縁性材料を用いるのではなく、絶縁性ゴム材料等の絶縁性弾性材料を用いてなる部材を適用した場合には、例えば各ゲート駆動回路基板２の振動の吸収に貢献できる可能性がある。

また、被覆部材２３においては、例えば当該被覆部材２３の分散位置（図１では被覆部材２３の４箇所の角部）を支持するように支持面１１に立設した複数個の被覆部材支持部２４によって、支持固定することが挙げられる。

被覆部材支持部２４は、前述のように被覆部材２３を支持固定できるものであれば、種々の態様を適用することが可能である。図１の被覆部材支持部２４の場合、支持面１１に立設した支柱２４ａと、被覆部材２３を厚さ方向に貫通して支柱２４ａの上端側に螺合する締結ボルト２４ｂと、締結ボルト２４ｂの頭部と被覆部材２３との間に介在させるワッシャ２４ｃと、を有した構成となっている。

また、当該被覆部材支持部２４においては、被覆部材２３により基板群ＫＧの上端側を下端側方向に押圧するように、当該被覆部材２３を支持固定（基板群ＫＧを、下端側に付勢するように支持固定）しても良い。このような構成の被覆部材支持部２４としては、例えば図１に示すような構成の場合、支柱２４ａの立設方向寸法を、ゲート駆動回路基板２の立設方向寸法よりも僅かに短くした構成であって、締結ボルト２４ｂを適宜締め付けることにより、基板群ＫＧを下端側に付勢して支持固定できるようにした構成が挙げられる。

各ゲート駆動回路基板２に設けられるコアＴＣの配置位置は、一次巻線Ｔ１や二次巻線Ｔ２におけるコロナ放電（絶縁破壊等）が起こらないように十分抑制できる範囲内で、適宜設定することが挙げられる。例えば、前述のように十分抑制できる範囲内で、コアＴＣを各ゲート駆動回路基板２の上端縁側寄りに配置し、Ｕ字両者４ａ，４ｂ間の距離を短くすることにより、インダクタンス低減効果が得られ易くすることが挙げられる。

その他、各ゲート駆動回路基板２においては、例えば図７に示す回路構成と同様に、ツェナーダイオードＤｚや放電用トランジスタＱ等の各種構成部品を適宜実装することが可能である（その詳細な説明や図示は省略する）。

以上のように構成されたゲート駆動回路ユニットＵ１によれば、Ｕ字両者４ａ，４ｂがそれぞれ各ゲート駆動回路基板２の貫通箇所において当該ゲート駆動回路基板２に支持固定され、当該Ｕ字両者４ａ，４ｂの位置ズレが抑制されることとなるため、図９のゲート駆動回路ユニットＵ９と比較すると、各ゲート駆動回路基板２に係るインダクタンスを均等に保持し易くなる。

ゆえに、素子群ＳＧの各スイッチ製品ＳＷにおいて所望のスイッチング動作（例えば同じ応答速度で同時にスイッチング動作）が実施し易くなる。

また、各ゲート駆動回路基板２の上端縁側を支持固定する被覆部材２３を備えた構成によれば、例えば振動が各ゲート駆動回路基板２に伝達しても、当該各ゲート駆動回路基板２の揺動が抑制される。例えば図１に示すように各ゲート駆動回路基板２の下端縁側がコネクタ１２等により支持固定されている構成の場合、当該コネクタ１２の接触不良等の損傷が抑制される。また、切欠溝部２２に支持固定されたＵ字他端側部４ｂにおいては、当該切欠溝部２２内からの離脱が抑制される。

ゆえに、ゲート駆動回路ユニットＵ１において回路構成部品の損傷等を引き起こさないように抑制できる。

＜実施例２＞
図３に示すゲート駆動回路ユニットＵ２は、図４のスイッチＳＷ１，ＳＷ２それぞれに適用可能な構成の一例を説明するものである。なお、図１，図４～図９に示すものと同様のものにおいては、同一符号を付する等により、その詳細な説明を適宜省略する。

図３のゲート駆動回路ユニットＵ２においては、図１に示した切欠溝部２２を備える替わりに、各ゲート駆動回路基板２のコアＴＣの外周側に、それぞれ基板配列方向に貫通形成された貫通孔２５を備えており、Ｕ字他端側部４ｂを各貫通孔２５に貫通させて基板配列方向に延在するように支持固定できる構成となっている。

各貫通孔２５においては、前述のようにＵ字他端側部４ｂを貫通させて基板位置部分４ｂａを支持できるものであれば、種々の態様を適用することが可能である。例えば、各貫通孔２５を貫通形成するにあたり、貫通孔２５の内径と、Ｕ字他端側部４ｂの外径（基板位置部分４ｂａの外径）と、の両者の差が大きくなり過ぎないようにすることが挙げられる。

また、ゲート駆動回路ユニットＵ２においては、図１に示した被覆部材２３を備える替わりに、一次巻線支持部２６（便宜上、図１（Ｃ）のみに描写）を備えた構成となっている。この一次巻線支持部２６は、Ｕ字状部４において基板群ＫＧから基板配列方向に突出した突出一端側４１および突出他端側４２にそれぞれ配置され、当該突出一端側４１および突出他端側４２をそれぞれ支持する構成となっている。

各一次巻線支持部２６においては、前述のようにＵ字状部４の突出一端側４１や突出他端側４２をそれぞれ支持できるものであれば、種々の態様を適用することが可能である。ゲート駆動回路ユニットＵ２の場合、例えば図１（Ｃ）に示す一次巻線支持部２６のように、支持面１１に立設した支柱２６ａを有した構成であり、Ｕ字一端側部４ａの突出一端側４１および突出他端側４２にそれぞれ配置されている。

以上のように構成されたゲート駆動回路ユニットＵ２によれば、Ｕ字両者４ａ，４ｂがそれぞれ各ゲート駆動回路基板２の貫通箇所において当該ゲート駆動回路基板２に支持固定され、当該Ｕ字両者４ａ，４ｂの位置ズレが抑制されることとなるため、図１のゲート駆動回路ユニットＵ１と同様に、各ゲート駆動回路基板２に係るインダクタンスを均等に保持し易くなる。

ゆえに、素子群ＳＧの各スイッチ製品ＳＷにおいて所望のスイッチング動作（例えば同じ応答速度で同時にスイッチング動作）が実施し易くなる。

また、Ｕ字状部４を支持する一次巻線支持部２６を備えた構成によれば、例えば振動が各ゲート駆動回路基板２に伝達しても、当該各ゲート駆動回路基板２の揺動が抑制される。例えば図１に示すように各ゲート駆動回路基板２の下端縁側がコネクタ１２等により支持固定されている構成の場合、当該コネクタ１２の接触不良等の損傷が抑制される。また、切欠溝部２２に支持固定されたＵ字他端側部４ｂにおいては、当該切欠溝部２２内から離脱が抑制される。

ゆえに、ゲート駆動回路ユニットＵ２において回路構成部品の損傷等を引き起こさないように抑制できる。

なお、ゲート駆動回路ユニットＵ２は、Ｕ字他端側部４ｂを各貫通孔２５に貫通させて支持する支持作業において、ゲート駆動回路ユニットＵ１の切欠溝部２２による支持作業と比較して煩雑になってしまうおそれがあるものの、例えば被覆部材２３と被覆部材支持部２４とを併用する構成のゲート駆動回路ユニットＵ１と比較すると、支持構成部品数の低減や小型化等に貢献可能な構成であることが判る。

以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変更等が可能であることは、当業者にとって明白なことであり、このような変更等が特許請求の範囲に属することは当然のことである。

例えば、本発明のゲート駆動回路ユニットは、図１～図３に示した構成に限定されるものではなく、当該図１～図３に示したゲート駆動回路ユニットＵ１，Ｕ２の両者において、回路構成部品等を適宜入れ替えて適用したり、適宜省略または追加した構成であっても、実施例１，２と同様の作用効果を奏することとなる。

１…支持基板
１１…支持面
１２…コネクタ
２…ゲート駆動回路基板
２１，２５…貫通孔
２２…切欠溝部
２３…被覆部材
２６…一次巻線支持部
４…Ｕ字状部
４１…突出一端側
４２…突出他端側
４ａ…Ｕ字一端側部
４ｂ…Ｕ字他端側部
ＥＶ…直流電源
ＫＧ…基板群
ＬＤ…負荷
Ｐ１…パルス電源
ＰＴ…パルストランス
ＳＷ１，ＳＷ２…スイッチ（第１，第２の素子群）
ＳＧ…素子群
Ｔ１…一次巻線
Ｔ２…二次巻線
Ｔｇ…一端側
Ｔｓ…他端側
Ｕ１，Ｕ２…ゲート駆動回路ユニット

Claims (8)

1. 複数個の半導体スイッチング素子が実装される支持基板と、
   各半導体スイッチング素子それぞれに対をなして支持基板の支持面に立設する複数個のゲート駆動回路基板が、当該支持面に沿って所定間隔を隔てて層状に並んで配列されている基板群と、
   パルストランスと、
   を備え、
   パルストランスは、
   パルス電圧源に接続される一次巻線と、
   各ゲート駆動回路基板の基板配列方向の一端面にそれぞれ設けられ、各軸心が当該基板配列方向の同一直線に沿って延在している複数個のリング状コアと、
   各コアにそれぞれ巻き付けて設けられ、対をなしている半導体スイッチング素子にそれぞれ接続される複数個の二次巻線と、
   を備え、
   一次巻線は、
   Ｕ字状に延在して各ゲート駆動回路基板を基板配列方向に貫通するＵ字状部を有し、
   Ｕ字状部のＵ字一端側部が、各ゲート駆動回路基板におけるコア軸心側を基板配列方向に貫通して延在し、Ｕ字状部のＵ字他端側部が、各ゲート駆動回路基板におけるコア外周側をＵ字一端側部と同一方向に貫通して延在している、
   ことを特徴とするゲート駆動回路ユニット。
2. 各ゲート駆動回路基板の上端縁側でそれぞれ基板配列方向に貫通形成された切欠溝部が、当該基板配列方向の同一直線上に位置し、
   Ｕ字他端側部が、各切欠溝部を基板配列方向に貫通して延在していることを特徴とする請求項１記載のゲート駆動回路ユニット。
3. 各ゲート駆動回路基板のコアの外周側でそれぞれ基板配列方向に貫通形成された貫通孔が、当該基板配列方向の同一直線上に位置し、
   Ｕ字他端側部が、各貫通孔を基板配列方向に貫通して延在していることを特徴とする請求項１記載のゲート駆動回路ユニット。
4. 各ゲート駆動回路基板の上端縁側は、支持面に沿って基板配列方向に延在して当該上端縁側に被覆される絶縁性の被覆部材により、固定支持されていることを特徴とする請求項１～３の何れかに記載のゲート駆動回路ユニット。
5. Ｕ字状部において基板群から基板配列方向に突出した突出一端側および突出他端側にそれぞれ配置され、当該突出一端側および突出他端側をそれぞれ支持する一次巻線支持部を、備えていることを特徴とする請求項１～４の何れかに記載のゲート駆動回路ユニット。
6. 各ゲート駆動回路基板は、当該ゲート駆動回路基板の下端縁側と支持面との両者間をコネクタ接続するコネクタを介して、支持面に立設していることを特徴とする請求項１～５の何れかに記載のゲート駆動回路ユニット。
7. 負荷に対して直列接続される直流電源と、
   それぞれ容量性のゲートを有する複数個の半導体スイッチング素子を直列接続して構成され、直流電源と負荷との間に直列に挿入接続される第１の素子群と、を備え、
   第１の素子群の各半導体スイッチング素子は、請求項１～６の何れかのゲート駆動回路ユニットによりスイッチング動作することを特徴とするパルス電源。
8. それぞれ容量性のゲートを有する複数個の半導体スイッチング素子を直列接続して構成され、負荷に対して並列接続される第２の素子群を、更に備え、
   第２の素子群の各半導体スイッチング素子は、前記ゲート駆動回路ユニットによりスイッチング動作することを特徴とする請求項７記載のパルス電源。

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