JP7006933B2 - 電源回路、高電圧から低電圧を得る方法及びこの電源回路を使用した整流回路 - Google Patents
電源回路、高電圧から低電圧を得る方法及びこの電源回路を使用した整流回路 Download PDFInfo
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Description
本発明は、正弦波の交流電圧を全波又は半波整流したような略０Ｖから高いピーク値まで線形的に電圧変化を繰り返す直流の入力電圧から十分に低い直流電圧を効率良く得るための電源回路、高電圧から低電圧を得る方法及びこの電源回路を使用した整流回路に関するものである。
一般に、制御回路用電源を得る回路として、図１に示すようなＮＰＮ型トランジスタＴｒとベース抵抗Ｒと基準電圧としてのツェナーダイオードＺＤからなり、入力端子Ｖｉｎ、出力端子Ｖｏｕｔ、グランド端子ＧＮＤの直列制御型レギュレータ回路が用いられている。
このような直列制御型レギュレータ回路は、入力電圧と出力電圧の差電圧と、供給電流との積が電力損失となるので、高い交流電圧から低い直流電圧を得る場合には、大きな損失が発生する。
このような直列制御型レギュレータ回路は、入力電圧と出力電圧の差電圧と、供給電流との積が電力損失となるので、高い交流電圧から低い直流電圧を得る場合には、大きな損失が発生する。
前記直列制御型レギュレータ回路に代えて図２に示すような高効率とされているスイッチングレギュレータ回路を用いる方法もある（非特許文献１）。
この図２において、入力端子Ｖｉｎの交流電圧は、ダイオードＤ１とコンデンサＣ１で整流平滑化されスイッチング素子ＳＷ１に加えられてオン・オフし、このスイッチング素子ＳＷ１の出力側には、ショットキー・バリア・ダイオード又はファスト・リカバリ・ダイオードからなる転流ダイオードＤ２とリアクタＬ１と平滑コンデンサＣ２を経て出力端子Ｖｏｕｔに出力する。出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆは、比較回路１０で比較され、差電圧に応じてＰＷＭ変調回路１１で変調され、前記スイッチング素子ＳＷ１のオン、オフを制御して所定の直流電圧を得る。
この図２の回路は、非特許文献１のＰ５０の図１-３６に紹介されている。
この図１-３６の（ａ）は、前記スイッチング素子ＳＷ１がパワートランジスタＴｒ１の例を示し、図１-３６の（ｂ）は、前記スイッチング素子ＳＷ１がパワートランジスタＴｒ１に代えて飽和損失の少ないパワーＭＯＳＦＥＴを使用した例を示している。図１-３６の（ｃ）は、前記ショットキー・バリア・ダイオード又はファスト・リカバリ・ダイオードからなる転流ダイオードＤ１に代えてさらにロスの少ないパワーＭＯＳＦＥＴを使用した例が記載されている。
この図２において、入力端子Ｖｉｎの交流電圧は、ダイオードＤ１とコンデンサＣ１で整流平滑化されスイッチング素子ＳＷ１に加えられてオン・オフし、このスイッチング素子ＳＷ１の出力側には、ショットキー・バリア・ダイオード又はファスト・リカバリ・ダイオードからなる転流ダイオードＤ２とリアクタＬ１と平滑コンデンサＣ２を経て出力端子Ｖｏｕｔに出力する。出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆは、比較回路１０で比較され、差電圧に応じてＰＷＭ変調回路１１で変調され、前記スイッチング素子ＳＷ１のオン、オフを制御して所定の直流電圧を得る。
この図２の回路は、非特許文献１のＰ５０の図１-３６に紹介されている。
この図１-３６の（ａ）は、前記スイッチング素子ＳＷ１がパワートランジスタＴｒ１の例を示し、図１-３６の（ｂ）は、前記スイッチング素子ＳＷ１がパワートランジスタＴｒ１に代えて飽和損失の少ないパワーＭＯＳＦＥＴを使用した例を示している。図１-３６の（ｃ）は、前記ショットキー・バリア・ダイオード又はファスト・リカバリ・ダイオードからなる転流ダイオードＤ１に代えてさらにロスの少ないパワーＭＯＳＦＥＴを使用した例が記載されている。
発行所 ＣＱ出版株式会社 ２０１４年６月２５日初版発行 「改訂オンボード電源の設計と活用」Ｐ５０ 第１章３端子レギュレータの基本動作 図１－３６進化するステップダウン・スイッチング・レギュレータの回路の（ａ）と（ｂ）と（ｃ）。
図２に示す回路に対応する非特許文献１のＰ５０の図１-３６には、発生損失を低減する方法が種々記載されている。しかし、入力電圧が高く、出力電圧が低い場合、出力電圧に比較して、回路構成が複雑で、インダクタが必要になり、小型化が困難になり、さらに、コンデンサＣ１とスイッチング素子ＳＷ１と転流ダイオードＤ２に高い入力電圧が印加されるために、それに耐える高耐圧部品が必要になるという問題があった。
本発明は、略０Ｖからピーク値まで線形的に電圧変化を繰り返す直流の高い入力電圧から十分に低い直流電圧を効率良く得るための電源回路及び高電圧から低電圧を得る方法を提供することを目的とする。
本発明の電源回路は、
略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧のピーク値より低い電圧を基準電圧として発生する基準電圧回路と、
この基準電圧回路で発生した基準電圧と前記入力電圧を比較し、前記入力電圧が基準電圧より低い時に出力する比較回路と、
この比較回路の出力でゲートを開き、前記低電圧の入力電圧を出力するスイッチング素子と、
このスイッチング素子から出力した出力電圧を平滑化する平滑化回路と
を具備してなることを特徴とする。
略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧のピーク値より低い電圧を基準電圧として発生する基準電圧回路と、
この基準電圧回路で発生した基準電圧と前記入力電圧を比較し、前記入力電圧が基準電圧より低い時に出力する比較回路と、
この比較回路の出力でゲートを開き、前記低電圧の入力電圧を出力するスイッチング素子と、
このスイッチング素子から出力した出力電圧を平滑化する平滑化回路と
を具備してなることを特徴とする。
前記整流素子とスイッチング素子としてのＦＥＴの間に、このＦＥＴの前記入力電圧のピーク値を制限するためのＦＥＴからなるリミッタ回路を挿入したことを特徴とする。
比較回路は、基準電圧としてリミッタ回路の出力電圧からレベルシフトした電圧を用い、入力電圧を分圧回路で分圧した電圧と比較し、前記分圧した電圧が前記レベルシフトした電圧より低い時に出力するようにしたことを特徴とする。
比較回路は、入力電圧の代わりに電圧リミッタ回路であるＦＥＴの出力電圧を利用し、この電圧と基準電圧を比較し、前記ＦＥＴの出力電圧が前記基準電圧より低い時に出力するようにしたことを特徴とする。
比較回路における基準電圧を出力電圧からフィードバックして制御し、出力電圧精度を高めるようにしたことを特徴とする。
略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧は、正弦波の交流電圧を半波整流したもの、正弦波の交流電圧を全波整流したもの、３角波、鋸歯状波又は半円形波からなることを特徴とする。
略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧を入力するに入力端子Ｋと、
前記入力端子Ｋを、抵抗Ｒ３を介して接続され、基準電圧を発生するツェナーダイオードＺＤ１からなる基準電圧回路と、
前記抵抗Ｒ３の両端をドレインとゲート間に接続され、前記入力電圧のピーク値を制限するリミッタ回路としてのＦＥＴ１と、
このＦＥＴ１のソースに、ソースが直列に接続され、ゲートに入力電圧の分圧抵抗が接続され、ドレインが出力端子Ｖｓｏｕｔに接続された前記スイッチング素子としてのＦＥＴ２と、
このＦＥＴ２から出力した出力電圧を平滑化する平滑化回路と
を具備し、
前記ＦＥＴ２を、前記基準電圧と前記分圧された入力電圧を比較し、この分圧された入力電圧が基準電圧より低い時に出力する比較回路として機能させたことを特徴とする。
前記入力端子Ｋを、抵抗Ｒ３を介して接続され、基準電圧を発生するツェナーダイオードＺＤ１からなる基準電圧回路と、
前記抵抗Ｒ３の両端をドレインとゲート間に接続され、前記入力電圧のピーク値を制限するリミッタ回路としてのＦＥＴ１と、
このＦＥＴ１のソースに、ソースが直列に接続され、ゲートに入力電圧の分圧抵抗が接続され、ドレインが出力端子Ｖｓｏｕｔに接続された前記スイッチング素子としてのＦＥＴ２と、
このＦＥＴ２から出力した出力電圧を平滑化する平滑化回路と
を具備し、
前記ＦＥＴ２を、前記基準電圧と前記分圧された入力電圧を比較し、この分圧された入力電圧が基準電圧より低い時に出力する比較回路として機能させたことを特徴とする。
高電圧から低電圧を得る方法は、
入力端子Ｋに、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧を入力する工程と、
前記入力端子Ｋの入力電圧を、抵抗Ｒ３を介してツェナーダイオードＺＤ１を主とする基準電圧回路に供給して、基準電圧を発生する工程と、
前記抵抗Ｒ３の両端の電圧をＦＥＴ１のドレインとゲート間に供給し、前記入力電圧のピーク値を制限する工程と、
このＦＥＴ１のソースに、ＦＥＴ２のソースを直列に接続して前記基準電圧を供給し、前記ＦＥＴ２のゲートに印加した入力電圧の分圧した電圧と比較して、前記基準電圧より前記入力電圧の分圧した電圧が低い時前記ＦＥＴ２をオンする工程と、
このＦＥＴ２から出力した出力電圧を平滑化して出力する工程とからなることを特徴とする。
入力端子Ｋに、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧を入力する工程と、
前記入力端子Ｋの入力電圧を、抵抗Ｒ３を介してツェナーダイオードＺＤ１を主とする基準電圧回路に供給して、基準電圧を発生する工程と、
前記抵抗Ｒ３の両端の電圧をＦＥＴ１のドレインとゲート間に供給し、前記入力電圧のピーク値を制限する工程と、
このＦＥＴ１のソースに、ＦＥＴ２のソースを直列に接続して前記基準電圧を供給し、前記ＦＥＴ２のゲートに印加した入力電圧の分圧した電圧と比較して、前記基準電圧より前記入力電圧の分圧した電圧が低い時前記ＦＥＴ２をオンする工程と、
このＦＥＴ２から出力した出力電圧を平滑化して出力する工程とからなることを特徴とする。
整流回路は、ＧＮＤ端子から入力端子へ順方向となるように挿入されたＦＥＴを主体とする逆流阻止回路に、請求項１、２、３、４、５、６又は７記載の電源回路を組み合わせてこの電源回路から直接電力を供給することを特徴とする。
請求項１記載の発明によれば、
交流電圧を、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧に変換する整流素子と、
前記直流の入力電圧のピーク値より低い電圧を基準電圧として発生する基準電圧回路と、
この基準電圧回路で発生した基準電圧と前記入力電圧を比較し、前記入力電圧が前記基準電圧より低い入力電圧の時に出力する比較回路と、
この比較回路の出力でゲートを開き、前記基準電圧より低い入力電圧を出力するＦＥＴからなるスイッチング素子と、
このスイッチング素子から出力した出力電圧を平滑化する平滑化回路と、
前記整流素子と前記スイッチング素子としてのＦＥＴの間に、このＦＥＴの前記入力電圧のピーク値を制限するためのＦＥＴからなるリミッタ回路とを具備し、
前記比較回路は、基準電圧としてリミッタ回路の出力電圧からレベルシフトした電圧を用い、入力電圧を分圧回路で分圧した電圧と比較し、前記分圧した電圧が前記レベルシフトした電圧より低い時に出力するようにしたので、
回路構成が簡単で、インダクタが不必要になり、小型化が可能である。
また、スイッチング素子ＳＷ１に高い入力電圧が印加されることがなく、低圧用の安価な部品を用いることができる。
さらに、回路の簡素化が可能となる。
交流電圧を、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧に変換する整流素子と、
前記直流の入力電圧のピーク値より低い電圧を基準電圧として発生する基準電圧回路と、
この基準電圧回路で発生した基準電圧と前記入力電圧を比較し、前記入力電圧が前記基準電圧より低い入力電圧の時に出力する比較回路と、
この比較回路の出力でゲートを開き、前記基準電圧より低い入力電圧を出力するＦＥＴからなるスイッチング素子と、
このスイッチング素子から出力した出力電圧を平滑化する平滑化回路と、
前記整流素子と前記スイッチング素子としてのＦＥＴの間に、このＦＥＴの前記入力電圧のピーク値を制限するためのＦＥＴからなるリミッタ回路とを具備し、
前記比較回路は、基準電圧としてリミッタ回路の出力電圧からレベルシフトした電圧を用い、入力電圧を分圧回路で分圧した電圧と比較し、前記分圧した電圧が前記レベルシフトした電圧より低い時に出力するようにしたので、
回路構成が簡単で、インダクタが不必要になり、小型化が可能である。
また、スイッチング素子ＳＷ１に高い入力電圧が印加されることがなく、低圧用の安価な部品を用いることができる。
さらに、回路の簡素化が可能となる。
請求項２記載の発明によれば、
交流電圧を、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧に変換する整流素子と、
前記直流の入力電圧のピーク値より低い電圧を基準電圧として発生する基準電圧回路と、
この基準電圧回路で発生した基準電圧と前記入力電圧を比較し、前記入力電圧が前記基準電圧より低い入力電圧の時に出力する比較回路と、
この比較回路の出力でゲートを開き、前記基準電圧より低い入力電圧を出力するＦＥＴからなるスイッチング素子と、
このスイッチング素子から出力した出力電圧を平滑化する平滑化回路と、
前記整流素子と前記スイッチング素子としてのＦＥＴの間に、このＦＥＴの前記入力電圧のピーク値を制限するためのＦＥＴからなるリミッタ回路とを具備し、
前記比較回路は、前記入力電圧の代わりに前記リミッタ回路であるＦＥＴの出力電圧を利用し、この電圧と前記基準電圧を比較し、前記リミッタ回路であるＦＥＴの出力電圧が前記基準電圧より低い時に出力するようにしたので、
回路構成が簡単で、インダクタが不必要になり、小型化が可能である。
また、スイッチング素子ＳＷ１に高い入力電圧が印加されることがなく、低圧用の安価な部品を用いることができる。
さらに、比較回路の耐電圧の低いものを使用することができる。
交流電圧を、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧に変換する整流素子と、
前記直流の入力電圧のピーク値より低い電圧を基準電圧として発生する基準電圧回路と、
この基準電圧回路で発生した基準電圧と前記入力電圧を比較し、前記入力電圧が前記基準電圧より低い入力電圧の時に出力する比較回路と、
この比較回路の出力でゲートを開き、前記基準電圧より低い入力電圧を出力するＦＥＴからなるスイッチング素子と、
このスイッチング素子から出力した出力電圧を平滑化する平滑化回路と、
前記整流素子と前記スイッチング素子としてのＦＥＴの間に、このＦＥＴの前記入力電圧のピーク値を制限するためのＦＥＴからなるリミッタ回路とを具備し、
前記比較回路は、前記入力電圧の代わりに前記リミッタ回路であるＦＥＴの出力電圧を利用し、この電圧と前記基準電圧を比較し、前記リミッタ回路であるＦＥＴの出力電圧が前記基準電圧より低い時に出力するようにしたので、
回路構成が簡単で、インダクタが不必要になり、小型化が可能である。
また、スイッチング素子ＳＷ１に高い入力電圧が印加されることがなく、低圧用の安価な部品を用いることができる。
さらに、比較回路の耐電圧の低いものを使用することができる。
請求項３記載の発明によれば、
前記比較回路における前記基準電圧を出力電圧からフィードバックして制御し、出力電圧精度を高めるようにしたので、比較回路に有力する基準電圧を変化させ、出力電圧の精度を高めることができる。
前記比較回路における前記基準電圧を出力電圧からフィードバックして制御し、出力電圧精度を高めるようにしたので、比較回路に有力する基準電圧を変化させ、出力電圧の精度を高めることができる。
請求項４記載の発明によれば、
略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧は、正弦波の交流電圧を半波整流したもの、正弦波の交流電圧を全波整流したものからなるので、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧であれば、いずれの波形の入力電圧であっても十分に低い直流電圧を得ることができる。
略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧は、正弦波の交流電圧を半波整流したもの、正弦波の交流電圧を全波整流したものからなるので、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧であれば、いずれの波形の入力電圧であっても十分に低い直流電圧を得ることができる。
請求項５記載の発明によれば、
略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧を入力する入力端子（Ｋ）と、
前記入力端子（Ｋ）を、抵抗（Ｒ３）を介して接続され、基準電圧を発生するツェナーダイオード（ＺＤ１）からなる基準電圧回路と、
前記抵抗（Ｒ３）の両端をドレインとゲート間に接続され、前記入力電圧のピーク値を制限するリミッタ回路としてのＦＥＴ（１）と、
このＦＥＴ（１）のソースに、ソースが直列に接続され、ゲートに入力電圧の分圧抵抗が接続され、ドレインが出力端子（Ｖｓｏｕｔ）に接続されたスイッチング素子としてのＦＥＴ（２）と、
このＦＥＴ（２）から出力した出力電圧を平滑化する平滑化回路と
を具備し、
前記ＦＥＴ（２）を、前記基準電圧と前記分圧抵抗で分圧された入力電圧を比較し、この分圧された入力電圧が基準電圧より低い時に出力する比較回路として機能させたので、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧の内、低損失で電力を取り出せる短期間のみ電流を取り出すことができ、かつ、その動作のためのＦＥＴ１、ＦＥＴ２のゲートドライブのための電力を必要最低限とすることで、高い入力電圧においても高効率な電源回路を実現することができる。
略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧を入力する入力端子（Ｋ）と、
前記入力端子（Ｋ）を、抵抗（Ｒ３）を介して接続され、基準電圧を発生するツェナーダイオード（ＺＤ１）からなる基準電圧回路と、
前記抵抗（Ｒ３）の両端をドレインとゲート間に接続され、前記入力電圧のピーク値を制限するリミッタ回路としてのＦＥＴ（１）と、
このＦＥＴ（１）のソースに、ソースが直列に接続され、ゲートに入力電圧の分圧抵抗が接続され、ドレインが出力端子（Ｖｓｏｕｔ）に接続されたスイッチング素子としてのＦＥＴ（２）と、
このＦＥＴ（２）から出力した出力電圧を平滑化する平滑化回路と
を具備し、
前記ＦＥＴ（２）を、前記基準電圧と前記分圧抵抗で分圧された入力電圧を比較し、この分圧された入力電圧が基準電圧より低い時に出力する比較回路として機能させたので、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧の内、低損失で電力を取り出せる短期間のみ電流を取り出すことができ、かつ、その動作のためのＦＥＴ１、ＦＥＴ２のゲートドライブのための電力を必要最低限とすることで、高い入力電圧においても高効率な電源回路を実現することができる。
請求項６記載の発明によれば、
入力端子（Ｋ）に、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧を入力する工程と、
前記入力端子（Ｋ）の入力電圧を、抵抗（Ｒ３）を介してツェナーダイオード（ＺＤ１）を主とする基準電圧回路に供給して、基準電圧を発生する工程と、
前記抵抗（Ｒ３）の両端の電圧をＦＥＴ（１）のドレインとゲート間に供給し、前記入力電圧のピーク値を制限する工程と、
このＦＥＴ（１）のソースに、ＦＥＴ（２）のソースを直列に接続して前記基準電圧を供給し、前記ＦＥＴ（２）のゲートに印加した入力電圧の分圧した電圧と比較して、前記基準電圧より前記入力電圧の分圧した電圧が低い時前記ＦＥＴ（２）をオンする工程と、
このＦＥＴ（２）から出力した出力電圧を平滑化して出力する工程とからなるので、高い交流電圧から低い直流電源を得る方法として、小型のスイッチング電源を使用することなく簡単な回路で効率よく低電圧を得ることができる。
入力端子（Ｋ）に、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧を入力する工程と、
前記入力端子（Ｋ）の入力電圧を、抵抗（Ｒ３）を介してツェナーダイオード（ＺＤ１）を主とする基準電圧回路に供給して、基準電圧を発生する工程と、
前記抵抗（Ｒ３）の両端の電圧をＦＥＴ（１）のドレインとゲート間に供給し、前記入力電圧のピーク値を制限する工程と、
このＦＥＴ（１）のソースに、ＦＥＴ（２）のソースを直列に接続して前記基準電圧を供給し、前記ＦＥＴ（２）のゲートに印加した入力電圧の分圧した電圧と比較して、前記基準電圧より前記入力電圧の分圧した電圧が低い時前記ＦＥＴ（２）をオンする工程と、
このＦＥＴ（２）から出力した出力電圧を平滑化して出力する工程とからなるので、高い交流電圧から低い直流電源を得る方法として、小型のスイッチング電源を使用することなく簡単な回路で効率よく低電圧を得ることができる。
請求項７記載の発明によれば、
ＧＮＤ端子から入力端子へ順方向となるように挿入されたＦＥＴを主体とする逆流阻止回路に、請求項１、２、３、４又は５記載の電源回路を組み合わせてこの電源回路から直接電力を供給するようにしたので、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧であれば、出力電圧が高い場合であっても効率よく補助電源を供給することができ、外部電源を利用することなく使用できる。
ＧＮＤ端子から入力端子へ順方向となるように挿入されたＦＥＴを主体とする逆流阻止回路に、請求項１、２、３、４又は５記載の電源回路を組み合わせてこの電源回路から直接電力を供給するようにしたので、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧であれば、出力電圧が高い場合であっても効率よく補助電源を供給することができ、外部電源を利用することなく使用できる。
本発明は、
略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧のピーク値より低い電圧を基準電圧として発生する基準電圧回路と、
この基準電圧回路で発生した基準電圧と前記入力電圧を比較し、前記入力電圧が基準電圧より低い時に出力する比較回路と、
この比較回路の出力でゲートを開き、前記低電圧の入力電圧を出力するＦＥＴからなるスイッチング素子と、
このスイッチング素子から出力した出力電圧を平滑化する平滑化回路と
を具備してなることを特徴とする電源回路とすることで、正弦波や正弦半波上に変化する入力電圧の内、出力電圧との差が少ない電圧の期間に出力へ伝理由を取り出すことで、低損失で電力を取り出せる短期間のみ電流を取り出すことができ、高い入力電圧においても高効率な電源回路を実現することができる。
略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧のピーク値より低い電圧を基準電圧として発生する基準電圧回路と、
この基準電圧回路で発生した基準電圧と前記入力電圧を比較し、前記入力電圧が基準電圧より低い時に出力する比較回路と、
この比較回路の出力でゲートを開き、前記低電圧の入力電圧を出力するＦＥＴからなるスイッチング素子と、
このスイッチング素子から出力した出力電圧を平滑化する平滑化回路と
を具備してなることを特徴とする電源回路とすることで、正弦波や正弦半波上に変化する入力電圧の内、出力電圧との差が少ない電圧の期間に出力へ伝理由を取り出すことで、低損失で電力を取り出せる短期間のみ電流を取り出すことができ、高い入力電圧においても高効率な電源回路を実現することができる。
前記整流素子とスイッチング素子としてのＦＥＴの間に、このＦＥＴの前記入力電圧のピーク値を制限するためのＦＥＴからなるリミッタ回路を挿入し、スイッチング素子ＦＥＴに低耐圧のＰｃｈ-ＭＯＳＦＥＴを使用したものである。
比較回路は、基準電圧としてリミッタ回路の出力電圧からレベルシフトした電圧を用い、入力電圧を分圧回路で分圧した電圧と比較し、前記分圧した電圧が前記レベルシフトした電圧より低い時に出力する。
比較回路は、入力電圧の代わりに電圧リミッタ回路であるＦＥＴの出力電圧を利用し、この電圧と基準電圧を比較し、前記ＦＥＴの出力電圧が前記基準電圧より低い時に出力する。
比較回路における基準電圧を出力電圧からフィードバックして制御し、出力電圧精度を高めるようにする。
略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧は、正弦波の交流電圧を半波整流したもの、正弦波の交流電圧を全波整流したもの、３角波、鋸歯状波又は半円形波からなるであってもよい。
略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧を入力するに入力端子Ｋと、
前記入力端子Ｋを、抵抗Ｒ３を介して接続され、基準電圧を発生するツェナーダイオードＺＤ１からなる基準電圧回路と、
前記抵抗Ｒ３の両端をドレインとゲート間に接続され、前記入力電圧のピーク値を制限するリミッタ回路としてのＦＥＴ１と、
このＦＥＴ１のソースに、ソースが直列に接続され、ゲートに入力電圧の分圧抵抗が接続され、ドレインがコンデンサＣ２と出力端子Ｖｓｏｕｔに接続された前記スイッチング素子としてのＦＥＴ２と、
このＦＥＴ２から出力した出力電圧を平滑化する平滑化回路と
を具備し、
前記ＦＥＴ２を、前記基準電圧と前記分圧された入力電圧を比較し、この分圧された入力電圧が基準電圧より低い時に出力する比較回路として機能させる。
前記入力端子Ｋを、抵抗Ｒ３を介して接続され、基準電圧を発生するツェナーダイオードＺＤ１からなる基準電圧回路と、
前記抵抗Ｒ３の両端をドレインとゲート間に接続され、前記入力電圧のピーク値を制限するリミッタ回路としてのＦＥＴ１と、
このＦＥＴ１のソースに、ソースが直列に接続され、ゲートに入力電圧の分圧抵抗が接続され、ドレインがコンデンサＣ２と出力端子Ｖｓｏｕｔに接続された前記スイッチング素子としてのＦＥＴ２と、
このＦＥＴ２から出力した出力電圧を平滑化する平滑化回路と
を具備し、
前記ＦＥＴ２を、前記基準電圧と前記分圧された入力電圧を比較し、この分圧された入力電圧が基準電圧より低い時に出力する比較回路として機能させる。
入力端子Ｋに、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧を入力する工程と、
前記入力端子Ｋの入力電圧を、抵抗Ｒ３を介してツェナーダイオードＺＤ１を主とする基準電圧回路に供給して、基準電圧を発生する工程と、
前記抵抗Ｒ３の両端の電圧をＦＥＴ１のドレインとゲート間に供給し、前記入力電圧のピーク値を制限する工程と、
このＦＥＴ１のソースに、ＦＥＴ２のソースを直列に接続して前記基準電圧を供給し、前記ＦＥＴ２のゲートに印加した入力電圧の分圧した電圧と比較して、前記基準電圧より前記入力電圧の分圧した電圧が低い時前記ＦＥＴ２をオンする工程と、
このＦＥＴ２から出力した出力電圧を平滑化して出力する工程とからなること方法とすることで、高電圧から低電圧を得ることができる。
前記入力端子Ｋの入力電圧を、抵抗Ｒ３を介してツェナーダイオードＺＤ１を主とする基準電圧回路に供給して、基準電圧を発生する工程と、
前記抵抗Ｒ３の両端の電圧をＦＥＴ１のドレインとゲート間に供給し、前記入力電圧のピーク値を制限する工程と、
このＦＥＴ１のソースに、ＦＥＴ２のソースを直列に接続して前記基準電圧を供給し、前記ＦＥＴ２のゲートに印加した入力電圧の分圧した電圧と比較して、前記基準電圧より前記入力電圧の分圧した電圧が低い時前記ＦＥＴ２をオンする工程と、
このＦＥＴ２から出力した出力電圧を平滑化して出力する工程とからなること方法とすることで、高電圧から低電圧を得ることができる。
以下、本発明の実施例を図面に基づき説明する。
図３（ａ）（ｂ）（ｃ）（ｄ）は、それぞれ本発明の異なる原理図で、入力端子Ｋには、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す、例えば、正弦波の半波整流した信号が入力するものとする。
図３（ａ）において、前記入力端子ＫからダイオードＤ１を介してスイッチング素子ＳＷ１に接続し、このスイッチング素子ＳＷ１の出力側にコンデンサＣ２を介して出力端子Ｖｓｏｕｔに接続する。前記入力端子Ｋと基準電圧回路１２が比較回路１０に接続される。
このような回路において、前記比較回路１０は、Ｖｉｎ＜Ｖｒｅｆのときに出力し、この比較回路１０の信号で前記スイッチング素子ＳＷ１をオンする。
このとき、前記スイッチング素子ＳＷ１がほとんど損失なくオンするために、Ｖｒｅｆをできるだけ低く設定し、このＶｒｅｆよりＶｉｎがさらに低いときに前記スイッチング素子ＳＷ１をオンさせる。
前記スイッチング素子ＳＷ１がオンした時の出力電圧は、コンデンサＣ２に電荷が蓄えられ、前記スイッチング素子ＳＷ１がオフした時、コンデンサＣ２に電荷が蓄えられた電荷が出力端子Ｖｓｏｕｔから出力される。この動作を繰り返して出力端子Ｖｓｏｕｔに直流電圧が出力する。
図３（ａ）の具体的な回路図を後述する図４で説明する。
図３（ａ）（ｂ）（ｃ）（ｄ）は、それぞれ本発明の異なる原理図で、入力端子Ｋには、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す、例えば、正弦波の半波整流した信号が入力するものとする。
図３（ａ）において、前記入力端子ＫからダイオードＤ１を介してスイッチング素子ＳＷ１に接続し、このスイッチング素子ＳＷ１の出力側にコンデンサＣ２を介して出力端子Ｖｓｏｕｔに接続する。前記入力端子Ｋと基準電圧回路１２が比較回路１０に接続される。
このような回路において、前記比較回路１０は、Ｖｉｎ＜Ｖｒｅｆのときに出力し、この比較回路１０の信号で前記スイッチング素子ＳＷ１をオンする。
このとき、前記スイッチング素子ＳＷ１がほとんど損失なくオンするために、Ｖｒｅｆをできるだけ低く設定し、このＶｒｅｆよりＶｉｎがさらに低いときに前記スイッチング素子ＳＷ１をオンさせる。
前記スイッチング素子ＳＷ１がオンした時の出力電圧は、コンデンサＣ２に電荷が蓄えられ、前記スイッチング素子ＳＷ１がオフした時、コンデンサＣ２に電荷が蓄えられた電荷が出力端子Ｖｓｏｕｔから出力される。この動作を繰り返して出力端子Ｖｓｏｕｔに直流電圧が出力する。
図３（ａ）の具体的な回路図を後述する図４で説明する。
図３（ｂ）は、図３（ａ）におけるスイッチング素子ＳＷ１の前に、電圧を制限しスイッチング素子ＳＷ１に高い入力電圧が直接印加しないように、リミッタ回路１３としてＦＥＴ１を挿入したものである。また、比較回路１０には、入力電圧Ｖｉｎを分圧器１５で分圧した電圧Ｖｓと基準電圧回路１２の基準電圧Ｖｒｅｆとを入力し、Ｖｓ＜Ｖｒｅｆのとき出力し、入力電圧より十分に低く、損失が発生しない範囲の入力電圧のときのみスイッチング素子ＳＷ１をオンして出力コンデンサＣ２に電力を供給する。このようにすると、低損失で低電圧の出力電圧を得ることができる。また、低損失、高速スイッチングを行うための部品の選択肢が広がる。
図３（ｂ）の具体的な回路図を後述する図５で説明する。
図３（ｂ）の具体的な回路図を後述する図５で説明する。
図３（ｃ）は、図３（ｂ）においては基準電圧が時間とともに変化しない固定したものであるのに対し、比較回路１０のＶｒｅｆとして基準電圧をリミッタ回路１３の出力電圧からレベルシフトした電圧を用い、入力電圧Ｖｉｎを分圧回路１５で分圧した電圧Ｖｓと比較し、Ｖｓ＜Ｖｒｅｆのときスイッチング素子ＳＷ１をオンすることで図３（ｂ）と同様の機能を実現したもので、回路構成の簡易化が可能となる。
図３（ｃ）の具体的な回路図を後述する図６で説明する。図６の変形例が図７及び図９である。
図３（ｃ）の具体的な回路図を後述する図６で説明する。図６の変形例が図７及び図９である。
図３（ｄ）は、図３（ｂ）において、入力電圧の代わりに電圧リミッタ回路１３であるＦＥＴ１の出力を利用したものであり、比較回路１０の入力電圧検出部に直接入力電圧Ｖｉｎが印加しないように、入力電圧がリミッタ電圧よりも低い場合、入力電圧に相当する電圧（ぼぼ等しい電圧）になることからリミッタの出力電圧Ｖｉｎ‘を基準電圧Ｖｒｅｆと比較してＶｉｎ’＜Ｖｒｅｆのときスイッチ素子ＳＷ１を制御するようにしたものである。このような構成により、比較回路１０は、耐電圧の低いものが使用できる。
図３（ｄ）の具体的な回路図を後述する図１０で説明する。この図１０の変形例が図１１、図１２及び図１３である。
図３（ｄ）の具体的な回路図を後述する図１０で説明する。この図１０の変形例が図１１、図１２及び図１３である。
このように構成された本発明の電源回路をＭＯＳＦＥＴによる整流回路の制御用電源として使用することで、後述する図１４及び図１７（ｃ）に示すような正弦波交流の整流時に印加される逆電圧から低損失で効率的に制御回路用の電源を取り出すことができ、低損失の整流回路と組み合わせることで、正弦波交流の整流時にダイオードに代替可能となる２端子整流回路が実現する。
図４以下の具体的回路図を説明する。
図４は、前記図３（ａ）の具体的実施回路図で，リミッタ回路１３を有しない例である。
この図４において、スイッチング素子ＳＷ１をハイサイド側に置くことからゲート駆動の都合でＰ型のＦＥＴ２が使用される。入力端子Ｋから逆流阻止のダイオードＤ１を介してスイッチング素子ＳＷ１としての前記ＦＥＴ２のソースに接続し、このＦＥＴ２のドレインを、ダイオードＤ４を介してコンデンサＣ２と出力端子Ｖｓｏｕｔに接続する。前記入力端子Ｋが抵抗Ｒ３と比較回路１０としてのトランジスタＴＲ３を介してＰ型のＦＥＴ１のソースに接続されるとともに、前記トランジスタＴＲ３に入力端子Ｋの正弦半波の電圧Ｖｋａを抵抗Ｒ１とＲ２で分割した電圧Ｖｓが印加される。
前記ＦＥＴ１は、ツェナーダイオードＺＤ１とコンデンサＣ１と抵抗Ｒ３からなる基準電圧回路１２の基準電圧Ｖｒｅｆを固定している。
この回路では、正弦半波の電圧Ｖｋａが基準電圧Ｖｒｅｆより低い間だけトランジスタＴＲ３がオンしてトランジスタＴＲ１とＴＲ２を介して前記スイッチング素子ＦＥＴ２がオンする。
このような構成において、入力電圧が正弦波の半波の場合、入力電圧は、周期的に変化するため、入力電圧を監視し、入力電圧が基準電圧Ｖｒｅｆより低いときのみスイッチング素子ＳＷ１としてのＦＥＴ２をオンにして出力コンデンサＣ２に電力を供給する。このようにすると、低損失で低電圧の出力電圧を得ることができる。正弦波の全波の場合も同様である。
前記比較回路１０は、ヒステリシスは必須ではないがヒステリシスを設けることによってチャタリングを防止する効果があり、ヒステリシスの設定によって入力電圧の立ち下がり時よりも立ち上がり時を優先的に、電流を供給することが出来、立ち上がり時は入力電圧が低い状態からＳＷ１がオンするため、ターンオン時のノイズも少なく、損失も少なくすることが出来る。
図４は、前記図３（ａ）の具体的実施回路図で，リミッタ回路１３を有しない例である。
この図４において、スイッチング素子ＳＷ１をハイサイド側に置くことからゲート駆動の都合でＰ型のＦＥＴ２が使用される。入力端子Ｋから逆流阻止のダイオードＤ１を介してスイッチング素子ＳＷ１としての前記ＦＥＴ２のソースに接続し、このＦＥＴ２のドレインを、ダイオードＤ４を介してコンデンサＣ２と出力端子Ｖｓｏｕｔに接続する。前記入力端子Ｋが抵抗Ｒ３と比較回路１０としてのトランジスタＴＲ３を介してＰ型のＦＥＴ１のソースに接続されるとともに、前記トランジスタＴＲ３に入力端子Ｋの正弦半波の電圧Ｖｋａを抵抗Ｒ１とＲ２で分割した電圧Ｖｓが印加される。
前記ＦＥＴ１は、ツェナーダイオードＺＤ１とコンデンサＣ１と抵抗Ｒ３からなる基準電圧回路１２の基準電圧Ｖｒｅｆを固定している。
この回路では、正弦半波の電圧Ｖｋａが基準電圧Ｖｒｅｆより低い間だけトランジスタＴＲ３がオンしてトランジスタＴＲ１とＴＲ２を介して前記スイッチング素子ＦＥＴ２がオンする。
このような構成において、入力電圧が正弦波の半波の場合、入力電圧は、周期的に変化するため、入力電圧を監視し、入力電圧が基準電圧Ｖｒｅｆより低いときのみスイッチング素子ＳＷ１としてのＦＥＴ２をオンにして出力コンデンサＣ２に電力を供給する。このようにすると、低損失で低電圧の出力電圧を得ることができる。正弦波の全波の場合も同様である。
前記比較回路１０は、ヒステリシスは必須ではないがヒステリシスを設けることによってチャタリングを防止する効果があり、ヒステリシスの設定によって入力電圧の立ち下がり時よりも立ち上がり時を優先的に、電流を供給することが出来、立ち上がり時は入力電圧が低い状態からＳＷ１がオンするため、ターンオン時のノイズも少なく、損失も少なくすることが出来る。
図４においては、図３（ａ）の前記スイッチング素子ＳＷ１に相当するＦＥＴ２には、高い入力電圧に相当する耐圧が必要なＰｃｈ-ＭＯＳＦＥＴが必要になるが、高耐圧のＰｃｈ-ＭＯＳＦＥＴは、Ｎｃｈ-ＭＯＳＦＥＴに比べてオン抵抗値が高いという欠点がある。
そのため図５は、前記図３（ｂ）の具体的実施回路図で、電圧を制限しＦＥＴ２に高い入力電圧が直接印加しないように、リミッタ回路１３としてＦＥＴ１を挿入し、ＦＥＴ２に低耐圧のＰｃｈ-ＭＯＳＦＥＴを使用したものである。
この図５において、入力端子Ｋの入力電圧ＶｋａをダイオードＤ１と抵抗Ｒ３を通し、ツェナーダイオードＺＤ１とコンデンサＣ１と抵抗Ｒ４、Ｒ５からなる基準電圧回路１２で基準電圧Ｖｒｅｆを作る。この基準電圧Ｖｒｅｆと抵抗Ｒ１、Ｒ２からなる分圧器１５の電圧Ｖｓとを比較回路１０に送り、Ｖｓ＜Ｖｒｅｆのとき出力してＦＥＴ２をオンする。
そのため図５は、前記図３（ｂ）の具体的実施回路図で、電圧を制限しＦＥＴ２に高い入力電圧が直接印加しないように、リミッタ回路１３としてＦＥＴ１を挿入し、ＦＥＴ２に低耐圧のＰｃｈ-ＭＯＳＦＥＴを使用したものである。
この図５において、入力端子Ｋの入力電圧ＶｋａをダイオードＤ１と抵抗Ｒ３を通し、ツェナーダイオードＺＤ１とコンデンサＣ１と抵抗Ｒ４、Ｒ５からなる基準電圧回路１２で基準電圧Ｖｒｅｆを作る。この基準電圧Ｖｒｅｆと抵抗Ｒ１、Ｒ２からなる分圧器１５の電圧Ｖｓとを比較回路１０に送り、Ｖｓ＜Ｖｒｅｆのとき出力してＦＥＴ２をオンする。
図６は、前記図５の回路をシンプルにするために、図３（ｃ）の回路構成のように、基準電圧を電圧リミッタ回路１３の出力から得るもので、ＦＥＴ２が比較回路１０とスイッチング素子ＳＷ１としての機能を実現している。
この図６において、まず、入力端子Ｋの入力電圧ＶｋａをダイオードＤ１と抵抗Ｒ３を通し、ツェナーダイオードＺＤ１とコンデンサＣ１からなる基準電圧回路１２で基準電圧Ｖｚを作る。この基準電圧Ｖｚを電圧リミッタ１３としてのＦＥＴ１のゲートに印加する。この基準電圧Ｖｚから前記ＦＥＴ１のゲートスレショルド電圧Ｖｇｔｈ１を差し引いた電圧Ｖｚ－Ｖｇｔｈ１＝Ｖｓ２がリミット電圧となる。
ＦＥＴ２のソース端子には、入力電圧Ｖｋａ＞Ｖｓ２のときは、リミット電圧Ｖｓ２が印加され、入力電圧Ｖｋａ＜Ｖｓ２のときは、入力電圧Ｖｋａが印加される。
しかし、Ｐ型のＦＥＴ２がＦＥＴ１に直列に挿入されているので、ＦＥＴ２がオンのとき以外は、ＦＥＴ１を通った電流が出力に供給されることはない。
この図６において、まず、入力端子Ｋの入力電圧ＶｋａをダイオードＤ１と抵抗Ｒ３を通し、ツェナーダイオードＺＤ１とコンデンサＣ１からなる基準電圧回路１２で基準電圧Ｖｚを作る。この基準電圧Ｖｚを電圧リミッタ１３としてのＦＥＴ１のゲートに印加する。この基準電圧Ｖｚから前記ＦＥＴ１のゲートスレショルド電圧Ｖｇｔｈ１を差し引いた電圧Ｖｚ－Ｖｇｔｈ１＝Ｖｓ２がリミット電圧となる。
ＦＥＴ２のソース端子には、入力電圧Ｖｋａ＞Ｖｓ２のときは、リミット電圧Ｖｓ２が印加され、入力電圧Ｖｋａ＜Ｖｓ２のときは、入力電圧Ｖｋａが印加される。
しかし、Ｐ型のＦＥＴ２がＦＥＴ１に直列に挿入されているので、ＦＥＴ２がオンのとき以外は、ＦＥＴ１を通った電流が出力に供給されることはない。
前記ＦＥＴ２のドレインにダイオードＤ４を介してコンデンサＣ２と出力端子Ｖｓｏｕｔを接続する。入力端子Ｋの入力電圧Ｖｋａを抵抗Ｒ１とＲ２の分圧器１５で分圧した電圧Ｖｓをゲートドライブ用トランジスタＴＲ１とＴＲ２を介して前記ＦＥＴ２のゲートに印加する。
前記ＦＥＴ２は、そのソース端子電圧からＦＥＴ２のゲートスレショルド電圧Ｖｇｔｈ２を差し引いた電圧と、前記抵抗Ｒ１とＲ２の分圧器１５で分圧した電圧Ｖｓを比較して、Ｖｓが低いときにのみＦＥＴ２をオンし、ダイオードＤ４を出力に電流が供給される。
このようにして、入力電圧が設定された電圧よりも低い場合に限り、Ｄ１、ＦＥＴ１、ＦＥＴ２、Ｄ４を通して出力に電流を供給する。
コンデンサＣ２は、電流を供給されたときに電荷を蓄え、電流が供給されていないときに電荷を放出して定常的に出力に電流を供給する。
ダイオードＤ２とＤ３は、前記ＦＥＴ２のゲート電圧の保護用である。
前記ＦＥＴ２は、そのソース端子電圧からＦＥＴ２のゲートスレショルド電圧Ｖｇｔｈ２を差し引いた電圧と、前記抵抗Ｒ１とＲ２の分圧器１５で分圧した電圧Ｖｓを比較して、Ｖｓが低いときにのみＦＥＴ２をオンし、ダイオードＤ４を出力に電流が供給される。
このようにして、入力電圧が設定された電圧よりも低い場合に限り、Ｄ１、ＦＥＴ１、ＦＥＴ２、Ｄ４を通して出力に電流を供給する。
コンデンサＣ２は、電流を供給されたときに電荷を蓄え、電流が供給されていないときに電荷を放出して定常的に出力に電流を供給する。
ダイオードＤ２とＤ３は、前記ＦＥＴ２のゲート電圧の保護用である。
図６の構成による作用を図８（ａ）（ｂ）の波形図に基づき詳細に説明する。
入力端子Ｋの入力電圧ＶｋａがＤ１とＲ３を経てＦＥＴ１に印加され、図８（ｂ）のＴ１時に、ＦＥＴ１のＶｇｔｈ１に達すると、ＦＥＴ１がオンし、ＦＥＴ２のソースに入力電圧Ｖｋａが印加される。同時に、ＦＥＴ２のゲートにＲ１とＲ２で分圧されたＶｋａより低い電圧Ｖｓがされているので、図８（ｂ）（３）に示すように、ＦＥＴ２もオンする。
入力端子Ｋの入力電圧ＶｋａがＤ１とＲ３を経てＦＥＴ１に印加され、図８（ｂ）のＴ１時に、ＦＥＴ１のＶｇｔｈ１に達すると、ＦＥＴ１がオンし、ＦＥＴ２のソースに入力電圧Ｖｋａが印加される。同時に、ＦＥＴ２のゲートにＲ１とＲ２で分圧されたＶｋａより低い電圧Ｖｓがされているので、図８（ｂ）（３）に示すように、ＦＥＴ２もオンする。
入力電圧ＶｋａがＦＥＴ１のリミット電圧Ｖｓ２に達すると、この一定の電圧Ｖｓ２がＦＥＴ２のソース電圧として印加され続ける。ＦＥＴ２のオンによりコンデンサＣ２に充電するとともに、出力端子に、図８（ｂ）（４）のように供給電流が流れ、かつ、図８（ｂ）（１）のように、出力電圧Ｖｓｏｕｔがやや上昇する。
Ｔ２時に、ＦＥＴ２のゲートに印加されているＲ１とＲ２で分圧された電圧Ｖｓが前記リミット電圧（ＦＥＴ２のソース電圧）Ｖｓ２からＦＥＴ２のＶｇｔｈ２を差し引いた電圧に達すると、このＦＥＴ２がオフし、図８（ｂ）（４）のように供給電流もオフする。
このように、入力電圧Ｖｋａがリミット電圧Ｖｓ２より高い場合は、リミット電圧となり、リミット電圧より低い場合は、入力電圧がＤ１、ＦＥＴ１のオンのときの電圧降下分を差し引いた電圧がＦＥＴ２のソース端子に出力される。
Ｔ２時に、ＦＥＴ２のゲートに印加されているＲ１とＲ２で分圧された電圧Ｖｓが前記リミット電圧（ＦＥＴ２のソース電圧）Ｖｓ２からＦＥＴ２のＶｇｔｈ２を差し引いた電圧に達すると、このＦＥＴ２がオフし、図８（ｂ）（４）のように供給電流もオフする。
このように、入力電圧Ｖｋａがリミット電圧Ｖｓ２より高い場合は、リミット電圧となり、リミット電圧より低い場合は、入力電圧がＤ１、ＦＥＴ１のオンのときの電圧降下分を差し引いた電圧がＦＥＴ２のソース端子に出力される。
Ｔ２からＴ３までは、Ｃ２の電荷が出力端子Ｖｓｏｕｔに出力する。
Ｔ３時に、Ｖｓが下降し、Ｖｓ＜Ｖｓ２－Ｖｇｔｈ２になると、図８（ｂ）（３）に示すように、ＦＥＴ２が再びオンし、図８（ｂ）（４）のように供給電流が流れ、かつ、図８（ｂ）（１）のように、出力電圧Ｖｓｏｕｔがやや上昇する。
Ｔ４時に、入力電圧ＶｋａがＦＥＴ１のリミット電圧Ｖｓ２以下になり、この入力電圧ＶｋａがＦＥＴ２のソース電圧として印加される。
入力電圧ＶｋａがＶｇｔｈ１以下に下降すると、このＦＥＴ１がオフし、ＦＥＴ２も図８（ｂ）（３）に示すようにオフする。供給電流は図８（ｂ）（４）のようにＴ６時以前に供給を停止する。
なお、入力電圧Ｖｋａが出力電圧Ｖｓｏｕｔより低い場合もＦＥＴ１とＦＥＴ２は、ともにオンとなっているが、出力電圧Ｖｓｏｕｔの方が入力電圧Ｖｋａより高いので、供給電流は供給されない。
図６に示した回路は、シンプルな回路構成としたため、図８(ｂ)の波形に示すように、ＦＥＴ１がリミッタ回路１３として動作し、飽和していない期間に若干の電圧がＦＥＴ１に印加されている状態で、ＦＥＴ２がオンすることがあり、多少の効率低下となるが、部品点数が少ないという利点がある。
以下、同様の作用を繰り返す。
Ｔ３時に、Ｖｓが下降し、Ｖｓ＜Ｖｓ２－Ｖｇｔｈ２になると、図８（ｂ）（３）に示すように、ＦＥＴ２が再びオンし、図８（ｂ）（４）のように供給電流が流れ、かつ、図８（ｂ）（１）のように、出力電圧Ｖｓｏｕｔがやや上昇する。
Ｔ４時に、入力電圧ＶｋａがＦＥＴ１のリミット電圧Ｖｓ２以下になり、この入力電圧ＶｋａがＦＥＴ２のソース電圧として印加される。
入力電圧ＶｋａがＶｇｔｈ１以下に下降すると、このＦＥＴ１がオフし、ＦＥＴ２も図８（ｂ）（３）に示すようにオフする。供給電流は図８（ｂ）（４）のようにＴ６時以前に供給を停止する。
なお、入力電圧Ｖｋａが出力電圧Ｖｓｏｕｔより低い場合もＦＥＴ１とＦＥＴ２は、ともにオンとなっているが、出力電圧Ｖｓｏｕｔの方が入力電圧Ｖｋａより高いので、供給電流は供給されない。
図６に示した回路は、シンプルな回路構成としたため、図８(ｂ)の波形に示すように、ＦＥＴ１がリミッタ回路１３として動作し、飽和していない期間に若干の電圧がＦＥＴ１に印加されている状態で、ＦＥＴ２がオンすることがあり、多少の効率低下となるが、部品点数が少ないという利点がある。
以下、同様の作用を繰り返す。
図７は、図６におけるダイオードＤ２とＤ３に代えて点線に示すようにダイオードＤ５とＤ６を挿入した例を示し、Ｄ５とＤ６のいずれか１つを挿入することで、Ｄ２、Ｄ３と同様、前記ＦＥＴ２のゲート電圧を保護することができる。
具体的には、前記Ｄ２とＤ３を挿入した場合、Ｒ１とＲ２の中点電圧ＶｓがＦＥＴ２のゲート電圧範囲を超えて高くなる場合の保護を行っており、Ｄ２は、ＦＥＴ２のゲート正電圧がかからないようにしており、その結果、ＦＥＴ１とＦＥＴ２のソース電圧を持ち上げ、ＦＥＴ１のゲート・ソース間電圧が許容範囲を超えないようにＤ３を挿入している。このとき、Ｒ１から供給された電流は、Ｄ２とＤ３を経由してＺＤ１で消費されることになる。
これに対して、Ｄ５、Ｄ６を挿入した場合、Ｒ１とＲ２の中点電圧ＶｓがＦＥＴ２のゲート電圧範囲を超えて高くなる前に出力電圧より高くなるため、Ｄ５を介して出力へ電流を流す。Ｒ１から供給された過剰な電流が出力に供給されることで、電力を有効利用できる。また、Ｄ６は、Ｄ２とＤ３を介してＺＤ１に供給していたものを直接ＺＤ１に供給するものである。
具体的には、前記Ｄ２とＤ３を挿入した場合、Ｒ１とＲ２の中点電圧ＶｓがＦＥＴ２のゲート電圧範囲を超えて高くなる場合の保護を行っており、Ｄ２は、ＦＥＴ２のゲート正電圧がかからないようにしており、その結果、ＦＥＴ１とＦＥＴ２のソース電圧を持ち上げ、ＦＥＴ１のゲート・ソース間電圧が許容範囲を超えないようにＤ３を挿入している。このとき、Ｒ１から供給された電流は、Ｄ２とＤ３を経由してＺＤ１で消費されることになる。
これに対して、Ｄ５、Ｄ６を挿入した場合、Ｒ１とＲ２の中点電圧ＶｓがＦＥＴ２のゲート電圧範囲を超えて高くなる前に出力電圧より高くなるため、Ｄ５を介して出力へ電流を流す。Ｒ１から供給された過剰な電流が出力に供給されることで、電力を有効利用できる。また、Ｄ６は、Ｄ２とＤ３を介してＺＤ１に供給していたものを直接ＺＤ１に供給するものである。
図９は、前記図６の回路において、ＺＤ１により設定される基準電圧回路とシャントレギュレータＩＣ１を並列に接続し、出力電圧をフィードバックして比較回路の基準電圧を可変することで出力電圧精度を高めた回路例である。
ここで、ＺＤ１は必須ではないが、ＩＣ１により、基準電圧が高くなりすぎないようにリミッタとしての役割を果たしている。また、Ｒ６は電流制限用で、Ｃ３は異常発振防止用として挿入しているもので必須の部品ではない。
ここで、ＺＤ１は必須ではないが、ＩＣ１により、基準電圧が高くなりすぎないようにリミッタとしての役割を果たしている。また、Ｒ６は電流制限用で、Ｃ３は異常発振防止用として挿入しているもので必須の部品ではない。
図１０は、図３（ｄ）に示した回路構成の実施回路図で、直接入力電圧Ｖｉｎの検出を行わず、リミッタ回路１３としてのＦＥＴ１の出力Ｖｉｎ‘を入力電圧として使用することで、Ｖｉｎ‘検出のため、高耐圧部品が必要でなく、集積回路化が容易にできる回路である。比較回路１０にコンパレータＩＣ１を使用している。
図１１は、図１０と同様に、図３（ｄ）に示した回路構成の実施回路図であるが、比較回路１０にコンパレータを使用しないで、Ｐｃｈ-ＭＯＳＦＥＴ３としたもので、ＦＥＴ３が主たる構成部分となり、基準電圧と入力電圧の比較作用をする。
入力電圧が、正弦波や正弦半波の場合、入力電圧が周期的に変化するため、ＦＥＴ３で入力電圧を監視し、所定の電圧よりも低いときのみＳＷ１としてのＦＥＴ２をオンとしてＣ２に電力を供給するようにすると、低損失で低電力の出力電圧を得ることができる。
入力電圧が、正弦波や正弦半波の場合、入力電圧が周期的に変化するため、ＦＥＴ３で入力電圧を監視し、所定の電圧よりも低いときのみＳＷ１としてのＦＥＴ２をオンとしてＣ２に電力を供給するようにすると、低損失で低電力の出力電圧を得ることができる。
図１２は、図１０と同様に、図３（ｄ）に示した回路構成の実施回路図であるが、ＳＷ１としてのＦＥＴ２にＮｃｈ－ＭＯＳＦＥＴを使用し、比較回路１０としてのＦＥＴ３にＰｃｈ－ＭＯＳＦＥＴを使用することで、さらにシンプルな回路構成としたものである。
但し、ＦＥＴ２のゲート駆動電力は、Ｒ３から供給されるため、ゲート電力が必要な高周波での動作には適していないが、商用周波数などの低周波での動作では、シンプルな回路構成で高効率の電源回路を実現できる。
但し、ＦＥＴ２のゲート駆動電力は、Ｒ３から供給されるため、ゲート電力が必要な高周波での動作には適していないが、商用周波数などの低周波での動作では、シンプルな回路構成で高効率の電源回路を実現できる。
図１３は、図１０の回路において、出力電圧からのフィードバックにより比較回路１０としてのシャントレギュレータＩＣ１に入力する基準電圧を変化させ、出力電圧精度を高めた実施回路例である。
図１４は、前記図６に示した本発明による電源回路を電気機器等の電源として応用した例で、ＡＣ入力端子間に印加した交流電圧をダイオードＤ５で半波整流し、前記図６に示した本発明による電源回路で、低電圧直流電圧を得るものである。
図１５は、図１４と略同様に、前記図６に示した本発明による電源回路を電気機器等の電源として応用した例で、ＡＣ入力端子間に印加した交流電圧をダイオードＤ５、Ｄ６、Ｄ７、Ｄ８で全波整流し、前記図６に示した本発明による電源回路で、低電圧直流電圧を得るものである。なお、図８（ａ）に示す特性図は、半波整流に基づくものであるのに対し、図１５では、全波整流のため、ＦＥＴ２のゲートがオンする回数は、図８の２倍となる。
前記図６等に示した本発明の電源回路を２端子ダイオードモジュールによる整流回路を実現した回路例を説明する。
図１６（ａ）は、従来の同期整流回路の例であり、ＭＯＳ－ＦＥＴ１を用いた同期整流回路は同期信号にあわせてＭＯＳ－ＦＥＴ４を駆動する必要があり、トランスＴ１のタップ電圧をそのまま使用する場合と制御回路を用いる場合がある。コンデンサインプット型の同期整流の場合には、制御回路１４が必要となる。また、制御回路１４とＭＯＳ－ＦＥＴ４駆動の為の補助電源が必要であり、一般的には同期整流後の出力電圧から供給する。出力電圧が高すぎる場合は、別途補助電源を用意する必要がある。
図１６（ａ）は、従来の同期整流回路の例であり、ＭＯＳ－ＦＥＴ１を用いた同期整流回路は同期信号にあわせてＭＯＳ－ＦＥＴ４を駆動する必要があり、トランスＴ１のタップ電圧をそのまま使用する場合と制御回路を用いる場合がある。コンデンサインプット型の同期整流の場合には、制御回路１４が必要となる。また、制御回路１４とＭＯＳ－ＦＥＴ４駆動の為の補助電源が必要であり、一般的には同期整流後の出力電圧から供給する。出力電圧が高すぎる場合は、別途補助電源を用意する必要がある。
図１６（ｂ）は、従来の理想ダイオードモジュールによる逆流阻止制御回路Ｕ１の例である。この場合も逆流阻止制御回路Ｕ１に補助電源を供給する必要があるが、出力電圧が、補助電源として供給可能な場合はそこから補助電源を供給し、出力電圧が高すぎる場合は、別途補助電源を用意する必要があった。
図１６（ｃ）は、前記本発明の電源回路と逆流阻止制御回路Ｕ１を組み合わせることで、２端子理想ダイオードモジュールとしての整流回路を実現した回路例である。交流電圧が、矩形波でなく、０Ｖからピーク電圧まで線形に電圧が変化するものであれば、出力電圧が高い場合においても本発明の電源回路では、効率よく補助電源を供給できるので、外部電源を用意する必要なく使用できる。
ここで、前記理想ダイオードモジュールとは、通常の半導体ダイオードには０．３Ｖから１Ｖ程度の順方向電圧降下が存在するのに対し、ＭＯＳ－ＦＥＴ等の半導体素子に置き換え、ダイオードの動作と同様の動作をするように付加回路で制御するものをいうものとする。
従来は、図１６（ｂ）に示すように、順方向電圧降下を改善したモジュールである付加回路を動作させる為の電源を外部から供給していたが、図１６（ｃ）に示すように、本発明の電源回路と組み合わせることにより、従来の半導体ダイオードと同様に二端子のダイオードが実現でき、且つ、順方向電圧降下を小さく出るため、整流時の損失を低減できるというメリットを有する。
ここで、前記理想ダイオードモジュールとは、通常の半導体ダイオードには０．３Ｖから１Ｖ程度の順方向電圧降下が存在するのに対し、ＭＯＳ－ＦＥＴ等の半導体素子に置き換え、ダイオードの動作と同様の動作をするように付加回路で制御するものをいうものとする。
従来は、図１６（ｂ）に示すように、順方向電圧降下を改善したモジュールである付加回路を動作させる為の電源を外部から供給していたが、図１６（ｃ）に示すように、本発明の電源回路と組み合わせることにより、従来の半導体ダイオードと同様に二端子のダイオードが実現でき、且つ、順方向電圧降下を小さく出るため、整流時の損失を低減できるというメリットを有する。
図１７は、図１６（ｃ）の電源回路部分として図６の回路を応用したもので、この電源回路を逆流阻止回路Ｕ１に接続して整流回路を構成し、前記逆流阻止回路Ｕ１に電源回路から効率よく補助電源を供給している。この場合Ａ端子からＫ端子へは順方向となり、電流が流れるので、この時の端子間電圧は略０Ｖとなる。逆方向は電流が遮断されるので、印加電圧がそのまま印加される。従って、図８（ａ）に示すような端子間電圧となる。
図１８は、図１７における逆流阻止回路Ｕ１として、本出願人による特許第５５６２６９０号の図１と同様の回路を応用して整流回路を構成している回路図である。この回路において、逆流阻止用ＦＥＴ４と、逆電圧印加時において高電圧対応とするためのスイッチ素子保護用ＦＥＴ５とを主体として構成し、この逆流阻止回路Ｕ１における補助電源は、電源回路コンデンサＣ２から供給される。
図１９は、図１８における逆流阻止回路Ｕ１を改善した回路を応用して整流回路を構成している回路図であり、改善点は以下の通りである。
図１８の逆流阻止回路Ｕ１では、ＦＥＴ４が直接入力端子Ｋに結合されているために高耐電圧品を用い、またＦＥＴ５も高耐電圧品を用いて電圧検出部の電圧リミッタとして動作させている。
これに対し、図１９の逆流阻止回路Ｕ１では、ＦＥＴ６でＦＥＴ４に対しても電圧リミッタとして動作させることで、高耐電圧のＦＥＴは、ＦＥＴ６の1個のみでよくなった。さらに、順方向と逆方向の判別の為のトランジスタＴＲ３とＴＲ４の動作において、ＴＲ４がオン状態からオフ状態に変化するとき、トランジスタの蓄積時間により応答が遅れることを改善するため、Ｄ５、Ｒ５を追加している。さらに、ＦＥＴ４の駆動電流を増やすためにＴＲ５、Ｄ６を追加し、応答速度の向上を図っている。
図１８の逆流阻止回路Ｕ１では、ＦＥＴ４が直接入力端子Ｋに結合されているために高耐電圧品を用い、またＦＥＴ５も高耐電圧品を用いて電圧検出部の電圧リミッタとして動作させている。
これに対し、図１９の逆流阻止回路Ｕ１では、ＦＥＴ６でＦＥＴ４に対しても電圧リミッタとして動作させることで、高耐電圧のＦＥＴは、ＦＥＴ６の1個のみでよくなった。さらに、順方向と逆方向の判別の為のトランジスタＴＲ３とＴＲ４の動作において、ＴＲ４がオン状態からオフ状態に変化するとき、トランジスタの蓄積時間により応答が遅れることを改善するため、Ｄ５、Ｒ５を追加している。さらに、ＦＥＴ４の駆動電流を増やすためにＴＲ５、Ｄ６を追加し、応答速度の向上を図っている。
図２０は、図１０に示した本発明による電源回路を用い、図１９の逆流阻止回路Ｕ１を更に改善した回路を応用して整流回路を構成している回路図である。この回路では、ＦＥＴ１は、電源回路側のリミッタとして作用するとともに、逆流阻止回路Ｕ１側の高電圧対応とするためのスイッチ素子保護用としても作用するように共通化して、部品の削減を可能としている。
前記実施例では、入力端子Ｋには、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す例えば、正弦波の半波整流又は全波整流した信号が入力することとした。
しかし、これに限られるものではなく、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す信号であれば、３角波、鋸歯状波、半円形波などであって、電源出力可能な低電圧が周期的に存在すれば動作可能である。
また、線形的に変化しない非線形であっても、電源出力可能な低電圧が周期的に存在する特定のパルス波であれば、同様に動作可能である。
しかし、これに限られるものではなく、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す信号であれば、３角波、鋸歯状波、半円形波などであって、電源出力可能な低電圧が周期的に存在すれば動作可能である。
また、線形的に変化しない非線形であっても、電源出力可能な低電圧が周期的に存在する特定のパルス波であれば、同様に動作可能である。
１０…比較回路、１１…PWM変調回路、１２…基準電圧回路、１３…リミッタ回路、１４…制御回路。
Claims (7)
- 交流電圧を、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧に変換する整流素子と、
前記直流の入力電圧のピーク値より低い電圧を基準電圧として発生する基準電圧回路と、
この基準電圧回路で発生した基準電圧と前記入力電圧を比較し、前記入力電圧が前記基準電圧より低い入力電圧の時に出力する比較回路と、
この比較回路の出力でゲートを開き、前記基準電圧より低い入力電圧を出力するＦＥＴからなるスイッチング素子と、
このスイッチング素子から出力した出力電圧を平滑化する平滑化回路と、
前記整流素子と前記スイッチング素子としてのＦＥＴの間に、このＦＥＴの前記入力電圧のピーク値を制限するためのＦＥＴからなるリミッタ回路とを具備し、
前記比較回路は、基準電圧としてリミッタ回路の出力電圧からレベルシフトした電圧を用い、入力電圧を分圧回路で分圧した電圧と比較し、前記分圧した電圧が前記レベルシフトした電圧より低い時に出力するようにしたことを特徴とする電源回路。 - 交流電圧を、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧に変換する整流素子と、
前記直流の入力電圧のピーク値より低い電圧を基準電圧として発生する基準電圧回路と、
この基準電圧回路で発生した基準電圧と前記入力電圧を比較し、前記入力電圧が前記基準電圧より低い入力電圧の時に出力する比較回路と、
この比較回路の出力でゲートを開き、前記基準電圧より低い入力電圧を出力するＦＥＴからなるスイッチング素子と、
このスイッチング素子から出力した出力電圧を平滑化する平滑化回路と、
前記整流素子と前記スイッチング素子としてのＦＥＴの間に、このＦＥＴの前記入力電圧のピーク値を制限するためのＦＥＴからなるリミッタ回路とを具備し、
前記比較回路は、前記入力電圧の代わりに前記リミッタ回路であるＦＥＴの出力電圧を利用し、この電圧と前記基準電圧を比較し、前記リミッタ回路であるＦＥＴの出力電圧が前記基準電圧より低い時に出力するようにしたことを特徴とする電源回路。 - 前記比較回路における前記基準電圧を出力電圧からフィードバックして制御し、出力電圧精度を高めるようにしたことを特徴とする請求項１又は２記載の電源回路。
- 略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧は、正弦波の交流電圧を半波整流したもの、正弦波の交流電圧を全波整流したものからなることを特徴とする請求項１、２又は３記載の電源回路。
- 略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧を入力する入力端子（Ｋ）と、
前記入力端子（Ｋ）を、抵抗（Ｒ３）を介して接続され、基準電圧を発生するツェナーダイオード（ＺＤ１）からなる基準電圧回路と、
前記抵抗（Ｒ３）の両端をドレインとゲート間に接続され、前記入力電圧のピーク値を制限するリミッタ回路としてのＦＥＴ（１）と、
このＦＥＴ（１）のソースに、ソースが直列に接続され、ゲートに入力電圧の分圧抵抗が接続され、ドレインが出力端子（Ｖｓｏｕｔ）に接続されたスイッチング素子としてのＦＥＴ（２）と、
このＦＥＴ（２）から出力した出力電圧を平滑化する平滑化回路と
を具備し、
前記ＦＥＴ（２）を、前記基準電圧と前記分圧抵抗で分圧された入力電圧を比較し、この分圧された入力電圧が基準電圧より低い時に出力する比較回路として機能させたことを特徴とする電源回路。 - 入力端子（Ｋ）に、略０Ｖからピーク電圧まで線形的に電圧変化を繰り返す直流の入力電圧を入力する工程と、
前記入力端子（Ｋ）の入力電圧を、抵抗（Ｒ３）を介してツェナーダイオード（ＺＤ１）を主とする基準電圧回路に供給して、基準電圧を発生する工程と、
前記抵抗（Ｒ３）の両端の電圧をＦＥＴ（１）のドレインとゲート間に供給し、前記入力電圧のピーク値を制限する工程と、
このＦＥＴ（１）のソースに、ＦＥＴ（２）のソースを直列に接続して前記基準電圧を供給し、前記ＦＥＴ（２）のゲートに印加した入力電圧の分圧した電圧と比較して、前記基準電圧より前記入力電圧の分圧した電圧が低い時前記ＦＥＴ（２）をオンする工程と、
このＦＥＴ（２）から出力した出力電圧を平滑化して出力する工程とからなることを特徴とする高電圧から低電圧を得る方法。 - ＧＮＤ端子から入力端子へ順方向となるように挿入されたＦＥＴを主体とする逆流阻止回路に、請求項１、２、３、４又は５記載の電源回路を組み合わせてこの電源回路から直接電力を供給するようにしたことを特徴とする整流回路。
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