JP7002146B2 - Signal transmission circuit and chip module - Google Patents
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Description
本発明は、信号伝送回路及びチップモジュールに関する。 The present invention relates to a signal transmission circuit and a chip module.
従来より、半導体集積回路素子を内包する半導体チップが知られている。近年では、半導体チップにおいて、半導体集積回路素子の集積化が進んでいる。半導体集積回路素子が集積化されることによって、半導体チップ内部に形成されるバス配線（例えば、クロックを分配するバス配線や、バスラインを構成するバス配線等）の本数が多くなる。そのため、半導体チップ内部に形成されるバス配線は、細くかつ間隔が狭くなり、また、配線長も長くなる傾向にある。 Conventionally, a semiconductor chip containing a semiconductor integrated circuit element has been known. In recent years, semiconductor integrated circuit elements have been integrated in semiconductor chips. By integrating semiconductor integrated circuit elements, the number of bus wirings (for example, bus wirings for distributing clocks, bus wirings constituting bus lines, etc.) formed inside a semiconductor chip increases. Therefore, the bus wiring formed inside the semiconductor chip tends to be thin and narrow in spacing, and the wiring length tends to be long.
バス配線には静電容量（配線容量）が存在することが知られており、この静電容量は、配線の間隔が狭くなるほど大きくなり、また、配線長が長くなるほど大きくなる。配線容量が大きくなると、立ち上がり応答の遅れが顕著になる。この遅れは、信号伝送を阻害する大きな要因となる。 It is known that bus wiring has a capacitance (wiring capacitance), and this capacitance increases as the wiring interval becomes narrower, and becomes larger as the wiring length becomes longer. As the wiring capacity increases, the delay in the rising response becomes noticeable. This delay is a major factor that hinders signal transmission.
そこで、静電容量の容量値が大きいバス配線の信号伝送特性を改善し、伝送に要する電力を削減するために、容量結合でバス配線を駆動し、これを負帰還インバータアンプで受ける回路が考えられる。 Therefore, in order to improve the signal transmission characteristics of bus wiring with a large capacitance value and reduce the power required for transmission, a circuit that drives the bus wiring by capacitive coupling and receives this with a negative feedback inverter amplifier is considered. Will be.
これに関連する回路として、出力信号の動作点を負荷に合せて設定し、信号振幅を減少させる容量結合を用いた回路が提案されている（例えば、特許文献１参照）。また、動作時と待機時のそれぞれの状態に合わせて、入力増幅回路に最適な電圧を与える回路が提案されている（例えば、特許文献２参照）。また、駆動回路から出力される駆動信号を被駆動回路の電源電圧のしきい値電圧を中心に小振幅で励振させる回路が提案されている（例えば、特許文献３参照）。 As a circuit related to this, a circuit using a capacitive coupling in which the operating point of the output signal is set according to the load and the signal amplitude is reduced has been proposed (see, for example, Patent Document 1). Further, a circuit that applies an optimum voltage to an input amplifier circuit according to each state during operation and standby has been proposed (see, for example, Patent Document 2). Further, a circuit has been proposed in which a drive signal output from a drive circuit is excited with a small amplitude centered on a threshold voltage of a power supply voltage of the driven circuit (see, for example, Patent Document 3).
特許文献１及び２に開示された回路を組み合わせた回路では、負帰還インバータアンプの動作点を最適化することができる。また、バス配線の信号振幅の小振幅化と電位の設定とを最適化することができる。一方で、負帰還インバータアンプの入出力がＤＣ的には均衡してしまうので、出力データが消失してしまう。出力データの消失を防止するために、負帰還インバータアンプの後段に同期又は非同期のラッチ回路を設けなければならない。同期型のラッチ回路を用いる場合、クロック制御が必要になり、非同期型のラッチ回路では、設計が難しいという問題があることが判った。 In the circuit combining the circuits disclosed in Patent Documents 1 and 2, the operating point of the negative feedback inverter amplifier can be optimized. In addition, it is possible to optimize the reduction of the signal amplitude of the bus wiring and the setting of the potential. On the other hand, since the input and output of the negative feedback inverter amplifier are balanced in terms of DC, the output data is lost. In order to prevent the loss of output data, a synchronous or asynchronous latch circuit shall be provided after the negative feedback inverter amplifier. When a synchronous latch circuit is used, clock control is required, and it has been found that the asynchronous latch circuit has a problem that it is difficult to design.
特許文献３に開示された回路では、容量結合を用いずに信号振幅を小振幅にすることができるとともに、インバータアンプの動作点付近に信号レベルを設定することができる。しかしながら、バス配線振幅は、駆動側とバイアスを与える入出力インバータのＭＯＳサイズ比とで決まるので、バス配線には駆動回路と入出力短絡インバータとの間で大きな貫通電流を生じるという問題があることが判った。これらの問題を解決できる信号伝送回路を提供することができれば好ましい。 In the circuit disclosed in Patent Document 3, the signal amplitude can be made small without using capacitive coupling, and the signal level can be set near the operating point of the inverter amplifier. However, since the bus wiring amplitude is determined by the drive side and the MOS size ratio of the input / output inverter that gives bias, there is a problem that a large through current is generated between the drive circuit and the input / output short-circuit inverter in the bus wiring. I found out. It is preferable to be able to provide a signal transmission circuit that can solve these problems.
本発明は、バス配線の信号伝送特性を改善し、伝送に要する電力を削減する信号伝送回路及びチップモジュールを提供することを目的とする。 An object of the present invention is to provide a signal transmission circuit and a chip module that improve the signal transmission characteristics of bus wiring and reduce the power required for transmission.
（ｉ）本発明は、バス配線と、前記バス配線の一端に接続される駆動回路と、前記バス配線の他端に接続される負帰還インバータアンプと、を備える信号伝送回路であって、前記駆動回路の出力端と前記バス配線とを接続する結合部を備え、前記結合部は、前記バス配線に直列に配置されるコンデンサと、前記コンデンサに並列に配置される抵抗と、を備える信号伝送回路に関する。 (I) The present invention is a signal transmission circuit including a bus wiring, a drive circuit connected to one end of the bus wiring, and a negative feedback inverter amplifier connected to the other end of the bus wiring. A signal transmission including a coupling portion connecting the output end of the drive circuit and the bus wiring, wherein the coupling portion includes a capacitor arranged in series with the bus wiring and a resistor arranged in parallel with the capacitor. Regarding the circuit.
（ｉｉ）また、前記結合部のコンデンサの容量をＣ１、前記バス配線の静電容量をＣ２、前記結合部の抵抗の抵抗値をＲ１、負帰還インバータアンプの負帰還抵抗の抵抗値をＲ２、前記負帰還インバータアンプの出力のＤＣ的ローレベルをＶＯＬ、前記負帰還インバータアンプの出力のＤＣ的ハイレベルをＶＯＨ、電源電圧をＶＤＤとして、以下の数１
（ｉｉｉ）また、本発明は、上記信号伝送回路を複数備えるチップモジュールに関する。 (Iii) Further, the present invention relates to a chip module including a plurality of the above signal transmission circuits.
（ｉｖ）また、本発明は、上記（ｉ）の信号伝送回路の設計方法であって、前記コンデンサの静電容量及び前記抵抗の抵抗値を前記負帰還インバータアンプへの入力電圧のＨ／Ｌレベルに基づいて決定することが好ましい。 (Iv) Further, the present invention is the method for designing the signal transmission circuit of the above (i), in which the capacitance of the capacitor and the resistance value of the resistor are H / L of the input voltage to the negative feedback inverter amplifier. It is preferable to make a decision based on the level.
本発明によれば、バス配線の信号伝送特性を改善し、伝送に要する電力を削減する信号伝送回路及びチップモジュールを提供することができる。 According to the present invention, it is possible to provide a signal transmission circuit and a chip module that improve the signal transmission characteristics of bus wiring and reduce the power required for transmission.
以下、本発明の一実施形態に係る信号伝送回路１及びチップモジュールの各実施形態について、図面を参照して説明する。
まず、一実施形態に係る信号伝送回路１及びチップモジュールの概要について、図１を用いて説明する。Hereinafter, embodiments of the signal transmission circuit 1 and the chip module according to the embodiment of the present invention will be described with reference to the drawings.
First, an outline of the signal transmission circuit 1 and the chip module according to the embodiment will be described with reference to FIG.
信号伝送回路１は、例えば、チップモジュール（図示せず）の内部に配置される。信号伝送回路１は、チップモジュールの内部において、半導体集積回路素子（図示せず）の間の信号伝送に用いられる。この信号伝送回路１は、図１に示すように、バス配線１０と、駆動回路２０と、負帰還インバータアンプ３０と、を備える。
The signal transmission circuit 1 is arranged inside, for example, a chip module (not shown). The signal transmission circuit 1 is used for signal transmission between semiconductor integrated circuit elements (not shown) inside the chip module. As shown in FIG. 1, the signal transmission circuit 1 includes a
バス配線１０は、いわゆる金属配線であり、抵抗成分を有する。また、誘電体として機能する素材（基板や絶縁膜等）によって、バス配線１０には、静電容量が形成される。バス配線１０は、半導体集積回路素子の間を接続するために配置される。
The
駆動回路２０は、バス配線１０の一端に接続される。駆動回路２０は、いわゆる反転増幅器であり、信号の送出元に配置される。駆動回路２０は、信号を増幅してバス配線１０に出力する。
The
負帰還インバータアンプ３０は、バス配線１０の他端に接続される。負帰還インバータアンプ３０は、バス配線１０から入力された信号を反転増幅する反転増幅器３２と、反転増幅された信号を、出力側から入力側に戻す負帰還抵抗３１とで構成される。
The negative
次に、一実施形態に係る信号伝送回路１について、図１～図７を参照して説明する。
本実施形態に係る信号伝送回路１は、図１に示すように、結合部４０を備える。Next, the signal transmission circuit 1 according to the embodiment will be described with reference to FIGS. 1 to 7.
As shown in FIG. 1, the signal transmission circuit 1 according to the present embodiment includes a
結合部４０は、バス配線１０に配置される。具体的には、結合部４０は、駆動回路２０の出力端とバス配線１０とを接続する。結合部４０は、コンデンサ４１と、抵抗４２と、を備える。
The
コンデンサ４１は、容量結合により駆動回路２０に接続される。
The
抵抗４２は、コンデンサ４１に並列に配置される。結合部４０の抵抗４２は、駆動回路２０及び負帰還インバータアンプ３０をＤＣ的に接続することで、負帰還インバータアンプ３０の出力電圧を保持する。
The
次に、結合部４０におけるコンデンサ４１の結合容量と、抵抗４２の結合抵抗との決定方法について図２及び図３を用いて説明する。
まず、信号伝送回路１が満たさなければならない条件を説明する。
多くの場合、信号伝送回路１は、入力波形のサイクル時間やデューティ比が変わっても、負帰還インバータアンプ３０の入力電圧のＨ／Ｌレベルが一定であることが好ましい。即ち、信号伝送回路１は、図３のＶ１Ｌ，Ｖ１Ｈの値が、サイクル時間が短いときも長いときも、デューティ比が大きいときも小さいときも一定であることが好ましい。これにより、負帰還インバータアンプ３０の遅延時間を変動させず、回路の信号タイミング設計余裕を減少させないで信号伝送回路１を構成することができる。
これを実現するためには、後述する数８を満足するようにコンデンサ４１の結合容量と、抵抗４２の結合抵抗とが決定されるのが好ましい。即ち、コンデンサ４１の結合容量（静電容量）及び抵抗４２の結合抵抗（抵抗値）は、負帰還インバータアンプ３０への入力電圧のＨ／Ｌレベルに基づいて決定されるのが好ましい。ただし、信号伝送回路１を含む回路システム（チップモジュール）としての動作タイミングに余裕があれば、後述する数８から求められる値から外れてもよい。現実的には、製造上のばらつきがあるため、抵抗値、容量値は数８を厳密に満たす値にはならず、２０％程度外れることがあり得る。このずれは、負帰還インバータアンプ３０の入力振幅の動作サイクル時間による変動を生じ、結果的に負帰還インバータアンプ３０の遅延時間の変動を生じるが、この変動量がチップ全体の設計から要求される動作余裕を満たしている限り、数８で決まる値からずれることは許容される。Next, a method of determining the coupling capacitance of the
First, the conditions that the signal transmission circuit 1 must satisfy will be described.
In many cases, it is preferable that the signal transmission circuit 1 has a constant H / L level of the input voltage of the negative
In order to realize this, it is preferable that the coupling capacitance of the
なお、以下の説明では、図２に示すように、結合部４０のコンデンサ４１の静電容量は、Ｃ１として示される。結合部４０の抵抗４２の抵抗値は、Ｒ１として示される。バス配線１０の静電容量は、Ｃ２として示される。反転増幅器３２の入出力間に接続される負帰還抵抗３１の抵抗値は、Ｒ２として示される。負帰還インバータアンプ３０の入力容量は、Ｃ３として示される。また、結合部４０と負帰還インバータアンプ入力との間の節点はＮ１として示される。入力側の節点はＩＮとして示される。負帰還インバータアンプ３０の出力はＯＵＴとして示される。
In the following description, as shown in FIG. 2, the capacitance of the
また、図３において、節点Ｎ１のＤＣ的ロー（以下、単にＬとする）レベルは、Ｖ１Ｌとして示される。節点Ｎ１のＤＣ的ハイ（以下、単にＨとする）レベルは、Ｖ１Ｈとして示される。また、節点ＯＵＴのＤＣ的Ｌレベルは、ＶＯＬとして示される。節点ＯＵＴのＤＣ的Ｈレベルは、ＶＯＨとして示される。また、節点Ｎ１の任意の時刻での電圧は、ＶＮ１として示される。容量結合で変化する節点Ｎ１の電圧振幅は、ΔＶ１ａｃとして示される。また電源電圧は、ＶＤＤとして示される。 Further, in FIG. 3, the DC-like low level (hereinafter, simply referred to as L) of the node N1 is shown as V1L. The DC high (hereinafter simply referred to as H) level of node N1 is shown as V1H. Further, the DC-like L level of the node OUT is shown as VOL. The DC H level of the node OUT is shown as VOH. Further, the voltage of the node N1 at an arbitrary time is shown as VN1. The voltage amplitude of the node N1 that changes with capacitive coupling is shown as ΔV1ac. The power supply voltage is also shown as VDD.
入力（節点ＩＮ）に矩形波の入力信号が加えられる時刻０以前は入力が接地電圧０Ｖで、出力がＨ（ＶＯＨ）の定常状態になっているとする。このとき、節点Ｎ１の電圧がＶ１Ｌとなっている。時刻０で入力が０ＶからＶＤＤに上昇すると、節点Ｎ１の電圧は、容量分割比で決まる電圧ΔＶ１ａｃだけ瞬時に上昇する。これにより、節点ＯＵＴの電圧は、ＶＯＬに落ちる。節点Ｎ１には、抵抗Ｒ１を介して電荷が節点ＩＮから供給される一方、抵抗Ｒ２を介して出力ＯＵＴに電荷が抜けていく。これにより、節点Ｎ１の電圧は、Ｖ１Ｌ＋ΔＶ１ａｃからＶ１Ｈまで徐々に上昇又は下降する。各抵抗、容量、及び電圧値を適切に設定することで、節点Ｎ１の電圧はＶ１Ｌ＋ΔＶ１ａｃの値から変化しないようにすることができる。
It is assumed that the input is in the ground voltage 0V and the output is in the steady state of H (VOH) before the
時刻ｔ２では、入力がＶＤＤから０Ｖに変化し、時刻０における場合と逆の動作をする。この場合も、節点Ｎ１の電圧は、時刻ｔ２でＶ１Ｌに低下した後、そのレベルが維持される。
At time t2, the input changes from VDD to 0V, and the operation is opposite to that at
次に、このような波形を実現するための各抵抗、容量、電圧値の関係を説明する。
負帰還インバータアンプ３０の入力波形がサイクルタイムによらず一定となるようにするための条件として、まず、長いサイクルでの動作について考える。長いサイクルでは、抵抗だけで、各節点の電圧が決まり、静電容量は無関係となる。
入力ＩＮがＶＤＤの場合、ＯＵＴはＶＯＬであり、節点Ｎ１の電圧は、ＩＮとＯＵＴの電圧の抵抗分割で決まる。即ち、節点Ｎ１の電圧は、以下の数２で決まる。
As a condition for ensuring that the input waveform of the negative
When the input IN is VDD, OUT is VOL, and the voltage at the node N1 is determined by the resistance division of the voltage of IN and OUT. That is, the voltage of the node N1 is determined by the following equation 2.
同様に、入力ＩＮが０Ｖの場合、ＯＵＴはＶＯＨであり、節点Ｎ１の電圧は、ＩＮとＯＵＴの電圧の抵抗分割で決まる。即ち、節点Ｎ１の電圧は、以下の数３で決まる。
従って、節点Ｎ１の非常に長いサイクル時間での信号振幅ΔＶ１ｄｃは、以下の数４で決まる。
一方、サイクル時間が非常に短いときには、節点Ｎ１の振幅は容量Ｃ１～Ｃ３だけで決まる。（抵抗Ｒ１～Ｒ２は非常に短いサイクル時間におけるＣ１～Ｃ２のインピーダンス値より十分に大きい抵抗値に設定される）。この時の節点Ｎ１の信号振幅ΔＶ１ａｃは、以下の数５で決まる。
ここで、Ｃ３の容量は通常、Ｃ１＋Ｃ２より二桁程度以上小さいので省略して、以下の数６が得られる。
サイクル時間によらずＮ１の振幅が一定になるようにするためには、上記のΔＶ１ｄｃがΔＶ１ａｃと等しくなければならないので、以下の数７のようになる。
変形すると、以下の数８が得られる。
即ち、入出力振幅が決まると、数６から結合容量値Ｃ１が求められ、また数４から、結合抵抗Ｒ１と負帰還抵抗Ｒ２の比が決まる。ゆえに、Ｒ２の値を決めれば、Ｒ１の値が決まる。Ｒ２の値が小さすぎると抵抗を通して流れる貫通電流増加によって消費電流が増加するので、Ｒ２の値は、ある程度大きいことが望ましい。現実的には、Ｒ２の値は、貫通電流のほか、使える素子の特性、ばらつき、専有面積等を考慮して決められる。 That is, when the input / output amplitude is determined, the coupling capacitance value C1 is obtained from Equation 6, and the ratio of the coupling resistance R1 and the negative feedback resistance R2 is determined from Equation 4. Therefore, if the value of R2 is determined, the value of R1 is determined. If the value of R2 is too small, the current consumption increases due to the increase in the through current flowing through the resistor, so it is desirable that the value of R2 is large to some extent. In reality, the value of R2 is determined in consideration of the penetrating current, the characteristics of usable elements, variations, the occupied area, and the like.
以上示したように、ΔＶ１ａｃとΔＶ１ｄｃとが同じ値になるようにＣ１、Ｒ１、Ｒ２の値を決めれば、信号変化時に容量結合によって決まった電圧になった後は、負帰還インバータアンプ入力節点Ｎ１の電圧を一定に保つことができる。なお、上記では、入力がＬからＨに変化する場合について説明したが、ＨからＬに変化する場合も同様である。信号伝送回路１は数８を満たすのが好適である。なお、信号伝送回路１が数８を満たすとは、Ｃ１、Ｒ１，Ｒ２の製造上のばらつきを許容する程度に満たすことを意味する。負帰還インバータアンプ３０の遅延時間の変動がチップ全体の設計から要求される動作余裕を満たしている限り、数８を満たしているといえる。
As shown above, if the values of C1, R1 and R2 are determined so that ΔV1ac and ΔV1dc have the same value, after the voltage is determined by capacitive coupling when the signal changes, the negative feedback inverter amplifier input node N1 The voltage can be kept constant. In the above, the case where the input changes from L to H has been described, but the same applies to the case where the input changes from H to L. The signal transmission circuit 1 preferably satisfies the equation 8. Note that the signal transmission circuit 1 satisfying the equation 8 means that the signal transmission circuit 1 satisfies the manufacturing variation of C1, R1 and R2 to the extent possible. As long as the fluctuation of the delay time of the negative
具体的な設計手法を以下に示す。
実際の設計では、チップ全体の設計から、電源電圧ＶＤＤ、バス配線容量Ｃ２、及び、信号伝送回路１が満たすべき遅延時間の最小値、最大値、サイクル時間の最大値、最小値、消費電力の目標値が与えられ、それらを満たすようにＣ１、Ｒ１、Ｒ２が決められる。
まず、バス配線１０の振幅（ΔＶ１ａｃ及びΔＶ１ｄｃ）の許容値（最小値、最大値）が調べられる。
ΔＶ１ａｃは、容量成分、Ｃ１，Ｃ２で決まる信号振幅であり、この値が大きいほどバス配線１０の充放電電流は大きくなる。具体的には、バス配線１０の充放電電流は、バス配線容量と、バス信号の振幅ΔＶ１ａｃに比例し、サイクル時間に逆比例する。バス配線容量と最小サイクル時間は決まっているので、消費電力の目標値から、許容される最大のバス信号振幅を求めることができる。バス配線１０の充放電電流の観点では、ΔＶ１ａｃは小さいほど充放電電流を小さくできる。一方で、ΔＶ１ａｃは、以下に述べるＤＣ的なバス信号振幅ΔＶ１ｄｃの最小値より小さくなると負帰還インバータアンプ及び、その次段のＣＭＯＳ回路での貫通電流が増加する。このため、ΔＶ１ａｃの最小値は、ΔＶ１ｄｃの最小値とほぼ同じ値であることが望ましい。
次に、ＤＣ的バス信号振幅ΔＶ１ｄｃのとるべき値が求められる。まず、負帰還インバータアンプ３０のＤＣ入出力特性、つまり、直流的な入力電圧と出力電圧及び貫通電流との関係が調べられる。通常、負帰還インバータ出力が接続される次段で貫通電流が流れない（又は許容電流値より十分に小さい値になる）ようにする必要がある。信号伝送回路１では、バス信号振幅を小さくして、バス配線容量の充放電による消費電流を低減することが目的である。バス配線容量の充放電電流に対して、上記貫通電流を十分に小さい値にすることで、信号振幅を小さくする効果を得ることができる。従って、負帰還インバータアンプ３０の出力のＨレベルは、電源電圧から次段のＰＭＯＳスレッショルド電圧の絶対値だけ低い電圧以上（又はその近傍）になるようにされる。また、負帰還インバータアンプ３０の出力のＬレベルは、接地レベルから次段のＮＭＯＳスレッショルド電圧だけ高い電圧以下（又はその近傍）になるようにされる。例えば、電源電圧が１Ｖ、ＰＭＯＳスレッショルド電圧が－０．２Ｖ、ＮＭＯＳスレッショルド電圧が０．２５Ｖであれば、負帰還インバータアンプ３０の出力のＨレベルは０．８Ｖ以上に、Ｌベルは０．２５Ｖ以下になるように負帰還インバータアンプ３０の入力電圧が設定される。入力電圧と出力電圧との関係から、これを満たす負帰還インバータアンプ３０の入力のＨレベルとＬレベルの範囲が求められる。これからΔＶ１ｄｃの最小値が決まる。一方、ΔＶ１ｄｃの最大値は、サイクル時間最大値でのバス配線１０の充放電電流目標値により決まる。
次に、負帰還インバータアンプ３０の遅延特性が調べられる。即ち、遅延時間のＭＯＳＦＥＴサイズ依存性、入力振幅依存性が調べられる。
すでに上で求めたＡＣ的、及びＤＣ的バス信号振幅（ΔＶ１ａｃ、ΔＶ１ｄｃ）の最小値、最大値の範囲の中で、チップ全体設計で与えられた信号伝送回路１の遅延時間目標値を実現するための、ＭＯＳＦＥＴサイズと入力振幅（ΔＶ１ａｃ、ΔＶ１ｄｃ）が決められる。
ΔＶ１ａｃが決まると、数６から結合容量Ｃ１が決まる。
一方、ΔＶ１ｄｃが決まると数４からＲ１とＲ２の関係が決まる。Ｒ１、Ｒ２の値は、高いほど抵抗を通して流れる電流が減少する。したがって、Ｒ１、Ｒ２の値は、消費電流の観点では大きいほど良いが、実際は、抵抗値ばらつきや抵抗素子が占めるチップ上の面積等を考慮して決められる。多くの場合、Ｒ１、Ｒ２の値は、１０ＫΩ～数百キロオームの範囲で選択されるのが適切である。
また、上記のΔＶ１ａｃとΔＶ１ｄｃとは、多くの場合、同じ値とされるのが望ましい。これは動作サイクル時間の変動に対して負帰還インバータアンプ３０の遅延時間が変化せず一定値となるので、チップ全体での動作タイミング余裕が大きくできる場合からである。ただし、ΔＶ１ａｃとΔＶ１ｄｃとの値を同一にするようにＣ１，Ｃ２，Ｒ１，Ｒ２が設定されたとしても、現実的には、素子ばらつき等により厳密に同一にはならず、２０％程度の差が生じることがある。
また、チップ全体の設計から決まる、サイクル時間、遅延時間、消費電流値等によっては、設計目標を満たす範囲内であれば、ΔＶ１ａｃとΔＶ１ｄｃとが異なる値に設定されても良い。これは、実際の設計では回路の占める面積や、配線層の選び方、他の回路の配線の配置等多くの要素を考慮する必要があるためである。例えば、結合容量をΔＶ１ａｃ＝ΔＶ１ｄｃとするために必要な値より３０％小さくして、回路が占める面積を削減することも、それによってチップ全体の設計から決まってくる設計目標を満足する限り、許容される。抵抗Ｒ１、Ｒ２に関しても同様である。The specific design method is shown below.
In the actual design, from the design of the entire chip, the minimum value, maximum value, maximum value, minimum value, and power consumption of the delay time that the power supply voltage VDD, the bus wiring capacity C2, and the signal transmission circuit 1 should meet. Target values are given, and C1, R1, and R2 are determined to satisfy them.
First, the allowable values (minimum value, maximum value) of the amplitudes (ΔV1ac and ΔV1dc) of the
ΔV1ac is a signal amplitude determined by the capacitance components C1 and C2, and the larger this value is, the larger the charge / discharge current of the
Next, the value to be taken for the DC-like bus signal amplitude ΔV1dc is obtained. First, the DC input / output characteristics of the negative
Next, the delay characteristic of the negative
Within the range of the minimum and maximum values of the AC and DC bus signal amplitudes (ΔV1ac, ΔV1dc) already obtained above, the delay time target value of the signal transmission circuit 1 given in the overall chip design is realized. The MOSFET size and input amplitude (ΔV1ac, ΔV1dc) for this purpose are determined.
When ΔV1ac is determined, the coupling capacitance C1 is determined from the number 6.
On the other hand, when ΔV1dc is determined, the relationship between R1 and R2 is determined from Equation 4. The higher the value of R1 and R2, the smaller the current flowing through the resistance. Therefore, the larger the value of R1 and R2 is, the better it is from the viewpoint of current consumption, but in reality, it is determined in consideration of the variation in resistance value, the area on the chip occupied by the resistance element, and the like. In many cases, it is appropriate that the values of R1 and R2 are selected in the range of 10 KΩ to several hundred kilohms.
Further, it is desirable that the above ΔV1ac and ΔV1dc have the same value in many cases. This is because the delay time of the negative
Further, depending on the cycle time, delay time, current consumption value, etc. determined from the design of the entire chip, ΔV1ac and ΔV1dc may be set to different values as long as they are within the range satisfying the design target. This is because in the actual design, it is necessary to consider many factors such as the area occupied by the circuit, how to select the wiring layer, and the arrangement of wiring of other circuits. For example, reducing the area occupied by the circuit by making the
具体的な数値例として、例えばΔＶ１ａｃ＝ΔＶ１ｄｃ＝０．２Ｖ、Ｃ２＝５００ｆＦ, Ｃ３＝５ｆＦ,ＶＤＤ＝１．２Ｖ,ＶＯＨ＝１．１０７Ｖ，ＶＯＬ＝０．１０４Ｖ,とすると、数６を変形して以下の数９が得られる。
また、
VOH-VOL =1.107-0.104=1.003
よって、数４を変形して以下の数１０が得られる。
again,
VOH-VOL = 1.107-0.104 = 1.003
Therefore, the following
以上では、いくつかの仮定を置いている。それらは、以下の通りである。
（１）バス配線１０を駆動する駆動回路２０の駆動素子の内部抵抗は、ここで用いる抵抗値に比べて十分に低い。
（２）駆動回路２０の出力信号の立上り／立下り時間はバス配線１０が抵抗４２、及び負帰還抵抗３１で充放電される時間に比べて十分に短い。
（３）負帰還インバータアンプ３０出力の立上り／立下り時間もバス配線１０が抵抗４２負帰還抵抗３１で充放電される時間に比べて十分に短い。
（４）負帰還インバータアンプ３０の入力容量は、駆動回路２０とバス配線１０を接続する結合容量とバス容量の和に比べて十分に小さい。The above makes some assumptions. They are as follows.
(1) The internal resistance of the drive element of the
(2) The rise / fall time of the output signal of the
(3) Negative feedback The rise / fall time of the output of the
(4) The input capacitance of the negative
なお、例として挙げた容量、抵抗値では、バス配線１０の充放電の時定数は、約３０ｎｓである。高速ＬＳＩでは内部信号の立上り／立下り時間は、テクノロジによるが数十ピコ秒以下であるから、このバス配線１０の充放電時定数は二桁以上大きい。よって上記（２）（３）の仮定は満たされる。
In addition, in the capacity and resistance value given as an example, the time constant of charge / discharge of the
また、例として挙げた回路定数の低振幅のバス配線１０は駆動回路２０から見ると負荷容量が８３ｆＦに見えるが、これを例えば５０ｐｓの立上り／立下りで駆動するためには、駆動回路２０の内部抵抗は６００Ωでなければならず、結合抵抗よりも二桁ほど小さい。よって仮定（１）も満たされる。
Further, the low-
仮定（４）も、負帰還インバータアンプ３０の入力容量が５ｆＦで、バス配線１０と結合容量１００ｆFの合計容量６００ｆＦに比べてはるかに小さいので満たされている。
Assumption (4) is also satisfied because the input capacitance of the negative
なお、実際の設計では、ＰＭＯＳとＮＭＯＳのＭＯＳＦＥＴ特性の違い等があるので、上記の計算で求めた抵抗値には微調整が必要である。またＲ１～Ｒ２の値は所望の効果が得られる範囲である程度の幅を許容することができる。 In the actual design, there are differences in the MOSFET characteristics of the polyclonal and the NMOS, so it is necessary to make fine adjustments to the resistance value obtained by the above calculation. Further, the values of R1 to R2 can allow a certain range within a range where a desired effect can be obtained.
［実施例１］
次に、本実施形態に係る信号伝送回路１の実施例１を説明する。
図４に示す回路において、Ｒ１＝８３ＫΩ、Ｒ２＝１００ＫΩとし、バスには配線抵抗Ｒ４として、４００Ωを挿入した。信号は入力端子ＩＮＰＵＴに与えられ（図４の「入力」）、インバータ２段により増幅されて信号伝送回路が駆動される。バス配線からの信号は負帰還インバータアンプ３０により増幅されたのち、更にインバータによって増幅されて出力端子ＯＵＴＰＵＴから出力される（図４の「出力」及び「反転出力」）。[Example 1]
Next, a first embodiment of the signal transmission circuit 1 according to the present embodiment will be described.
In the circuit shown in FIG. 4, R1 = 83KΩ and R2 = 100KΩ, and 400Ω was inserted as the wiring resistance R4 in the bus. The signal is given to the input terminal INPUT (“input” in FIG. 4), amplified by the two stages of the inverter, and the signal transmission circuit is driven. The signal from the bus wiring is amplified by the negative
入力電圧を１．２Ｖで１ＧＨｚの矩形信号を入力した場合、図５に示すように、入力波形に対して、小振幅の負帰還インバータアンプ３０の受信初段入力波形が得られた。また、負帰還インバータアンプ３０の次段のインバータからの出力波形が得られた。また、入力電圧を１．２Ｖで１０ＭＨｚの矩形信号を入力した場合、図６に示すように、入力波形に対して、小振幅の負帰還インバータアンプ３０の受信初段入力波形と、負帰還インバータアンプ３０の次段のインバータからの出力波形が得られた。
When a 1 GHz rectangular signal was input with an input voltage of 1.2 V, as shown in FIG. 5, a reception first stage input waveform of the negative
電流－周波数特性については、図７は、電源電圧１．３Ｖ、チップ温度（ジャンクション温度）１０５℃（動作許容最高温度）、ＭＯＳＦＥＴの性能：Ｆａｓｔ（最もＭＯＳＦＥＴの性能が高い）の条件で計測した電流－周波数特定のグラフである。図８は、電源電圧１．２Ｖ、チップ温度（ジャンクション温度）５５℃（標準的な動作温度）、ＭＯＳＦＥＴの性能：Ｔｙｐ（製造範囲のセンター条件）の条件で計測した電流－周波数特定のグラフである。即ち、図７は、動作電流が最も大きくなる場合の電流―周波数特性を示し、図８は、標準的な電源電圧及び温度で動作している場合の電流―周波数特定を示す。
図７及び図８のように、３００ＭＨｚ以上の高い周波数になると、低振幅によるバス配線１０の充放電電流低減効果が顕著に現れ、ＣＭＯＳによるインバータのみで構成される信号伝送回路の１／３程度に低減できることがわかった。Regarding the current-frequency characteristics, FIG. 7 was measured under the conditions of a power supply voltage of 1.3 V, a chip temperature (junction temperature) of 105 ° C. (maximum allowable operating temperature), and MOSFET performance: Fast (highest MOSFET performance). Current-frequency specific graph. FIG. 8 is a current-frequency specific graph measured under the conditions of power supply voltage 1.2V, chip temperature (junction temperature) 55 ° C. (standard operating temperature), and MOSFET performance: Type (center condition of manufacturing range). be. That is, FIG. 7 shows the current-frequency characteristics when the operating current is the largest, and FIG. 8 shows the current-frequency identification when operating at a standard power supply voltage and temperature.
As shown in FIGS. 7 and 8, at a high frequency of 300 MHz or more, the effect of reducing the charge / discharge current of the
以上、本実施形態に係る信号伝送回路１では、以下の効果を奏する。 As described above, the signal transmission circuit 1 according to the present embodiment has the following effects.
（１）信号伝送回路１は、駆動回路２０の近傍のバス配線１０に配置される結合部４０を備え、結合部４０は、バス配線１０に直列に配置されるコンデンサ４１と、コンデンサ４１に並列に配置される抵抗４２と、を備える。結合部４０により、負荷容量が小さく見えるので、駆動する回路の素子サイズを小さくすることができる。これにより、信号伝送回路１が配置されるモジュールの面積の縮小と、信号伝送回路１の消費電力の低減とをすることができる。また、負帰還インバータアンプ３０の出力データが消失しないので、ラッチ回路を用いる必要がなく、信号伝送回路１を安価に構成することができる。
(1) The signal transmission circuit 1 includes a
（２）また、結合部４０のコンデンサ４１の容量をＣ１、バス配線１０の静電容量をＣ２、結合部４０の抵抗４２の抵抗値をＲ１、負帰還インバータアンプの負帰還抵抗値をＲ２、前記負帰還インバータアンプの出力のＤＣ的ローレベルをＶＯＬ、前記負帰還インバータアンプの出力のＤＣ的ハイレベルをＶＯＨ、電源電圧をＶＤＤとして、以下の数１２
（３）また、信号伝送回路１の設計方法において、コンデンサ４１の静電容量及び抵抗４２の抵抗値は、負帰還インバータアンプ３０への入力電圧のＨ／Ｌレベルに基づいて決定される。これにより、負帰還インバータアンプ３０の遅延時間を大きく変動させずに動作の安定した信号伝送回路１を得ることができる。
(3) Further, in the design method of the signal transmission circuit 1, the capacitance of the
１ 信号伝送回路
１０ バス配線
２０ 駆動回路
３０ 負帰還インバータアンプ
３１ 負帰還抵抗
３２ 反転増幅器
４０ 結合部
４１ コンデンサ
４２ 抵抗1
Claims (3)
前記駆動回路の出力端と前記バス配線とを接続する結合部を備え、
前記結合部は、
前記バス配線に直列に配置されるコンデンサと、
前記コンデンサに並列に配置される抵抗と、
を備え、
前記結合部のコンデンサの容量をＣ１、前記バス配線の静電容量をＣ２、前記結合部の抵抗の抵抗値をＲ１、負帰還インバータアンプの負帰還抵抗値をＲ２、前記負帰還インバータアンプの出力のＤＣ的ローレベルをＶＯＬ、前記負帰還インバータアンプの出力のＤＣ的ハイレベルをＶＯＨ、電源電圧をＶＤＤとして、以下の数１
A coupling portion for connecting the output end of the drive circuit and the bus wiring is provided.
The joint is
A capacitor placed in series with the bus wiring and
A resistor placed in parallel with the capacitor and
Equipped with
The capacitance of the capacitor at the coupling portion is C1, the capacitance of the bus wiring is C2, the resistance value of the resistance of the coupling portion is R1, the negative feedback resistance value of the negative feedback inverter amplifier is R2, and the output of the negative feedback inverter amplifier. The DC low level is VOL, the DC high level of the output of the negative feedback inverter amplifier is VOH, and the power supply voltage is VDD.
前記コンデンサの静電容量及び前記抵抗の抵抗値を前記負帰還インバータアンプへの入力電圧のＨ／Ｌレベルに基づいて決定する信号伝送回路の設計方法。 A signal transmission circuit comprising a bus wiring, a drive circuit connected to one end of the bus wiring, and a negative feedback inverter amplifier connected to the other end of the bus wiring, the output end of the drive circuit and the said. A method for designing a signal transmission circuit including a coupling portion for connecting to a bus wiring, wherein the coupling portion includes a capacitor arranged in series with the bus wiring and a resistor arranged in parallel with the capacitor. ,
A method for designing a signal transmission circuit for determining the capacitance of the capacitor and the resistance value of the resistance based on the H / L level of the input voltage to the negative feedback inverter amplifier.
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