JP6926940B2

JP6926940B2 - 画像処理装置およびプログラム

Info

Publication number: JP6926940B2
Application number: JP2017204947A
Authority: JP
Inventors: 永井　亮; 亮永井
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2017-10-24
Filing date: 2017-10-24
Publication date: 2021-08-25
Anticipated expiration: 2037-10-24
Also published as: US10692180B2; US20190122338A1; JP2019080142A

Description

本発明は、画像処理装置およびプログラムに関する。

プリンタやＦＡＸ機器に搭載される画像処理装置は、低解像度の入力画像をプロッタエンジンに適した解像度に合わせて拡大する変倍処理を実行する。

変倍処理では、入力解像度と出力解像度の関係によって、その変倍率が小数部を含む実数になる場合がある。そのような場合、各入力画素に対応する変倍画素数（整数）を画素位置に応じて異なる値とし、それらを平均化することでページ全体として所望の変倍率（小数）となるようにする技術が既に知られている（例えば、特許文献１）。

しかしながら、従来の変倍処理では、各入力画素に対応する変倍画素数の算出、および算出された変倍画素数に応じた変倍処理を１画素ずつに順番に実施していたため、入力画像のサイズが大きい場合、その処理に長い時間を要するという問題があった。

本発明は、上記に鑑みてなされたものであり、変倍処理の処理速度を向上させることを目的とする。

本発明者は、変倍処理の処理速度を向上させるための構成につき鋭意検討した結果、以下の構成に想到し、本発明に至ったのである。

すなわち、本発明によれば、設定された変倍率から入力画像の主走査方向の各画素位置に対応する変倍画素数を１ライン分算出し、算出した１ライン分の変倍画素数を画素位置順に記憶手段に格納する変倍画素数算出手段と、前記入力画像の変倍処理を並列に実行するｎ個（ｎは２以上の整数。以下同様。）の変倍処理手段と、を含み、前記ｎ個の変倍処理手段は、前記入力画像から主走査方向順に画素をｎ個ずつ並列に読み出すのに同期して、前記記憶手段から画素位置順に変倍画素数をｎ個ずつ並列に読み出し、前記ｎ個の変倍処理手段の各々は、前記入力画像から読み出した画素を前記記憶手段から読み出した変倍画素数に基づいて変倍する、画像処理装置が提供される。

上述したように、本発明によれば、変倍処理の処理速度を向上させることができる。

第１実施形態の画像処理装置のシステム構成を示す図。変倍処理のメカニズムを説明するための図。第１実施形態の画像処理装置の機能ブロック図。第１実施形態の画像処理装置のタイミングチャート。第２実施形態の画像処理装置のタイミングチャート。第３実施形態の画像処理装置の機能ブロック図。第３実施形態の画像処理装置のタイミングチャート。第４実施形態の画像処理装置の機能ブロック図。第４実施形態の画像処理装置のタイミングチャート。

以下、本発明を、実施形態をもって説明するが、本発明は後述する実施形態に限定されるものではない。なお、以下に参照する各図においては、共通する要素について同じ符号を用い、適宜、その説明を省略するものとする。

（第１実施形態）
図１は、本発明の第１実施形態である画像形成装置１００のシステム構成を示す。図１に示すように、本実施形態の画像形成装置１００は、コントローラ２０と、画像処理部１０と、プロッタ３０とを含んで構成されている。

コントローラ２０は、ＰＣ４０から受信したプリントデータを画像データに展開して画像処理部１０に入力する。これを受けて、画像処理部１０は、コントローラ２０から入力された画像データ（以下、入力画像という）の変倍処理を実行する。ここで、変倍処理とは、プロッタエンジンの出力解像度に合わせるために低解像度の入力画像を適切な変倍率で変倍する処理をいう。その後、画像処理部１０は、変倍した画像データ（以下、拡大画像という場合がある）をプロッタ３０に出力し、プロッタ３０が拡大画像を用紙に印字する。

ここで、変倍処理のメカニズムについて説明する。

変倍処理では、設定された変倍率Ｓに基づいて、入力画像を構成する１つ１つの画素データを主走査方向および副走査方向に変倍（整数倍）することによって拡大画像を生成する。以下では、主走査方向の変倍数（整数）を主走査変倍画素数Ｈといい、副走査方向の変倍数（整数）を副走査変倍画素数Ｖという。なお、以下においては、主走査変倍画素数Ｈおよび副走査変倍画素数Ｖを、それぞれ、“変倍画素数Ｈ”および“変倍画素数Ｖ”と略していう場合があり、また、これらを総称して“変倍画素数”という場合がある。

ここで、設定された変倍率Ｓの値が整数である場合、変倍画素数Ｈおよび変倍画素数Ｖは、いずれも整数Ｓとなり、入力画像を構成する全ての画素を主走査方向および副走査方向に一律にＳ倍することで拡大画像が生成される。

一方、入力解像度と出力解像度の関係によっては、変倍率Ｓが切りのよい整数ではなく、小数を含む実数となる場合がある。このような場合に実行される変倍処理のことを、以下では“小数変倍”と呼んで区別する。

小数変倍では、変倍率Ｓ（小数を含む実数）の整数部をＰとした場合、入力画像を構成する各画素に設定した変倍画素数の平均値がＳとなるように、各画素の変倍画素数として、整数（Ｐ＋１）または整数Ｐを設定する。

このことを具体的に説明すると、小数変倍では、図２（ａ）の左側に示すように、入力画像の入力ラインの主走査方向の画素位置ごとに共通の変倍画素数Ｈが設定され、入力画像の副走査方向のライン位置ごとに共通の変倍画素数Ｖが設定される。変倍率Ｓ＝２.５の場合、図２（ａ）の左側に示すように、各画素の変倍画素数Ｈとして、各入力ラインの１画素目（ａ１、ｂ１、ｃ１、ｄ１…）から主走査方向に「３」と「２」が交互に繰り返し設定され、各画素の変倍画素数Ｖとして、入力ラインの１ライン目（ラインａ）から副走査方向に「３」と「２」が交互に繰り返し設定される。この場合、変倍画素数Ｈ、Ｖの値は、主走査方向および副走査方向において、２画素単位「３，２」の繰り返し周期を持つ。

そして、変倍処理の実行時において、入力画像を構成する各画素は、自身に設定された変倍画素数に基づいて変倍される。具体的には、図２（ａ）の右側に示すように、画素ａ１は主走査方向に３倍に変倍されるとともに副走査方向に３倍に変倍され、画素ａ２は主走査方向に２倍に変倍されるとともに副走査方向に３倍に変倍され、画素ｂ１は主走査方向に３倍に変倍されるとともに副走査方向に２倍に変倍され、その余の画素についても同様の変倍がなされる。このように、入力画像を構成する全ての画素を設定された変倍画素数（Ｈ，Ｖ）で変倍すると、結果として、入力画像を２．５倍の変倍率で変倍した拡大画像が得られる。

ここで、小数変倍における変倍画素数の繰り返し周期（繰り返し単位を構成する画素数）は、設定される変倍率Ｓの値によって変わる。例えば、図２（ｂ）に示すように、変倍率Ｓ＝１．５の場合、変倍画素数は２画素「２，１」の繰り返し周期を持ち、変倍率Ｓ＝２．２５の場合、変倍画素数は４画素「３，２，２，２」の繰り返し周期を持ち、変倍率Ｓ＝２．５の場合、変倍画素数は２画素「３，２」の繰り返し周期を持ち、変倍率Ｓ＝３．１２５の場合、変倍画素数は８画素「４，３，３，３，３，３，３，３」の繰り返し周期を持つ。

以上、変倍処理のメカニズムについて説明したが、続いて、本実施形態における画像処理部１０の機能構成を図３に示す機能ブロック図に基づいて説明する。

図３に示すように、画像処理部１０は、入力メモリ１２と、副走査変倍画素数算出部１３と、主走査変倍画素数算出部１４と、変倍処理部１５と、出力メモリ１６と、主走査変倍画素数格納用メモリ１７とを含んで構成される。

入力メモリ１２は、コントローラ２０から受信した入力画像を一時的に格納するためのバッファメモリである。

副走査変倍画素数算出部１３は、コントローラ２０が設定する変倍率Ｓから入力画像の入力ラインごとの副走査変倍画素数Ｖを算出する手段である。

主走査変倍画素数算出部１４は、コントローラ２０が設定する変倍率Ｓから入力画像の主走査方向の各画素位置に対応する主走査変倍画素数Ｈを算出する手段である。

主走査変倍画素数格納用メモリ１７は、主走査変倍画素数算出部１４が算出した１ライン分の変倍画素数Ｈの値を格納するための記憶手段である。本実施形態において、主走査変倍画素数格納用メモリ１７は、ＳＲＡＭで実装することができる。なお、以下において、主走査変倍画素数格納用メモリ１７を“格納用メモリ１７”と略す場合がある。

変倍処理部１５は、入力メモリ１２から入力画像を構成する各画素を読み出して変倍処理を施す手段である。本実施形態では、変倍処理部１５が４つの等価な変倍処理部１〜４からなり、変倍処理部１〜４が協働して入力画像の変倍処理を並列に実行することによって処理速度を向上させる。

出力メモリ１６は、４つの変倍処理部１〜４のそれぞれの実行結果を一時的に格納するためのバッファメモリである。

以上、画像処理部１０の機能構成について説明したが、続いて、画像処理部１０が実行する変倍処理の具体的な内容を説明する。なお、以下では、入力画像の１ラインのサイズが１６画素である場合を例にとって説明を行う。

本実施形態では、入力画像が入力メモリ１２に格納されるのに先立って、主走査変倍画素数算出部１４が入力ラインの主走査方向における１６個の画素位置の各々に対応する変倍画素数Ｈを算出し、算出した１６個の変倍画素数Ｈを格納用メモリ１７へ格納する。以下、その手順を説明する。

まず、設定された変倍率Ｓ（整数部Ｐ）に基づいて下記式（１）からαを求める。

次に、入力ライン（１６画素）の先頭の画素位置の変倍画素数Ｈとして整数（Ｐ＋１）を算出し、後に続くα個の画素位置の変倍画素数Ｈとして一律に整数Ｐを算出する。そして、その次の画素位置の変倍画素数Ｈとして整数（Ｐ＋１）を算出し、後に続くα個の画素位置の変倍画素数Ｈとして一律に整数Ｐを算出する。以降、１６個の画素位置に対応する全ての変倍画素数Ｈが算出されるまで、上述した手順を繰り返す。

例えば、変倍率Ｓが「３.１２５」である場合、Ｓ＝３．１２５と、Ｐ＝３から、α＝７が求まるので、１番目の画素位置の変倍画素数Ｈとして「４」を算出し、後に続く「７」個の画素位置の変倍画素数Ｈとして一律に「３」を算出し、その次の画素位置の変倍画素数Ｈとして「４」を算出し、後に続く「７」個の画素位置の変倍画素数Ｈとして一律に「３」を算出する。この時点で、１６個の画素位置に対応する全ての変倍画素数Ｈが算出されたことになるので、算出処理を終了し、算出した１６個の変倍画素数Ｈを画素位置順に格納用メモリ１７へ書き込む。

１６個の変倍画素数Ｈが画素位置順に格納用メモリ１７に書き込まれた後に、入力画像が入力メモリ１２に格納されると、４つの変倍処理部１〜４は、１サイクル毎に、入力メモリ１２に格納された入力画像から主走査方向順に画素データを４個ずつ並列に読み出すとともに、これに同期して、格納用メモリ１７に格納された１６個の変倍画素数Ｈの中から、画素位置順に変倍画素数Ｈを４個ずつ並列に読み出す。

具体的には、１サイクル毎に、変倍処理部１が４Ｎ番目の変倍画素数Ｈを読み出し、変倍処理部２が（４Ｎ＋１）番目の変倍画素数Ｈを読み出し、変倍処理部３が（４Ｎ＋２）番目の変倍画素数Ｈを読み出し、変倍処理部４が（４Ｎ＋３）番目の変倍画素数Ｈを読み出す。ここで、Ｎは０、１、２、３の値を順番に取り、１６個の変倍画素数Ｈの読み出しが完了した時点（Ｎ＝３）で、最初の読み出し位置（Ｎ＝０）に戻り、以降、上述した手順で読み出しを繰り返す。

次に、４つの変倍処理部１〜４の各々は、１サイクル毎に、入力メモリ１２から読み出した画素データを、これと同じサイクルで読み出した変倍画素数Ｈに基づいて主走査方向に変倍し、その結果を出力メモリ１６に逐次書き込む。その後、入力画像を構成する全ての画素データについての変倍処理が完了したことを受けて、その時点で出力メモリ１６に格納されている拡大画像が出力画像としてプロッタ３０に出力される。

続いて、上述した変倍処理の内容を図４に示すタイミングチャートに基づいて説明する。なお、図４は、変倍率Ｓ＝３．１２５の場合を示しており、図４で使用する用語の意味は下記（１）〜（５）の通りである。

（１）CLK：処理クロック
（２）HRATE_CALC：主走査変倍画素数Ｈの算出結果
（３）HRATE ｎ：変倍処理部ｎに入力される主走査変倍画素数Ｈ
（４）DATA ｎ：変倍処理部ｎに入力される画素データ (D0=0画素目〜D15=15画素目)
（５）RAM_＊＊＊＊：格納用メモリ１７の制御信号
・RAM_ADDR:アドレス
・RAM_CE:チップイネーブル
・RAM_WE:ライトイネーブル（1でライト動作、0でリード動作）
・RAM_WDATA:ライトデータ
・RAM_RDATA:リードデータ
・RAM_CBE[15:0]:ビットイネーブル
0x000fでRAM_WDATA[3:0]が有効
0x00f0でRAM_WDATA[7:4]が有効
0x0f00でRAM_WDATA[11:8]が有効
0xf000でRAM_WDATA[15:12]が有効

ここで、本実施形態では、格納用メモリ１７は１６bitバスであり、以下のように４bitごとに１画素分の値を格納するようになっている。
bit
[3:0] :４Ｎ画素目
bit
[7:4] :４Ｎ＋１画素目
bit
[11:8] :４Ｎ＋２画素目
bit
[15:12] :４Ｎ＋３画素目

本実施形態では、１サイクル毎に１個の変倍画素数Ｈが算出されると同時にRAM_WDATAが[3:0]→[7:4]→[11:8]→[15:12]の順番で有効になり、４サイクル毎にアドレスが切り替わる。その結果、１６サイクルを経て、格納用メモリ１７のアドレス（０〜３）の各々に４個の変倍画素数Ｈ（４Ｎ画素目、４Ｎ＋１画素目、４Ｎ＋２画素目、４Ｎ＋３画素目）が書き込まれることになる。

図４に示す例では、０画素目〜３画素目の４個の主走査変倍画素数（「４」、「３」、「３」、「３」）がアドレス０に書き込まれ、４画素目〜７画素目の４個の主走査変倍画素数（「３」、「３」、「３」、「３」）がアドレス１に書き込まれ、８画素目〜１１画素目の４個の主走査変倍画素数（「４」、「３」、「３」、「３」）がアドレス２に書き込まれ、１２画素目〜１５画素目の４個の主走査変倍画素数（「３」、「３」、「３」、「３」）がアドレス３に書き込まれる。

１６個の変倍画素数Ｈが格納用メモリ１７に書き込まれた後に、入力画像が入力メモリ１２に格納されると、４つの変倍処理部１〜４は、１サイクル毎に、入力メモリ１２から主走査方向順に４個の画素データを並列に読み出すと同時に、格納用メモリ１７の各アドレス（０〜３）から４個の変倍画素数Ｈ（４Ｎ画素目、４Ｎ＋１画素目、４Ｎ＋２画素目、４Ｎ＋３画素目）を並列に読み出して変倍処理を実行する。

図４に示す例では、第１のサイクルにおいて、変倍処理部１は、０番目の主走査変倍画素数「４」と０画素目の画素データ[Ｄ０]を同時に読み出したことを受けて、画素データ[Ｄ０]を主走査方向に「４」倍し、変倍処理部２は、１番目の主走査変倍画素数「３」と１画素目の画素データ[Ｄ１]を同時に読み出したことを受けて、画素データ[Ｄ１]を主走査方向に「３」倍し、変倍処理部３は、２番目の主走査変倍画素数「３」と２画素目の画素データ[Ｄ２]を同時に読み出したことを受けて、画素データ[Ｄ２]を主走査方向に「３」倍し、変倍処理部４は、３番目の主走査変倍画素数「３」と３画素目の画素データ[Ｄ３]を同時に読み出したことを受けて、画素データ[Ｄ３]を主走査方向に「３」倍する。以降、後続するサイクルにおいて、４つの変倍処理部１〜４の各々は、上述したのと同様の処理を繰り返し実行する。

以上、説明したように、本実施形態によれば、１サイクル毎に４画素分の変倍処理が並列に実行されるので、処理速度が４倍に向上する。ここで、小数変倍の場合、変倍画素数の繰り返し周期（繰り返し単位を構成する画素数）は、設定される変倍率Ｓの値によって変わるが、本実施形態によれば、繰り返し周期の値にかかわらず、格納用メモリ１７から４画素分の正しい変倍画素数が同時に読み出されて、４つの変倍処理部１〜４の各々に対して並列に入力されるので、正しい処理結果が得られる。

以上、本発明の第１実施形態を説明してきたが、続いて、本発明の第２実施形態を説明する。なお、以下では、第１実施形態の内容と共通する部分の説明を省略し、専ら、第１実施形態との相違点のみを説明するものとする。

（第２実施形態）
本発明の第２実施形態は、格納用メモリ１７に対して、変倍画素数Ｈを格納する代わりに、変倍画素数Ｈと変倍率Ｓの整数部の値の差分値を格納する点で第１実施形態と異なる。

先に述べたように、小数変倍では、変倍率Ｓの整数部の値がＰである場合、変倍画素数Ｈとして、整数（Ｐ＋１）または整数Ｐのいずれかが算出されるが、本実施形態では、算出した変倍画素数Ｈをそのまま格納用メモリ１７に格納する代わりに、算出した変倍画素数Ｈと整数Ｐの差分値（１または０）を画素位置順に格納用メモリ１７に格納する。

図５は、本実施形態におけるタイミングチャート（変倍率Ｓ＝３．１２５）を示す。

なお、本実施形態の格納用メモリ１７は４bitバスであり、以下のように、１bitごとに１画素分の差分値を格納するようになっている。
bit
[0]:４Ｎ画素目
bit
[1]:４Ｎ＋１画素目
bit
[2]:４Ｎ＋２画素目
bit
[3]:４Ｎ＋３画素目

本実施形態では、１サイクル毎に１個の変倍画素数Ｈが算出されると同時にRAM_WDATAが[0]→[1]→[2]→[3]の順番で有効になり、４サイクル毎にアドレスが切り替わる。その結果、１６サイクルを経て、格納用メモリ１７のアドレス（０〜３）の各々に４個の差分値（４Ｎ画素目、４Ｎ＋１画素目、４Ｎ＋２画素目、４Ｎ＋３画素目）が書き込まれることになる。

図５に示す例では、０画素目〜３画素目の４個の差分値（「１」、「０」、「０」、「０」）がアドレス０に書き込まれ、４画素目〜７画素目の４個の差分値（「０」、「０」、「０」、「０」）がアドレス１に書き込まれ、８画素目〜１１画素目の４個の差分値（「１」、「０」、「０」、「０」）がアドレス２に書き込まれ、１２画素目〜１５画素目の４個の差分値（「０」、「０」、「０」、「０」）がアドレス３に書き込まれる。

１６個の差分値が格納用メモリ１７に書き込まれた後に、入力画像が入力メモリ１２に格納されると、４つの変倍処理部１〜４は、１サイクル毎に、入力メモリ１２から主走査方向順に４個の画素データを並列に読み出すと同時に、格納用メモリ１７の各アドレス（０〜３）から４個の変倍画素数Ｈ（４Ｎ画素目、４Ｎ＋１画素目、４Ｎ＋２画素目、４Ｎ＋３画素目）を並列に読み出し、読み出した差分値に変倍率Ｓの整数部Ｐの値「３」を加算して変倍画素数Ｈの値を復元し、復元した値を使用して変倍処理を実行する。

以上、説明したように、本実施形態によれば、格納用メモリ１７に、変倍画素数Ｈと整数Ｐの差分値を格納する構成を採用することで、ビットライトイネーブルおよびデータバス幅を１６bitから４bitに削減することができる。

以上、本発明の第２実施形態を説明してきたが、続いて、本発明の第３実施形態を説明する。なお、以下では、第１実施形態の内容と共通する部分の説明を省略し、専ら、第１実施形態との相違点のみを説明するものとする。

（第３実施形態）
図６は、本発明の第３実施形態における画像処理部１０の機能ブロックを示す。前述の通り、小数変倍では、変倍画素数が繰り返し周期を持つところ、第３実施形態では、１ライン分の主走査変倍画素数Ｈを格納用メモリ１７に格納するのに代えて、１繰り返し周期分の値のみを格納用メモリ１７に格納する点で第１実施形態と異なる。

本実施形態では、主走査変倍画素数算出部１４は、繰り返し周期の１周期分の変倍画素数Ｈの算出および格納用メモリ１７への格納が完了した時点で、繰り返し周期の値を変倍処理部１〜４の各々に通知する。例えば、変倍率Ｓ＝３．１２５の場合、１ライン分の変倍画素数Ｈは、「４，３，３，３，３，３，３，３，４，３，３，３，３，３，３，３」となるが、本実施形態では、繰り返し周期の１周期分である８画素の変倍画素数Ｈ「４，３，３，３，３，３，３，３」の算出および格納用メモリ１７への格納が完了した時点で、繰り返し周期として「８」を変倍処理部１〜４の各々に通知する。

８個の変倍画素数Ｈが画素位置順に格納用メモリ１７に書き込まれた後に、入力画像が入力メモリ１２に格納されると、４つの変倍処理部１〜４は、１サイクル毎に、入力メモリ１２から主走査方向順に４個の画素データを並列に読み出すと同時に、格納用メモリ１７の各アドレス（０、１）から４個の変倍画素数Ｈ（４Ｎ画素目、４Ｎ＋１画素目、４Ｎ＋２画素目、４Ｎ＋３画素目）を並列に読み出し変倍処理を実行する。このとき、変倍処理部１〜４は、通知された繰り返し周期「８」に従って、８個目の値の読み出しが完了した時点で、読出し位置をメモリの先頭に戻して、再度先頭から１サイクル毎に４個の変倍画素数Ｈを並列に読み出す処理を繰り返す。

図７は、本実施形態におけるタイミングチャート（変倍率Ｓ＝３．１２５）を示す。なお、図７において、「HPERIOD」は、主走査変倍画素数Ｈの繰り返し周期を意味する。

この場合、８画素分の変倍画素数Ｈの算出が完了した時点で、「HPERIOD」の値「８」が確定し、それ以降、変倍画素数Ｈの算出と格納用メモリ１７への書き込みは行わない。一方、格納用メモリ１７から変倍画素数Ｈの読み出しにおいては、８個目の値の読み出しが完了した時点で、アドレスを「０」に戻して再度先頭から読み出しを行う。

以上、説明したように、本実施形態では、変倍画素数Ｈについて１繰り返し周期分の値のみを格納用メモリ１７に格納する構成を採用することにより、変倍画素数Ｈの算出と格納用メモリ１７への格納に要する処理時間が削減される。

以上、本発明の第３実施形態を説明してきたが、続いて、本発明の第４実施形態を説明する。なお、以下では、第１実施形態の内容と共通する部分の説明を省略し、専ら、第１実施形態との相違点のみを説明するものとする。

（第４実施形態）
図８は、本発明の第４実施形態における画像処理部１０の機能ブロックを示す。図８に示すように、本実施形態では、変倍画素数Ｈの算出および格納用メモリ１７への格納を外部のＣＰＵ１８に実行させることによって、ハードウェア（主走査変倍画素数算出部１４に相当）を削減する点が第１実施形態と異なる。

加えて、本実施形態では、ＣＰＵ１８がソフトウェアによる変倍画素数Ｈの算出を事前に行った結果を一旦ＤＲＡＭ１９に保持しておき、ＣＰＵ１８から格納用メモリ１７へ変倍画素数Ｈを格納する際に、複数画素分の値を同時に格納することにより、ハードウェアを使用して変倍画素数Ｈの算出とメモリ格納を逐次的に行う第１実施形態と比較して、メモリ格納にかかる処理時間が短縮される。

図９は、本実施形態におけるタイミングチャート（変倍率Ｓ＝３．１２５）を示す。なお、図９に示すタイミングチャートにおいて、ビットイネーブル（RAM_CBE[15:0]）の値が「0xffff」のとき、RAM_WDATAの全ビット[15:0]が有効となる。図９に示すように、本実施形態では、格納用メモリ１７のデータバス１６bitに対して、１６bitを全て有効データとして１サイクルで４画素分の値を書き込むことにより、メモリ格納にかかる処理時間が短縮される。

以上、本発明について実施形態をもって説明してきたが、本発明は上述した実施形態に限定されるものではない。例えば、上述した実施形態では、変倍処理部１５が４つの等価な変倍処理部１〜４から構成される場合を例にとって説明したが、本発明は、変倍処理部１５を構成する変倍処理部の数を「４」に限定するものではなく、変倍処理部１５を構成する変倍処理部は、ｎ個（ｎは２以上の整数）であればよい。その他、当業者が推考しうる実施態様の範囲内において、本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。

１０…画像処理部
１２…入力メモリ
１３…副走査変倍画素数算出部
１４…主走査変倍画素数算出部
１５…変倍処理部
１６…出力メモリ
１７…主走査変倍画素数格納用メモリ
１８…ＣＰＵ
１９…ＤＲＡＭ
２０…コントローラ
４０…ＰＣ
３０…プロッタ
１００…画像形成装置

特許３８５０６６１号公報

Claims

設定された変倍率から入力画像の主走査方向の画素の繰り返し周期に基づいて算出された各画素位置における変倍処理後の画素数に対応する変倍画素数を１ライン分算出し、算出した１ライン分の変倍画素数を画素位置順に記憶手段に格納する変倍画素数算出手段と、
前記入力画像の変倍処理を並列に実行するｎ個（ｎは２以上の整数。以下同様。）の変倍処理手段と、
を含み、
前記ｎ個の変倍処理手段は、
前記入力画像から主走査方向順に画素をｎ個ずつ並列に読み出すのに同期して、前記記憶手段から画素位置順に前記変倍画素数をｎ個ずつ並列に読み出し、
前記ｎ個の変倍処理手段の各々は、
前記入力画像から読み出した画素を前記記憶手段から読み出した前記変倍画素数に基づいて変倍する、
画像処理装置。
設定された変倍率から入力画像の主走査方向の画素の繰り返し周期に基づいて算出された各画素位置における変倍処理後の画素数に対応する変倍画素数を１ライン分算出し、算出した各変倍画素数と該変倍率の整数部の値との差分値を算出し、算出した１ライン分の差分値を画素位置順に記憶手段に格納する変倍画素数算出手段と、
前記入力画像の変倍処理を並列に実行するｎ個（ｎは２以上の整数。以下同様。）の変倍処理手段と、
を含み、
前記ｎ個の変倍処理手段は、
前記入力画像から主走査方向順に画素をｎ個ずつ並列に読み出すのに同期して、前記記憶手段から画素位置順に前記差分値をｎ個ずつ並列に読み出し、
前記ｎ個の変倍処理手段の各々は、
読み出した前記差分値に前記整数部の値を加算して変倍画素数を復元し、前記入力画像から読み出した画素を復元した変倍画素数に基づいて変倍する、
画像処理装置。
設定された変倍率から入力画像の主走査方向の画素の繰り返し周期に基づいて算出された各画素位置における変倍処理後の画素数に対応する変倍画素数を１繰り返し周期分算出し、算出した１繰り返し周期分の変倍画素数を画素位置順に記憶手段に格納する変倍画素数算出手段と、
前記入力画像の変倍処理を並列に実行するｎ個（ｎは２以上の整数。以下同様。）の変倍処理手段と、
を含み、
前記変倍画素数算出手段は、
算出した変倍画素数の繰り返し周期を前記ｎ個の変倍処理手段の各々に通知し、
前記ｎ個の変倍処理手段は、
前記入力画像から主走査方向順に画素をｎ個ずつ並列に読み出すのに同期して、前記記憶手段から画素位置順に前記変倍画素数を通知された繰り返し周期に従ってｎ個ずつ並列に読み出し、
前記ｎ個の変倍処理手段の各々は、
前記入力画像から読み出した画素を前記記憶手段から読み出した前記変倍画素数に基づいて変倍する、
画像処理装置。
前記記憶手段は、外部ＣＰＵからの値の書き込みが可能であることを特徴とする、
請求項１〜３に記載の画像処理装置。