JP6910928B2 - プリント配線基板、半導体装置、電子機器およびプリント配線基板の製造方法 - Google Patents

Description

本発明は、フレキシブル配線領域を有するプリント配線基板、半導体装置、電子機器およびプリント配線基板の製造方法に関する。

ＮＡＮＤフラッシュメモリを搭載したフラッシュドライブモジュールでは、ハードディスクに対して高いレスポンス性能および大容量記憶の両立が図られ、高性能が要求されるミッションクリティカルな情報装置などに用いられている。

大容量記憶の実現のためには、定められたサイズの筐体にＮＡＮＤフラッシュメモリを多数実装する必要があり、ＮＡＮＤフラッシュメモリが実装される複数の実装基板を重ねて筐体内に配置することがある。ＮＡＮＤフラッシュメモリの実装面積を大きくするため、フレキシブル基板を活用し、２枚の実装基板をコネクタレスで接続することがある。

さらに、フラッシュドライブモジュールの高性能化を実現するには、ＮＡＮＤフラッシュメモリとメモリコントローラ間を高速かつ広帯域なメモリバス配線で接続する必要がある。実装基板間の接続にフレキシブル基板を用いた場合には、このようなメモリバス配線をフレキシブル基板にも多数通す必要がある。

特許文献１には、プリント配線基板の空間的な実装密度を上げるために、プリント配線基板の一部をザグリ加工により削って薄くして、その薄い部分を折り曲げ部分（フレキシブル基板）として活用する技術が開示されている。

特許文献２には、グランド層をメッシュ状にすることで、プリント配線基板の折り曲げ性を向上させた技術が開示されている。

特許文献３には、２層配線の両面に差動配線のペアを形成し、その脇にグランド配線を通すことで、信号品質および配線密度を向上させる技術が開示されている。

米国特許第９３２６３７６号明細書 特開２０１５−６５２５２号公報 特開２００９−１１１３０９号公報

しかしながら、ザグリ加工を要するフレキシブル基板では、その折り曲げ部分の折り曲げ信頼性を確保するために、折り曲げ部分の配線層数と幅に制約があった。すなわち、折り曲げ部分が厚いと折り曲げ性が悪化するため、配線層数は一般に２層以下にする必要がある。また、折り曲げ部分の幅が広いと、折り曲げ方向に対するわずかなねじれでも局所的な応力が発生し、クラックや破損の要因となる。
従って、折り曲げ部分の配線領域は限られたものになり、その中で所望の伝送特性を有する信号配線を布線する必要があった。

特許文献２、３に開示されたプリント配線基板では、マイクロストリップラインと同程度の配線密度となる。このため、折り曲げ部分の限られた配線領域に多数のメモリバス配線を通すのが困難だった。

本発明は、上記事情に鑑みなされたものであり、その目的は、折り曲げ部分の折り曲げ信頼性を確保しつつ、配線数を増加させるとともに、信号の伝送性能の低下を抑制することが可能なプリント配線基板、半導体装置、電子機器およびプリント配線基板の製造方法を提供することにある。

上記目的を達成するため、第１の観点に係るプリント配線基板は、２層配線構造を有するフレキシブル部を有し、前記フレキシブル部は、マイクロストリップライン構造を有する第１配線群と、前記２層配線構造を有する第２配線群とを備え、前記第１配線群と前記第２配線群とは交互に配置されている。

本発明によれば、折り曲げ部分の折り曲げ信頼性を確保しつつ、配線数を増加させるとともに、信号の伝送性能の低下を抑制することができる。

図１は、第１実施形態に係るプリント配線基板の構成例を示す断面図である。 図２（ａ）は、第２実施形態に係る半導体装置の構成例を示す断面図、図２（ｂ）は、図２（ａ）のＥ部分を拡大して示す断面図である。 図３は、フレキシブル部の折り曲げ後の状態を示す断面図である。 図４は、第２実施形態に係る半導体装置の構成例を示す平面図である。 図５は、第３実施形態に係るプリント配線基板の構成例を示す平面図である。 図６（ａ）は、第４実施形態に係るプリント配線基板の構成例を示す平面図、図６（ｂ）は、図６（ａ）のビアホール部分を拡大して示す断面図である。 図７は、図６（ａ）のプリント配線基板の１層目の構成例を示す平面図である。 図８は、図６（ａ）のプリント配線基板の２層目の構成例を示す平面図である。 図９は、第５実施形態に係る電子機器の内部を透視して示す斜視図である。 図１０は、図９の電子機器の構成例を示す断面図である。 図１１は、第６実施形態に係る半導体装置の構成例を示す平面図である。 図１２は、第７実施形態に係る半導体装置の構成例を示す断面図である。 図１３は、第８実施形態に係る半導体装置の構成例を示す断面図である。 図１４（ａ）および図１４（ｂ）は、第９実施形態に係るプリント配線基板の製造方法を示す断面図である。

実施形態について、図面を参照して説明する。なお、以下に説明する実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている諸要素及びその組み合わせの全てが発明の解決手段に必須であるとは限らない。

（第１実施形態）
図１は、第１実施形態に係るプリント配線基板の構成例を示す断面図である。
図１において、フレキシブル配線基板７−１には２層配線構造が設けられている。フレキシブル配線基板７−１の基材として、ガラスエポキシ層４−１、４−２が設けられている。ガラスエポキシ層４−２上にはガラスエポキシ層４−１が積層されている。ガラスエポキシ層４−１上には第１層目配線を設け、ガラスエポキシ層４−２上には第２層目配線およびグランド層２を設けることができる。第１層目配線として、信号配線１−１、１−２が設けられている。第２層目配線として、信号配線１−３が設けられている。信号配線１−１、１−２上にはソルダレジスト層３−１が設けられている。

信号配線１−１は、ガラスエポキシ層４−１を介してグランド層２上に配置されている。この時、信号配線１−１およびグランド層２はマイクロストリップライン構造５を構成することができる。信号配線１−２は、ガラスエポキシ層４−１を介して信号配線１−３上に配置されている。この時、信号配線１−２、１−３は２層配線構造６を構成することができる。グランド層２と同一層に信号配線１−３を配置する場合、グランド層２に開口部１７を設け、その開口部１７に信号配線１−３を配置することができる。

マイクロストリップライン構造５と２層配線構造６とは、配線方向と直交する方向（フレキシブル配線基板７−１の幅方向）に交互に配置することができる。マイクロストリップライン構造５および２層配線構造６の配置周期はバス単位とすることができる。ただし、マイクロストリップライン構造５および２層配線構造６の配置周期は必ずしもバス単位に限定さることなく、バス単位の１／Ｋ（Ｋは２以上の整数）の配置周期であってもよいし、バス単位のＫ倍の配置周期であってもよい。

バス単位で定義される信号本数は、マイクロストリップライン構造５では１０〜１３本程度とすることができる。この時、データが８ビット分、データストローブ信号が差動のペア配線となるので２ビット分、クロック相当信号が差動のペア配線となるので２ビット分とし、さらに１ビット程度を追加するようにしてもよい。２層配線構造６では、マイクロストリップライン構造５の信号本数と同じ程度の本数から１／３程度の本数とすることができる。

信号配線１−１には、信号配線１−２、１−３に割り当てられる信号よりも高速な信号を割り当てることができる。だたし、信号配線１−１、１−２の一部の配線には、グランド配線を割り当てるようにしてもよい。この時、信号配線１−２のうちの中央の配線にグランド配線を割り当てたり、信号配線１−１のうちのクロック信号線とデータストローブ信号線との間にグランド配線を割り当てたりすることが好ましい。

ここで、フレキシブル配線基板７−１に２層配線構造を設けることにより、フレキシブル配線基板７−１の基材としてガラスエポキシ層４−１、４−２を用いた場合においても、フレキシブル配線基板７−１のフレキシブル性を確保することができる。この時、フレキシブル配線基板７−１は円弧を描くように１８０°折り曲げることができる。

また、マイクロストリップライン構造５では２層配線構造６に比べて信号の伝送品質を向上させることができる。２層配線構造６ではマイクロストリップライン構造５に比べて配線密度を向上させることができる。このため、マイクロストリップライン構造５と２層配線構造６とを交互に配置することにより、信号伝送品質と配線密度の両立性を向上させることができる。この結果、フレキシブル配線基板７−１の配線スペースに制約がある場合においても、信号伝送品質の劣化を抑制しつつ、必要な配線本数を確保することができる。

さらに、信号配線１−１には高速信号を割り当て、信号配線１−２、１−３には低速信号を割り当てることにより、信号配線１−２、１−３の伝送品質が信号配線１−２、１−３の伝送品質よりも劣る場合においても、信号伝送時の信頼性を確保することができる。

また、信号配線１−１、１−２の一部の配線にグランド配線を割り当てることにより、信号配線１−１、１−２に割り当てられた信号の品質を向上させることができる。

なお、上述した実施形態では、フレキシブル配線基板７−１の基材としてガラスエポキシ層４−１、４−２を用いた例を示したが、フレキシブル性が確保できるならばガラスエポキシ樹脂以外の絶縁材を用いるようにしてもよい。例えば、ポリイミド樹脂またはポリエチレン樹脂などを用いるようにしてもよい。

以下、図１のフレキシブル配線基板７−１をフラッシュドライブモジュールに適用した例を説明する。なお、適用アプリケーションはこの限りでなく、フレキシブル基板を用いた他の様々な半導体装置に適用可能である。また、フレキシブル配線基板７−１は、情報機器、インフラ向け制御装置、自動車などの用途に適用可能である。
（第２実施形態）
図２（ａ）は、第２実施形態に係る半導体装置の構成例を示す断面図、図２（ｂ）は、図２（ａ）のＥ部分を拡大して示す断面図である。
図２（ａ）において、リジッド基板８−１、８−２はフレキシブル部７を介して接続されている。フレキシブル部７には、図１のフレキシブル配線基板７−１を用いることができる。リジッド基板８−１、８−２にはＭ（Ｍは３以上の整数）層配線構造を設けることができる。

リジッド基板８−１、８−２の基材としてガラスエポキシ層４−１〜４−３が設けられている。ガラスエポキシ層４−３の各層上には、信号配線１−４が設けられている。ガラスエポキシ層４−１上には第１層目配線を設け、ガラスエポキシ層４−２上には第２層目配線およびグランド層２を設けることができる。ガラスエポキシ層４−３の各層上には、第３層目配線〜第Ｍ層目配線を設け、ガラスエポキシ層４−３の最下層の裏面には第Ｍ＋１層目配線を設けることができる。

フレキシブル配線基板７−１の信号配線１−１、１−２は、リジッド基板８−１、８−２の第１層目に延伸させることができる。フレキシブル配線基板７−１の信号配線１−３およびグランド層２は、リジッド基板８−１、８−２の第２層目に延伸させることができる。リジッド基板８−１、８−２の第Ｍ＋１層目配線上には、ソルダレジスト層３−２が設けられている。

リジッド基板８−１の両面にはＮＡＮＤフラッシュメモリ９−１が実装されている。リジッド基板８−２の両面にはＮＡＮＤフラッシュメモリ９−２が実装されるとともに、リジッド基板８−２の上面にはメモリコントローラ１０が実装されている。

ＮＡＮＤフラッシュメモリ９−１〜９−２およびメモリコントローラ１０は半導体パッケージに実装することができる。ＮＡＮＤフラッシュメモリ９−１の半導体パッケージには端子１１−１が設けられ、ＮＡＮＤフラッシュメモリ９−２の半導体パッケージには端子１１−２が設けられている。メモリコントローラ１０の半導体パッケージには端子１２が設けられている。端子１１−１、１１−２、１２は、半田ボールであってもよいし、バンプ電極であってもよいし、リード端子であってもよい。

ＮＡＮＤフラッシュメモリ９−１〜９−２およびメモリコントローラ１０の半導体パッケージは、例えば、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）であってもよいし、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）であってもよいし、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）であってもよい。ＮＡＮＤフラッシュメモリ９−１〜９−２およびメモリコントローラ１０は、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）の実装形態であってもよい。

また、図２（ｂ）に示すように、例えば、リジッド基板８−１のガラスエポキシ層４−１上にはランド電極１−０が設けられている。ランド電極１−０は、信号配線１−１に接続することができる。ここで、端子１１−１がランド電極１−０に接合されることでＮＡＮＤフラッシュメモリ９−１がリジッド基板８−１に実装される。

さらに、図２（ｂ）に示すように、リジッド基板８−１には、信号ビア１３−１およびグランドビア１４−１が設けられている。信号ビア１３−１は、信号配線１−４に接続し、グランドビア１４−１は、グランド層２に接続することができる。

ここで、図１のフレキシブル配線基板７−１をフレキシブル部７に用いることにより、コネクタを用いることなくリジッド基板８−１、８−２を接続することが可能となる。このため、コネクタの配置領域をリジッド基板８−１、８−２に確保する必要がなくなり、ＮＡＮＤフラッシュメモリ９−１〜９−２の実装密度を向上させることができる。

また、図１のフレキシブル配線基板７−１をフレキシブル部７に用いることにより、ＮＡＮＤフラッシュメモリ９−１とメモリコントローラ１０との間のメモリバス信号の伝送性能の低下を抑制しつつ、メモリバス配線の配線数の増大に対応することが可能となる。

さらに、図１のフレキシブル配線基板７−１では、フレキシブル配線基板７−１の基材として、ガラスエポキシ層４−１、４−２を用いることが可能となる。このため、フレキシブル部７の基材として、高価なポリイミド樹脂を用いる必要がなくなり、コストダウンを図ることが可能となる。

図３は、フレキシブル部の折り曲げ後の状態を示す断面図である。
図３において、フレキシブル配線基板７−１を折り曲げることで、リジッド基板８−１、８−２間の伝送性を確保しつつ、リジッド基板８−１、８−２を重ねて配置することができる。このため、ＮＡＮＤフラッシュメモリ９−１、９−２の高密度実装化を図ることが可能となる。

なお、フレキシブル配線基板７−１の折り曲げ時の応力集中を防止するため、フレキシブル配線基板７−１の曲率が一定になるようにフレキシブル配線基板７−１を折り曲げることが好ましい。この時、フレキシブル配線基板７−１の折り曲げ形態は円弧状とすることができる。なお、フレキシブル配線基板７−１の折り曲げ形態は円弧状以外にも、楕円状であってもよいし、繭状であってもよいし、その他の曲線形状であってもよい。

図４は、第２実施形態に係る半導体装置の構成例を示す平面図である。
図４において、このプリント配線基板には、リジッド基板８−１、８−２が設けられている。リジッド基板８−１、８−２はフレキシブル部７を介して接続されている。フレキシブル部７には、図１のフレキシブル配線基板７−１を用いることができる。

この時、図４のＡ１−Ａ２線で切断した構成は図１の断面図、図４のＢ１−Ｂ２線で切断した構成は図２（ａ）の断面図に対応させることができる。

フレキシブル部７はリジッド基板８−１、８−２の間に配置することができる。リジッド基板８−１の形状および面積はリジッド基板８−２の形状および面積と等しくすることができる。

リジッド基板８−１の両面にはＮＡＮＤフラッシュメモリ９−１が実装されている。リジッド基板８−２の両面にはＮＡＮＤフラッシュメモリ９−２が実装されるとともに、リジッド基板８−２の上面にはメモリコントローラ１０が実装されている。なお、図４のＮＡＮＤフラッシュメモリ９−１、９−２の実装数は一例であり、これ以上またはこれ以下の個数であってもよい。

フレキシブル部７の幅Ｗ１は、リジッド基板８−１、８−２の幅Ｗ２より小さくすることができる。これにより、フレキシブル部７のねじれによる応力集中を緩和することができ、フレキシブル部７がねじれた場合においても、フレキシブル部７を割れにくくすることができる。

この時、フレキシブル部７は、リジッド基板８−１、８−２の片側に寄せて配置することができる。また、フレキシブル部７は、メモリコントローラ１０に隣接するように配置することができる。これにより、フレキシブル部７をメモリコントローラ１０に近づけることができ、リジッド基板８−２に実装されたメモリコントローラ１０と、リジッド基板８−１に実装されたＮＡＮＤフラッシュメモリ９−１との間の配線経路を短くすることができる。

フレキシブル配線基板７−１のグランド層２には複数の開口部１７が設けられている。開口部１７の形状および面積は互いに等しくすることができる。開口部１７は、フレキシブル配線基板７−１の幅方向に均等間隔で配置することができる。フレキシブル配線基板７−１の開口部１７の配置を均等化することにより、フレキシブル配線基板７−１の銅箔の残存率をフレキシブル配線基板７−１の幅方向に平均化および均一化することができる。この時、フレキシブル配線基板７−１の銅箔が幅方向に片寄って配置されている場合に比べて、フレキシブル配線基板７−１のヤング率を幅方向に均等化することができる。この結果、応力の局部集中によるフレキシブル配線基板７−１の破断やクラックの発生を抑えることができ、フレキシブル配線基板７−１の折り曲げ性を向上させることができる。

メモリコントローラ１０とＮＡＮＤフラッシュメモリ９−１との間には、高速配線群１５−１、１５−１２および低速配線群１６−１、１６−２が設けられている。なお、図４の例では、配線経路を見やすくするために、メモリコントローラ１０と２つのＮＡＮＤフラッシュメモリ９−１との間の配線を示した。実際には、リジッド基板８−１、８−２に実装された全てのＮＡＮＤフラッシュメモリに対して、メモリコントローラ１０との間の配線が設けられる。

高速配線群１５−１、１５−１２および低速配線群１６−１、１６−２は、フレキシブル配線基板７−１の幅方向に交互に配置することができる。高速配線群１５−１、１５−１２には、ＮＡＮＤフラッシュメモリ９−１のメモリバス信号のうちのクロック周波数の等倍から４倍までの転送レートを有する信号を割り当てることができる。低速配線群１６−１、１６−２には、ＮＡＮＤフラッシュメモリ９−１のメモリバス信号のうちのクロック周波数の１／５以下のスイッチング頻度を有する信号を割り当てることができる。

例えば、高速配線群１５−１、１５−１２には、データ、クロック、データストローブ信号およびリードイネーブル信号を割り当てることができる。低速配線群１６−１、１６−２には、アドレス信号、チップイネーブル信号、ライトイネーブル信号、コマンドラッチネーブル信号、アドレスラッチネーブル信号、ライトプロテクト信号およびレディビジー信号を割り当てることができる。

ここで、高速配線群１５−１、１５−１２および低速配線群１６−１、１６−２をフレキシブル配線基板７−１の幅方向に交互に配置することにより、個々のＮＡＮＤフラッシュメモリ９−１の配置位置に応じて、フレキシブル配線基板７−１の高速配線群１５−１、１５−１２および低速配線群１６−１、１６−２の配置位置をバス単位で設定することができる。

例えば、リジッド基板８−１の左側のＮＡＮＤフラッシュメモリ９−１に対しては、そのＮＡＮＤフラッシュメモリ９−１に接続される高速配線群１５−１、１５−１２および低速配線群１６−１、１６−２をフレキシブル配線基板７−１の左側にバス単位で配置することができる。リジッド基板８−１の右側のＮＡＮＤフラッシュメモリ９−１に対しては、そのＮＡＮＤフラッシュメモリ９−１に接続される高速配線群１５−１、１５−１２および低速配線群１６−１、１６−２をフレキシブル配線基板７−１の右側にバス単位で配置することができる。

このため、フレキシブル配線基板７−１上において、高速配線群１５−１、１５−１２の配置領域と、低速配線群１６−１、１６−２の配置領域と分離した場合に比べて、メモリコントローラ１０とＮＡＮＤフラッシュメモリ９−１との間の配線の引き回し経路を短縮することができる。この結果、メモリコントローラ１０とＮＡＮＤフラッシュメモリ９−１との間で授受される信号の伝送損失やクロストークを低減させることができ、波形品質の劣化を低減することができる。

また、高速配線群１５−１、１５−１２に対しては、フレキシブル配線基板７−１上でマイクロストリップライン構造５が用いられる。このため、データやデータストローブ信号のような数百Ｍｂｐｓを超える伝送レートの信号に対して信号品質を担保することができる。

低速配線群１６−１、１６−２に対しては、フレキシブル配線基板７−１上で２層配線構造６が用いられる。このため、フレキシブル配線基板７−１上での配線密度を向上させることができ、フレキシブル配線基板７−１の配線領域に制約がある場合においても、リジッド基板８−１のＮＡＮＤフラッシュメモリ９−１の実装数の増大に対応することができる。

なお、フレキシブル部７には電源配線４１を設けることができる。図４では、フレキシブル部７の電源配線４１のみを示し、リジッド基板８−１、８−２の電源配線は省略した。電源配線４の幅は、信号配線１−１、１−２、１−３の幅よりも大きくすることができる。電源配線４は、フレキシブル配線基板７−１の両側に配置することができる。フレキシブル配線基板７−１の両側に電源配線４を配置することにより、フレキシブル配線基板７−１の折り曲げ強度を向上させることができる。

（第３実施形態）
図５は、第３実施形態に係るプリント配線基板の構成例を示す平面図である。
図５において、フレキシブル配線基板７−１の２層目およびリジッド基板８−１、８−２の第２層目にはグランド層２が設けられている。グランド層２はベタパターンを用いることができる。ベタパターンは、フレキシブル配線基板７−１の２層目およびリジッド基板８−１、８−２の第２層目を全体的に覆うことができる。

フレキシブル配線基板７−１では、グランド層２に開口部１７が設けられている。開口部１７には、フレキシブル配線基板７−１の２層目の信号配線１−３を配置することができる。この時、フレキシブル配線基板７−１の開口部１７以外の領域では、グランド層２は連続性を維持することができる。

ここで、フレキシブル配線基板７−１の２層目からリジッド基板８−１、８−２の第２層目にかけてグランド層２の連続性を維持することにより、信号配線のリターン経路を確保することができ、信号品質を良好に保つことができる。

また、フレキシブル配線基板７−１の開口部１７以外の領域では、グランド層２をベタパターンとすることにより、フレキシブル配線基板７−１で信号配線１−２、１−３に２層配線構造６が用いられている場合においても、リジッド基板８−１、８−２では、各信号配線１−２、１−３に対してマイクロストリップライン構造を用いることができる。このため、フレキシブル配線基板７−１において低速配線群１６−１、１６−２が信号配線１−２、１−３に割り当てられた場合においても、低速配線群１６−１、１６−２を介して伝送される信号の品質の劣化を抑制することができる。

この時、フレキシブル配線基板７−１の長さに対して低速配線群１６−１、１６−２を通過する信号の持つ周波数成分の逆数の波長が十分長ければ、その信号の品質の劣化を抑制することができる。

（第４実施形態）
図６（ａ）は、第４実施形態に係るプリント配線基板の構成例を示す平面図、図６（ｂ）は、図６（ａ）のビアホール部分を拡大して示す断面図、図７は、図６（ａ）のプリント配線基板の１層目の構成例を示す平面図、図８は、図６（ａ）のプリント配線基板の２層目の構成例を示す平面図である。なお、図６（ａ）、図７および図８の例では、フレキシブル配線基板７−１と接続されるリジッド基板８−２のビアホール部分を示したが、フレキシブル配線基板７−１と接続されるリジッド基板８−１側のビアホール部分についても同様に構成することができる。

図６（ａ）において、フレキシブル部７のマイクロストリップライン構造５には信号配線１−１およびグランド層２が設けられ、２層配線構造６には信号配線１−２、１−３が設けられている。信号配線１−１の一部はグランド配線２−１に置き換えてもよい。

リジッド基板８−２において、フレキシブル部７との境界近傍には、ビア群Ｖ１〜Ｖ３が設けられている。リジッド基板８−２には、ビア群Ｖ１〜Ｖ３の各ビアに対応するスルーホールが設けられている。

ビア群Ｖ１には信号ビア５１−１が設けられ、ビア群Ｖ２には信号ビア５２−１が設けられ、ビア群Ｖ３には信号ビア５３−１およびグランドビア５４−１が設けられている。ビア群Ｖ１の他、ビア群Ｖ３にもグランドビアを設けることができる。この時、信号ビアの中心に３ｍｍ以内のビアの１つにグランドビアを割り当てることができる。

リジッド基板８−２の１層目には信号パッド５１−２、５２−２、５３−２およびグランドパッド５４−２が設けられ、リジッド基板８−２の２層目には信号パッド５１−４、５２−４、５３−４が設けられている。信号ビア５１−１、５３−１は、縦方向および横方向とも位置ずれがないように整列して配置することができる。

信号ビア５１−１は信号パッド５１−２、５１−４に接続され、信号ビア５２−１は信号パッド５２−２、５２−４に接続され、信号ビア５３−１は信号パッド５３−２、５３−４に接続され、グランドビア５４−１はグランドパッド５４−２に接続されている。

信号配線１−１は信号ビア５１−１、５２−１に接続され、信号配線１−２は信号ビア５２−１に接続され、信号配線１−３は信号ビア５３−１に接続され、グランド配線２−１はグランドビア５４−１に接続されている。信号配線１−１を信号ビア５１−１、５２−１にする場合、グランド層２上に信号配線１−１を通すことにより、リジッド基板８−２上でマイクロストリップライン構造を構成することができる。

また、リジッド基板８−２の２層目には、信号パッド５１−４、５２−４をグランド層２から分離するクリアランス５１−３、５２−３が設けられている。この時、グランド層２が分断されるのを防止するため、クリアランス５１−３、５２−３はビアごとに孤立させ、個々のクリアランス５１−３、５２−３同士が接触しないようにすることができる。

さらに、リジッド基板８−２の２層目には、グランドビア５４−１をグランド層２から分離するクリアランス５４−３が設けられている。また、リジッド基板８−２の２層目には、信号ビア５３−１、信号パッド５３−４および信号配線１−３をグランド層２から分離する開口部１７−２が設けられている。開口部１７−２は開口部１７に隣接して配置することができる。

図８に示すように、グランドビア５４−１とグランド層２とは細配線５４−４を介して接続されている。グランドビア５４−１とグランド層２とを細配線５４−４を介して接続する方法をサーマルビアと言う。サーマルビアを用いることにより、グランドビア５４−１とグランド層２との接触面積を小さくすることができ、グランドビア５４−１に与えられた熱がグランド層２に逃げにくくすることができる。このため、グランド層２の熱容量が大きい場合においても、グランドビア５４−１への半田付け性を向上させることができる。

ビア群Ｖ１、Ｖ３は、フレキシブル部７の配線方向と直交する方向に交互に配置することができる。ビア群Ｖ１、Ｖ３は、フレキシブル部７に隣接して配置することができる。ビア群Ｖ１のビアは、フレキシブル部７の配線方向に整列して配置することができる。図６では、ビア群Ｖ１のビアが１列分配置されている例を示した。ビア群Ｖ３のビアは、フレキシブル部７の配線方向に複数列に渡って整列して配置することができる。図６では、ビア群Ｖ３のビアが２列分配置されている例を示した。

ビア群Ｖ２は、ビア群Ｖ１、Ｖ３に隣接するようにしてビア群Ｖ１、Ｖ３よりもフレキシブル部７から遠い位置に配置することができる。ビア群Ｖ２のビアは、フレキシブル部７の配線方向と直交する方向に複数行に渡って整列して配置することができる。図６では、ビア群Ｖ２のビアが２行分配置されている例を示した。

ここで、フレキシブル部７に隣接してビア群Ｖ３を配置することにより、信号配線１−２、１−３をリジッド基板８−２に接続するための配線長を短くすることができる。

また、フレキシブル部７に隣接してビア群Ｖ１を配置するとともに、ビア群Ｖ１に隣接するようにしてビア群Ｖ１よりもフレキシブル部７から遠い位置にビア群Ｖ２を配置することにより、フレキシブル部７からビア群Ｖ１、Ｖ２の配置領域に渡ってグランド層２を連続させることができる。このため、信号配線１−１についてマイクロストリップライン構造を適用しつつ、信号配線１−１をリジッド基板８−２に接続するための配線長を短くすることができる。

また、ビア群Ｖ１、Ｖ３に隣接するようにしてビア群Ｖ１、Ｖ３よりもフレキシブル部７から遠い位置にビア群Ｖ２を配置することにより、信号配線１−１、１−２をリジッド基板８−２に接続するためのビア群Ｖ１、Ｖ３の配置領域に制約がある場合においても、信号配線１−１、１−２の配線長の増大を抑制しつつ、信号配線１−１、１−２をリジッド基板８−２に接続するための配置領域を拡大することができ、信号配線１−１、１−２の増大に対応することができる。

また、信号ビア５１−１、５３−１は、縦方向および横方向とも位置ずれがないように整列して配置することにより、リジッド基板８−２に接続される信号配線１−１、１−２、１−３のジグザグ化を抑制することが可能となり、信号配線１−１、１−２、１−３をリジッド基板８−２に接続するための配線長を短くすることができる。

以上のようなビア群Ｖ１〜Ｖ３の配置方法を採用することにより、高速配線群１５−１、１５−１２の信号品質の低下を抑制するとともに、コモンモードノイズおよび放射ノイズを抑制することが可能となる。

（第５実施形態）
図９は、第５実施形態に係る電子機器の内部を透視して示す斜視図である。
図９において、図２（ａ）のプリント配線基板は、図３に示すように折り曲げられた状態で筐体（キャニスタとも言うことがある）１８に収納される。この時、筐体１８のコンパクト化を図るため、筐体１８の筐体面はフレキシブル配線基板７−１に近接させることができる。

図１０は、図９の電子機器の構成例を示す断面図である。
図１０において、フレキシブル配線基板７−１に対向する筐体面２１の材料として非金属部材２１が用いられている。非金属部材２１は、例えば、ポリカーボネート樹脂、エポキシ樹脂、シリコン樹脂またはＡＢＳ樹脂などの樹脂を用いることができる。筐体１８の強度を向上させるために、非金属部材２１としてセラミックを用いるようにしてもよい。

フレキシブル配線基板７−１に対向する筐体面２１以外の筐体面２２では、強度および放熱性を確保するために、金属部材２２を用いることができる。金属部材２２は、例えば、Ａｌ、Ｃｕまたはステンレスなどを用いることができる。

ここで、フレキシブル配線基板７−１に対向する筐体面２１の材料として非金属部材２１を用いることにより、フレキシブル配線基板７−１と筐体面２１との電磁結合を低減させることができ、筐体１８からのＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減することができる。

また、フレキシブル配線基板７−１は、信号配線１−１、１−２が外側を向くように折り曲げることができる。これにより、フレキシブル配線基板７−１の導体と筐体１８との対向面積を減らすことができ、フレキシブル配線基板７−１と筐体面２１との電磁結合をさらに低減することができる。

図９の構成では、筐体１８とフレキシブル配線基板７−１との電磁結合により、フレキシブル配線基板７−１内の電流が筐体１８に伝わり、筐体１８から電磁放射が起こる場合におけるＥＭＩ対策について説明した。フレキシブル配線基板７−１の信号配線そのものがアンテナとして機能し、電磁放射が起こる場合におけるＥＭＩ対策については、図５および図６の構成を用いることができる。

なお、上述した電子機器は、例えば、パーソナルコンピュータの外部記憶装置や、データセンタまたはエンタープライズなどに設置されているサーバの外部記憶装置などに用いることができる。

（第６実施形態）
図１１は、第６実施形態に係る半導体装置の構成例を示す平面図である。
図１１の構成では、図４のリジッド基板８−１、８−２の代わりにリジッド基板８−１ａ、８−２ａが設けられている。リジッド基板８−１ａには、図４のメモリコントローラ１０の代わりにメモリコントローラ１０ａが実装されている。リジッド基板８−１ａには、バススイッチ２３が追加されて実装されている。バススイッチ２３は、リジッド基板８−１ａにバス単位で実装することができる。バススイッチ２３は、メモリコントローラ１０ａからＮＡＮＤフラッシュメモリ９−１までの信号が１：Ｎ（Ｎは２以上の整数）のメモリバスで伝送される時に、メモリコントローラ１０ａに接続されるＮＡＮＤフラッシュメモリ９−１を切り替えることができる。図１１では、Ｎが２の場合を示した。

この時、メモリコントローラ１０ａは、データ信号配線２０−１を介してバススイッチ２３に接続されている。バススイッチ２３は、データ信号配線２０−２を介して、ひとつのＮＡＮＤフラッシュメモリ９−１に接続されるとともに、データ信号配線２０−３を介して、別のひとつのＮＡＮＤフラッシュメモリ９−１に接続されている。また、バススイッチ２３は、スイッチ制御配線１９を介してメモリコントローラ１０ａに接続されている。

フレキシブル配線基板７−１にデータ信号配線２０−１を通す時は、信号配線１−１を用いることができる。フレキシブル配線基板７−１にスイッチ制御配線１９を通す時は、信号配線１−２、１−３を用いることができる。

ここで、リジッド基板８−１ａにバススイッチ２３を設けることにより、フレキシブル配線基板７−１を通るデータ信号配線２０−１の本数を１／Ｎに減らすことができる。このため、フレキシブル配線基板７−１の配線本数に制約がある場合においても、データ信号配線２０−２、２０−３の増大に対応することが可能となる。

また、メモリコントローラ１０ａに接続されるＮＡＮＤフラッシュメモリ９−１を切り替えることにより、Ｎ個のＮＡＮＤフラッシュメモリ９−１で１つのメモリバス配線が共有されている場合においても、メモリバス配線が共有されているＮＡＮＤフラッシュメモリ９−１とメモリコントローラ１０ａとを信号伝送時に１：１接続とすることができる。このため、信号伝送時の容量負荷を低減することが可能となり、信号品質の劣化を抑制することが可能となる。

（第７実施形態）
以下、図１のフレキシブル配線基板７−１をＤＲＡＭモジュールに適用した例を説明する。
図１２は、第７実施形態に係る半導体装置の構成例を示す断面図である。
図１２において、リジッド基板２５には、電極２７を介してＤＲＡＭ２６が両面実装されている。ＤＲＡＭ２６は、プロセッサ２９の主記憶メモリとして用いることができる。

リジッド基板２５上には、電極３０を介してプロセッサ２９が実装されている。リジッド基板２５の裏面には、電極３２を介してフレキコネクタ３１が実装されている。リジッド基板２５は、図１のフレキシブル配線基板７−１を介してフレキコネクタ３１に接続されている。

この時、ＤＲＡＭ２６とプロセッサ２９とはフレキシブル配線基板７−１を介して接続される。この接続形態をＦＬＥＸ−ＤＩＭＭと呼ぶことがある。

なお、ＤＲＡＭ２６としては、高速なＤＤＲ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ）メモリを用いることができる。ＤＤＲメモリは、クロックの２倍のデータレートでデータを伝送することができる。アドレス信号はこの半分のデータレートである。制御信号はさらに低いデータレートとなる。

データ、データストローブ信号およびクロックの高速信号の伝送には、マイクロストリップライン構造５を用いることができる。この時、高速信号と低速信号の信号比率は１：１に近くすることができ、配線密度は５０％程度増大させることができる。

あるいは、データ、データストローブ信号およびクロックに加えてアドレス信号の伝送にも、マイクロストリップライン構造５を用いるようにしてもよい。この時、ＤＤＲ３以降の１Ｇｂｐｓを超える高速データレートのアドレス信号の波形品質を維持することができる。ただし、この方法では、高速信号と低速信号の信号比率が３：１程度になる。この時、配線密度は１０〜２０％程度増大させることができる。

以下、図１のフレキシブル配線基板７−１をストレージクラスメモリモジュールに適用した例を説明する。
（第８実施形態）
図１３は、第８実施形態に係る半導体装置の構成例を示す断面図である。
図１３おいて、リジッド基板３３には、電極３８を介してストレージクラスメモリ３７が両面実装されている。ストレージクラスメモリ３７は、ＤＲＡＭ２６に近い高速性と、ハードディスクなどのストレージに近い大容量を併せ持つことができる。

ストレージクラスメモリ３７としては、例えば、磁気抵抗メモリ（ＭＲＡＭ）、抵抗変化メモリ（ＲｅＲＡＭ）、相変化メモリ（ＰＲＡＭ／ＰＣＭ）、強誘電体メモリ（ＦｅＲＡＭ）、スピン注入型磁気メモリ（ＳＴＴ−ＭＲＡＭ）、カーボンナノチューブメモリまたは３Ｄクロスポイントメモリを用いることができる。

リジッド基板３４上には、電極３０を介してプロセッサ２９が実装されている。リジッド基板３４の裏面には、電極４０を介してフレキコネクタ３９が実装されている。リジッド基板３５には、電極２７を介してＤＲＡＭ２６が両面実装されている。リジッド基板３５は、ソケット３６を介してリジッド基板３４の接続されている。

リジッド基板３３は、図１のフレキシブル配線基板７−１を介してフレキコネクタ３９に接続されている。この時、ストレージクラスメモリ３７とプロセッサ２９とはフレキシブル配線基板７−１を介して接続される。

ここで、ストレージクラスメモリ３７とプロセッサ２９とをフレキシブル配線基板７−１を介して接続することにより、ストレージクラスメモリ３７の実装密度を向上させつつ、ストレージクラスメモリ３７とプロセッサ２９との間で大量のデータを高速に授受させることが可能となる。

（第９実施形態）
図１４（ａ）および図１４（ｂ）は、第９実施形態に係るプリント配線基板の製造方法を示す断面図である。
図１４（ａ）において、リジッド基板８−０を用意する。なお、リジッド基板８−０では、図２（ａ）のフレキシブル部７の層構造がリジッド基板８−１、８−２の層構造と同一である。

次に、図１４（ｂ）に示すように、リジッド基板８−０の中央部を裏面側からザグリ加工する。ザグリ加工では、リジッド基板８−０のソルダレジスト層３−２、信号配線１−４およびガラスエポキシ層４−３を削り取ることができる。ここで、ガラスエポキシ層４−２が露出された時にザグリ加工を停止することができる。この時、フレキシブル部７には、信号配線１−１、１−２、１−３、グランド層２、ガラスエポキシ層４−１、４−２およびソルダレジスト層３−１を残存させることができる。

これにより、コネクタを用いることなくフレキシブル部７を介してリジッド基板８−１、８−２を接続することができ、フレキシブル配線基板７−１の製造工程を削減することが可能となるとともに、フレキシブル配線基板７−１に実装されるＮＡＮＤフラッシュメモリ９−１〜９−２の個数を増大させることができる。

１−１〜１−４、２０−１〜２０−３…信号配線、２…グランド層、２−１…グランド配線、３−１、３−２…ソルダレジスト層、４−１〜４−３…ガラスエポキシ層、５…マイクロストリップライン構造、６…２層配線構造、７…フレキシブル部、７−１…フレキシブル配線基板、８−０〜８−２、２５、２８、３３〜３５…リジッド基板、９−１〜９−２…ＮＡＮＤフラッシュメモリ、１０…メモリコントローラ、１１−１、１１−２、１２、２７、３０、３２、３８、４０…端子、１３−１、５１−１、５２−１、５３−１…信号ビア、１４−１、５４−１…グランドビア、１５−１、１５−１２…高速配線群、１６−１、１６−２…低速配線群、１７、１７−２…開口部、１８…筐体、１９…スイッチ制御配線、２１…非金属部材、２２…金属部材、２３…バススイッチ、２６…ＤＲＡＭ、２９…プロセッサ、３１、３９…フレキコネクタ、３６…ソケット、Ｖ１〜Ｖ３…ビア群、５１−２、５２−２、５３−２、５１−４、５２−４…信号パッド、５４−２…グランドパッド、５１−３、５２−３、５４−３…クリアランス、５４−４…細配線

Claims (11)

1. ２層配線構造を有するフレキシブル部を有するプリント配線基板であって、
   前記フレキシブル部は、
   マイクロストリップライン構造を有する第１配線群と、
   前記２層配線構造を有する第２配線群とを備え、
   前記第１配線群と前記第２配線群とは交互に配置されており、
   前記第１配線群の１層目には第１信号が割り当てられ、
   前記第１配線群の２層目にはグランド層が割り当てられ、
   前記第２配線群の１層目には第２信号が割り当てられ、
   前記第２配線群の２層目には第３信号が割り当てられ、
   前記第１信号は、前記第２信号および前記第３信号よりも高速であるプリント配線基板。
2. 前記フレキシブル部を介して接続された第１リジッド基板と第２リジッド基板とを備え、
   前記フレキシブル部の幅は、第１リジッド基板の幅および第２リジッド基板の幅よりも小さい請求項１に記載のプリント配線基板。
3. 前記グランド層は、前記第１リジッド基板の２層目と前記第２リジッド基板の２層目に連続的に延伸され、
   前記グランド層は、
   前記フレキシブル部の２層目から前記第１リジッド基板の２層目および前記第２リジッド基板の２層目にかけて配置されたベタパターンと、
   前記フレキシブル部の２層目の第２配線群が配置される第１開口部を備える請求項２に記載のプリント配線基板。
4. 前記第１リジッド基板は、
   前記２層目の第２配線群を前記第１リジッド基板の配線に接続する第１ビアと、
   前記第１開口部に連続して前記グランド層に設けられ、前記第１ビアが配置される第２開口部とを備え、
   前記第２リジッド基板は、
   前記２層目の第２配線群を前記第２リジッド基板の配線に接続する第２ビアと、
   前記第１開口部に連続して前記グランド層に設けられ、前記第２ビアが配置される第３開口部とを備え、
   前記第１リジッド基板および前記第２リジッド基板において、前記第１配線群および前記第２配線群はマイクロストリップライン構造を有する請求項３に記載のプリント配線基板。
5. ２層配線構造を有するフレキシブル配線基板と、
   前記フレキシブル配線基板に接続されたリジッド基板と、
   前記リジッド基板に実装された半導体メモリとを備え、
   前記フレキシブル配線基板は、
   マイクロストリップライン構造を有する第１配線群と、
   前記２層配線構造を有する第２配線群とを備え、
   前記第１配線群と前記第２配線群とは交互に配置され、
   前記第１配線群に割り当てられる信号は、前記第２配線群に割り当てられる信号よりも高速であり、
   前記第１配線群および前記第２配線群の配置周期は、前記半導体メモリのバス幅を基準として設定され、
   前記第１配線群は、前記半導体メモリのメモリバス信号のうちのクロック周波数の等倍から４倍までの転送レートを有する信号であり、
   前記第２配線群は、前記半導体メモリのメモリバス信号のうちのクロック周波数の１／５以下のスイッチング頻度を有する信号である半導体装置。
6. 前記第１配線群のグランド層は、前記リジッド基板の２層目に連続的に延伸され、前記フレキシブル配線基板の２層目から前記リジッド基板の２層目にかけて配置されたベタパターンを備える請求項５に記載の半導体装置。
7. ２層配線構造を有するフレキシブル配線基板と、
   前記フレキシブル配線基板に接続されたリジッド基板と、
   前記リジッド基板に実装された半導体メモリとを備え、
   前記フレキシブル配線基板は、
   マイクロストリップライン構造を有する第１配線群と、
   前記２層配線構造を有する第２配線群とを備え、
   前記第１配線群と前記第２配線群とは交互に配置され、
   前記第１配線群に割り当てられる信号は、前記第２配線群に割り当てられる信号よりも高速であり、
   前記第１配線群のグランド層は、前記リジッド基板の２層目に連続的に延伸され、前記フレキシブル配線基板の２層目から前記リジッド基板の２層目にかけて配置されたベタパターンを備え、
   前記リジッド基板は、
   前記第１配線群の少なくとも一部の配線を前記リジッド基板の配線に接続する第１ビア群と、
   前記第１配線群の少なくとも一部の配線および１層目の第２配線群の少なくとも一部の配線を前記リジッド基板の配線に接続する第２ビア群と、
   前記２層目の第２配線群を前記リジッド基板の配線に接続する第３ビア群とを備え、
   前記第１ビア群と前記第３ビア群とは、前記フレキシブル配線基板に隣接するとともに、前記フレキシブル配線基板の配線方向と直交する方向に交互に配置され、
   前記第１ビア群のビアは、前記フレキシブル配線基板の配線方向に整列して配置され、
   前記第３ビア群のビアは、前記フレキシブル配線基板の配線方向に複数列に渡って整列して配置され、
   前記第２ビア群は、前記第１ビア群および前記第３ビア群に隣接するようにして前記第１ビア群および前記第３ビア群よりも前記フレキシブル配線基板から遠い位置に配置され、
   前記第２ビア群のビアは、前記フレキシブル配線基板の配線方向と直交する方向に複数行に渡って整列して配置され、
   前記第１ビア群のビアおよび前記第２ビア群のビアには信号ビアが割り当てられるとともに、前記信号ビアの中心に３ｍｍ以内のビアの１つにグランドビアが割り当てられる半導体装置。
8. 前記リジッド基板は、前記フレキシブル配線基板を介して接続された第１リジッド基板と第２リジッド基板とを備え、
   前記第１リジッド基板には、第１半導体メモリおよび第２半導体メモリが実装され、
   前記第２リジッド基板には、前記第１半導体メモリおよび前記第２半導体メモリを制御するコントローラが実装され、
   前記第１リジッド基板に実装され、前記第１配線群を介して前記コントローラとの間で授受される一つのチャンネルの信号の入出力先を前記第１半導体メモリと前記第２半導体メモリとで切り替えるバススイッチを備える請求項５乃至７のいずれか一項に記載の半導体装置。
9. 前記リジッド基板は、
   ＤＲＡＭが実装された第１リジッド基板と、
   前記ＤＲＡＭにアクセスするプロセッサが実装された第２リジッド基板とを備える請求項５乃至８のいずれか一項に記載の半導体装置。
10. 前記リジッド基板は、
    ストレージクラスメモリが実装された第１リジッド基板と、
    前記ストレージクラスメモリにアクセスするプロセッサが実装された第２リジッド基板とを備える請求項５乃至９のいずれか一項に記載の半導体装置。
11. Ｍ（Ｍは３以上の整数）層配線構造を有するリジッド基板のザグリ加工を行うことで、２層配線構造を有するフレキシブル部を前記リジッド基板に形成するプリント配線基板の製造方法であって、
    前記フレキシブル部は、
    マイクロストリップライン構造を有する第１配線群と、
    前記２層配線構造を有する第２配線群とを備え、
    前記第１配線群と前記第２配線群とは交互に配置されており、
    前記第１配線群の１層目には第１信号が割り当てられ、
    前記第１配線群の２層目にはグランド層が割り当てられ、
    前記第２配線群の１層目には第２信号が割り当てられ、
    前記第２配線群の２層目には第３信号が割り当てられ、
    前記第１信号は、前記第２信号および前記第３信号よりも高速であるプリント配線基板の製造方法。

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