JP6906602B2 - 人工ニューロン - Google Patents
人工ニューロン Download PDFInfo
- Publication number
- JP6906602B2 JP6906602B2 JP2019503773A JP2019503773A JP6906602B2 JP 6906602 B2 JP6906602 B2 JP 6906602B2 JP 2019503773 A JP2019503773 A JP 2019503773A JP 2019503773 A JP2019503773 A JP 2019503773A JP 6906602 B2 JP6906602 B2 JP 6906602B2
- Authority
- JP
- Japan
- Prior art keywords
- neuron
- input
- transistor
- artificial
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/04—Architecture, e.g. interconnection topology
- G06N3/049—Temporal neural networks, e.g. delay elements, oscillating neurons or pulsed inputs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/08—Learning methods
- G06N3/088—Non-supervised learning, e.g. competitive learning
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- Biophysics (AREA)
- Evolutionary Computation (AREA)
- General Engineering & Computer Science (AREA)
- Data Mining & Analysis (AREA)
- Artificial Intelligence (AREA)
- General Health & Medical Sciences (AREA)
- Molecular Biology (AREA)
- Computing Systems (AREA)
- Computational Linguistics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Neurology (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
- 実装するのが非常に簡単で、超大規模集積化のための小さい表面積をもたらすこと
- 速度-電力性能レベルについての広い調整範囲を有すること(いくつかのパラメータは、速度-散逸エネルギーの組合せを、応用例の関数として規定することを可能にする)
- 既存のCMOS産業技術を使用すること
- 非常に小さい消費量にするため、非常に低い電圧(+/-100mVを超えない電源電圧)で動作すること
- 生体と直接インターフェースするのに適合性のある電圧を有すること
- 生体ニューロンのエネルギー効率値より数桁低い大きさである、1fJ/パルス未満の値を有するエネルギー効率を呈することができること
- 興奮電流なしで、安定または発振できること
- パルスの生成、パルスの非減衰伝播、およびシナプスによるニューロン間相互接続を再生できること
- 同じ計算能力でのデバイス数を減らすために、生体中よりも高い周波数で動作できること
- 生体ニューロンのスパイクの、タイムスケールおよび振幅の点で、波形を忠実に再生できること
- 生体ニューロンのスパイクの、周波数応答の典型的な展開を、興奮電流の値の関数として再生できること
- 膜コンデンサと呼ばれるコンデンサと、
- ・膜コンデンサの中点で接続される直列のPMOSおよびNMOSトランジスタに基づくブリッジ、
・前記ブリッジのトランジスタ間で導通/遮断時間差を生成するような、ブリッジのトランジスタのうちの1つのゲートとソース間の、遅延コンデンサと呼ばれる、少なくとも1つのコンデンサ、
・ブリッジのトランジスタに膜コンデンサの電圧の関数として状態を変えさせて、膜コンデンサの電圧が所定の閾値を超えると、パルス回路が少なくとも1つのパルスを、ブリッジのトランジスタのうちの1つによる膜コンデンサの充電、および他方のトランジスタによる放電で生成することを可能にするような、膜コンデンサと前記ブリッジのトランジスタのゲートとの間の少なくとも2つのCMOSインバータ
を備え、パルスの形状が前記時間差に関連する、負帰還パルス回路と
を備える、人工ニューロンによって達成される。
Vout=-Vd tanh[Vin/(nVt)+0.5Ln(In0/Ip0)]
dIex/dt=ε(V0-Vmem(t-T)
上式で、ε、V0、およびTは、所望の特性に従って規定される定数である。
1' ポストニューロン
2 シナプス、興奮性シナプス
3 抑制性シナプス
4 出力シナプス、シナプス回路
5 第1のインバータ、CMOSインバータ
6 第2のインバータ、CMOSインバータ
7 NMOSトランジスタ、ブリッジのトランジスタ
8 PMOSトランジスタ、ブリッジのトランジスタ
9 中点
10 第1のインバータ、CMOSインバータ、第3のCMOSインバータ
11 第1のインバータ、CMOSインバータ
12 第2のインバータ、第3のインバータ、CMOSインバータ
15 積分回路
16 NMOSトランジスタ
17 コンデンサ
20 ニューラルネットワーク
21 人工中央パターン発生器
50 樹状突起ツリー
51 樹状突起ツリー
60 追加興奮回路
Claims (29)
- 膜コンデンサ(Cm)と呼ばれるコンデンサと、
外部シナプス興奮電流(Iex)と呼ばれる入力であって、前記膜コンデンサ(Cm)が、この入力電流を積分する、入力と、
-200mVと0mVの間にある負の電圧(Vs)で、また0mVと+200mVの間にある正の電圧(Vd)で電源(Vs、Vd)によって提供される負帰還パルス回路であって、
それらのドレインで、前記膜コンデンサ(Cm)に中点(9)で接続される直列のPMOS(8)およびNMOS(7)トランジスタに基づくブリッジであって、この中点(9)が人工ニューロン(1, 1')の出力を規定する、ブリッジ、
前記ブリッジの前記トランジスタ(7, 8)のうちの1つのゲートとソース間の、遅延コンデンサ(Cna, Ck)と呼ばれる、2つのコンデンサであって、前記遅延コンデンサは、関連するトランジスタのゲートと電源電圧の対応する端子との間に接続される物理的構成要素、または前記トランジスタのゲートとソースとの間に存在する単なる寄生容量によって提供される、2つのコンデンサと、
を備える、負帰還パルス回路と、
カスケード状に接続されるただ2つのCMOSインバータ(5, 6)であって、各々が2つのトランジスタで構成され、第1のインバータ(5)の入力が前記膜コンデンサ(Cm)に接続され、前記第1のインバータの出力が第2のインバータ(6)の入力および前記ブリッジの前記トランジスタ(7, 8)のうちの1つのゲートに接続され、前記第2のインバータ(6)の出力が前記ブリッジの他のトランジスタ(7, 8)のゲートに接続される、ただ2つのCMOSインバータ(5, 6)、または
ただ3つのCMOSインバータ(10, 11, 12)であって、前記インバータのうちの2つ(11, 12)がカスケード状に接続され、各々が2つのトランジスタで構成され、第1のインバータ(11)の入力が前記膜コンデンサ(Cm)に接続され、前記第1のインバータの出力が第2のインバータ(12)の入力に接続され、前記第2のインバータ(12)の出力が前記ブリッジの前記トランジスタ(7, 8)のうちの1つのゲートに接続され、第3のCMOSインバータ(10)の入力が前記膜コンデンサ(Cm)に接続され、前記第3のCMOSインバータ(10)の出力が前記ブリッジの他のトランジスタ(7, 8)のゲートに接続される、ただ3つのCMOSインバータ(10, 11, 12)と
を備える、人工ニューロン(1, 1')。 - 前記膜コンデンサ(Cm)の充電が前記ブリッジの前記PMOSトランジスタ(8)によって実現され、その放電が前記NMOSトランジスタ(7)によって実現される、請求項1に記載の人工ニューロン(1, 1')。
- 前記PMOSトランジスタ(8)に接続される遅延コンデンサ(Cna)が、前記NMOSトランジスタ(7)に接続される遅延コンデンサ(Ck)よりも小さい、請求項1または2に記載の人工ニューロン(1, 1')。
- 前記NMOSトランジスタ(7)に接続される前記遅延コンデンサ(Ck)が膜コンデンサ(Cm)よりも大きい、請求項3に記載の人工ニューロン(1, 1')。
- 安定モードで動作し、前記ブリッジの前記PMOS(8)および前記NMOS(7)トランジスタが、異なるコンダクタンス値を有する、請求項1から4のいずれか一項に記載の人工ニューロン(1, 1')。
- 緩和発振器モードで動作し、前記ブリッジの前記PMOS(8)および前記NMOS(7)トランジスタが、コンダクタンス値を有する、請求項1から4のいずれか一項に記載の人工ニューロン(1, 1')。
- 前記負帰還パルス回路が、-100mVと-50mVの間にある負の電圧(Vs)および+50mVと+100mVの間にある正の電圧(Vd)で電源によって供給される、請求項1から6のいずれか一項に記載の人工ニューロン(1, 1')。
- 各CMOSインバータの電圧利得が2以上であるように差(Vd-Vs)が設定される、請求項1から7のいずれか一項に記載の人工ニューロン(1, 1')。
- 前記CMOSインバータのうちの少なくとも1つの閾値電圧が、0Vとは異なる、請求項1から8のいずれか一項に記載の人工ニューロン(1, 1')。
- 前記膜コンデンサ(Cm)と並列なリーク抵抗器(Rf)を備える、請求項1から9のいずれか一項に記載の人工ニューロン(1, 1')。
- 前記ブリッジの前記トランジスタ(7)および(8)が、基板による制御の能力を使用するFD-SOI技術を使用して作られ、前記トランジスタ(7, 8)の最大電流が基板電極によって制御されることを可能にする、請求項1から10のいずれか一項に記載の人工ニューロン(1, 1')。
- 膜電位を積分し、この積分から得られる電流を前記膜コンデンサへと再注入する追加興奮回路(60)を備え、その追加興奮回路(60)が、入出力として前記ブリッジの前記トランジスタの前記中点(9)を有し、フォロワ増幅器(U2)、遅延線(T1)、積分増幅器(U1)、および前記積分増幅器(U1)の出力電圧に基づいて、前記膜コンデンサへと再注入されるべき電流を得ることを可能にする相互コンダクタンスを備える、請求項1から11のいずれか一項に記載の人工ニューロン(1, 1')。
- 2つの異なる電流、すなわち、スパイクを作るには不十分な振幅を有する周期的電流(Iex)とランダムノイズ電流(Ib)からなる外部興奮の受け取りによって、確率共鳴現象を使用する、請求項1から12のいずれか一項に記載の人工ニューロン(1, 1')。
- 請求項1から13のいずれか一項で規定されたような、プリニューロン(1)およびポストニューロン(1')と呼ばれ、シナプス回路(4)によって互いに接続される、少なくとも2つの人工ニューロン(1, 1')を備える、ニューラルネットワーク(20)。
- 前記シナプス回路(4)が、2つの入力を有し、それらのドレインで直列に接続される2つのトランジスタ(M16, M13)を備え、前記トランジスタのうちの少なくとも1つ(M16)が前記シナプス回路の第1の入力(重み)に対応するゲート電位(V1)によって制御されるNMOSタイプのものであり、第2のトランジスタのゲートが前記シナプス回路の第2の入力(e2)に対応し、前記シナプス回路の出力が前記ポストニューロン(1')の出力電位(Vmem1')に接続される前記NMOSトランジスタ(M16)のソースに対応する、請求項14に記載のニューラルネットワーク(20)。
- 前記シナプス回路(4)が、興奮性シナプス(2)に対応し、前記シナプス回路の前記第2の入力(e2)が、入力として前記プリニューロン(1)の膜電位を有するインバータ(5)の前記出力に接続される、請求項15に記載のニューラルネットワーク(20)。
- 前記シナプス回路(4)が抑制性シナプス(3)に対応し、前記シナプス回路の前記第2の入力(e2)が、2つのインバータの出力に直列に接続されて、前記第1のインバータの入力が前記プリニューロン(1)の膜電位を受ける、請求項15に記載のニューラルネットワーク(20)。
- 前記シナプス回路(4)が抑制性シナプス(3)に対応し、前記シナプス回路の前記第2の入力(e2)が、前記プリニューロンの前記ブリッジの前記NMOSトランジスタ(7)のゲートに接続される、請求項15に記載のニューラルネットワーク(20)。
- 高い周波数で発振する第1のニューロン(1)および低い周波数で発振する第2のニューロン(1')を含む2つの人工ニューロン(1, 1')を備え、前記第1のニューロン(1)が、2つのシナプスによって前記第2のニューロン(1')に結合することによって、バーストモードで動作し、前記2つのシナプスのうちの一方が、前記第1のニューロン(1)から前記第2のニューロン(1')への興奮性シナプス(2)であり、前記2つのシナプスのうちの他方が、前記第2のニューロン(1')から前記第1のニューロン(1)への抑制性シナプス(3)である、請求項14から18のいずれか一項に記載のニューラルネットワーク(20)。
- 前記第2のニューロンの前記膜コンデンサ(Cm)および前記遅延コンデンサ(Ck, Cna)が、前記第1のニューロンのものより少なくとも100倍大きい、請求項19に記載のニューラルネットワーク(20)。
- 請求項14から18のいずれか一項で規定されたニューラルネットワーク(20)を使用して、前記人工ニューロン(1, 1')の固有熱雑音がその入力に注入される、データ処理方法。
- 前記人工ニューロン(1, 1')の前記出力における複数の非常に高い周波数のスパイクが積分回路(15)の入力に印可され、前記積分回路(15)の出力が、興奮性シナプス(2)の第1の入力(重み)に接続され、前記興奮性シナプス(2)の第2の入力が前記人工ニューロン(1, 1')に接続される、請求項21に記載の方法。
- 前記積分回路(15)がNMOSトランジスタ(16)を備え、前記NMOSトランジスタ(16)のソースが、前記積分回路(15)の出力に対応し、コンデンサ(17)に接続され、前記トランジスタ(16)のゲートおよびドレインが、互いに接続されて、前記積分回路(15)の前記入力に対応する、請求項22に記載の方法。
- 請求項1から13のいずれか一項に記載の、プリニューロン(1)およびポストニューロン(1')と呼ばれる、少なくとも2つの人工ニューロン(1, 1')と、請求項17または18で規定されたような抑制性シナプス(3)とを備える、人工中央パターン発生器(21)。
- 前記抑制性シナプス(3)が、2つのシナプス入力を有し、それらのドレインで直列に接続される2つのトランジスタ(M16, M13)を備え、前記トランジスタのうちの少なくとも1つ(M16)が第1のシナプス入力(重み)に対応するゲート電位(V1)によって制御されるNMOSタイプのものであり、第2のシナプス入力(e2)に対応する第2のトランジスタのゲートが2つのインバータの出力に直列に接続され、第1のインバータの入力が前記プリニューロン(1)の前記膜電位を受け取り、前記シナプスの出力が、前記ポストニューロン(1')の出力電位(Vmem1')に接続される前記NMOSトランジスタ(M16)のソースに対応する、請求項24に記載の人工中央パターン発生器(21)。
- 前記抑制性シナプス(3)が、2つのシナプス入力を有し、それらのドレインで直列に接続される2つのトランジスタ(M16, M13)を備え、前記トランジスタのうちの少なくとも1つが第1のシナプス入力(重み)に対応するゲート電位(V1)によって制御されるNMOSタイプのもの(M16)であり、第2のシナプス入力(e2)に対応する第2のトランジスタのゲートが前記プリニューロン(1)の前記ブリッジの前記NMOSトランジスタ(7)のゲートに接続され、前記NMOSトランジスタ(M16)のソースに対応する前記シナプスの出力が前記ポストニューロン(1')の出力電位(Vmem1')に接続される、請求項24に記載の人工中央パターン発生器(21)。
- 抑制性シナプス(3)によって関連付けられる、バーストモードで動作するプリニューロン、および発振モードで動作するポストニューロンを備える、請求項24から26のいずれか一項に記載の人工中央パターン発生器(21)。
- 前記ニューロンの各々がプリニューロンおよびポストニューロンの両方であるように、両方が発振モードで動作し、2つの抑制性シナプス(3)により相互に結合される2つの人工ニューロン(1, 1')を備える、請求項24から26のいずれか一項に記載の人工中央パターン発生器(21)。
- 前記ニューロンの各々がプリニューロンおよびポストニューロンの両方であるように、両方がバーストモードで動作し、2つの抑制性シナプス(3)により相互に結合される2つの人工ニューロン(1, 1')を備える、請求項24から26のいずれか一項に記載の人工中央パターン発生器(21)。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1653175A FR3050050B1 (fr) | 2016-04-11 | 2016-04-11 | Neurone artificiel |
FR1653175 | 2016-04-11 | ||
PCT/EP2017/058339 WO2017178352A1 (fr) | 2016-04-11 | 2017-04-07 | Neurone artificiel |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019517085A JP2019517085A (ja) | 2019-06-20 |
JP6906602B2 true JP6906602B2 (ja) | 2021-07-21 |
Family
ID=57113420
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019503773A Active JP6906602B2 (ja) | 2016-04-11 | 2017-04-07 | 人工ニューロン |
Country Status (8)
Country | Link |
---|---|
US (1) | US11580374B2 (ja) |
EP (1) | EP3443506B1 (ja) |
JP (1) | JP6906602B2 (ja) |
KR (1) | KR20180136476A (ja) |
CN (1) | CN109478249B (ja) |
FR (1) | FR3050050B1 (ja) |
IL (1) | IL262329B (ja) |
WO (1) | WO2017178352A1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11157805B2 (en) * | 2016-11-30 | 2021-10-26 | Japan Science And Technology Agency | Neuron circuit, system, and switch circuit |
FR3064383B1 (fr) | 2017-03-23 | 2019-11-15 | Stmicroelectronics Sa | Dispositif integre de neurone artificiel |
US11308387B2 (en) * | 2017-05-09 | 2022-04-19 | Samsung Electronics Co., Ltd. | STDP with synaptic fatigue for learning of spike-time-coded patterns in the presence of parallel rate-coding |
FR3072564B1 (fr) * | 2017-10-25 | 2019-10-18 | Universite De Lille 1 Sciences Et Technologies | Capteur optique |
CN108446762A (zh) * | 2018-03-30 | 2018-08-24 | 广西师范大学 | 一种基于mos场效应晶体管的模拟脉冲神经元的硬件电路及其应用 |
FR3081073B1 (fr) | 2018-05-14 | 2021-10-08 | Univ Lille | Synapse artificielle commutee |
KR102246807B1 (ko) * | 2018-05-30 | 2021-04-30 | 서울대학교산학협력단 | 인공 시냅스 소자를 포함하는 인공 촉각 신경계 장치 |
FR3084505B1 (fr) * | 2018-07-26 | 2021-09-10 | Thales Sa | Reseau de neurones comportant des resonateurs spintroniques |
US10490273B1 (en) * | 2018-10-15 | 2019-11-26 | International Business Machines Corporation | Linearly weight updatable CMOS synaptic array without cell location dependence |
CN110232442B (zh) * | 2019-07-08 | 2024-01-19 | 中国人民解放军陆军工程大学 | 数模混合神经元电路 |
KR102499691B1 (ko) * | 2019-08-22 | 2023-02-14 | 고려대학교 산학협력단 | 단일 게이트의 피드백 전계효과 전자소자를 이용하는 축적 및 발화 뉴런회로 |
CN111523658B (zh) * | 2020-07-02 | 2020-12-15 | 南京优存科技有限公司 | 双位存储单元及其在存内计算的电路结构 |
CN112183738B (zh) * | 2020-10-09 | 2022-01-18 | 中国人民解放军陆军工程大学 | 一种模拟神经元多种放电模式的演示系统 |
FR3130043A1 (fr) | 2021-12-02 | 2023-06-09 | Université de Lille | détecteur de coïncidence pour localiser une source |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4771196A (en) * | 1987-08-05 | 1988-09-13 | California Institute Of Technology | Electronically variable active analog delay line |
US5615305A (en) * | 1990-11-08 | 1997-03-25 | Hughes Missile Systems Company | Neural processor element |
EP0530972B1 (en) * | 1991-08-02 | 1997-11-05 | Canon Kabushiki Kaisha | Liquid crystal image display unit |
JPH05114294A (ja) | 1991-10-22 | 1993-05-07 | Mitsubishi Electric Corp | シナプス表現回路および半導体神経回路網装置 |
JP3088821B2 (ja) * | 1992-03-18 | 2000-09-18 | 沖電気工業株式会社 | パワーオンリセット回路 |
US5355435A (en) * | 1992-05-18 | 1994-10-11 | New Mexico State University Technology Transfer Corp. | Asynchronous temporal neural processing element |
US6242988B1 (en) | 1999-09-29 | 2001-06-05 | Lucent Technologies Inc. | Spiking neuron circuit |
GB0221240D0 (en) * | 2002-09-13 | 2002-10-23 | Koninkl Philips Electronics Nv | Current source for cryptographic processor |
US8712942B2 (en) | 2003-03-24 | 2014-04-29 | AEMEA Inc. | Active element machine computation |
JP4728055B2 (ja) | 2005-06-24 | 2011-07-20 | エルピーダメモリ株式会社 | 人工神経回路 |
JP2009521276A (ja) * | 2005-12-22 | 2009-06-04 | プロテウス バイオメディカル インコーポレイテッド | 植え込み型集積回路 |
CN101364594B (zh) * | 2007-08-09 | 2010-06-02 | 中国科学院半导体研究所 | 硅基单电子神经元量子电路 |
GB0823719D0 (en) * | 2008-12-31 | 2009-02-04 | Spd Swiss Prec Diagnostics Gmb | A conductive measurement cell |
US8653867B1 (en) * | 2009-07-16 | 2014-02-18 | Massachusetts Institute Of Technology | Pulse modulated neural integrator circuit and associated phase locked loop |
US8275728B2 (en) * | 2009-11-05 | 2012-09-25 | The United States Of America As Represented By The Secretary Of The Air Force | Neuromorphic computer |
US8694452B2 (en) * | 2010-07-07 | 2014-04-08 | Qualcomm Incorporated | Methods and systems for CMOS implementation of neuron synapse |
CN102761110B (zh) * | 2011-04-26 | 2015-04-08 | 温州泓呈祥科技有限公司 | 供电延迟电路 |
KR101982141B1 (ko) * | 2013-01-04 | 2019-05-27 | 한국전자통신연구원 | 이이피롬 셀 및 이이피롬 장치 |
KR102230784B1 (ko) * | 2013-05-30 | 2021-03-23 | 삼성전자주식회사 | Stdp 동작을 위한 시냅스 회로 및 시냅스 회로를 포함하는 뉴로모픽 시스템 |
FR3007867B1 (fr) | 2013-06-26 | 2018-02-09 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Neurone artificiel comprenant une memoire resistive |
KR20150034900A (ko) * | 2013-09-26 | 2015-04-06 | 삼성전자주식회사 | 뉴런 회로들을 연결하는 시냅스 회로, 뉴로모픽 회로를 구성하는 단위 셀 및 뉴로모픽 회로 |
US9629853B2 (en) * | 2014-05-21 | 2017-04-25 | Wisconsin Alumni Research Foundation | Uses of ganaxolone |
US20160042271A1 (en) * | 2014-08-08 | 2016-02-11 | Qualcomm Incorporated | Artificial neurons and spiking neurons with asynchronous pulse modulation |
US10217046B2 (en) * | 2015-06-29 | 2019-02-26 | International Business Machines Corporation | Neuromorphic processing devices |
CN105426957B (zh) * | 2015-11-06 | 2017-09-29 | 兰州理工大学 | 一种电磁辐射下的神经元电活动模拟器 |
-
2016
- 2016-04-11 FR FR1653175A patent/FR3050050B1/fr active Active
-
2017
- 2017-04-07 KR KR1020187032579A patent/KR20180136476A/ko not_active Application Discontinuation
- 2017-04-07 WO PCT/EP2017/058339 patent/WO2017178352A1/fr active Application Filing
- 2017-04-07 EP EP17715186.7A patent/EP3443506B1/fr active Active
- 2017-04-07 JP JP2019503773A patent/JP6906602B2/ja active Active
- 2017-04-07 CN CN201780036378.9A patent/CN109478249B/zh active Active
- 2017-04-07 US US16/092,649 patent/US11580374B2/en active Active
-
2018
- 2018-10-11 IL IL262329A patent/IL262329B/en unknown
Also Published As
Publication number | Publication date |
---|---|
CN109478249B (zh) | 2022-04-29 |
KR20180136476A (ko) | 2018-12-24 |
EP3443506C0 (fr) | 2024-02-21 |
WO2017178352A1 (fr) | 2017-10-19 |
EP3443506B1 (fr) | 2024-02-21 |
FR3050050A1 (fr) | 2017-10-13 |
FR3050050B1 (fr) | 2021-10-15 |
US20190130258A1 (en) | 2019-05-02 |
US11580374B2 (en) | 2023-02-14 |
EP3443506A1 (fr) | 2019-02-20 |
IL262329A (en) | 2018-11-29 |
CN109478249A (zh) | 2019-03-15 |
JP2019517085A (ja) | 2019-06-20 |
IL262329B (en) | 2022-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6906602B2 (ja) | 人工ニューロン | |
Cruz-Albrecht et al. | Energy-efficient neuron, synapse and STDP integrated circuits | |
Indiveri et al. | Neuromorphic silicon neuron circuits | |
Wu et al. | A CMOS spiking neuron for brain-inspired neural networks with resistive synapses and in situ learning | |
Indiveri et al. | A VLSI array of low-power spiking neurons and bistable synapses with spike-timing dependent plasticity | |
Boi et al. | A bidirectional brain-machine interface featuring a neuromorphic hardware decoder | |
Wijekoon et al. | Compact silicon neuron circuit with spiking and bursting behaviour | |
Bryden et al. | Neural control of Caenorhabditis elegans forward locomotion: the role of sensory feedback | |
Yu et al. | Biophysical neural spiking, bursting, and excitability dynamics in reconfigurable analog VLSI | |
KR20160010477A (ko) | 스파이킹 네트워크들의 효율적인 하드웨어 구현 | |
Folowosele et al. | Silicon modeling of the Mihalaş–Niebur neuron | |
Yu et al. | Adaptive stochastic resonance in self-organized small-world neuronal networks with time delay | |
Indiveri et al. | A VLSI neuromorphic device for implementing spike-based neural networks | |
Rachmuth et al. | Transistor analogs of emergent iono‐neuronal dynamics | |
Hsu | Dendritic computation and plasticity in neuromorphic circuits | |
CN112585622A (zh) | 开关式人工突触 | |
Alvado et al. | Hardware computation of conductance-based neuron models | |
Savino et al. | Nonlinear electronic circuit with neuron like bursting and spiking dynamics | |
Lee et al. | An electronic neuron with input-specific spiking | |
Kianpour et al. | Emulating a central pattern generator (CPG) using CMOS neuron and memristor-based synapse | |
Ning et al. | Artificial neuron with somatic and axonal computation units: Mathematical and neuromorphic models of persistent firing neurons | |
Standage et al. | Differences in the subthreshold dynamics of leaky integrate-and-fire and Hodgkin-Huxley neuron models | |
Joshi | Plasticity in CMOS neuromorphic circuits | |
Tseng et al. | A directionally-selective neuromorphic circuit based on reciprocal synapses in Starburst Amacrine Cells | |
Wijekoon et al. | Analogue cmos circuit implementation of a dopamine modulated synapse |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181211 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190403 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200424 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200511 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200811 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200923 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20201223 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210323 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210531 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210629 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6906602 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |