JP6830138B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP6830138B2 JP6830138B2 JP2019160168A JP2019160168A JP6830138B2 JP 6830138 B2 JP6830138 B2 JP 6830138B2 JP 2019160168 A JP2019160168 A JP 2019160168A JP 2019160168 A JP2019160168 A JP 2019160168A JP 6830138 B2 JP6830138 B2 JP 6830138B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- layer
- semiconductor device
- terminal
- functional surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 100
- 239000010410 layer Substances 0.000 claims description 436
- 239000011241 protective layer Substances 0.000 claims description 55
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 8
- 238000005304 joining Methods 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 229910000679 solder Inorganic materials 0.000 claims description 5
- 229920001721 polyimide Polymers 0.000 claims description 4
- 239000009719 polyimide resin Substances 0.000 claims description 4
- 230000008646 thermal stress Effects 0.000 description 14
- 239000011347 resin Substances 0.000 description 13
- 229920005989 resin Polymers 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 12
- 238000007789 sealing Methods 0.000 description 12
- 238000009413 insulation Methods 0.000 description 10
- 239000010409 thin film Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 230000002040 relaxant effect Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
〜5.0μmである。第1絶縁層31は、第1絶縁層主面311および第1絶縁層裏面312を有する。第1絶縁層主面311は、機能面11と同じ側を向く面である。第1絶縁層裏面312は、機能面11とは反対側を向く面であり、本実施形態においては、下地絶縁層30に接している。
スによって形成することによって行う。第1絶縁層31の厚さは、たとえば1.0μm〜5.0μmである。
μm〜3.0μmである。
薄膜形成プロセスによって形成されたものである。なお、第1絶縁層31の第1絶縁層被覆部313の第1絶縁層主面311と中間絶縁層33の中間絶縁層主面331とを面一とするために、中間絶縁層33を形成した後に、第1絶縁層31が中間絶縁層33から露出する程度に研磨構成を行ってもよい。この場合、第1絶縁層31の第1絶縁層被覆部313は、第1絶縁層退避部314よりも厚さが薄いものとなる。
1 半導体チップ
11 機能面
2 端子層
20 端子層主面
21 端子層端部
3 絶縁層
3a 絶縁層開口
3b 絶縁層開口端部
30 下地絶縁層
31 第1絶縁層
311 第1絶縁層主面
312 第1絶縁層裏面
313 第1絶縁層被覆部
314 第1絶縁層退避部
32 第2絶縁層
321 第2絶縁層主面
322 第2絶縁層裏面
323 第2絶縁層被覆部
324 第2絶縁層退避部
33 中間絶縁層
331 中間絶縁層主面
332 中間絶縁層裏面
4 保護層
4a 保護層開口
5 内部導通部材
6 外部導通部材
61 実装面
7 導通接合部材
8 封止樹脂
Claims (12)
- 集積回路が形成された機能面を有する半導体チップと、
前記半導体チップの前記機能面に形成された端子層と、
前記端子層の一部を覆うとともに、前記端子層の他の一部を露出させる絶縁層開口を有する、絶縁層と、
前記絶縁層を覆うとともに、前記端子層の一部を露出させる保護層開口を有する、保護層と、
前記端子層に接するとともに、前記絶縁層の前記絶縁層開口および前記保護層の前記保護層開口を通じて前記保護層から露出する内部導通部材と、
前記機能面に対向する位置に配置された外部導通部材と、
前記内部導通部材および前記外部導通部材を接合する導通接合部材と、を備え、
前記内部導通部材と前記導通接合部材とは、互いに異なる材質からなり、
前記内部導通部材は、前記保護層のうち前記機能面と同じ側を向く表面を超えて前記保護層開口から露出しており、
前記導通接合部材は、前記保護層開口から前記保護層の前記表面が向く側に退避して設けられており、
前記絶縁層は、前記機能面側に位置する第1絶縁層と、前記第1絶縁層に対して前記機能面とは反対側に位置する第2絶縁層とを含み、
前記第2絶縁層のうち平面視において前記端子層に重なる第2絶縁層被覆部および前記端子層を避けた位置にある第2絶縁層退避部を有し、
前記第2絶縁層退避部の前記機能面側の面である第2絶縁層裏面は、前記機能面が向く方向において前記端子層の前記機能面とは反対側に位置する端子層主面よりも前記機能面から離間している、半導体装置。 - 前記内部導通部材は、Cuからなる、請求項1に記載の半導体装置。
- 前記導通接合部材は、はんだからなる、請求項1または2に記載の半導体装置。
- 前記第1絶縁層は、平面視において前記端子層に重なる第1絶縁層被覆部と、平面視において前記端子層を避けた位置にある第1絶縁層退避部と、を有しており、
前記第1絶縁層被覆部と前記第2絶縁層被覆部とは、互いに接しており、
前記絶縁層は、前記第1絶縁層退避部と前記第2絶縁層退避部との間に介在する中間絶縁層を含み、
前記第1絶縁層被覆部の前記機能面とは反対側に位置する第1絶縁層主面と前記中間絶縁層の前記機能面とは反対側に位置する中間絶縁層主面とは、互いに面一である、請求項1ないし3のいずれかに記載の半導体装置。 - 前記第2絶縁層は、前記保護層と接する、請求項4に記載の半導体装置。
- 前記中間絶縁層は、酸化物からなる、請求項4または5に記載の半導体装置。
- 前記中間絶縁層は、SiO2からなる、請求項6に記載の半導体装置。
- 前記保護層開口は、平面視において前記絶縁層開口に内包されている、請求項4ないし7のいずれかに記載の半導体装置。
- 前記保護層は、ポリイミド樹脂からなる、請求項4ないし8のいずれかに記載の半導体装置。
- 前記第1絶縁層は、酸化物からなる、請求項4ないし9のいずれかに記載の半導体装置。
- 前記第1絶縁層は、SiO2からなる、請求項10に記載の半導体装置。
- 前記第2絶縁層は、窒化物からなる、請求項4ないし10のいずれかに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019160168A JP6830138B2 (ja) | 2019-09-03 | 2019-09-03 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019160168A JP6830138B2 (ja) | 2019-09-03 | 2019-09-03 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015155187A Division JP2017034187A (ja) | 2015-08-05 | 2015-08-05 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019216269A JP2019216269A (ja) | 2019-12-19 |
JP6830138B2 true JP6830138B2 (ja) | 2021-02-17 |
Family
ID=68918999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019160168A Active JP6830138B2 (ja) | 2019-09-03 | 2019-09-03 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6830138B2 (ja) |
-
2019
- 2019-09-03 JP JP2019160168A patent/JP6830138B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2019216269A (ja) | 2019-12-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9673182B2 (en) | Package on package bonding structure and method for forming the same | |
KR100580970B1 (ko) | 반도체장치 | |
JP3596864B2 (ja) | 半導体装置 | |
JP2004023101A (ja) | 半導体素子パッケージおよびその製造方法 | |
JP2017034187A (ja) | 半導体装置 | |
US9972555B2 (en) | Semiconductor device and method of manufacturing same | |
JP6254217B2 (ja) | 積層パッケージ素子およびその製造方法 | |
KR100842921B1 (ko) | 반도체 패키지의 제조 방법 | |
KR100557516B1 (ko) | 반도체용 칩 사이즈 패키지형 패키지의 제조 방법 | |
TW201832297A (zh) | 封裝堆疊構造及其製造方法 | |
TWI585870B (zh) | 晶片封裝體及其製造方法 | |
US20090115036A1 (en) | Semiconductor chip package having metal bump and method of fabricating same | |
JP6830138B2 (ja) | 半導体装置 | |
TWI428997B (zh) | 半導體封裝結構及其製作方法 | |
TW201709453A (zh) | 無核心層封裝結構 | |
KR102520106B1 (ko) | 반도체 소자용 범프 구조물 | |
JP7414563B2 (ja) | 半導体装置 | |
TWI592063B (zh) | 線路結構及其製法 | |
WO2017077729A1 (ja) | 半導体モジュール及びその製造方法 | |
TWI479617B (zh) | 半導體結構及其製造方法 | |
KR100969444B1 (ko) | 패터닝된 수지봉합부를 갖는 웨이퍼 레벨 칩 스케일 패키지및 그 제조방법 | |
TWI597807B (zh) | 無基板之晶片封裝構造 | |
TWI579964B (zh) | 堆疊封裝裝置及其製造方法 | |
KR100965318B1 (ko) | 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법 | |
TW202335198A (zh) | 半導體封裝結構及其製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190903 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200722 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200825 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20201014 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210119 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210125 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6830138 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |