JP6814377B2 - ビア対グリッドのパターニングにおけるオーバレイエラーを減少する方法 - Google Patents

ビア対グリッドのパターニングにおけるオーバレイエラーを減少する方法 Download PDF

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Description

関連出願の相互参照
この出願は、２０１６年１０月２０日に出願された「Ｍｅｔｈｏｄ ｏｆ Ｒｅｄｕｃｉｎｇ Ｏｖｅｒｌａｙ Ｅｒｒｏｒ ｉｎ Ｖｉａ ｔｏ Ｇｒｉｄ Ｐａｔｔｅｒｎｉｎｇ」という名称の米国仮特許出願第６２／４１０，８１１号の利益を主張し、その全体が参照により本明細書に組み込まれる。
この開示は、半導体ウェハのような基板の処理を含む半導体製造に関するものである。
半導体デバイスは、基板の単位面積当たりより多いデバイスに適合するために、絶えず縮小されている。本明細書における技術は、ビアパターニングが直面する問題を解決し、この問題は、ビア対グリッドのオーバレイの改善である。進化したノードにおいて、ＢＥＯＬ（配線工程）のトレンチパターニングが３０ｎｍピッチ未満になるとき、奇数および偶数のトレンチの間にビアマスクを整合することは課題になる。本明細書における技術は、複数の異なる材料および記憶層を用いて、奇数および偶数のトレンチにビアを整合するセルフアライメント（自己整合）ベースのプロセスを用いる。
技術は、基板のパターニング方法を含む。第１の記憶層を基板のターゲット層の上に形成する。第２の記憶層を第１の記憶層の上に形成する。マルチライン層を第２の記憶層より上に形成する。マルチライン層は、２つ以上の異なる材料の交互のラインのパターンを有する領域を含む。各ラインは、水平方向の厚さおよび垂直方向の高さを有し、基板全体に延在する。交互のラインのパターンの各ラインは、マルチライン層の上面の一部を形成し、マルチライン層の底面まで垂直方向に延在する。２つ以上の異なる材料の少なくとも２つは、互いに異なるエッチング抵抗率を有することによって、化学的に互いに異なる。第１のエッチングマスクをマルチライン層の上に形成する。第１のエッチングマスクおよびマルチライン層の１つまたは複数の材料を第１の複合エッチングマスクとして用いて、第２の記憶層内にエッチングする第１のエッチングプロセスを実行する。第２のエッチングマスクをマルチライン層の上に形成する。第２のエッチングマスクおよびマルチライン層の１つまたは複数の材料を第２の複合エッチングマスクとして用いて、第２の記憶層内にエッチングする第２のエッチングプロセスを実行する。
もちろん、本明細書において記載されている異なるステップに関する議論の順番は、明確にするために提示されてきた。一般的に、これらのステップは、任意の適切な順番で実行可能である。さらに、本願明細書における異なる特徴、技術、構成等の各々は、この開示の異なる箇所で議論されうるが、概念の各々が互いに独立に、または、各々に組み合わせて実行可能であることが意図されている。したがって、本発明は、多くの異なる方法で実施および考察可能である。
この概要の段落が本開示または請求項の発明のすべての実施形態または漸次新規の態様を特定するわけではないことに留意されたい。むしろ、この概要は、異なる実施形態および従来技術に対する新規性の対応箇所に関する予備的な議論を提供するのみである。本発明および実施形態の追加の詳細および／または可能な展望のために、以下に詳述するように、読者は、本開示の詳細な説明の段落および対応する図面に向けられる。
本発明の各種実施形態およびそれに付随する効果の多くのより完全な認識は、添付の図面に関連して考慮される以下の詳細な説明を参照して直ちに明らかになる。図面は、必ずしも一定の比率というわけではなく、むしろ、特徴、原則および概念を示すために強調されている。
本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。 本明細書に開示される実施形態に従うプロセスフローを示す一例の基板部分の断面の概略側面図である。
本明細書における技術は、セルフアライメントベースのプロセスを用いる基板のパターニング方法を含み、複数の異なる材料を用いて、奇数および偶数のトレンチにビアを整合する。例示的実施形態は、ダブル・パターニング・グリッド、例えば、ＳＡＱＰ（セルフアラインド・クワドループル・パターニング）グリッドまたはＳＡＤＰ（セルフアラインド・ダブル・パターニング）グリッドならびに他のパターニング方式に適用可能である。本明細書における方法は、ビアパターンをスペーサ側ビアおよびマンドレル側ビアに分解または分類し、次に、スペーサ側およびマンドレル側にそれぞれ順次アクセスする。この種の技術により、ビア対グリッドのオーバレイは、著しく改善する。トレンチ記憶層の下の追加の記憶層を用いることによって、かつ、トレンチパターンの真ん中のスペーサ側およびマンドレル側に独立してアクセスすることによって、ビアアライメントの著しい改善が達成される。
図１を次に参照すると、第１の記憶層１１１を基板１００のターゲット層１０７の上に形成する。第２の記憶層１１２を第１の記憶層１１１の上に形成する。さまざまな材料を用いることができる。一例では、第１の記憶層１１１は、ビアの記憶のための窒化ケイ素とすることができ、一方、第２の記憶層１１２は、トレンチの記憶のための窒化チタンとすることができる。中間層１１５を第２の記憶層１１２の上に形成することができる。中間層１１５は、オプションである。
マルチライン層１２１を第２の記憶層１１２より上に形成する。マルチライン層１２１を、第２の記憶層１１２の上にまたは中間層１１５の上に形成することができる。マルチライン層１２１は、２つ以上の異なる材料の交互のラインのパターンを有する領域を含む。各ラインは、水平方向の厚さおよび垂直方向の高さを有し、基板全体に延在する。交互のラインのパターンの各ラインは、マルチライン層１２１の上面の一部を形成し、垂直方向にマルチライン層１２１の底面まで延在する。２つ以上の異なる材料の少なくとも２つは、互いに異なるエッチング抵抗率を有することによって、化学的に互いに異なる。
いくつかの実施形態では、マルチライン層１２１は、マンドレル１３１と、マンドレル１３１の側壁上に形成される側壁スペーサ１３２と、を備える。側壁スペーサ１３２は、マンドレル側１３６およびスペーサ側１３７を有する。マンドレル側１３６は、それぞれのマンドレルに接触している。側壁スペーサは、隣接する側壁スペーサのスペーサ側の間に開空間を定義する。換言すれば、開空間が、隣接する側壁スペーサのスペーサ側の間に存在する。
２つ以上の異なる材料の交互のラインのパターンは、Ａ−Ｂ−Ｃ−Ｂ−Ａ−Ｂ−Ｃ−Ｂの反復するシーケンスを含むことができ、材料Ａおよび材料Ｂは、互いに異なるエッチング抵抗率を有する。一例では、マンドレル１３１は材料Ａとすることができ、一方、側壁スペーサは材料Ｂである。材料Ｃは、第３の材料とすることができるか、または、図示するように、開空間とすることができる。
いくつかの実施形態では、マンドレルは、上のマンドレル層１４５および下のマンドレル層１４４を有する２つの材料の複合として形成可能である。中間層１１５および上のマンドレル層１４５は、同一材料から構成することができる。上のマンドレル層１４５の垂直方向の厚さは、中間層１１５の垂直方向の厚さより大きくすることができる。
図２を次に参照すると、１つのプラグ１６３（または複数のプラグ）を、マルチライン層１２１内の開空間内の所定の位置に形成することができる。非限定的な一例として、この種のプラグを、酸化チタンの原子層堆積によって形成することができる。プラグマスクを堆積のために用いることができる。プラグを形成することは、オプションであるが、使用のために選択される材料およびそれらの材料のエッチング抵抗率に応じて有益になりうる。代替的に、材料の第３のラインを、マルチライン層１２１内に用いることができる。
マルチライン層１２１（および任意のプラグ）をエッチングマスクとして用いて、第２の記憶層１１２内にエッチングするエッチングプロセスを実行することができる（図３）。中間層１１５と比較してより厚い上のマンドレル層１４５を有することは、中間層１１５を通してエッチングすることができる間、マンドレルキャップを保存するのに役立つ。
第１のエッチングマスク１５１をマルチライン層１２１の上に形成する。図４および図５は、一例の結果を示す。第１のエッチングマスク１５１およびマルチライン層１２１の１つまたは複数の材料を第１の複合エッチングマスクとして用いて、第１の記憶層１１１内にエッチングする第１のエッチングプロセスを実行する（図６）。一例では、第１のエッチングマスクは、ビアをパターニングするためのスロット開口を備えることができる。
次に、第１のエッチングマスク１５１を除去することができる（図７）。オプションで、プラグ１６４を、第１のエッチングプロセスによって作成される開口内に形成することができる（図８）。この種のプラグは、例えば、酸化ジルコニウムとすることができる。
図９において、マンドレル１３１をマルチライン層１２１から除去する。図１０において、マルチライン層１２１の残留する材料をエッチングマスクとして用いて、第２の記憶層１１２をエッチングするエッチングプロセスを実行する。
第２のエッチングマスク１５２をマルチライン層の上に形成する（図１１）。第２のエッチングマスク１５２およびマルチライン層１２１の１つまたは複数の材料を第２の複合エッチングマスクとして用いて、第１の記憶層１１１内にエッチングする第２のエッチングプロセスを実行する（図１２）。マルチライン層材料の１つまたは複数をエッチングすることができること、または、マルチライン層がすでに開口を有することができ（特に、材料の３つ以上のラインと比較して、材料の２つのラインおよび空間が存在するとき）、それゆえ、マルチライン層の１つまたは複数のラインのエッチングが必要でないことに留意されたい。任意のエッチングマスクを形成する前のステップにおいて、１つまたは複数のラインをエッチングすることができる、または、所定のエッチングマスクを形成した後にエッチングすることができる。
第１のエッチングマスク、第２のエッチングマスクおよびマルチライン層をすべて除去することができる（図１３および図１４）。第１のエッチングマスクを、所望のプロセスフローに応じて以前のステップにおいて除去することができる。ここで、基板は、第１の記憶層１１１および第２の記憶層１１２内に記憶されるパターンを有する。第１の記憶層によって定義される第１の記憶層パターンをターゲット層に転写するエッチングプロセスを実行する（図１５）。次に、第２の記憶層によって定義される第２の記憶層パターンをターゲット層に転写するエッチングプロセスを実行することができる（図１６および図１７）。ターゲット層１０７が１つの材料の場合、第２の記憶層パターンをターゲット層１０７に転写するとき、第１の記憶層パターンを用いてすでにエッチングした特徴または開口がより深くエッチングされることに留意されたい。
したがって、ビアおよびトレンチの両方を、ターゲット層１０７内にエッチングすることができる。図１８では、記憶層が除去され、ビア１７１およびトレンチ１７２がターゲット層内にパターニングされている。他の利点は、ビア開口がスロット開口によりパターニング可能であり、マルチライン層および二重の記憶層を、マルチライン層のラインに対して垂直に横断するスロット開口とともに有するエッチング選択性によって正方形または円形の開口に制限可能であるということである。この種の技術は、収率を改善することができ、エッジ配置エラーを減少することができる。さまざまなプロセスフローを、マルチライン層の下の二重記憶層について用いることができることに留意されたい。例えば、記憶層のいずれかを、第１にまたは第２にパターニングすることができる。記憶層を、さまざまな段階で、マルチライン層および／またはさまざまなエッチングマスクを用いてパターニングすることができる。結果は、２つのパターンがセルフアライメントによって記憶され、メタライゼーションのためのトレンチおよびビアを正確にパターニングするために用いることができるということである。
上述した説明において、具体的な詳細、例えば、処理システムの特定の形状および本明細書で用いられるさまざまな構成要素およびプロセスの説明が記載されてきた。しかしながら、本明細書の技術がこれらの具体的な詳細から逸脱する他の実施形態において実施されてもよいこと、および、この種の詳細が説明のためであり限定のためではないということを理解すべきである。本明細書に開示される実施形態は、添付の図面を参照して記載されてきた。同様に、説明のために、特定の数、材料および構成は、完全な理解を提供するために記載されてきた。それにもかかわらず、実施形態は、この種の具体的な詳細なしで実施されてもよい。実質的に同一の機能的な構造を有する構成要素は、同様の参照符号によって示され、それゆえ、いかなる冗長な説明も省略することができる。
さまざまな技術は、各種実施形態を理解するのに役立つ複数の別々の動作として記載されてきた。説明の順番は、これらの動作が必ずしも順番に依存することを示唆するものとして解釈されてはならない。実際、これらの動作は、記載の順番で実行される必要はない。記載されている動作は、記載されている実施形態と異なる順番で実行されてもよい。さまざまな追加の動作が実行されてもよい、および／または、記載された動作が追加の実施形態において省略されてもよい。
本明細書で用いられる「基板」または「ターゲット基板」は、一般的に、本発明に従って処理されている対象を参照する。基板は、デバイス、特に半導体または他の電子デバイスの任意の材料部分または構造を含んでもよく、例えばベース基板構造でもよく、例えば半導体ウェハ、レチクル、ベース基板構造上の層またはベース基板構造を覆う層、例えば薄膜でもよい。このように、基板は、任意の特定のベース構造、下層または覆う層に限定されるものではなく、パターニングの有無にも限定されず、むしろ、任意のこの種の層またはベース構造を含むことを意図し、層および／またはベース構造の任意の組み合わせを含むことを意図する。説明は特定のタイプの基板を参照してもよいが、これは図示の目的のためのみである。
当業者は、本発明の同一の目的を依然として達成しながら、多くのバリエーションが上述した技術の動作に行われうることもまた理解するであろう。この種のバリエーションは、この開示の範囲によってカバーされることを意図する。このように、本発明の実施形態の上述した説明は、限定することを意図しない。むしろ、本発明の実施形態に対するあらゆる限定は、以下の請求項において提示される。

Claims (15)

  1. 基板のパターニング方法であって、前記方法は、
    第１の記憶層を基板のターゲット層の上に形成するステップと、
    第２の記憶層を前記第１の記憶層の上に形成するステップと、
    マルチライン層を前記第２の記憶層より上に形成するステップと、
    を含み、
    前記マルチライン層は、２つ以上の異なる材料の交互のラインのパターンを有する領域を含み、各ラインは、水平方向の厚さおよび垂直方向の高さを有し、前記基板全体に延在し、交互のラインの前記パターンの各ラインは、前記マルチライン層の上面の一部を形成し、前記マルチライン層の底面まで垂直方向に延在し、前記２つ以上の異なる材料の少なくとも２つは、互いに異なるエッチング抵抗率を有することによって、化学的に互いに異なり、
    前記方法は、
    第１のエッチングマスクを前記マルチライン層の上に形成するステップと、前記第１のエッチングマスクおよび前記マルチライン層の１つまたは複数の材料を第１の複合エッチングマスクとして用いて、前記第１の記憶層をエッチングする第１のエッチングプロセスを実行するステップと、
    前記第１のエッチングプロセスを実行するステップの後に、前記マルチライン層から前記２つ以上の異なる材料のうちの少なくとも１つの材料を除去するステップと、
    前記マルチライン層をエッチングマスクとして前記第２記憶層をエッチングするするステップと、
    前記マルチライン層をエッチングマスクとして前記第２記憶層をエッチングするステップの後に、第２のエッチングマスクを前記マルチライン層の上に形成するステップと、前記第２のエッチングマスクおよび前記マルチライン層の１つまたは複数の材料を第２の複合エッチングマスクとして用いて、前記第１の記憶層をエッチングする第２のエッチングプロセスを実行するステップと、
    を含む方法。
  2. 前記第１のエッチングプロセスを実行するステップの後に、前記第１のエッチングマスクを除去し、前記第２のエッチングプロセスを実行するステップの後に、前記第２のエッチングマスクおよび前記マルチライン層を除去するステップと、
    前記第１の記憶層によって定義される第１の記憶層パターンを前記ターゲット層に転写するステップと、
    前記第２の記憶層によって定義される第２の記憶層パターンを前記ターゲット層に転写するステップと、
    をさらに含む、
    請求項１に記載の方法。
  3. 前記ターゲット層は、誘電材料を備え、
    前記第１の記憶層パターンは、ビアを定義し、
    前記第２の記憶層パターンは、トレンチを定義する、
    請求項２に記載の方法。
  4. 前記マルチライン層は、マンドレルと、前記マンドレルの側壁の上に形成される側壁スペーサと、を備え、前記側壁スペーサは、マンドレル側およびスペーサ側を有し、前記マンドレル側は、それぞれのマンドレルに接触し、前記側壁スペーサは、隣接する側壁スペーサのスペーサ側の間に開空間を定義する、
    請求項２に記載の方法。
  5. ２つ以上の異なる材料の交互のラインの前記パターンは、Ａ−Ｂ−Ｃ−Ｂ−Ａ−Ｂ−Ｃ−Ｂの反復するシーケンスを含み、材料Ａおよび材料Ｂは、互いに異なるエッチング抵抗率を有する、
    請求項２に記載の方法。
  6. 前記基板は、前記第２の記憶層と前記マルチライン層との間の中間層をさらに備える、
    請求項４に記載の方法。
  7. 前記マンドレルは、上のマンドレル層および下のマンドレル層を有する２つの材料の複合物として形成される、
    請求項６に記載の方法。
  8. 前記中間層および前記上のマンドレル層は、同一材料から構成され、前記上のマンドレル層の垂直方向の厚さは、前記中間層の垂直方向の厚さより大きい、
    請求項７に記載の方法。
  9. 前記第１のエッチングマスクを形成するステップの前に、プラグを前記マルチライン層内の開空間内の所定の位置に形成するステップをさらに含む、
    請求項４に記載の方法。
  10. 前記第１のエッチングプロセスを実行するステップの後かつ前記第２のエッチングマスクを形成するステップの前に、プラグを前記マルチライン層内の開空間内の覆われていない位置に形成するステップをさらに含む、
    請求項９に記載の方法。
  11. 前記第２のエッチングマスクを形成するステップの前に、前記第１のエッチングマスクを前記基板から除去する、
    請求項２に記載の方法。
  12. 前記第１のエッチングプロセスを実行するステップは、前記マルチライン層の前記２つ以上の異なる材料の少なくとも１つの覆われていない部分を選択的に除去するステップを含む、
    請求項１に記載の方法。
  13. 前記２つ以上の異なる材料は、３つ以上の異なる材料を含み、前記２つ以上の異なる材料の少なくとも１つを選択的に除去するステップは、前記３つ以上の異なる材料の２つを選択的に除去するステップを含み、その結果、前記ターゲット層の対応する部分は、覆われていない、
    請求項１２に記載の方法。
  14. 前記第２のエッチングプロセスを実行するステップは、前記マルチライン層の前記２つ以上の異なる材料の少なくとも１つの覆われていない部分を選択的に除去するステップを含む、
    請求項１に記載の方法。
  15. 前記第１のエッチングマスクを形成するステップの前に、前記マルチライン層をエッチングマスクとして前記第２の記憶層をエッチングするするステップをさらに含む、
    請求項１に記載の方法。
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