JP6792350B2 - 昇圧回路 - Google Patents

Description

本発明は、昇圧回路に関するものである。

従来より、昇圧回路として様々な方式が採用されている。例えば、非特許文献１には、ディクソンチャージ（Dickson Charge）型の昇圧回路が記載されている。また、特許文献１〜４には、このディクソンチャージ型昇圧回路を様々に改良した回路が記載されている。

特開２００１−２１１６３７号公報 特開２００２−０４４９３５号公報 米国特許第６９２２０９６号明細書 米国特許第５４３６５８７号明細書

Janusz Starzyk, Ying-Wei Jan, Fengjing Qiu, "A DC-DC charge pumpdesign based on voltage doublers", IEEE Transactions on Circuits and Systems I:Fundamental Theory and Applications, (2001)

近年、例えば計測センサなどの種々の装置において小型化が進められている。そして、装置内部に駆動用電源を備えるものもあり、装置によっては、磁界ノイズを発生せず磁界の影響も受けない小型の電源が望まれる場合がある。その点、磁性部品を備える電源では、磁性部品に電流が流れることによって磁束が発生し、この磁束は簡単には除去できない。これに対し、チャージポンプ回路は、複数のコンデンサ及び複数のスイッチの組み合わせにより構成され、複数のスイッチの切り替えのみによって所望の電源電圧を発生し得るので、上記の要求に応えることができる。

装置の小型化のためには、このチャージポンプ回路においても回路規模を小さくすることが求められる。しかしながら、以下に述べるように、上記の非特許文献１及び特許文献１〜４に記載された各回路は種々の問題を有する。

図１９は、非特許文献１に記載された昇圧回路の構成を示す回路図である。この昇圧回路１００は、ディクソンチャージ型昇圧回路の基本的な構成を備える。すなわち、昇圧回路１００は、複数のダイオード１０２ａ〜１０２ｈと複数のコンデンサ１０４ａ〜１０４ｈとが組み合わされて成り、コンデンサの個数に応じた倍率でもって入力電圧Ｖｉｎを昇圧して出力する。具体的には、ダイオード１０２ａ〜１０２ｈが同じ向きで互いに直列に接続されており、これらのダイオード１０２ａ〜１０２ｈ間のノードＮａ〜Ｎｇのうち奇数番目のノードＮａ，Ｎｃ，Ｎｅ，Ｎｇにコンデンサ１０４ａ，１０４ｃ，１０４ｅ，１０４ｇの一方の電極が接続され、偶数番目のノードＮｂ，Ｎｄ，Ｎｆにコンデンサ１０４ｂ，１０４ｄ，１０４ｆの一方の電極が接続されている。或る周期においては、コンデンサ１０４ａ，１０４ｃ，１０４ｅ，１０４ｇの他方の電極がスイッチ１０６を介して入力電圧Ｖｉｎに接続され、コンデンサ１０４ｂ，１０４ｄ，１０４ｆの他方の電極がスイッチ１０８を介して基準電位（ＧＮＤ電位）に接続される。次の周期では、コンデンサ１０４ａ，１０４ｃ，１０４ｅ，１０４ｇの他方の電極がスイッチ１０６を介して基準電位に接続され、コンデンサ１０４ｂ，１０４ｄ，１０４ｆの他方の電極がスイッチ１０８を介して入力電圧Ｖｉｎに接続される。このような動作を繰り返すことによって、コンデンサ１０４ａからコンデンサ１０４ｈへ向けて順に昇圧されながら電荷が受け渡され、最終段のコンデンサ１０４ｈの両端間電圧が出力電圧Ｖｏｕｔとして出力される。

しかしながら、上記の昇圧回路１００は次の問題を有する。すなわち、コンデンサ１０４ａ〜１０４ｈ間の電荷の受け渡しの際に、ダイオード１０２ａ〜１０２ｈの順方向電圧分の損失が必ず生じるので、得られる出力電圧Ｖｏｕｔが低くなってしまう。また、ダイオード１０２ａ〜１０２ｈ及びコンデンサ１０４ａ〜１０４ｈの段数に対して比例した出力電圧しか得られず、昇圧回路の規模に対して得られる昇圧比が小さい。

本発明は、このような問題点に鑑みてなされたものであり、小さな回路規模でより高い出力電圧を得ることができる昇圧回路を提供することを目的とする。

上述した課題を解決するために、本発明による昇圧回路は、ブートストラップ方式及び交流結合方式の何れも備えない昇圧回路であって、基本電源と、基本電源からＮ段（Ｎは２以上の整数）にわたって直列に接続された単位回路部と、を備え、各単位回路部は、二つのコンデンサ及びＭＯＳ型の複数のトランジスタの組み合わせによって入力電圧の略二倍の出力電圧を生成するチャージポンプ回路を含むパワー部と、第１の周波数でもって変調された駆動信号を複数のトランジスタに供給する駆動部と、を有し、少なくとも第Ｎ段の単位回路部の駆動部は、出力電圧を生成するコンデンサへのポンピングを担う最終段トランジスタに供給される駆動信号の生成のためのバイアス電圧を生成するバイアス部を有し、バイアス部は、パワー部の出力端と直流結合されており、パワー部からの出力電圧を利用してバイアス電圧を生成する。

この昇圧回路では、入力電圧の略二倍の出力電圧を生成するチャージポンプ回路を含む複数の単位回路部がＮ段にわたって接続されている。これにより、昇圧回路全体の出力電圧は、昇圧回路の入力電圧を２^N倍した大きさとなるので、図１９に示された昇圧回路１００と比較して、小さな回路規模で格段に高い出力電圧を得ることができる。

また、このような回路構成では、通常、出力電圧を生成するコンデンサへのポンピングを担う最終段トランジスタの駆動が問題となる。すなわち、少なくとも第Ｎ段の単位回路部において、出力電圧が各トランジスタのゲート−ソース間の耐圧よりも大きい場合、回路構成によっては最終段トランジスタを十分に駆動することができず、コンデンサへのポンピング動作に支障をきたす。これに対し、上記の昇圧回路では、少なくとも第Ｎ段の単位回路部の駆動部が、最終段トランジスタに供給される駆動信号の生成のためのバイアス電圧を生成するバイアス部を有し、バイアス部は出力電圧を利用してバイアス電圧を生成する。これにより、最終段トランジスタを十分に駆動することができ、コンデンサへのポンピング動作を好適に行うことができる。

また、上記の昇圧回路では、各単位回路部の動作開始時においてバイアス電圧が最終段トランジスタを駆動できる大きさになる前においては、最終段トランジスタの寄生ダイオードを経由してコンデンサが充電され、バイアス電圧が最終段トランジスタを駆動できる大きさになった後においては、最終段トランジスタの駆動によりコンデンサが充電されてもよい。これにより、出力電圧をバイアス電圧に利用する構成であっても、コンデンサへのポンピングを好適に行い、最終的に高い出力電圧を得ることができる。

また、上記の昇圧回路において、最終段トランジスタがｎＭＯＳ型であり、バイアス部は、最終段トランジスタの閾値電圧を超える電圧と出力電圧とを加算することによりバイアス電圧を生成してもよい。或いは、最終段トランジスタがｐＭＯＳ型であり、バイアス部は、最終段トランジスタの閾値電圧を超える電圧を出力電圧から減算することによりバイアス電圧を生成してもよい。これらの構成によって、最終段トランジスタをより好適に駆動することができる。

また、上記の昇圧回路において、バイアス部は、第１の周波数とは独立した第２の周波数でもって変調された駆動信号により動作してもよい。これにより、チャージポンプ回路の出力電圧を下げるために第１の周波数を低く抑える場合であっても、第２の周波数を維持してバイアス電圧を好適に生成し続けることができる。

また、上記の昇圧回路において、少なくとも第Ｎ段の単位回路部の駆動部は、複数のトランジスタのうち基準電位から浮いた電位間のスイッチング動作を行うトランジスタに供給される駆動信号の電位をシフトするとともにシフト後の電位を維持するレベルシフタ回路を更に有してもよい。これにより、高電圧でのスイッチングを行うトランジスタを好適に駆動することができる。

また、上記の昇圧回路は、最終段の単位回路部からの出力電圧の大きさに応じて第１の周波数を制御することにより該出力電圧を所定の大きさに近づけるフィードバック回路を更に備えてもよい。これにより、出力電圧を安定させることができる。この場合、フィードバック回路は、最終段の単位回路部からの出力電圧の大きさと所定の大きさとの差に応じてフィードバックゲインを変化させてもよい。これにより、ハンチング現象を抑えて出力電圧をより安定させることができる。

また、上記の昇圧回路において、フィードバック回路は、最終段の単位回路部からの出力電圧の大きさがリミット値を超えた場合に第１の周波数を低下させるリミッタ回路を更に有してもよい。これにより、例えば負荷が急激に変動した場合であっても出力電圧が過大になることを防ぎ、第Ｎ段の単位回路部の故障を回避することができる。

本発明による昇圧回路によれば、小さな回路規模でより高い出力電圧を得ることができる。

本発明の一実施形態に係る昇圧回路の構成を示す回路図である。 単位回路部の構成を示す回路図である。 ＦＥＴの駆動方式について説明するための図であって、ｐチャネルＭＯＳＦＥＴの場合を示している。 図３（ｃ）に示された回路を用いてＦＥＴを駆動した場合の出力電圧及び駆動信号の時間変化に関するシミュレーション結果を示すグラフである。 最終段トランジスタへの駆動信号を生成する部分の第１構成例を示す回路図である。 最終段トランジスタへの駆動信号を生成する部分の第２構成例を示す回路図である。 最終段トランジスタへの駆動信号を生成する部分の第３構成例を示す回路図である。 最終段トランジスタへの駆動信号を生成する部分の第４構成例を示す回路図である。 最終段トランジスタへの駆動信号を生成する部分の第５構成例を示す回路図である。 最終段トランジスタへの駆動信号を生成する部分の第６構成例を示す回路図である。 駆動部分の具体的な構成例を示す回路図である。 レベルシフタ回路の具体的な構成例を示す回路図である。 駆動部分の別の構成例を示す回路図である。 単位回路部の段数と昇圧電圧との関係の一例を示すグラフである。 変形例を示す図である。 変形例を示す図である。 （ａ）ゲイン一定制御の場合における目標値応答特性を示すグラフである。（ｂ）ゲイン可変制御の場合における目標値応答特性を示すグラフである。 変形例における負荷変動時の応答例を示すグラフである。 非特許文献１に記載された昇圧回路の構成を示す回路図である。 特許文献１に記載された昇圧回路の構成を示す回路図である。 ＦＥＴの接続形態の例を示す図である。 特許文献２に記載された昇圧回路の構成を示す回路図である。 特許文献２に記載された昇圧回路が備える第１のチヤージポンプ回路及び第２のチヤージポンプ回路の構成を示す回路図である。 特許文献３に記載された昇圧回路の構成を示す回路図である。 特許文献３に記載された昇圧回路の構成を示す回路図である。 特許文献３に記載された加算回路の構成を示す回路図である。 特許文献３に記載された昇圧部の構成を示す回路図である。

以下、添付図面を参照しながら本発明による昇圧回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本発明の一実施形態に係る昇圧回路１Ａの構成を示す回路図である。この昇圧回路１Ａは、従来の昇圧回路が有するブートストラップ方式及び交流結合方式の何れも備えずに、入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔを出力する。その為に、昇圧回路１Ａは、入力電圧Ｖｉｎを提供する基本電源３と、基本電源３からＮ段（Ｎは２以上の整数。図１ではＮ＝６の場合を例示）にわたって直列に接続された単位回路部１０とを備えている。昇圧回路１Ａは、例えば一つの半導体基板上に他のデジタル回路と共にモノリシックに形成され、基本電源３により生成される入力電圧Ｖｉｎは例えば３．３Ｖといった大きさである。各単位回路部１０は、基本電源３若しくは前段の単位回路部１０から入力される電圧を略二倍に昇圧して出力する、いわゆるダブラー（doubler）回路である。従って、この昇圧回路１Ａからの出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎの略２^N倍の大きさとなる。段数Ｎは、必要とされる出力電圧Ｖｏｕｔの大きさに応じて決定される。

図２は、各単位回路部１０の構成を示す回路図である。単位回路部１０は、パワー部２０及び駆動部３０を有する。パワー部２０はチャージポンプ回路を含んで構成されており、このチャージポンプ回路は、二つのコンデンサ２１，２２とＭＯＳ型の複数（例えば４個）のＦＥＴ２３〜２６との組み合わせによって、当該単位回路部１０への入力電圧Ｖ１の略二倍の出力電圧Ｖ２を生成する。以下の説明において、ＦＥＴ２３〜２６のソース及びドレインを電流端子と表現し、ゲートを制御端子と表現する。なお、図２では、ＦＥＴ２３〜２６が全てｎチャネルＭＯＳＦＥＴである場合が示されているが、これらはｐチャネルＭＯＳＦＥＴであってもよい。また、図２に示されるダイオード２３ａ〜２６ａは、それぞれＦＥＴ２３〜２６の寄生ダイオードである。

第１段の単位回路部１０のＦＥＴ２４の一方の電流端子は、基本電源３からの電圧を入力電圧Ｖ１として受ける。また、第２段以降の単位回路部１０のＦＥＴ２４の一方の電流端子は、前段の単位回路部１０の出力電圧Ｖ２を受ける。ＦＥＴ２４の他方の電流端子は、コンデンサ２１の一方の電極と、ＦＥＴ２３（最終段トランジスタ）の一方の電流端子とに電気的に接続される。ＦＥＴ２３の他方の電流端子は、コンデンサ２２の一方の電極に電気的に接続される。コンデンサ２１の他方の電極は、ＦＥＴ２５とＦＥＴ２６との間のノードＮ１に電気的に接続される。コンデンサ２２の他方の電極は基準電位線（ＧＮＤ線）に電気的に接続される。ＦＥＴ２５の一方の電流端子は、基本電源３（若しくは前段の単位回路部１０の出力端）及びＦＥＴ２４の一方の電流端子に電気的に接続される。ＦＥＴ２５の他方の電流端子は、ノードＮ１を介して、コンデンサ２１の他方の電極と、ＦＥＴ２６の一方の電流端子とに電気的に接続される。ＦＥＴ２６の他方の電流端子は、基準電位線（ＧＮＤ線）に電気的に接続される。

駆動部３０は、或る周波数（第１の周波数）でもって変調された駆動信号Ｓ１〜Ｓ４をＦＥＴ２３〜２６に供給する。駆動信号Ｓ１〜Ｓ４は、各ＦＥＴ２３〜２６の接続状態及び非接続状態をそれぞれ規定する二値（ハイレベル及びローレベル）の信号である。

駆動部３０は、まず、駆動信号Ｓ２，Ｓ４をハイレベルとし、駆動信号Ｓ１，Ｓ３をローレベルとする。これにより、ＦＥＴ２４，２６が接続状態となり、ＦＥＴ２３，２５が非接続状態となる。従って、コンデンサ２１に入力電圧Ｖ１が印加され、電荷が蓄積される。次に、駆動部３０は、駆動信号Ｓ１，Ｓ３をハイレベルとし、駆動信号Ｓ２，Ｓ４をローレベルとする。これにより、ＦＥＴ２３，２５が接続状態となり、ＦＥＴ２４，２６が非接続状態となる。従って、コンデンサ２１のＧＮＤ側の電極電位がＶ１まで持ち上げられる。一方、反対側の電極に蓄積された電荷の一部はＦＥＴ２３を介してコンデンサ２２に移動するので、コンデンサ２２の両端間電圧は、電位Ｖ１に対して移動した電荷の分だけ高くなる。駆動部３０がこれらの動作が繰り返すことにより、コンデンサ２２の両端間電圧は、次第に入力電圧Ｖ１の２倍に近づく。このコンデンサ２２の両端間電圧が、出力電圧Ｖ２として単位回路部１０から出力される。

図１に示されたように、単位回路部１０はＮ段にわたって直列に設けられる。従って、各単位回路部１０の出力電圧Ｖ２は、後段になるほど高くなる。例えば、入力電圧Ｖｉｎが３Ｖの場合、第１段の単位回路部１０の出力電圧Ｖ２は６Ｖ、第２段の単位回路部１０の出力電圧Ｖ２は１２Ｖとなり、第６段（最終段）の単位回路部１０の出力電圧Ｖ２（すなわち出力電圧Ｖｏｕｔ）は１９２Ｖとなる。これに対し、昇圧回路１Ａに与えられている電源電圧は基本電源３のみであるため、ＦＥＴ２３（すなわち、出力電圧Ｖ２を生成するコンデンサ２２へのポンピングを担う最終段のＦＥＴ）を駆動するための電源電圧の確保が課題となる。そこで、本実施形態では、少なくとも第Ｎ段の単位回路部１０の駆動部３０が、ＦＥＴ２３に供給される駆動信号Ｓ１の変調前の電圧（電源電圧）であるバイアス電圧Ｖ_BIASを生成するバイアス部３１を有する。バイアス部３１は、パワー部２０の出力端と直流結合されており、パワー部２０からの出力電圧Ｖ２を利用してバイアス電圧Ｖ_BIASを生成する。

また、最終段に近づくほど出力電圧Ｖ２が高圧になることから、ＦＥＴ２３の耐圧性にも課題が生じる。図３は、ＦＥＴ２３の駆動方式について説明するための図であって、ＦＥＴ２３がｐチャネルＭＯＳＦＥＴである場合を示している。例えば図３（ａ）に示されるように、駆動信号Ｓ１のハイレベルを出力電圧Ｖ２とし、ローレベルをＧＮＤ電位とした場合、ＦＥＴ２３のゲート−ソース間電圧Ｖ_GSの振幅は入力電圧Ｖ１と略等しくなるが、その振幅がＦＥＴ２３のゲート−ソース間の耐圧よりも大きくなることがある。その場合、図３（ａ）に示された回路ではＦＥＴ２３の故障を引き起こすおそれがある。このような問題は、特に第Ｎ段（最終段）の単位回路部１０において顕著に現れる。

これに対し、例えば図３（ｂ）に示されるように、駆動信号Ｓ１のローレベルをＧＮＤ電位よりも或る定電圧Ｖ０だけ高くすることも考えられる。この場合、Ｖ_GSの振幅はＶ２−Ｖ０と略等しくなるので、Ｖ２−Ｖ０がＦＥＴ２３のゲート−ソース間の耐圧よりも低ければよい。しかしながら、この回路では、出力電圧Ｖ２が変動するとＶ_GSも変動する。そして、出力電圧Ｖ２が小さいとゲート駆動電圧が不足することも考えられる。

そこで、本実施形態では、図３（ｃ）に示されるように、駆動信号Ｓ１のローレベルをＶ２−Ｖ０に設定する。言い換えれば、出力電圧Ｖ２からＦＥＴ２３の閾値電圧を超える電圧Ｖ０を減算することによりバイアス電圧Ｖ_BIASを生成し、このバイアス電圧Ｖ_BIASと出力電圧Ｖ２とを用いて駆動信号Ｓ１を生成する。この場合、Ｖ_GSの振幅はＶ０と略等しくなるので、Ｖ０がＦＥＴ２３のゲート−ソース間の耐圧よりも低ければよい。また、出力電圧Ｖ２が変動してもＶ_GSは一定（Ｖ０）となる。従って、出力電圧Ｖ２が小さくてもゲート駆動電圧が不足することはない。

図４は、図３（ｃ）に示された回路を用いてＦＥＴ２３を駆動した場合の出力電圧Ｖ２、電圧Ｖ０、及び駆動信号Ｓ１の時間変化に関するシミュレーション結果を示すグラフである。この場合、動作開始時においては、コンデンサ２２が充電されていないため出力電圧Ｖ２は入力電圧Ｖ１と等しい。そして、バイアス電圧Ｖ_BIASがＦＥＴ２３を駆動できる大きさになる前においては、ＦＥＴ２３の寄生ダイオード２３ａを経由してコンデンサ２２が充電される。これにより、コンデンサ２２の両端間電圧すなわち出力電圧Ｖ２が徐々に上昇する。そして、バイアス電圧Ｖ_BIASがＦＥＴ２３を駆動できる大きさになった後においては、駆動信号Ｓ１によってＦＥＴ２３が駆動され、ＦＥＴ２３を介してコンデンサ２２が充電される。これにより、出力電圧Ｖ２は入力電圧Ｖ１の略二倍に次第に近づく。

図５は、駆動部３０のうち駆動信号Ｓ１を生成する部分の具体的な第１構成例を示す回路図である。なお、図５はＦＥＴ２３がｐチャネルＭＯＳＦＥＴである場合を例示している。図５に示されるように、駆動部３０は、バイアス部３１と、２個のＦＥＴ３２，３３と、２個のレベルシフタ３５ａ，３５ｂとを有する。バイアス部３１は、前述したように出力電圧Ｖ２からＦＥＴ２３の閾値電圧を超える電圧Ｖ０を減算することによりバイアス電圧Ｖ_BIASを生成する。なお、電圧Ｖ０としては、例えば基本電源３からの入力電圧Ｖｉｎが用いられる。

ＦＥＴ３２，３３は、バイアス部３１の出力端と単位回路部１０の出力端（すなわちコンデンサ２２の一方の電極）との間に直列に接続されている。すなわち、ＦＥＴ３２の一方の電流端子がバイアス部３１の出力端に接続され、他方の電流端子がＦＥＴ３３の一方の電流端子に接続されている。ＦＥＴ３３の他方の電流端子は単位回路部１０の出力端に接続されている。そして、ＦＥＴ３２とＦＥＴ３３との間のノードＮ２が、ＦＥＴ２３の制御端子に接続されている。ＦＥＴ３２，３３の各制御端子には、レベルシフタ３５ａ，３５ｂからの駆動信号Ｓ５，Ｓ６がそれぞれ提供される。レベルシフタ３５ａは、デジタルレベル（ハイレベル：３Ｖ、ローレベル：０Ｖ）の駆動信号Ｓｄと、バイアス電圧Ｖ_BIASと、出力電圧Ｖ２とを受け、駆動信号Ｓｄの振幅及び中心電位を調整して駆動信号Ｓ５を生成する。レベルシフタ３５ｂは、駆動信号Ｓｄとは逆相の駆動信号ＳｄＢと、バイアス電圧Ｖ_BIASと、出力電圧Ｖ２とを受け、駆動信号ＳｄＢの振幅及び中心電位を調整して駆動信号Ｓ６を生成する。なお、図５では、ＦＥＴ３２がｎチャネルＭＯＳＦＥＴであり、ＦＥＴ３３がｐチャネルＭＯＳＦＥＴである場合が示されている。また、図中のダイオード３２ａ，３３ａは、それぞれＦＥＴ３２，３３の寄生ダイオードである。

図５に示された駆動部３０によれば、駆動信号Ｓ１をローレベル（Ｖ２−Ｖ０）とハイレベル（Ｖ２）との間で上下させて、ｐＭＯＳ型のＦＥＴ２３を好適に駆動することができる。なお、このようなバイアス部３１の減算回路は、例えば図２に示されたような昇圧回路と同様の構成によって好適に実現し得る。すなわち、ＦＥＴ２４に相当するＦＥＴと、ＦＥＴ２５に相当するＦＥＴとの接続を切り離し、前者のＦＥＴの一方の電流端子には電圧Ｖ２を入力し、後者のＦＥＴの一方の電流端子には電圧Ｖ０を入力し、これらを互いに減算するように各駆動信号を印加するとよい。このとき、バイアス部３１は、パワー部２０を駆動する第１の周波数とは独立した第２の周波数でもって変調された駆動信号により動作するとよい。

図６は、駆動部３０のうち駆動信号Ｓ１を生成する部分の第２構成例を示す回路図である。この第２構成例において、図５に示された第１構成例と異なる点は、レベルシフタの構成である。第２構成例に係る駆動部３０は、図５に示された２つのレベルシフタ３５ａ，３５ｂに代えて、１つのレベルシフタ３５を有する。レベルシフタ３５は、駆動信号Ｓｄと、バイアス電圧Ｖ_BIASと、出力電圧Ｖ２とを受け、駆動信号Ｓｄの振幅及び中心電位を調整して駆動信号Ｓ７を生成する。そして、ＦＥＴ３２，３３の各制御端子には、レベルシフタ３５からの共通の駆動信号Ｓ７が、駆動信号Ｓ５，Ｓ６として提供される。

図５に示された第１構成例において、２つの駆動信号Ｓ５，Ｓ６は、共に出力電圧Ｖ２の電圧レベルとバイアス電圧Ｖ_BIASの電圧レベルとの間を変動し、位相も互いに同じである。従って、図６の第２構成例に示されるように、１つのレベルシフタ３５からの駆動信号Ｓ７を用いて、ｎＭＯＳ型のＦＥＴ３２とｐＭＯＳ型のＦＥＴ３３とを駆動できる。

図７は、駆動部３０のうち駆動信号Ｓ１を生成する部分の第３構成例を示す回路図である。この第３構成例において、図５に示された第１構成例と異なる点は、ＦＥＴ３３がｎＭＯＳ型である点である。この場合、ＦＥＴ３３のドレイン及びソースの位置が第１構成例とは逆となる。すなわち、ＦＥＴ３３のドレインに出力電圧Ｖ２が印加される。従って、ＦＥＴ３３をオン状態とする為には、出力電圧Ｖ２よりも高い電圧が必要になる。そこで、第３構成例では、出力電圧Ｖ２よりも高い電圧を発生する加算回路６１が更に設けられている。加算回路６１は、出力電圧Ｖ２にＦＥＴ３３の閾値電圧を超える電圧Ｖ０を加算し、加算後の電圧をレベルシフタ３５ｂに提供する。

なお、この第３構成例において、レベルシフタ３５ａから出力される駆動信号Ｓ５と、レベルシフタ３５ｂから出力される駆動信号Ｓ６とは、互いに振幅が異なり、且つ互いに逆位相となる。従って、第２構成例のようにこれらのレベルシフタ３５ａ，３５ｂを１つにまとめることはできない。

図８は、駆動部３０のうち駆動信号Ｓ１を生成する部分の第４構成例を示す回路図である。なお、図８はＦＥＴ２３がｎチャネルＭＯＳＦＥＴである場合を例示している。第４構成例は、以下に説明する点を除いて、図５に示された第１構成例と同様である。

図５に示された回路と図８に示された回路との主な相違点は、バイアス部の配置である。すなわち、この駆動部３０では、バイアス部３１が高圧側に設けられており、このバイアス部３１は出力電圧Ｖ２と電圧Ｖ０とを加算することによりバイアス電圧Ｖ_BIAS1を生成する。また、第１構成例と同様に、第４構成例においても、ＦＥＴ３２がｎＭＯＳ型であり、ＦＥＴ３３がｐＭＯＳ型である。ＦＥＴ３２，３３は、単位回路部１０の入力端とバイアス部３１の出力端との間に直列に接続されている。具体的には、ＦＥＴ３２の一方の電流端子（ソース）が単位回路部１０の入力端に接続され、他方の電流端子（ドレイン）がＦＥＴ３３の一方の電流端子（ドレイン）に接続されている。ＦＥＴ３３の他方の電流端子（ソース）はバイアス部３１の出力端に接続されている。

第４構成例では、更に、ＦＥＴ３２を駆動するための加算回路６２が設けられている。加算回路６２は、入力電圧Ｖ１にＦＥＴ３２の閾値電圧を超える電圧Ｖ０を加算し、加算後の電圧をレベルシフタ３５ａに提供する。レベルシフタ３５ａは、駆動信号ＳｄＢと、加算回路６２からの出力電圧と、入力電圧Ｖ１とを受け、駆動信号ＳｄＢの振幅及び中心電位を調整して駆動信号Ｓ５を生成する。レベルシフタ３５ｂは、駆動信号Ｓｄと、バイアス電圧Ｖ_BIAS1と、出力電圧Ｖ２とを受け、駆動信号Ｓｄの振幅及び中心電位を調整して駆動信号Ｓ６を生成する。

図８に示された駆動部３０によれば、駆動信号Ｓ１をローレベル（Ｖ１）とハイレベル（Ｖ２＋Ｖ０）との間で上下させて、ｎＭＯＳ型のＦＥＴ２３を好適に駆動することができる。なお、このようなバイアス部３１の加算回路は、例えば図２に示されたような昇圧回路と同様の構成によって好適に実現し得る。すなわち、ＦＥＴ２４に相当するＦＥＴと、ＦＥＴ２５に相当するＦＥＴとの接続を切り離し、前者のＦＥＴの一方の電流端子には電圧Ｖ２を入力し、後者のＦＥＴの一方の電流端子には電圧Ｖ０を入力し、これらを互いに加算するように各駆動信号を印加するとよい。このとき、バイアス部３１は、パワー部２０を駆動する第１の周波数とは独立した第２の周波数でもって変調された駆動信号により動作するとよい。

図９は、駆動部３０のうち駆動信号Ｓ１を生成する部分の第５構成例を示す回路図である。この第５構成例において、図８に示された第４構成例と異なる点は、レベルシフタの構成である。第５構成例に係る駆動部３０は、図８に示された２つのレベルシフタ３５ａ，３５ｂに代えて、１つのレベルシフタ３５を有する。レベルシフタ３５は、駆動信号Ｓｄと、バイアス電圧Ｖ_BIAS1と、入力電圧Ｖ１とを受け、駆動信号Ｓｄの振幅及び中心電位を調整して駆動信号Ｓ７を生成する。そして、ＦＥＴ３２，３３の各制御端子には、レベルシフタ３５からの共通の駆動信号Ｓ７が、駆動信号Ｓ５，Ｓ６として提供される。

図１０は、駆動部３０のうち駆動信号Ｓ１を生成する部分の第６構成例を示す回路図である。この第６構成例において、図８に示された第４構成例と異なる点は、ＦＥＴ３３がｎＭＯＳ型である点である。この場合、ＦＥＴ３３のドレイン及びソースの位置が第４構成例とは逆となる。すなわち、ＦＥＴ３３のドレインにバイアス電圧Ｖ_BIAS1が印加される。従って、ＦＥＴ３３をオン状態とする為には、バイアス電圧Ｖ_BIAS1よりも高い電圧が必要になる。そこで、第６構成例では、バイアス電圧Ｖ_BIAS1よりも高い電圧を発生する加算回路６３が更に設けられている。加算回路６３は、バイアス電圧Ｖ_BIAS1にＦＥＴ３３の閾値電圧を超える電圧Ｖ０を加算し、加算後の電圧をレベルシフタ３５ｂに提供する。なお、本構成例のレベルシフタ３５ｂには、出力電圧Ｖ２に代えて、入力電圧Ｖ１が入力される。すなわち、レベルシフタ３５ｂは、駆動信号Ｓｄと、電圧（Ｖ_BIAS1＋Ｖ０）と、入力電圧Ｖ１とを受け、駆動信号Ｓｄの振幅及び中心電位を調整して駆動信号Ｓ６を生成する。

以上の説明は駆動部３０による駆動信号Ｓ１の生成方式に関するものであったが、少なくとも第Ｎ段の単位回路部１０の駆動部３０は、ＦＥＴ２３〜２６のうちＧＮＤ電位から浮いた電位間のスイッチング動作を行うＦＥＴに供給される駆動信号（本実施形態では駆動信号Ｓ３）の電位をシフトするとともにシフト後の電位を維持するレベルシフタ回路を更に有する。

図１１は、駆動部３０における駆動信号Ｓ３の駆動部分の具体的な構成例を示す回路図である。なお、図１１はＦＥＴ２５がｐチャネルＭＯＳＦＥＴである場合を例示している。図１１に示されるように、駆動部３０は、レベルシフタ回路３６と、バッファ３７とを有する。レベルシフタ回路３６は、デジタルレベル（ハイレベル：３Ｖ、ローレベル：０Ｖ）の駆動信号Ｓｄを受け、この駆動信号Ｓｄの振幅及び中心電位を調整して駆動信号Ｓ３と同レベルの信号を生成する。バッファ３７は、レベルシフタ回路３６から出力された信号を増強することにより駆動信号Ｓ３を生成する。レベルシフタ回路３６及びバッファ３７の電源としては、入力電圧Ｖ１から定電圧Ｖ０を減算した電圧（Ｖ１−Ｖ０）、及び入力電圧Ｖ１が使用される。

図１２は、レベルシフタ回路３６の具体的な構成例を示す回路図である。このレベルシフタ回路３６は、３組の対トランジスタを有する。すなわち、レベルシフタ回路３６は、一対のＦＥＴ３８ａ，３８ｂと、一対のＦＥＴ３９ａ，３９ｂと、一対のＦＥＴ４０ａ，４０ｂとを有する。ＦＥＴ３８ａ，３９ａ，４０ａは、入力電圧Ｖ１とＧＮＤ電位との間でこの順に直列接続されている。同様に、ＦＥＴ３８ｂ，３９ｂ，４０ｂは、入力電圧Ｖ１とＧＮＤ電位との間でこの順に直列接続されている。この例では、ＦＥＴ３８ａ，３８ｂ，３９ａ，３９ｂはｐチャネルＭＯＳＦＥＴであり、ＦＥＴ４０ａ，４０ｂはｎチャネルＭＯＳＦＥＴである。

ＦＥＴ３８ａの制御端子はＦＥＴ３８ｂの他方の電流端子と接続され、ＦＥＴ３８ｂの制御端子はＦＥＴ３８ａの他方の電流端子と接続されている。また、ＦＥＴ３９ａ，３９ｂの制御端子には電圧（Ｖ１−Ｖ０）が印加される。なお、ＦＥＴ３８ａとＦＥＴ３９ａとの間のノードＮ３と電圧（Ｖ１−Ｖ０）との間にはダイオード４１ａが逆方向接続されており、ノードＮ３の電位がダイオード４１ａによってクランプされる。同様に、ＦＥＴ３８ｂとＦＥＴ３９ｂとの間のノードＮ４と電圧（Ｖ１−Ｖ０）との間にはダイオード４１ｂが逆方向接続されており、ノードＮ４の電位がダイオード４１ｂによってクランプされる。ＦＥＴ４０ａの制御端子には、バッファ４２ａによって増幅された駆動信号Ｓｄが入力される。ＦＥＴ４０ｂの制御端子には、反転バッファ４２ｂによって増幅された駆動信号Ｓｄの逆相信号が入力される。

上記の構成を有するレベルシフタ回路３６によれば、ノードＮ３，Ｎ４の電位を出力することによって、デジタルレベルの駆動信号Ｓｄを、Ｖ１と（Ｖ１−Ｖ０）との間で変化する信号に変換することができる。

図１３は、駆動部３０における駆動信号Ｓ３の駆動部分の別の構成例を示す回路図である。なお、図１３はＦＥＴ２５がｎチャネルＭＯＳＦＥＴである場合を例示している。この例と図１１との相違点は、レベルシフタ回路３６及びバッファ３７に与えられる電源電圧である。すなわち、図１１に示された例ではレベルシフタ回路３６及びバッファ３７の電源として入力電圧Ｖ１及び減算電圧（Ｖ１−Ｖ０）が用いられているが、図１３に示される例では、レベルシフタ回路３６及びバッファ３７の電源として、入力電圧Ｖ１及び加算電圧（Ｖ１＋Ｖ０）が用いられる。

また、図１３に示される例では、バッファ３７とＦＥＴ２５，２６との間に、トーテムポール回路２７が設けられている。トーテムポール回路２７は、ｐチャネルＭＯＳＦＥＴであるＦＥＴ２８と、ｎチャネルＭＯＳＦＥＴであるＦＥＴ２９とを有する。ＦＥＴ２８，２９は、入力電圧Ｖ１とＧＮＤ電位との間でこの順に直列接続されている。具体的には、ＦＥＴ２８の一方の電流端子（ソース）は当該単位回路部１０の入力端子に接続され、入力電圧Ｖ１を受ける。ＦＥＴ２８の他方の電流端子（ドレイン）はＦＥＴ２９の一方の電流端子（ドレイン）に接続されている。ＦＥＴ２９の他方の電流端子（ソース）はＧＮＤ電位に接続されている。

ＦＥＴ２８の制御端子には、バッファ３７からの出力信号が入力される。ＦＥＴ２９の制御端子には、レベルシフタ回路３６に入力される駆動信号Ｓｄと同期した信号が入力される。一例では、ＦＥＴ２９の制御端子には、駆動信号Ｓｄが入力される。そして、ＦＥＴ２８とＦＥＴ２９との間のノードＮ５の電圧が、駆動信号Ｓ３としてＦＥＴ２５の制御端子に入力される。ＦＥＴ２５がｎチャネルＭＯＳＦＥＴである場合、例えばこのような回路構成によって、駆動信号Ｓ３を（Ｖ１＋Ｖ０）とＧＮＤ電位との間で変化させることができ、ｎチャネルＭＯＳＦＥＴであるＦＥＴ２５を好適に動作させることができる。

以上の構成を備える本実施形態の昇圧回路１Ａによって得られる効果について説明する。図１４は、単位回路部の段数と昇圧電圧との関係の一例を示すグラフであって、グラフＧ１１は本実施形態の昇圧回路１Ａの場合を示し、グラフＧ１２は図１９に示された昇圧回路１００の場合を示す。本実施形態の昇圧回路１Ａでは、入力電圧Ｖ１の略二倍の出力電圧Ｖ２を生成するチャージポンプ回路を含む複数の単位回路部１０がＮ段にわたって接続されている。これにより、グラフＧ１１に示されるように、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎを２^N倍した大きさとなる。一方、図１９に示された昇圧回路１００では、出力電圧Ｖｏｕｔは入力電圧ＶｉｎをＮ倍した大きさとなる。従って、本実施形態の昇圧回路１Ａによれば、小さな回路規模（少ないトランジスタ数および少ないコンデンサ数）にて格段に高い出力電圧Ｖｏｕｔを得ることができる。更に、本実施形態によれば、ＭＯＳダイオード接続の場合に問題となるゲート−ソース間の閾値電圧に由来する電圧降下損失をなくすことができ、僅かな損失で大きな出力電圧Ｖｏｕｔを得ることが可能となる。

また、入力電圧の略二倍の出力電圧を生成するチャージポンプ回路が直列に接続された回路構成では、通常、出力電圧を生成するコンデンサへのポンピングを担うトランジスタの駆動が問題となる。すなわち、少なくとも第Ｎ段の単位回路部１０において、出力電圧Ｖ２がＦＥＴ２３のゲート−ソース間の耐圧よりも大きい場合、回路構成によってはＦＥＴ２３を十分に駆動することができず、コンデンサ２２へのポンピング動作に支障をきたす。これに対し、本実施形態の昇圧回路１Ａでは、少なくとも第Ｎ段の単位回路部１０の駆動部３０が、ＦＥＴ２３に供給される駆動信号Ｓ１の生成のためのバイアス電圧Ｖ_BIAS（またはＶ_BIAS1）を生成するバイアス部３１を有し、バイアス部３１は出力電圧Ｖ２を利用してバイアス電圧Ｖ_BIAS（またはＶ_BIAS1）を生成する。これにより、ＦＥＴ２３を十分に駆動することができ、コンデンサ２２へのポンピング動作を好適に行うことができる。

すなわち、本実施形態の昇圧回路１Ａによれば、集積化ＣＭＯＳ回路において例えば１００Ｖといったゲート−ソース間の耐圧を越えた出力電圧Ｖｏｕｔの生成が可能となる。これは、従来ディスクリート回路でしか成し得なかった１ＫＶ以上の昇圧動作をワンチップ集積化ＬＳＩにより実現可能となることを意味する。

また、本実施形態の昇圧回路１Ａでは、各単位回路部１０の動作開始時においてバイアス電圧Ｖ_BIASがＦＥＴ２３を駆動できる大きさになる前においては、ＦＥＴ２３の寄生ダイオード２３ａを経由してコンデンサ２２が充電され、バイアス電圧Ｖ_BIASがＦＥＴ２３を駆動できる大きさになった後においては、ＦＥＴ２３の駆動によりコンデンサ２２が充電される。これにより、出力電圧Ｖ２をバイアス電圧Ｖ_BIASに利用する構成であっても、コンデンサ２２へのポンピングを好適に行い、最終的に高い出力電圧Ｖ２を得ることができる。

また、本実施形態の昇圧回路１Ａにおいて、ＦＥＴ２３がｎチャネルＭＯＳＦＥＴである場合、バイアス部３１は、ＦＥＴ２３の閾値電圧を超える電圧Ｖ０と出力電圧Ｖ２とを加算することによりバイアス電圧Ｖ_BIAS1（＝Ｖ２＋Ｖ０）を生成する。或いは、ＦＥＴ２３がｐチャネルＭＯＳＦＥＴ型である場合、バイアス部３１は、電圧Ｖ０を出力電圧Ｖ２から減算することによりバイアス電圧Ｖ_BIAS（Ｖ２−Ｖ０）を生成する。これらの構成によって、ＦＥＴ２３のゲート−ソース間の耐圧を超えるような状態を防ぎ、ＦＥＴ２３をより好適に駆動することができる。

また、本実施形態の昇圧回路１Ａにおいて、バイアス部３１は、パワー部２０を駆動する駆動信号Ｓ１〜Ｓ４の第１の周波数とは独立した第２の周波数でもって変調された駆動信号により動作する。これにより、出力電圧Ｖ２を下げるために第１の周波数を低く抑える場合であっても、第２の周波数を維持してバイアス電圧Ｖ_BIAS（またはＶ_BIAS1）を好適に生成し続けることができる。

また、本実施形態の昇圧回路１Ａにおいて、少なくとも第Ｎ段の単位回路部１０の駆動部３０は、ＧＮＤ電位から浮いた電位間のスイッチング動作を行うＦＥＴ２５に供給される駆動信号Ｓ３の電位をシフトするとともにシフト後の電位を維持するレベルシフタ回路３６を有する。これにより、高電圧でのスイッチングを行うＦＥＴ２５を好適に駆動することができる。

また、本実施形態の昇圧回路１Ａによれば、初段から最終段までの各単位回路部１０の動作が独立しているので、動作状態を維持したまま途中の段から出力電圧を得ることも可能である。

ここで、図２０は、特許文献１に記載された昇圧回路の構成を示す回路図である。この昇圧回路２００は、ディクソンチャージ型昇圧回路のダイオードを集積化のためにＭＯＳＦＥＴに置き換えた構成を備える。すなわち、昇圧回路２００は、複数のＦＥＴ２０２ａ〜２０２ｅと複数のコンデンサ２０４ａ〜２０４ｅとが組み合わされて成り、コンデンサの個数に応じた倍率でもって入力電圧Ｖｉｎを昇圧して出力する。具体的には、ＦＥＴ２０２ａ〜２０２ｅが互いに直列に接続されており、これらのＦＥＴ２０２ａ〜２０２ｅ間のノードＮａ〜Ｎｄのうち奇数番目のノードＮａ，Ｎｃにコンデンサ２０４ａ，２０４ｃの一方の電極が接続され、偶数番目のノードＮｂ，Ｎｄにコンデンサ２０４ｂ，２０４ｄの一方の電極が接続されている。或る周期においては、コンデンサ２０４ａ，２０４ｃの他方の電極にバッファ２０６を介してハイレベルの信号が印加され、コンデンサ２０４ｂ，２０４ｄの他方の電極にバッファ２０８を介してローレベルの信号が印加される。次の周期では、コンデンサ２０４ａ，２０４ｃの他方の電極にバッファ２０６を介してローレベルの信号が印加され、コンデンサ２０４ｂ，２０４ｄの他方の電極にバッファ２０８を介してハイレベルの信号が印加される。このような動作を繰り返すことによって、コンデンサ２０４ａからコンデンサ２０４ｅへ向けて順に昇圧されながら電荷が受け渡され、最終段のコンデンサ２０４ｅの両端間電圧が出力電圧Ｖｏｕｔとして出力される。

しかしながら、上記の昇圧回路２００では、第ｋ番目のＦＥＴがオンする為の閾値電圧をＶｔｈ（ｋ）とすると、Ｖｏｕｔは次の式（１）のようになり、十分な電圧効率及び電力効率を得ることができないという問題がある。
Ｖｏｕｔ＝５（Ｖｉｎ−Ｖｔｈ（ｋ）） ・・・（１）
そこで、特許文献１に記載された昇圧回路は、図２１（ａ）に示されるような各ＦＥＴ２０２ａ〜２０２ｅの接続形態を改め、図２１（ｂ）に示されるように、各ＦＥＴ２０２ａ〜２０２ｅのドレイン−ゲート間にそれぞれブートストラップ回路２１０（図では、簡略化のため電源記号を用いて示す）を接続し、各ＦＥＴ２０２ａ〜２０２ｅを完全なオン状態にすることを企図している。

しかしながら、そのような構成であっても、以下に述べる問題が生じる。特許文献１に記載された構成では、ＦＥＴ２０２ａ〜２０２ｅの駆動周波数とブートストラップ回路２１０の駆動周波数とは、互いに等しいか、若しくは従属の関係にある必要がある。このことは、出力安定化の為に負荷に応じてＦＥＴ２０２ａ〜２０２ｅの駆動周波数を変化させるとブートストラップ回路２１０の駆動周波数も同時に変化せざるを得ないことを意味する。一般に、負荷変動に対するチャージポンプの電力安定制御は、駆動周波数を調整することにより最大の電力効率が得られる条件にて行われる。特に、負荷が小さいときには、可能な限り低い周波数で駆動することにより、消費電力を抑えることができる。しかしながら、特許文献１に記載された構成では、ブートストラップ回路２１０のコンデンサが電荷を保持することが困難になる。電荷を保持する為にはコンデンサ自体を大型化する必要があり、集積化の妨げとなる。

また、出力電圧Ｖｏｕｔの大きさがＦＥＴ２０２ｅのゲート−ソース間の耐圧を超える場合、特許文献１に記載された構成ではＦＥＴ２０２ｅのゲート−ソース間が耐圧不足により壊れてしまうおそれがある。従って、ＦＥＴのゲート−ソース間の耐圧を超える出力電圧Ｖｏｕｔを得たい場合には、適用が難しいという問題がある。

上記の２つの問題点に関し、本実施形態の昇圧回路１Ａでは、パワー部２０の駆動周波数と、バイアス部３１の駆動周波数とが互いに独立しており、それぞれを自由に設定することが可能となっている。従って、より高い電力変換効率を達成できる。また、本実施形態の昇圧回路１Ａでは、前述したように少なくとも第Ｎ段の単位回路部１０の駆動部３０が、ＦＥＴ２３に供給される駆動信号Ｓ１の生成のためのバイアス電圧Ｖ_BIAS（またはＶ_BIAS1）を生成するバイアス部３１を有し、バイアス部３１は出力電圧Ｖ２を利用してバイアス電圧Ｖ_BIAS（またはＶ_BIAS1）を生成する。従って、ＦＥＴのゲート−ソース間の耐圧を超えた高い出力電圧Ｖｏｕｔを生成することができる。

図２２は、特許文献２に記載された昇圧回路の構成を示す回路図である。また、図２３は、この昇圧回路３００が備える第１のチヤージポンプ回路３０２及び第２のチヤージポンプ回路３０４の構成を示す回路図である。なお、図中のＣＬはクロック信号であり、φ１は正相の駆動信号であり、φ２は逆相の駆動信号である。

第１のチヤージポンプ回路３０２は、複数のＦＥＴと２つのコンデンサ３０６，３０８との組み合わせにより構成され、駆動信号φ１，φ２を受けて、入力電圧Ｖｉｎを昇圧して出力する。第２のチヤージポンプ回路３０４は、複数のＦＥＴと２つのコンデンサ３１０，３１２との組み合わせにより構成され、駆動信号φ１，φ２を受けて、入力電圧Ｖｉｎを昇圧して出力する。第１のチヤージポンプ回路３０２の出力電圧Ｖｏｕｔ１は、昇圧回路３００の出力電圧として外部の負荷に供給される。第２のチヤージポンプ回路３０４の出力電圧Ｖｏｕｔ２は、第１及び第２のチヤージポンプ回路３０２，３０４内のＦＥＴのゲート駆動信号を生成するための電源電圧として用いられる。

特許文献２に記載された昇圧回路は、コンデンサ３０６，３０８の容量を増加することによって第１のチャージポンプ回路３０２から外部負荷へ供給される出力電流を大きくした場合であっても、第１のチャージポンプ回路３０２のＦＥＴのオン抵抗を速やかに低下させて第１のチャージポンプ回路３０２を素早く立ち上げ、且つ変換効率を向上することを企図している。しかしながら、特許文献２に記載された昇圧回路は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔ２との電圧差がＦＥＴのゲート−ソース間の耐圧よりも低い場合に限って適用可能である。ゲート−ソース間に印加される電圧が一定であり、Ｖｏｕｔ１が変動したときに一部のＦＥＴにおいて耐圧性が不足するおそれがあるからである。本実施形態の各単位回路部１０においては、駆動信号Ｓ１を生成するためのバイアス電圧Ｖ_BIAS（またはＶ_BIAS1）を、ＦＥＴ２３の閾値電圧を超える電圧を出力電圧Ｖ２に加算（もしくは減算）して作成しているので、上記の問題は生じない。

図２４及び図２５は、特許文献３に記載された昇圧回路の構成を示す回路図である。これらの昇圧回路４００Ａ，４００Ｂは、加算回路４０２，４０４と、交流結合方式の２倍昇圧回路である昇圧部４０６，４０８と、出力回路４１０とを備えている。これらのそれぞれには、電圧振幅が電源電圧Ｖｃｃと等しい相補的なクロックＣＬＫ，ＣＬＫＢＡＲが入力される。また、昇圧部４０６，４０８には、クロックＣＬＫ，ＣＬＫＢＡＲよりも高電圧のクロックＨＣＬＫ，ＨＣＬＫＢＡＲが出力回路４１０より提供される。

図２６は、加算回路４０２の構成を示す回路図である。なお、加算回路４０４もこれと同様の回路構成を有する。この加算回路４０２は、２つのｎＭＯＳＦＥＴ４１２ａ，４１２ｂと、４つのｐＭＯＳＦＥＴ４１４ａ〜４１４ｄと、２つのコンデンサ４１６ａ，４１６ｂとを有する。加算回路４０２は、２つの入力端４０２ａ、４０２ｂを有し、これらの入力端４０２ａ、４０２ｂに入力された電圧を加算し、加算後の電圧を一方の出力端４０２ｃから出力する。他方の出力端４０２ｄからは、入力電圧と等しい電圧が出力される。

図２７は、昇圧部４０６の構成を示す回路図である。なお、昇圧部４０８もこれと同様の回路構成を有する。この昇圧部４０６は、２つのｎＭＯＳＦＥＴ４２２ａ，４２２ｂと、４つのｐＭＯＳＦＥＴ４２４ａ〜４２４ｄと、２つのコンデンサ４２６ａ，４２６ｂとを有する。昇圧部４０６は、２つの入力端４０６ａ、４０６ｂを有し、高電圧のクロックＨＣＬＫ，ＨＣＬＫＢＡＲを利用して、これらの入力端４０６ａ、４０６ｂに入力された電圧を昇圧する。そして、昇圧後の電圧を２つの出力端４０６ｃ，４０６ｄから出力する。

しかしながら、この特許文献３に記載された回路では、昇圧段数が増加するに従い、高電圧のクロックＨＣＬＫ，ＨＣＬＫＢＡＲの振幅が大きくなる。また、通常電圧のクロックＣＬＫ，ＣＬＫＢＡＲと高電圧のクロックＨＣＬＫ，ＨＣＬＫＢＡＲとが同期しているため、これらの異なる周波数で制御することができない。従って、貫通電流による損失が懸念される。また、ＨＣＬＫ，ＨＣＬＫＢＡＲの振幅が最終的な出力電圧の大きさと同じになるが、その振幅の大きさは各ＦＥＴのゲート−ソース間耐圧よりも小さく制限されるので、最終的な出力電圧も制限されてしまう。同様の問題は、一つ後段の昇圧部からクロックＨＣＬＫ，ＨＣＬＫＢＡＲを受ける図２５の構成においても同様に生じる。また、各段のコンデンサ４２６ａ，４２６ｂに対し、ＭＯＳダイオード接続を通じてプリチャージが必要となる。本実施形態の昇圧回路１Ａによれば、これらの問題を解決し、小さな回路規模でより高い出力電圧を得ることができる。

（変形例）
上記実施形態において、無負荷時の出力電圧Ｖｏｕｔと有負荷時の出力電圧Ｖｏｕｔとの電圧差をΔＶ、コンデンサ２１，２２の容量をＣ₁、駆動周波数をｆとすると、電力Ｐは次の式によって表される。
Ｐ＝ｆ・Ｃ₁（ΔＶ）²
上式から、出力電圧Ｖｏｕｔを或る値に保つ為にはΔＶを一定にする必要がある。すなわち、負荷に比例して駆動周波数を変化させることにより、出力電圧Ｖｏｕｔの安定化が可能となる。

図１５及び図１６は、上記実施形態の変形例を示す図である。これらの図に示される昇圧回路１Ｂ，１Ｃは、上記実施形態の昇圧回路１Ａに加えて、フィードバック回路５０Ａ，５０Ｂをそれぞれ備えている。フィードバック回路５０Ａ，５０Ｂは、第Ｎ段の単位回路部１０からの出力電圧Ｖｏｕｔの大きさに応じてパワー部２０の駆動周波数（第１の周波数）を制御することにより、該出力電圧Ｖｏｕｔを所定の大きさに近づける回路である。

図１５に示されるフィードバック回路５０Ａは、設定値入力部５１、演算処理部５２、ゲイン設定部５３、Ａ／Ｄコンバータ５４、及び周波数設定部５５を有する。設定値入力部５１は、出力電圧Ｖｏｕｔの目標値を設定する。演算処理部５２は、最終段の単位回路部１０からの出力電圧Ｖｏｕｔの大きさと、出力電圧Ｖｏｕｔの目標値との差に応じて、ゲイン設定部５３におけるフィードバックゲインを変化させる（ゲイン可変制御）。Ａ／Ｄコンバータ５４は、設定値入力部５１の目標値と出力電圧Ｖｏｕｔとの差をデジタル化する。このデジタル信号に、ゲイン設定部５３のゲインが乗算される。その後、このゲイン乗算後のデジタル信号に基づいて、周波数設定部５５が第１の周波数を決定し、駆動部３０の周波数を制御する。

また、フィードバック回路５０Ａは、リミッタ回路５６を更に有する。リミッタ回路５６は、最終段の単位回路部１０からの出力電圧Ｖｏｕｔの大きさがリミット値を超えた場合に周波数設定部５５に指示を送り、第１の周波数を低下させることにより出力電圧Ｖｏｕｔの大きさをリミット値以下とする。これにより、例えば負荷が急激に変動した場合であっても出力電圧Ｖｏｕｔが過大になることを防ぎ、第Ｎ段及びその付近の単位回路部１０の故障を回避することができる。

図１６に示されるフィードバック回路５０Ｂは、上述したフィードバック回路５０ＡのＡ／Ｄコンバータ５４をコンパレータ５７に置き換えた構成を有する。コンパレータ５７の機能は、Ａ／Ｄコンバータ５４と同様である。コンパレータ５７は１ビットＡ／Ｄ変換に相当する。

本変形例によれば、フィードバック回路５０Ａ，５０Ｂを備えることにより、出力電圧Ｖｏｕｔを安定させることができる。ここで、図１７（ａ）は、フィードバック回路５０Ａが演算処理部５２を有しない場合（すなわちゲイン一定制御の場合）における目標値応答特性を示すグラフである。また、図１７（ｂ）は、フィードバック回路５０Ａが演算処理部５２を有する場合（すなわちゲイン可変制御の場合）における目標値応答特性を示すグラフである。なお、図１７（ａ）、図１７（ｂ）において、横軸は時間（サンプリング回数）を表し、縦軸は電圧（Ｖ）を表す。図１７（ａ）に示されるゲイン一定制御ではハンチング現象が持続しているが、図１７（ｂ）に示される適応制御ではハンチング現象を抑えて出力電圧Ｖｏｕｔをより安定して収束させることが可能である。

図１８は、本変形例における負荷変動時の応答例を示すグラフである。グラフＧ２１は出力電圧Ｖｏｕｔ、グラフＧ２２は駆動周波数（第１の周波数）を表す。また、横軸は時間（サンプリング回数）、左縦軸は電圧（Ｖ）、右縦軸は周波数（Ｈｚ）をそれぞれ表す。なお、サンプリング回数３００及び６００の各時点において、負荷を非連続的に変動させている。同図に示されるように、本変形例によれば、負荷変動時においてもオーバーシュートすることなく安定して出力電圧Ｖｏｕｔが収束する。

本発明による昇圧回路は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では図２に示された単位回路部１０を例に説明を行ったが、本発明の単位回路部は、図２に示された構成以外にも様々な構成を適用可能である。

１Ａ，１Ｂ，１Ｃ…昇圧回路、３…基本電源、１０…単位回路部、２０…パワー部、２１，２２…コンデンサ、２３〜２６…ＦＥＴ、２３ａ〜２６ａ…寄生ダイオード、３０…駆動部、３１…バイアス部、３５ａ，３５ｂ…レベルシフタ、３６…レベルシフタ回路、３７…バッファ、５０Ａ，５０Ｂ…フィードバック回路、５１…設定値入力部、５２…演算処理部、５３…ゲイン設定部、５４…コンバータ、５５…周波数設定部、５６…リミッタ回路、５７…コンパレータ、Ｎ１〜Ｎ４…ノード、Ｓ１〜Ｓ４…駆動信号、Ｖｉｎ…入力電圧、Ｖｏｕｔ…出力電圧。

Claims (10)

1. ブートストラップ方式及び交流結合方式の何れも備えない昇圧回路であって、
   基本電源と、
   前記基本電源からＮ段（Ｎは２以上の整数）にわたって直列に接続された単位回路部と、を備え、
   各単位回路部は、
   二つのコンデンサ及びＭＯＳ型の複数のトランジスタの組み合わせによって入力電圧の略二倍の出力電圧を生成するチャージポンプ回路を含むパワー部と、
   第１の周波数でもって変調された駆動信号を前記複数のトランジスタに供給する駆動部と、を有し、
   少なくとも第Ｎ段の前記単位回路部の前記駆動部は、前記出力電圧を生成する前記コンデンサへのポンピングを担う最終段トランジスタに供給される前記駆動信号の生成のためのバイアス電圧を生成するバイアス部を有し、
   前記バイアス部は、前記パワー部の出力端と直流結合されており、前記パワー部からの前記出力電圧を利用して前記バイアス電圧を生成し、
   前記最終段トランジスタがｎＭＯＳ型であり、
   前記バイアス部は、前記最終段トランジスタの閾値電圧を超える電圧と前記出力電圧とを加算することにより前記バイアス電圧を生成し、
   前記バイアス部は、前記第１の周波数とは独立した第２の周波数でもって変調された駆動信号により動作する、昇圧回路。
2. ブートストラップ方式及び交流結合方式の何れも備えない昇圧回路であって、
   基本電源と、
   前記基本電源からＮ段（Ｎは２以上の整数）にわたって直列に接続された単位回路部と、を備え、
   各単位回路部は、
   二つのコンデンサ及びＭＯＳ型の複数のトランジスタの組み合わせによって入力電圧の略二倍の出力電圧を生成するチャージポンプ回路を含むパワー部と、
   第１の周波数でもって変調された駆動信号を前記複数のトランジスタに供給する駆動部と、を有し、
   少なくとも第Ｎ段の前記単位回路部の前記駆動部は、前記出力電圧を生成する前記コンデンサへのポンピングを担う最終段トランジスタに供給される前記駆動信号の生成のためのバイアス電圧を生成するバイアス部を有し、
   前記バイアス部は、前記パワー部の出力端と直流結合されており、前記パワー部からの前記出力電圧を利用して前記バイアス電圧を生成し、
   前記最終段トランジスタがｐＭＯＳ型であり、
   前記バイアス部は、前記最終段トランジスタの閾値電圧を超える電圧を前記出力電圧から減算することにより前記バイアス電圧を生成し、
   前記バイアス部は、前記第１の周波数とは独立した第２の周波数でもって変調された駆動信号により動作する、昇圧回路。
3. 少なくとも第Ｎ段の前記単位回路部の前記駆動部は、前記複数のトランジスタのうち基準電位から浮いた電位間のスイッチング動作を行うトランジスタに供給される前記駆動信号の電位をシフトするとともにシフト後の電位を維持するレベルシフタ回路を更に有する、請求項１または２に記載の昇圧回路。
4. ブートストラップ方式及び交流結合方式の何れも備えない昇圧回路であって、
   基本電源と、
   前記基本電源からＮ段（Ｎは２以上の整数）にわたって直列に接続された単位回路部と、を備え、
   各単位回路部は、
   第１及び第２のコンデンサ及びＭＯＳ型の第１〜第４のトランジスタの組み合わせによって入力電圧の略二倍の出力電圧を生成するチャージポンプ回路を含むパワー部と、
   第１の周波数でもって変調された駆動信号を前記第１〜第４のトランジスタに供給する駆動部と、を有し、
   前記第１のトランジスタの一方の端子には前記入力電圧が入力され、前記第１のトランジスタの他方の端子は、前記第１のコンデンサの一方の電極と、前記第２のトランジスタの一方の端子とに電気的に接続され、
   前記第２のトランジスタの他方の端子は、前記第２のコンデンサの一方の電極に電気的に接続され、
   前記第２のコンデンサの他方の電極は基準電位線に電気的に接続され、
   前記第３のトランジスタの一方の端子は、第１のノードを介して、前記第４のトランジスタの一方の端子に電気的に接続され、
   前記第１のコンデンサの他方の電極は前記第１のノードに電気的に接続され、
   前記第３のトランジスタの他方の端子には前記入力電圧が入力され、
   前記第４のトランジスタの他方の端子は前記基準電位線に電気的に接続され、
   少なくとも第Ｎ段の前記単位回路部の前記駆動部は、最終段トランジスタである前記第２のトランジスタに供給される前記駆動信号の生成のためのバイアス電圧を生成するバイアス部を有し、
   前記バイアス部は、前記パワー部の出力端と直流結合されており、前記パワー部からの前記出力電圧を利用して前記バイアス電圧を生成し、
   少なくとも第Ｎ段の前記単位回路部の前記駆動部は、前記第３のトランジスタに供給される前記駆動信号の電位をシフトするとともにシフト後の電位を維持するレベルシフタ回路を更に有する、昇圧回路。
5. 各単位回路部の動作開始時において前記バイアス電圧が前記最終段トランジスタを駆動できる大きさになる前においては、前記出力電圧を生成する前記コンデンサは前記最終段トランジスタの寄生ダイオードを経由して充電され、
   前記バイアス電圧が前記最終段トランジスタを駆動できる大きさになった後においては、前記出力電圧を生成する前記コンデンサは前記最終段トランジスタの駆動により充電される、請求項１〜４のいずれか１項に記載の昇圧回路。
6. 第Ｎ段の前記単位回路部からの前記出力電圧の大きさに応じて前記第１の周波数を制御することにより該出力電圧を所定の大きさに近づけるフィードバック回路を更に備える、請求項１〜５のいずれか一項に記載の昇圧回路。
7. 前記フィードバック回路は、最終段の前記単位回路部からの前記出力電圧の大きさと前記所定の大きさとの差に応じてフィードバックゲインを変化させる、請求項６に記載の昇圧回路。
8. 前記フィードバック回路は、最終段の前記単位回路部からの前記出力電圧の大きさがリミット値を超えた場合に前記第１の周波数を低下させるリミッタ回路を更に有する、請求項６または７に記載の昇圧回路。
9. ブートストラップ方式及び交流結合方式の何れも備えない昇圧回路であって、
   基本電源と、
   前記基本電源からＮ段（Ｎは２以上の整数）にわたって直列に接続された単位回路部と、を備え、
   各単位回路部は、
   二つのコンデンサ及びＭＯＳ型の複数のトランジスタの組み合わせによって入力電圧の略二倍の出力電圧を生成するチャージポンプ回路を含むパワー部と、
   第１の周波数でもって変調された駆動信号を前記複数のトランジスタに供給する駆動部と、を有し、
   少なくとも第Ｎ段の前記単位回路部の前記駆動部は、前記出力電圧を生成する前記コンデンサへのポンピングを担う最終段トランジスタに供給される前記駆動信号の生成のためのバイアス電圧を生成するバイアス部を有し、
   前記バイアス部は、前記パワー部の出力端と直流結合されており、前記パワー部からの前記出力電圧を利用して前記バイアス電圧を生成し、
   前記最終段トランジスタがｎＭＯＳ型であり、
   前記バイアス部は、前記最終段トランジスタの閾値電圧を超える電圧と前記出力電圧とを加算することにより前記バイアス電圧を生成し、
   第Ｎ段の前記単位回路部からの前記出力電圧の大きさに応じて前記第１の周波数を制御することにより該出力電圧を所定の大きさに近づけるフィードバック回路を更に備え、
   前記フィードバック回路は、最終段の前記単位回路部からの前記出力電圧の大きさと前記所定の大きさとの差に応じてフィードバックゲインを変化させる、昇圧回路。
10. 前記フィードバック回路は、最終段の前記単位回路部からの前記出力電圧の大きさがリミット値を超えた場合に前記第１の周波数を低下させるリミッタ回路を更に有する、請求項９に記載の昇圧回路。

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