JP6789120B2 - アレイ基板及びその駆動方法と表示装置 - Google Patents

アレイ基板及びその駆動方法と表示装置 Download PDF

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Description

本発明の少なくとも１つの実施例はアレイ基板及びその駆動方法と表示装置に関する。
ＴＦＴ‐ＬＣＤ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、薄膜トランジスター‐液晶ディスプレイ）はフラットパネル表示装置とし、体積が小さく、無放射及び作成コストが低いなどの特徴を有するため、高性能表示分野にますます幅広く応用されてきている。
通常、ＴＦＴ‐ＬＣＤパネルはセルアセンブリされたアレイ基板と彩膜基板とを含む。アレイ基板と彩膜基板との間に液晶層が設置される。
本発明の本発明の少なくとも１つの実施例はアレイ基板及びその駆動方法と表示装置である。全画面表示において、与えられた信号の走査信号線を減少することか、もしくは与えられた信号の走査信号線とデータ信号線を減少することによって、電力消費を低減する。
本発明の本発明の少なくとも１つの実施例は、ベース基板と、前記ベース基板に設置された複数のデータ信号線、前記複数のデータ信号線に交差し絶縁する複数の第１走査信号線、前記複数のデータ信号線に交差し絶縁する複数の第２走査信号線、複数の第１スイッチ素子、および複数の第２スイッチ素子と、を含むアレイ基板である。前記複数のデータ信号線が前記複数の第１走査信号線に交差することによって、アレイで排列される複数の子画素を区画し、各前記子画素は画素電極を含み、第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に対応し前記第２走査信号線が１つ設置され、もしくは、第Ｎ＋１行の子画素に対応し前記第２走査信号線が１つ設置され、そのＮはゼロ以上の整数であり、各前記第１スイッチ素子は対応する子画素に設置され、この対応する子画素の開閉を制御し、各前記第２スイッチ素子は対応する子画素群に設置され、この対応する子画素群における複数の子画素の開閉を同期に制御し、各前記第２スイッチ素子は位置する子画素群における１つの前記データ信号線と、１つの前記第２走査信号線と、複数の前記画素電極に接続され、各前記第１走査信号線は１行の子画素における複数の第１スイッチ素子を制御するように設置され、各前記第２走査信号線は１行の子画素群における複数の第２スイッチ素子を制御するように設置される。
まず、第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に対応し前記第２走査信号線が１つ設置される場合に、
例えば、本発明の１つの実施例に係るアレイ基板の駆動方法において、１つの前記子画素群は、第Ｍ＋１列に属し且つ第２Ｎ＋１行と第２Ｎ＋２行の子画素に位置する２つの子画素、を含み、もしくは第２Ｍ＋１列と第２Ｍ＋２列に属し且つ第２Ｎ＋１行と第２Ｎ＋２行の子画素に位置する４つの子画素、を含み、そのＭはゼロ以上の整数である。
例えば、本発明の１つの実施例に係るアレイ基板の駆動方法において、各前記第１スイッチ素子は１つの第１薄膜トランジスターを含み、各前記第２スイッチ素子は１つもしくは複数の第２薄膜トランジスターを含む。
例えば、本発明の１つの実施例に係るアレイ基板の駆動方法において、各子画素群に対し、列ごとの子画素において、第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に前記第２薄膜トランジスターを１つ設置し、前記第２薄膜トランジスターは第１ドレインと第２ドレインとを含み、前記第１ドレインと第２ドレインは互いに間隔され、それぞれ第２Ｎ＋１行の子画素の画素電極と第２Ｎ＋２行の子画素の画素電極に接続され、前記第２薄膜トランジスターのソースは前記データ信号線の１つに接続され、前記第２薄膜トランジスターのゲートは、前記第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に対応し設置された前記第２走査信号線に接続される。
例えば、本発明の１つの実施例に係るアレイ基板の駆動方法において、第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素の画素電極は、前記第２薄膜トランジスターに接続する接続部を有し、もしくは接続電極が設置され、前記接続電極は第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素の画素電極と前記第２薄膜トランジスターとを接続するためのものである。
例えば、本発明の１つの実施例に係るアレイ基板の駆動方法において、各子画素群に対し、列ごとの子画素において、第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に第２薄膜トランジスターが２つ設置され、この２つの第２薄膜トランジスターのゲートは、すべて第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に対応し設置された第２走査信号線に接続され、この２つの第２薄膜トランジスターのソースはすべて同じ１つのデータ信号線に接続され、この２つの第２薄膜トランジスターのドレインそれぞれ第２Ｎ＋１行の子画素の画素電極と第２Ｎ＋２行の子画素の画素電極に接続される。
例えば、本発明の１つの実施例に係るアレイ基板の駆動方法において、各子画素群に対し、前記第２走査信号線に離れる画素電極は、前記第２薄膜トランジスターに接続する接続部を有し、もしくは接続電極が設置され、前記接続電極は前記第２走査信号線に離れる画素電極とその中の１つの前記第２薄膜トランジスターとを接続するためのものである。
例えば、本発明の１つの実施例に係るアレイ基板の駆動方法において、各子画素群に対し、列ごとの子画素において、第２Ｎ＋１行の子画素と第２Ｎ＋２行の子画素に位置する複数の子画素の開閉を同期に制御する複数の第２薄膜トランジスターは同じゲートを有する。
例えば、本発明の１つの実施例に係るアレイ基板の駆動方法において、各子画素群に対し、列ごとの子画素の複数の前記第２薄膜トランジスターのソースはすべてこの列の子画素を区画する同じ側のデータ信号線に接続される。
例えば、本発明の１つの実施例に係るアレイ基板の駆動方法において、各子画素群に対し、第２Ｍ＋１列と第２Ｍ＋２列の子画素の複数の前記第２薄膜トランジスターのソースは、すべてこの２列の子画素の間に設置されたデータ信号線に接続される。
例えば、本発明の１つの実施例に係るアレイ基板の駆動方法において、前記第２走査信号線の前記ベース基板への投影は、第２Ｎ＋１行の子画素の画素電極と第２Ｎ＋２行の子画素の画素電極の前記ベース基板への投影同士の間に位置する。
次に、第Ｎ＋１行の子画素に対応し前記第２走査信号線が１つ設置される場合に、
例えば、本発明の１つの実施例に係るアレイ基板の駆動方法において、第Ｎ＋１行の子画素に対応し前記第２走査信号線が１つ設置される場合に、１つの前記子画素群は第Ｎ＋１行に属し且つ第２Ｍ＋１列と第２Ｍ＋２列の列の子画素に位置する２つの子画素を含み、そのＭはゼロ以上の整数である。
例えば、本発明の１つの実施例に係るアレイ基板の駆動方法において、第Ｎ＋１行の子画素に対応し前記第２走査信号線が１つ設置される場合に、各前記第１スイッチ素子は第１薄膜トランジスターを１つ含み、各前記第２スイッチ素子は第２薄膜トランジスターを１つまたは複数含む。
例えば、本発明の１つの実施例に係るアレイ基板の駆動方法において、第Ｎ＋１行の子画素に対応し前記第２走査信号線が１つ設置される場合に、各子画素群に対し、第２Ｍ＋１列の子画素もしくは第２Ｍ＋２列の子画素の中に前記第２薄膜トランジスターが１つ設置され、
前記第２薄膜トランジスターは第１ドレインと第２ドレインとを含み、前記第１ドレインと第２ドレインは互いに間隔され、それぞれ第２Ｍ＋１行の子画素の画素電極と第２Ｍ＋２行の子画素の画素電極に接続され、前記第２薄膜トランジスターのソースは第２Ｍ＋１列の子画素と第２Ｍ＋２列の子画素の間のデータ信号線に接続され、前記第２薄膜トランジスターのゲートは、第Ｎ＋１行の子画素に対応し設置された１つの前記第２走査信号線に接続される。
例えば、本発明の１つの実施例に係るアレイ基板の駆動方法において、前記第１ドレインは第２Ｍ＋１列の子画素の画素電極に接続し、前記第２ドレインは接続電極に接続され、前記接続電極は接続線に接続され、前記接続線は第２Ｍ＋２列の子画素の画素電極に接続される。
例えば、上述の２つの場合のいずれかの場合に、前記第１薄膜トランジスターはＮ型薄膜トランジスターもしくはＰ型薄膜トランジスターで、前記第２薄膜トランジスターはＮ型薄膜トランジスターもしくはＰ型薄膜トランジスターである。
例えば、上述の２つの場合のいずれかの場合に、各子画素の画素電極はすべて１つの前記第１薄膜トランジスターによって前記第１走査信号線と前記データ信号線とに接続される。
本発明の少なくとも１つの実施例はアレイ基板の駆動方法であって、第１モードにおいて、前記第１走査信号線に対し走査オン信号を与え、前記第２走査信号線に対し走査オフ信号を与えることと、第２モードにおいて、前記第１走査信号線に対し走査オフ信号を与え、前記第２走査信号線に対し走査オン信号を与え、前記第２スイッチ素子に接続されたデータ信号線に対しデータ信号を与えることと、を含む。
例えば、本発明の１つの実施例に係るアレイ基板の駆動方法において、前記第１薄膜トランジスターはＮ型薄膜トランジスターで、前記第２薄膜トランジスターはＰ型薄膜トランジスターである場合に、前記第１モードにおいて、前記第１走査信号線に対し高レベル信号を与え、前記第２モードにおいて、前記第２走査信号線に対し低レベル信号を与える。
本発明の１つの実施例は更に上述のいずれかのアレイ基板を含む表示装置である。
本願実施例の構成を明らかにするために、以下は実施例の図面を簡単に説明する。無論、以下の説明における図面はあくまでも本発明の実施例の一部に関するものであり、本発明を限定する趣旨ではない。
表示パネル子画素の模式図である。 １つの子画素の模式図である。 本発明の１つの実施例に係るアレイ基板の模式図である。 本発明の１つの実施例に係るアレイ基板における第２スイッチ素子及び１つの子画素群の模式図である。 本発明のもう１つの実施例に係るアレイ基板における第２スイッチ素子及び１つの子画素群の模式図である。 本発明の１つの実施例に係るアレイ基板における第２薄膜トランジスターの設置方式の模式図である。 本発明のもう１つの実施例に係るアレイ基板における第２薄膜トランジスターの設置方式の模式図である。 本発明のもう１つの実施例に係るアレイ基板における第２薄膜トランジスターの設置方式の模式図である。 本発明のもう１つの実施例に係るアレイ基板における第２薄膜トランジスターの設置方式の模式図である。 図６のＡ‐Ａ’の矢視図である。 図６のＢ‐Ｂ’の矢視図である。 本発明のもう１つの実施例に係るアレイ基板の模式図である。 本発明のもう１つの実施例に係るアレイ基板における第２薄膜トランジスターの設置方式の模式図である。 図１３のＣ‐Ｃ’の矢視断面図である。
本発明実施例の目的、構成及び効果を更に明確するためには、以下は本発明実施例の図面を結合して、本発明実施例の技術案を明瞭かつ全面に説明する。無論、説明した実施例は本発明の一部のであり、すべての実施例ではない。説明した本発明の実施例に基づいて、当業者は創造的な労働を払わずに得られる他の実施例の全てが、本発明の保護範囲に含まれる。
別途で定義された以外に、本公開に使用された技術専門用語もしくは科学専門用語は当業者が理解した通常の意味であるべきである。本公開に使用された「第１」と、「第２」と、類似した言葉とは、何らかの順番と、数量もしくは重要性を表すためでなく、異なる構成部分を区別するためのみである。同様に、「１つ」と、「１」と、もしくは「当該」などのような言葉も数量を制限するわけではなく、少なくとも１つ存在することを表す。「包括」もしくは「含む」などのような言葉は、当該言葉の前に登場した素子もしくは物件が当該言葉の後に列挙した素子もしくは物件及びそれに同等するものをカバーすることを指し、他の素子もしくは物件を排除するわけではない。「接続」もしくは「連なる」などのような言葉は物理的もしくは機械的接続を限定するためではなく、直接的であろうと、間接的であろうと、電気的接続を含むことができる。「上」と、「下」と、「左」と、「右」とは、相対位置関係を表すためであって、説明対象の絶対位置が変更されたことに応じ、当該相対位置関係も変更されるかもしれない。
例えば、図１に示すように、アレイ基板は複数の走査信号線１０３’と複数のデータ信号線１０２を含んでもよく、これらの走査信号線１０３’がデータ信号線１０２に交差することによって、アレイで排列する複数の子画素１０５を区画する。例えば、これらの子画素１０５は行列で排列されてもよい。例えば、図２に示すように、子画素１０５は１つのデータ信号線１０２と１つの走査信号線１０３’に対応し、１つの画素電極１０６と１つのスイッチ素子１０７’とを含む。スイッチ素子１０７’は走査信号線１０３’とデータ信号線１０２に接続される。スイッチ素子１０７’は例えば薄膜トランジスターでもよい。例えば、スイッチ素子１０７’はＮ型薄膜トランジスターを利用してもよく、Ｐ型薄膜トランジスターを利用してもよい。
技術の発展につれ、表示パネルの解像度が向上されたが、消費電力の増加にもなり、消費電力のボトルネックは表示製品に、特に移動製品に対し、ますます突出されてきている。通常、消費電力は一部の画面表示によって低減される。但し、一部の画面表示はユーザに不便を与えやすく、よくないユーザ体験をもたらす。
発明の１つの実施例は、図３に示すように、ベース基板１０１（図１０を参照）と、ベース基板１０１に設置された複数のデータ信号線１０２、複数のデータ信号線１０２に交差し絶縁する複数の第１走査信号線１０３、複数のデータ信号線１０２に交差し絶縁する複数の第２走査信号線１０４、複数の第１スイッチ素子１０７および複数の第２スイッチ素子１０８と、を含むアレイ基板１０であって、複数のデータ信号線１０２が複数の第１走査信号線１０３に交差することによって、アレイで排列する複数の子画素１０５を区画し、各前記子画素は画素電極を含む。
第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に対応し前記第２走査信号線１０４が１つ設置され、そのＮはゼロ以上の整数である。
各第１スイッチ素子１０７は対応する子画素に設置され、この対応する子画素の開閉の制御に使用され、要するに、この子画素の画素電極に対し充電するか否かを制御する。
各第２スイッチ素子１０８は対応する子画素群１０９に設置され、この対応する子画素群１０９における複数の子画素の開閉を同期に制御する。各第２スイッチ素子はすべて位置する子画素群における１つのデータ信号線と、１つの第２走査信号線と、複数の画素電極に接続される。要するに、各第２スイッチ素子１０８はこれらの子画素の画素電極に対し充電するか否かを制御する。
１つの子画素群１０９は例えば第Ｍ＋１列に属し且つ第２Ｎ＋１行と第２Ｎ＋２行に位置する２つの子画素を含み（図４に示すように）、もしくは第２Ｍ＋１列と第２Ｍ＋２列に属し且つ第２Ｎ＋１行と第２Ｎ＋２行の子画素に位置する４つの子画素を含み（図５に示すように）、そのＭはゼロ以上の整数である。
各第１走査信号線１０３は１行の子画素における複数の第１スイッチ素子１０７を制御するように設置され、各第２走査信号線１０４は１行の子画素群における複数の第２スイッチ素子１０８を制御するように設置される。
例えば、各第１スイッチ素子はすべて１つの子画素におけるデータ信号線と、第１走査信号線と、画素電極とに接続される。
各第１スイッチ素子１０７は例えば１つの第１薄膜トランジスター１１７を含む。各第２スイッチ素子１０８は例えば１つの第２薄膜トランジスター１１８を含む。
要するに、本発明の各実施例において、アレイ基板では、複数のデータ信号線１０２が複数の第１走査信号線１０３に交差することによってアレイで排列する複数の子画素１０５を区画し、さらに複数の第２走査信号線１０４によって子画素群に区画し、例えば、子画素群は順番で排列してもよい。各子画素群は第Ｍ＋１列に属し且つ第２Ｎ＋１行と第２Ｎ＋２行の子画素に位置する２つの子画素を含み、もしくは第２Ｍ＋１列と第２Ｍ＋２列に属し且つ第２Ｎ＋１行と第２Ｎ＋２行の子画素に位置する４つの子画素を含む。例えば、１つの子画素群は第２走査信号線１０４に対応する２行の子画素における同じ列に位置する２つの子画素を含み、もしくは隣の２列に位置する４つの子画素を含み、また、異なる子画素群における子画素はお互いに異なる。
なお、「第２Ｎ＋１行もしくは第２Ｎ＋２行の子画素に対応し第２走査信号線が１つ設置される」の中のＮの値は、「１つの子画素群は、第Ｍ＋１列に属し且つ第２Ｎ＋１行と第２Ｎ＋２行の子画素に位置する２つの子画素、を含み、もしくは第２Ｍ＋１列と第２Ｍ＋２列に属し且つ第２Ｎ＋１行と第２Ｎ＋２行の子画素に位置する４つの子画素、を含む」の中のＮの値に対応する。
例えば、図４に示すようにしてもよく、各子画素群は第Ｍ＋１列に属し且つ第２Ｎ＋１行と第２Ｎ＋２行の子画素に位置する２つの子画素を含む。例えば、図５に示すようにしてもよく、各子画素群は第２Ｍ＋１列と第２Ｍ＋２列に属し且つ第２Ｎ＋１行と第２Ｎ＋２行の子画素に位置する４つの子画素を含んでもよい。
例えば、Ｎがゼロで、Ｍがゼロの場合に、図４に示すようにしてもよく、要するに各子画素群は第１列に属し且つ第１行と第２行の子画素に位置する２つの子画素を含む。例えば、図５に示すようにしてもよく、各子画素群は第１列と第２列に属し且つ第１行と第２行の子画素に位置する４つの子画素を含む。
例えば、１つの子画素群１０９における複数の子画素の開閉を同時制御する第２スイッチ素子１０８は１つもしくは複数の第２薄膜トランジスター１１８を含んでもよい。
例えば、図６に示すように、各子画素群に対し、列ごとの子画素において、第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に第２薄膜トランジスターを１つ設置してもよい。
この第２薄膜トランジスター１１８は第１ドレイン１１８１１と第２ドレイン１１８１２を含み、第１ドレイン１１８１１と第２ドレイン１１８１２はすべて第２薄膜トランジスター１１８の能動層１１８４に接続される。第１ドレイン１１８１１と第２ドレイン１１８１２は互いに間隔され、それぞれ第２Ｎ＋１行の子画素の画素電極と第２Ｎ＋２行の子画素の画素電極１０６に接続され、この第２薄膜トランジスター１１８のソース１０８２はデータ信号線１０２に接続され、第２薄膜トランジスター１１８のゲート１１８３は、第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に対応し設置された第２走査信号線１０４に接続される。
例えば、Ｎがゼロの場合に、各子画素群に対し、列ごとの子画素において、第１行の子画素もしくは第２行の子画素に第２薄膜トランジスター１１８を１つ設置してもよい。この第２薄膜トランジスター１１８は第１ドレイン１１８１１と第２ドレイン１１８１２を含み、第１ドレイン１１８１１と第２ドレイン１１８１２は互いに間隔され、それぞれ第１行の子画素的画素電極と第２行の子画素的画素電極１０６に接続され、この第２薄膜トランジスター１１８のソース１０８２はデータ信号線１１２に接続され、第２薄膜トランジスター１１８のゲート１１８３は、第１行の子画素もしくは第２行の子画素に対応し設置された第２走査信号線１０４に接続される。
例えば、図６に示すように、第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素的画素電極１０６は第２薄膜トランジスター１１８に接続された接続部１０６１を有し、もしくは接続電極１０６１が設置され、接続電極１０６１は第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素的画素電極１０６と第２薄膜トランジスター１１８とを接続するためのものであって、例えば、第２薄膜トランジスター１１８の第１ドレイン１１８１１を接続する。
例えば、Ｎがゼロの場合に、第１行の子画素もしくは第２行の子画素的画素電極は第２薄膜トランジスター１１８に接続された接続部１０６１を有し、もしくは接続電極１０６１が設置され、接続電極は第１行の子画素もしくは第２行の子画素の画素電極１０６と第２薄膜トランジスター１１８を接続するためのものである。
例えば、接続部１０６１は画素電極と同じ層に形成されてもよい。作成しやすくするために、データ信号線と、接続部もしくは接続電極１０６１と、画素電極とは同じ層に形成されてもよい。接続電極はビアーホールに介して画素電極と第２薄膜トランジスターのドレインと（第１ドレイン１１８１１もしくは第２ドレイン１１８１２）に接続されてもよい。接続電極は画素電極及びデータ信号線と同じ層に形成されなくてもよい。ここで具体的な限定はしない。
例えば、図６に示すように、各子画素群に対し、列ごとの子画素の複数の第２薄膜トランジスター１１８のソース１１８２はすべてこの列の子画素を区画する同じ側のデータ信号線１０２に接続される。例えば、同じ側は左側もしくは右側を含む。
また、例えば、図７に示すように、第２Ｍ＋１列と第２Ｍ＋２列の子画素の複数の第２薄膜トランジスターのソースはすべてこの２列の子画素の間に設置されたデータ信号線１０２に接続される。
例えば、子画素アレイに対し、第２走査信号線１０４は第２Ｎ＋１行に設置してもよく、第２Ｎ＋２行に設置してもよく、且つ第２Ｎ＋１行と第２Ｎ＋２行の子画素との間の第１走査信号線１０３に重ね合わない。例えば、第２走査信号線のベース基板への投影は、第２Ｎ＋１行の子画素の画素電極と第２Ｎ＋２行の子画素の画素電極とのベース基板への投影同士の間に位置する。第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素のほかの場所に設置してもよく、ここで具体的な限定はしない。
なお、第２薄膜トランジスター１１８は上述の形式に限らない。例えば、図８もしくは図９に示すように、各子画素群に対し、列ごとの子画素において、第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に第２薄膜トランジスター１１８を２つ設置してもよく、この２つの第２薄膜トランジスターのゲート１１８３（同じゲートを共用してもよい）はすべて第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に対応し設置された第２走査信号線１０４に接続され、この２つの第２薄膜トランジスターのソース１１８２はすべて同じデータ信号線１０２に接続され、この２つの第２薄膜トランジスター１１８のドレイン１１８１はそれぞれ第２Ｎ＋１行の子画素の画素電極１０６と第２Ｎ＋２行の子画素の画素電極１０６に接続される。
例えば、図８もしくは図９に示すように、各子画素群に対し、第２走査信号線１０４に離れる画素電極１０６は第２薄膜トランジスターのドレイン１１８１に接続された接続部１０６１を有し、もしくは接続電極１０６１が設置され、接続電極１０６１は第２走査信号線１０４に離れる画素電極１０６とその中の１つの第２薄膜トランジスターのドレイン１１８１とを接続するためのものである。
例えば、図８に示すように、各子画素群に対し、列ごとの子画素の第２薄膜トランジスター１１８のソース１１８２はこの列の子画素１０５を区画する同じ側のデータ信号線１０２に接続される。例えば、同じ側は左側もしくは右側を含む。
また、例えば、図９に示すように、各子画素群に対し、第２Ｍ＋１列と第２Ｍ＋２列の子画素の複数の第２薄膜トランジスター１１８的ソース１１８２はすべてこの２列の子画素の間に設置されたデータ信号線１０２に接続される。
例えば、各子画素群に対し、列ごとの子画素において、第２Ｎ＋１行の子画素と第２Ｎ＋２行の子画素における複数の子画素の開閉を同期に制御する複数の第２薄膜トランジスターは同じゲートを有する。
図６と図８に示すように、１つの子画素群は同じ列の上下２行の隣接する子画素における２つの子画素を含み、且つ異なる子画素群における子画素は互いに異なる。各第２スイッチ素子１０８は対応する子画素群１０９に設置される。各第２スイッチ素子１０８は１つの第２薄膜トランジスター１１８（図６に示すように）もしくは２つの第２薄膜トランジスター１１８（図８に示すように）を含む。
図７と図９に示すように、１つの子画素群は隣接する２列の上下２行の隣接する子画素における４つの画素を含み、且つ異なる子画素群における子画素は互いに異なる。各第２スイッチ素子１０８は対応する子画素群１０９に設置される。各第２スイッチ素子１０８は２つの第２薄膜トランジスター１１８（図７に示すように）もしくは４つの第２薄膜トランジスター１１８（図９に示すように）を含む。
なお、第２スイッチ素子１０８は他の形式を使用してもよく、ここでは限定しない。
例えば、各子画素１０５の画素電極１０６はすべて１つの第１薄膜トランジスター１１７によって第１走査信号線１０３とデータ信号線１０２とに接続される。
例えば、第１薄膜トランジスターはＮ型薄膜トランジスターもしくはＰ型薄膜トランジスターであってもよく、第２薄膜トランジスターはＮ型薄膜トランジスターもしくはＰ型薄膜トランジスターであってもよい。例えば、第１薄膜トランジスターはＮ型薄膜トランジスターで、第２薄膜トランジスターはＰ型薄膜トランジスターである。第１薄膜トランジスターはＰ型薄膜トランジスターで、第２薄膜トランジスターはＮ型薄膜トランジスターであってもよい。もしくは、第１薄膜トランジスターと第２薄膜トランジスターはすべてＮ型薄膜トランジスターである。もしくは、第１薄膜トランジスターと第２薄膜トランジスターはすべてＰ型薄膜トランジスターである。本発明はこれに対し限定はしない。
例えば、Ｎ型薄膜トランジスターはＮＭＯＳ薄膜トランジスターであってもよく、Ｐ型薄膜トランジスターはＰＭＯＳ薄膜トランジスターであってもよい。但し、これに限らない。
例えば、本発明実施例の第１薄膜トランジスターは通常方法で作成してもよく、例えば多結晶シリコン薄膜トランジスターであってもよい。例えばＮ型薄膜トランジスターで、Ｐ＋イオン（リンイオン）を高濃度にドープしてもよい。本発明実施例の第２薄膜トランジスターは通常方法で作成してもよく、例えば多結晶シリコン薄膜トランジスターであってもよい。例えばＰ型薄膜トランジスターで、Ｂ＋イオン（ほう素イオン）を高濃度にドープにしてもよい。但しこれに限らない。
図１０は図６のＡ‐Ａ’方向の断面図を示し、ベース基板１０１にクッション層１２３が設置される。クッション層１２３に第１薄膜トランジスター１１７の能動層１１７４が設置される。第１薄膜トランジスター１１７のゲート１１７３と能動層１１７４との間に第１絶縁層１２４が設置される。ゲート１１７３の上に第２絶縁層１２５が設置される。第１薄膜トランジスター１１７のソース１１７２とドレイン１１７１はビアーホールによって能動層１１７４に接続される。ソース１１７２とドレイン１１７１の上に平坦層１２６及び不動態層１２７が設置される。画素電極１０６はビアーホールによって第１薄膜トランジスター１１７のドレイン１１７１に接続される。
図１１は図６のＢ‐Ｂ’方向の断面図を示した。ベース基板１０１にクッション層１２３が設置される。クッション層１２３に第２薄膜トランジスター１１８の能動層１１８４が設置される。第２薄膜トランジスターのゲート１１８３と能動層１１８４との間に第１絶縁層１２４が設置される。ゲート１１８３の上に第２絶縁層１２５が設置される。第２薄膜トランジスターのソース１１８２とドレイン１１８１はビアーホールによって能動層１１８４に接続される。ソース１１８２とドレイン１１８１の上に平坦層１２６及び不動態層１２７が設置される。画素電極１０６はビアーホールによって第２薄膜トランジスターのドレイン１１８１に接続される。
図１０と図１１は例示に過ぎなく、本発明実施例に係るアレイ基板の層構造はこれに限らない。
例えば、Ｎがゼロ以上の整数のオプション値である際に、要するに適合のＮの数値がすべて選択される際に、Ｍがゼロ以上の整数のオプション値である際に、要するに適合のＭの数値がすべて選択される際に、アレイ基板の重複ユニットは図６と、図７と、図８と、もしくは図９の点線枠内の子画素群に示すようになる。例えば図６と、図７と、図８と、もしくは図９の点線枠内の子画素群が水平方向と垂直方向に絶えずに重複で形成されたアレイ基板のアレイである。
本発明のもう１つの実施例は上述のいずれかのアレイ基板の駆動方法であって、
第１モード（正常モード）において、第１走査信号線１０３に対し走査オン信号を与え、第２走査信号線１０４に対し走査オフ信号を与えることと、
第２モード（節電モード）において、第１走査信号線１０３に対し走査オフ信号を与え、第２走査信号線１０４に対し走査オン信号を与え、第２スイッチ素子に接続されたデータ信号線に対しデータ信号を与えることと、を含む。
例えば、第２モード（節電モード）において、すべてのデータ信号線１０２に対しデータ信号を与える。このデータ信号線は第２スイッチ素子例えば第２薄膜トランジスターに接続される。要するに第２スイッチ素子に接続されたデータ信号線にデータ信号を与える。図４と、図６と、図８とに示すような、子画素群がアレイ基板の重複ユニットとする場合に、ゲート駆動信号線は半分減らしてもよく（与える信号の走査信号線は半分減らしてもよい）、要するに全画面表示であるが解像度は半分減してもよい。
もしくは、第２Ｍ＋１列と第２Ｍ＋２列の子画素１０５の間の第２スイッチ素子に接続されたデータ信号線１０２にデータ信号を与えてもよい。このデータ信号線は第２スイッチ素子例えば第２薄膜トランジスターに接続される。要するに第２スイッチ素子に接続されたデータ信号線にデータ信号を与える。如図５と、図７と、図９とに示す子画素群を使用しアレイ基板の重複ユニットとした場合に、ゲート駆動信号線は半分減らしてもよく（与える信号の走査信号線は半分減らしてもよい）、与える信号のデータ信号線は半分減らし、要するに全画面表示であるが解像度は四分の三を減らしてもよい。
例えば、第１薄膜トランジスターはＮ型薄膜トランジスターで、第２薄膜トランジスターはＰ型薄膜トランジスターである場合に、第１モード（正常モード）において、第１走査信号線１０３に高レベル信号を与え、第２モード（節電モード）において、第２走査信号線１０４に低レベル信号を与える。
以上は第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に対応し第２走査信号線を１つ設置することを例とし、以下は第Ｎ＋１行の子画素に対応し第２走査信号線を１つ設置することを例とし説明する。
本発明のもう１つの実施例はアレイ基板１０であって、図１２に示すように、ベース基板１０１（図１４を参照）と、ベース基板１０１に設置される複数のデータ信号線１０２、複数のデータ信号線１０２に交差し且つ絶縁する複数の第１走査信号線１０３、複数のデータ信号線１０２に交差し且つ絶縁する第２走査信号線１０４、複数の第１スイッチ素子１０７および複数の第２スイッチ素子１０８とを含み、複数のデータ信号線１０２が複数の第１走査信号線１０３に交差することによってアレイで排列する複数の子画素１０５を区画し、各子画素１０５は画素電極１０６を含む。
第Ｎ＋１行の子画素（例えば行ごとの子画素）に対応し第２走査信号線１０４を１つ設置し、Ｎはゼロ以上の整数である。
各第１スイッチ素子１０７は対応する子画素に設置され、この対応する子画素の開閉の制御に使用され、要するにこの子画素の画素電極に対し充電するか否かを制御する。
各第２スイッチ素子１０８は対応する子画素群１０９に設置され、この対応する子画素群１０９における複数の子画素の開閉を同期に制御する。各第２スイッチ素子はすべて位置する子画素群における１つのデータ信号線と、１つの第２走査信号線と、複数の画素電極に接続される。要するに、各第２スイッチ素子１０８はこれらの子画素の画素電極に対し充電するか否かを制御する。
１つの子画素群１０９は例えば第Ｎ＋１行に属し且つ第２Ｍ＋１列と第２Ｍ＋２列の子画素に位置する２つの子画素（図１２と図１３に示すように）を含み、Ｍはゼロ以上の整数である。
各第１走査信号線１０３は１行の子画素における複数の第１スイッチ素子１０７を制御するように設置され、各第２走査信号線１０４は１行の子画素群における複数の第２スイッチ素子１０８を制御するように設置される。
例えば、各第１スイッチ素子はすべて１つの子画素におけるデータ信号線と、第１走査信号線と、画素電極とに接続される。
各第１スイッチ素子１０７は例えば１つの第１薄膜トランジスター１１７を含む。各第２スイッチ素子１０８は例えば１つの第２薄膜トランジスター１１８を含む。
例えば、各子画素群に対し、図１３に示すように、第Ｎ＋１行に属し且つ第２Ｍ＋１列と第２Ｍ＋２列の子画素に位置する２つの子画素は１つの第２薄膜トランジスター１１８を設置してもよい。
例えば、図１３に示すように、この第２薄膜トランジスター１１８は第１ドレイン１１８１１と第２ドレイン１１８１２を含み、第１ドレイン１１８１１と第２ドレイン１１８１２はすべて第２薄膜トランジスター１１８の能動層１１８４に接続される。第１ドレイン１１８１１と第２ドレイン１１８１２は互いに間隔され、第１ドレイン１１８１１は第Ｎ＋１行における第２Ｍ＋１列の子画素的画素電極に接続され、第２ドレイン１１８１２はビアーホールによって接続電極１０６１に接続され、接続電極１０６１はビアーホールによって接続線１１１に接続され、接続線１１１はビアーホールによって第２Ｍ＋２列の子画素の画素電極１０６に接続され、この第２薄膜トランジスター１１８のソース１０８２は第Ｎ＋１行における第２Ｍ＋１列と第２Ｍ＋２列との子画素の間に位置するデータ信号線１０２に接続され、第２薄膜トランジスター１１８のゲート１１８３は第Ｎ＋１行の子画素に対応し設置された第２走査信号線１０４に接続される。例えば、本実施例の第１ドレイン１１８１１と第２ドレイン１１８１２はアレイ基板における他の部品は同じ層に設置される方式は前記のようにしてもよく、ここで省略する。
図１４は図１３のＣ‐Ｃ’方向の断面図である。ベース基板１０１にクッション層１２３が設置される。クッション層１２３に第１絶縁層１２４が設置される。第１絶縁層１２４に接続線１１１が設置され、接続線１１１の上に第２絶縁層１２５が設置される。接続電極１０６１はビアーホールによって接続線１１１に接続される。接続電極１０６１とデータ信号線１０２の上に平坦層１２６及び不動態層１２７が設置される。画素電極１０６は不動態層１２７に設置され、且つビアーホールによって接続線１１１に接続される。例えば、本実施例において、接続線１１１はゲート、第１走査信号線および第２走査信号線と同じ層に形成されてもよい。接続電極１０６１はデータ信号線１０２と同じ層に形成されてもよい。
例えば、本発明実施例に係る同じ列の隣接する２つの子画素が子画素群を構成するアレイ基板の駆動方法は、
第１モード（正常モード）において、第１走査信号線１０３に対し走査オン信号を与え、第２走査信号線１０４に対し走査オフ信号を与えることと、
第２モード（節電モード）において、第１走査信号線１０３に対し走査オフ信号を与え、第２走査信号線１０４に対し走査オン信号を与え、第２スイッチ素子に接続されたデータ信号線に対しデータ信号を与えることと、を含む。
例えば、第２モード（節電モード）において、第２Ｍ＋１列と第２Ｍ＋２列の子画素１０５の間の第２スイッチ素子に接続されたデータ信号線１０２に対しデータ信号を与えてもよい。このデータ信号線は第２スイッチ素子例えば第２薄膜トランジスターに接続される。要するに第２スイッチ素子に接続されたデータ信号線に対しデータ信号を与える。図１２、図１３に示すような、子画素群がアレイ基板の重複ユニットとする場合に、与える信号は半分減らしてもよく、要するに全画面表示であるが解像度は半分減らしてもよい。
以下は第１薄膜トランジスターと第２薄膜トランジスターを例示する。
例えば、本発明の１つの実施例において、第１薄膜トランジスターはドレイン１１７１と、ソース１１７２と、ゲート１１７３と、能動層１１７４と、を含み、ドレイン１１７１とソース１１７２との間に間隔を有し、且つすべて能動層１１７４に接続され、ドレイン１１７１とソース１１７２はそれぞれ能動層１１７４の両側に設置され、第１走査信号線１０３はゲート１１７３に接続され、データ信号線１０２はソース１１７２に接続され、ドレイン１１７１は画素電極に接続される。図１０と図６を参照してもよい。例えば、ゲート１１７３は第１走査信号線１０３と同じ層に形成されてもよい。例えば、ソース１１７２とドレイン１１７１はデータ信号線１０２と同じ層に形成されてもよい。
例えば、本発明の１つの実施例において、第２薄膜トランジスターはドレイン１１８１と、ソース１１８２と、ゲート１１８３と、能動層１１８４とを含んでもよく、ドレイン１１８１とソース１１８２との間に間隔を有し、且つすべて能動層１１８４に接続され、ドレイン１１８１とソース１１８２はそれぞれ能動層１１８４の両側に設置され、第２走査信号線１０４はゲート１１８３に接続され、データ信号線１０２はソース１１８２に接続され、ドレイン１１８１は画素電極に接続される。図１１と図６を参照してもよい。例えば、ゲート１１８３は第２走査信号線１０４と同じ層に形成されてもよい。例えば、第２走査信号線１０４は第１走査信号線１０３と同じ層に形成されてもよい。例えば、ソース１１８２とドレイン１１８１はデータ信号線１０２と同じ層に形成されてもよい。例えば、ドレイン１１８１は第１ドレイン１１８１１と第２ドレイン１１８１２を含んでもよい。よって、第１ドレイン１１８１１と、第２ドレイン１１８１２と、ソース１１８２とは、データ信号線１０２と同じ層に形成されてもよい。例えば、第１ドレイン１１８１１と第２ドレイン１１８１１はそれぞれ、隣接する２行の子画素における、同じ列に属する２つの子画素の画素電極に接続され、もしくはそれぞれ、隣接する２列の子画素における、同じ行に属する２つの子画素の画素電極に接続される。
本発明のもう１つの実施例は更に上述のいずれかのアレイ基板１０を含む表示装置である。この表示装置は例えば表示パネルと、液晶表示装置と、有機発光ダイオード（ＯＬＥＤ）表示装置と、電子紙表示装置等と、であってもよい。
また、例えば、本発明の１つの実施例に係る液晶表示装置は、ＶＡ表示モードであってもよく、ＡＤＳ表示モードと、ＴＮ表示モードもしくはＩＰＳ表示モードと、であってもよく、それに対し限定はしない。且つ、この液晶表示装置はアレイ基板以外に、このアレイ基板と液晶ボックスを形成するように、対向基板例えばカラーフィルム基板を更に含む。
例えば、画素電極は共通電極層と異なる層に設置される。アレイ基板の最上方に位置する共通電極層はスリッド状でもよいが、ベース基板に近づく画素電極は平面状でもよい。上述のアレイ基板で構成された表示装置は高開口率高級超次元場スイッチ（Ｈｉｇｈ Ａｄｖａｎｃｅｄ‐Ｓｕｐｅｒ Ｄｉｍｅｎｓｉｏｎａｌ Ｓｗｉｔｃｈｉｎｇ，ＨＡＤＳ）型表示装置である。ＨＡＤＳ技術は同一平面内における共通電極層の縁側が生じた平行電場及び画素電極と共通電極層との間に生じた縦電場によって形成された多次元電場で、液晶盒内における画素電極の間と電極正上方におけるすべての配向液晶分子が回転転換を生じさせることができ、よって、平面配向系液晶の作業效率が向上されるとともに、透光效率が増加される。高級超次元場転換（Ａｄｖａｎｃｅｄ‐Ｓｕｐｅｒ Ｄｉｍｅｎｓｉｏｎａｌ Ｓｗｉｔｃｈｉｎｇ，ＡＤＳ）モードを使用してもよく、アレイ基板の最上方に位置する画素電極層はスリッド状でもよいが、ベース基板に近づく共通電極は平面状でもよい。
例えば、共通電極層をアレイ基板にセルアセンブルされた対向基板に作成する場合に、構成される表示装置はＴＮ（Ｔｗｉｓｔ Ｎｅｍａｔｉｃ，ツイストネマチック）型表示装置である。区別は、ＴＮ型表示装置は、垂直電場原理の液晶ディスプレイを使用し、対向基板に対向するように配置された共通電極層とアレイ基板における画素電極との間に形成された垂直電場によって、ネマチックモードの液晶を駆動することである。ＴＮ型表示装置は、口径比が大きいメリットを有する。
本発明の少なくとも１つの実施例はアレイ基板であって、ベース基板と、ベース基板に設置された複数のデータ信号線、複数のデータ信号線に交差し且つ絶縁する複数の第１走査信号線、複数のデータ信号線に交差し且つ絶縁する複数の第２走査信号線、複数の第１スイッチ素子および複数の第２スイッチ素子と、を含み、複数のデータ信号線が複数の第１走査信号線に交差することによってアレイで排列する複数の子画素を区画し、各子画素は画素電極を含み、第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に対応し第２走査信号線が１つ設置され、もしくは、第Ｎ＋１行の子画素に対応し第２走査信号線が１つ設置され、そのＮはゼロ以上の整数であり、各第１スイッチ素子は対応する子画素に設置され、この対応する子画素の開閉を制御し、各第２スイッチ素子は対応する子画素群に設置され、この対応する子画素群における複数の子画素の開閉を同期に制御し、各第２スイッチ素子はすべて位置する子画素群における１つのデータ信号線と、１つの第２走査信号線と、複数の画素電極に接続され、各第１走査信号線は１行の子画素における複数の第１スイッチ素子を制御するように設置され、各第２走査信号線は１行の子画素群における複数の第２スイッチ素子を制御するように設置される。節電モードにおいて、第１走査信号線に対し走査オフ信号を与え、第２走査信号線に対し走査オン信号を与え、第２スイッチ素子に接続されたデータ信号線に対しデータ信号を与える。与える信号の走査信号線及び／またはデータ信号線は半分減らしてもよく、表示装置は全画面表示において解像度を半分ひいては四分の三減少することによって、表示パネルの駆動電力消費を低減するとともに表示の明るさに影響しない。
以下の数点を説明する必要がある。
（１）本発明各実施例及びその図面において、Ｇｘ‐１と、Ｇｘと、Ｇｘ＋１と、Ｇｘ＋２と、Ｇｘ＋３とは隣接する第１走査信号線を指し、Ｄｚ‐１と、Ｄｚと、Ｄｚ ＋１と、Ｄｚ ＋２と、Ｄｚ ＋３とは隣接するデータ信号線を指す。本発明各実施例及びその図面において、本発明各実施例に関する構造のみに関し、ほかの構造、例えば、液晶表示装置における共通電極と、共通電極線等、もしくはＯＬＥＤ表示装置における有機ＯＬＥＤ功能層等は、通常の設計を参考してもよい。
（２）本発明各実施例において、各第２薄膜トランジスターはゲートと、能動層と、ソースと、ドレインとを含む。ドレインが第１ドレインと第２ドレインを含む場合に、第１ドレインと第２ドレインはすべて能動層に接続される。例えば、第１ドレインと第２ドレインとに接続されるように、能動層は「Ｙ」形に形成されてもよい。但し、これに限らず、能動層の形状は、第１ドレインと第２ドレインがすべて能動層に接続することが実現できるように設置すればよく、これに対し限定はしない。
（３）本発明各実施例において、ソースとドレインは相対的に言うものであって、実際の場合に両者は必要に応じて入れ替えてもよい。
（４）本発明各実施例において、Ｎがゼロ以上の整数であることは、Ｎがゼロと正整数が形成した集合における任意１個もしくは複数個を選択することを指し、Ｍがゼロ以上の整数であることは、Ｍがゼロと正整数が形成した集合における任意１個もしくは複数個を選択することを指す。本発明各実施例に関するＮとＭはすべてこのように選択される。
（５）本発明各実施例に係るアレイ基板に含まれる各層構造は通常方法で作成することができる。
（６）衝突しない場合に、本発明各実施例及び実施例に係る特征は互いに組合せてもよい。
以上記載したのは、本発明の保護範囲を限定するものではなく、本発明の具体的な実施形態に過ぎない。本発明が開示した技術の範囲に、当業者が簡単に変化もしくは代替するものを考えられるのであれば、本発明の保護範囲に含むべきである。そのため、本発明の保護範囲は、前記特許請求の保護範囲によって確定される。
本願は、２０１５年６月２４日出願の中国特許出願第２０１５１０３５５３４８．７に基づく優先権を要求し、そのすべての内容はここに参照として取り込まれる。
１０ アレイ基板
１０１ ベース基板
１０２ データ信号線
１０３’ 走査信号線
１０３ 第１走査信号線
１０４ 第２走査信号線
１０５ １つの子画素
１０６ 画素電極
１０６１ 接続電極もしくは画素電極が有する接続部
１０７’ スイッチ素子
１０７ 第１スイッチ素子
１１７ 第１薄膜トランジスター
１１７１ 第１薄膜トランジスターのドレイン
１１７２ 第１薄膜トランジスターのソース
１１７３ 第１薄膜トランジスターのゲート
１１７４ 第１薄膜トランジスターの能動層
１０８ 第２スイッチ素子
１１８ 第２薄膜トランジスター
１１８１ 第２薄膜トランジスターのドレイン
１１８１１ 第２薄膜トランジスターの第１ドレイン
１１８１２ 第２薄膜トランジスターの第２ドレイン
１１８２ 第２薄膜トランジスターのソース
１１８３ 第２薄膜トランジスターのゲート
１１８４ 第２薄膜トランジスターの能動層
１０９ １つの子画素群
１１１ 接続線
１２３ クッション層
１２４ 第１絶縁層
１２５ 第２絶縁層
１２６ 平坦層
１２７ 不動態層

Claims (19)

  1. ベース基板と、前記ベース基板に設置された複数のデータ信号線、前記複数のデータ信号線に交差し絶縁する複数の第１走査信号線、前記複数のデータ信号線に交差し絶縁する複数の第２走査信号線、複数の第１スイッチ素子、および複数の第２スイッチ素子と、を含むアレイ基板であって、
    前記複数のデータ信号線が前記複数の第１走査信号線に交差することによって、アレイで排列される複数の子画素を区画し、各前記子画素は画素電極を含み、
    第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に対応し前記第２走査信号線が１つ設置され、もしくは、第Ｎ＋１行の子画素に対応し前記第２走査信号線が１つ設置され、そのＮはゼロ以上の整数であり、
    各前記第１スイッチ素子は対応する子画素に設置され、この対応する子画素の開閉を制御し、
    各前記第２スイッチ素子は、対応する子画素群に設置され、この対応する子画素群における複数の子画素が同時に開閉されるように制御するように構成され、各前記第２スイッチ素子は位置する子画素群における１つの前記データ信号線と、１つの前記第２走査信号線と、複数の前記画素電極に接続され、
    各前記第１走査信号線は１行の子画素における複数の第１スイッチ素子を制御するように設置され、各前記第２走査信号線は１行の子画素群における複数の第２スイッチ素子を制御するように設置され、
    各前記子画素群は、少なくとも２つの子画素を含み、
    前記少なくとも２つの子画素は、第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に対応し前記第２走査信号線が１つ設置される場合に、第２Ｎ＋１行の子画素および第２Ｎ＋２行の子画素にあり、また、前記少なくとも２つの子画素は２つの子画素を含み、前記２つの子画素は、第Ｎ＋１行の子画素に対応し前記第２走査信号線が１つ設置される場合に、第Ｎ＋１行の子画素にあり、且つ第２Ｘ＋１列および第２Ｘ＋２列の子画素にあり、ここで、Ｘはゼロ以上の整数であり、
    前記複数の子画素のそれぞれが、前記複数の第１スイッチ素子の１つによって制御され、異なる子画素が、異なる第１スイッチ素子によって制御され、前記複数の子画素のそれぞれがまた、前記複数の第２スイッチ素子の１つによって制御される、アレイ基板。
  2. 第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に対応し前記第２走査信号線が１つ設置され、１つの前記子画素群は、第Ｍ＋１列に属し且つ第２Ｎ＋１行と第２Ｎ＋２行の子画素に位置する２つの子画素、を含み、もしくは第２Ｍ＋１列と第２Ｍ＋２列に属し且つ第２Ｎ＋１行と第２Ｎ＋２行の子画素に位置する４つの子画素、を含み、そのＭはゼロ以上の整数である、請求項１に記載のアレイ基板。
  3. 各前記第１スイッチ素子は１つの第１薄膜トランジスターを含み、各前記第２スイッチ素子は１つもしくは複数の第２薄膜トランジスターを含む、請求項２に記載のアレイ基板。
  4. 各子画素群に対し、列ごとの子画素において、第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に前記第２薄膜トランジスターを１つ設置し、
    前記第２薄膜トランジスターは第１ドレインと第２ドレインとを含み、前記第１ドレインと第２ドレインは互いに間隔され、それぞれ第２Ｎ＋１行の子画素の画素電極と第２Ｎ＋２行の子画素の画素電極に接続され、前記第２薄膜トランジスターのソースは前記データ信号線の１つに接続され、前記第２薄膜トランジスターのゲートは、前記第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に対応し設置された前記第２走査信号線に接続される、請求項３に記載のアレイ基板。
  5. 第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素の画素電極は、前記第２薄膜トランジスターに接続する接続部を有し、もしくは接続電極が設置され、前記接続電極は第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素の画素電極と前記第２薄膜トランジスターとを接続するためのものである、請求項４に記載のアレイ基板。
  6. 各子画素群に対し、列ごとの子画素において、第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に第２薄膜トランジスターが２つ設置され、
    この２つの第２薄膜トランジスターのゲートは、すべて第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に対応し設置された第２走査信号線に接続され、この２つの第２薄膜トランジスターのソースはすべて同じ１つのデータ信号線に接続され、この２つの第２薄膜トランジスターのドレインそれぞれ第２Ｎ＋１行の子画素の画素電極と第２Ｎ＋２行の子画素の画素電極に接続される、請求項３に記載のアレイ基板。
  7. 各子画素群に対し、前記第２走査信号線に離れる画素電極は、前記第２薄膜トランジスターに接続する接続部を有し、もしくは接続電極が設置され、前記接続電極は前記第２走査信号線に離れる画素電極とその中の１つの前記第２薄膜トランジスターとを接続するためのものである、請求項６に記載のアレイ基板。
  8. 各子画素群に対し、列ごとの子画素において、第２Ｎ＋１行の子画素と第２Ｎ＋２行の子画素に位置する複数の子画素の開閉を同期に制御する複数の第２薄膜トランジスターは同じゲートを有する、請求項３から７のいずれか一項に記載のアレイ基板。
  9. 各子画素群に対し、列ごとの子画素の複数の前記第２薄膜トランジスターのソースはすべてこの列の子画素を区画する同じ側のデータ信号線に接続される、請求項３から８のいずれか一項に記載のアレイ基板。
  10. 各子画素群に対し、第２Ｍ＋１列と第２Ｍ＋２列の子画素の複数の前記第２薄膜トランジスターのソースは、すべてこの２列の子画素の間に設置されたデータ信号線に接続される、請求項３から９のいずれか一項に記載のアレイ基板。
  11. 第２Ｎ＋１行の子画素もしくは第２Ｎ＋２行の子画素に対応し前記第２走査信号線が１つ設置され、前記第２走査信号線の前記ベース基板への投影は、第２Ｎ＋１行の子画素の画素電極と第２Ｎ＋２行の子画素の画素電極の前記ベース基板への投影同士の間に位置する、請求項１から１０のいずれか一項に記載のアレイ基板。
  12. 第Ｎ＋１行の子画素に対応し前記第２走査信号線が１つ設置される場合に、各前記第１スイッチ素子は第１薄膜トランジスターを１つ含み、各前記第２スイッチ素子は第２薄膜トランジスターを１つまたは複数含む、請求項１に記載のアレイ基板。
  13. 各子画素群に対し、第２Ｘ＋１列の子画素もしくは第２Ｘ＋２列の子画素の中に前記第２薄膜トランジスターが１つ設置され、
    前記第２薄膜トランジスターは第１ドレインと第２ドレインとを含み、前記第１ドレインと第２ドレインは互いに間隔され、それぞれ第２Ｘ＋１行の子画素の画素電極と第２Ｘ＋２行の子画素の画素電極に接続され、前記第２薄膜トランジスターのソースは第２Ｘ＋１列の子画素と第２Ｘ＋２列の子画素の間のデータ信号線に接続され、前記第２薄膜トランジスターのゲートは、第Ｎ＋１行の子画素に対応し設置された１つの前記第２走査信号線に接続される、請求項１２に記載のアレイ基板。
  14. 前記第１ドレインは第２Ｘ＋１列の子画素の画素電極に接続し、前記第２ドレインは接続電極に接続され、前記接続電極は接続線に接続され、前記接続線は第２Ｘ＋２列の子画素の画素電極に接続される、請求項１３に記載のアレイ基板。
  15. 前記第１薄膜トランジスターはＮ型薄膜トランジスターもしくはＰ型薄膜トランジスターである、前記第２薄膜トランジスターはＮ型薄膜トランジスターもしくはＰ型薄膜トランジスターである、請求項３から１０および１２から１４のいずれか一項に記載のアレイ基板。
  16. 各子画素の画素電極はすべて１つの前記第１薄膜トランジスターによって前記第１走査信号線と前記データ信号線とに接続される、請求項３から１０および１２から１４のいずれか一項に記載のアレイ基板。
  17. 第１モードにおいて、前記第１走査信号線に対し走査オン信号を与え、前記第２走査信号線に対し走査オフ信号を与えることと、
    第２モードにおいて、前記第１走査信号線に対し走査オフ信号を与え、前記第２走査信号線に対し走査オン信号を与え、前記第２スイッチ素子に接続されたデータ信号線に対しデータ信号を与えることと、を含む、請求項３から１０および１２から１６のいずれか一項に記載のアレイ基板の駆動方法。
  18. 前記第１薄膜トランジスターはＮ型薄膜トランジスターであり、前記第２薄膜トランジスターはＰ型薄膜トランジスターであり、前記第１モードにおいて、前記第１走査信号線に対し高レベル信号を与え、前記第２モードにおいて、前記第２走査信号線に対し低レベル信号を与える、請求項１７に記載のアレイ基板の駆動方法。
  19. 請求項１から請求項１６のいずれか一項に記載のアレイ基板を含む表示装置。
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