JP6778324B2 - Power converter, failure detection circuit, drive circuit - Google Patents
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Description
本発明は、電力変換装置と、電力変換装置において用いられる故障検知回路および駆動回路に関する。 The present invention relates to a power conversion device and a failure detection circuit and a drive circuit used in the power conversion device.
ハイブリッド自動車や電気自動車等の電動車両には、車両の駆動力を発生させるモータと、パワー半導体等を用いて構成されたスイッチング素子をスイッチング動作させることでバッテリから供給される直流電流を交流電流に変換してモータに供給するインバータ装置（電力変換装置）とが搭載されている。一般にこうしたインバータ装置には、内部回路において故障が発生した際に、その故障を検知する故障検知回路が搭載されている。故障検知回路には、例えば、故障によってパワー半導体に大電流が流れたことを検知する過電流検知回路や、故障によってパワー半導体が異常発熱したことを検知する過熱検知回路などがある。 For electric vehicles such as hybrid vehicles and electric vehicles, the direct current supplied from the battery is converted to alternating current by switching between a motor that generates the driving force of the vehicle and a switching element that is configured using a power semiconductor or the like. It is equipped with an inverter device (power conversion device) that converts and supplies the motor. Generally, such an inverter device is equipped with a failure detection circuit that detects a failure when a failure occurs in an internal circuit. Failure detection circuits include, for example, an overcurrent detection circuit that detects that a large current has flowed through a power semiconductor due to a failure, and an overheat detection circuit that detects that the power semiconductor overheats due to a failure.
本技術分野の背景技術として、特許文献１に記載の技術が知られている。特許文献１には、ハイサイド出力スイッチ素子とローサイド出力スイッチ素子を備えた高耐圧パワーＩＣに設けられた過電流制限回路が開示されている。この過電流制限回路は、中点端子の電圧がハイサイド出力スイッチ素子の過電流時に対応する電圧になった時を検出する電圧比較回路と、ハイサイド出力スイッチ素子への駆動制御信号入力の前縁を第１の遅延時間だけ遅延させる第１の遅延回路と、電圧比較回路の出力信号を第２の遅延時間だけ遅延させる第２の遅延回路と、各遅延回路の出力信号の論理積をとることにより過電流を検出して過電流検出信号を出力する論理積回路とを有する。
As a background technology in this technical field, the technology described in
インバータ装置内部で故障が発生した場合には、前述の故障検知回路を用いて故障箇所を特定し、その箇所に応じた制御を行うことが好ましい。しかしながら、特許文献１に記載の技術では、短絡故障による過電流検知を行うことは可能であるが、ハイサイド出力スイッチ素子とローサイド出力スイッチ素子のどちらで短絡故障が発生しているかを特定する方法は明示されていない。
When a failure occurs inside the inverter device, it is preferable to identify the failure location by using the above-mentioned failure detection circuit and perform control according to the location. However, with the technique described in
そこで、本発明では、複数のスイッチング素子を有する電力変換装置において、いずれかのスイッチング素子で短絡故障が発生した際に、短絡故障箇所を特定する技術を提供することを主な目的とする。 Therefore, it is a main object of the present invention to provide a technique for identifying a short-circuit failure location when a short-circuit failure occurs in any of the switching elements in a power conversion device having a plurality of switching elements.
本発明の一態様による電力変換装置は、上アーム側のスイッチング素子と下アーム側のスイッチング素子とが直列に接続された一対のスイッチング素子と、前記一対のスイッチング素子をそれぞれ制御するための上アーム駆動信号および下アーム駆動信号を出力する制御回路と、前記上アーム駆動信号および前記下アーム駆動信号に基づいて前記一対のスイッチング素子をそれぞれ駆動するドライバ回路と、前記一対のスイッチング素子にそれぞれ流れる過電流を検知して過電流検知信号を出力する過電流検知回路と、前記一対のスイッチング素子がそれぞれ短絡故障しているときに故障検知信号を出力する故障検知回路と、を備え、前記故障検知回路は、前記上アーム側のスイッチング素子に対する遅延信号として、前記上アーム駆動信号がオフからオンに変化するタイミングでオフからオンに変化し、前記下アーム駆動信号がオフからオンに変化するタイミングでオンからオフに変化する遅延信号を出力するとともに、前記下アーム側のスイッチング素子に対する遅延信号として、前記下アーム駆動信号がオフからオンに変化するタイミングでオフからオンに変化し、前記上アーム駆動信号がオフからオンに変化するタイミングでオンからオフに変化する遅延信号を出力する遅延回路を有しており、前記一対のスイッチング素子のうち一方のスイッチング素子について前記過電流検知信号が出力されており、かつ前記一方のスイッチング素子について前記遅延信号がオフ状態であるときに、前記一方のスイッチング素子について前記故障検知信号を出力する。
本発明による故障検知回路は、上アーム側のスイッチング素子と下アーム側のスイッチング素子とが直列に接続された一対のスイッチング素子と、前記一対のスイッチング素子をそれぞれ制御するための上アーム駆動信号および下アーム駆動信号を出力する制御回路と、を備えた電力変換装置において用いられるものであって、前記上アーム側のスイッチング素子に対する遅延信号として、前記上アーム駆動信号がオフからオンに変化するタイミングでオフからオンに変化し、前記下アーム駆動信号がオフからオンに変化するタイミングでオンからオフに変化する遅延信号を出力するとともに、前記下アーム側のスイッチング素子に対する遅延信号として、前記下アームの駆動信号がオフからオンに変化するタイミングでオフからオンに変化し、前記上アームの駆動信号がオフからオンに変化するタイミングでオンからオフに変化する遅延信号を出力する遅延回路を有し、前記一対のスイッチング素子のうち一方のスイッチング素子に過電流が流れ、かつ前記一方のスイッチング素子について前記遅延信号がオフ状態であるときに、前記一方のスイッチング素子が短絡故障していると判断して故障検知信号を出力する。
本発明による駆動回路は、上アーム側のスイッチング素子と下アーム側のスイッチング素子とが直列に接続された一対のスイッチング素子と、前記一対のスイッチング素子をそれぞれ制御するための上アーム駆動信号および下アーム駆動信号を出力する制御回路と、前記上アーム駆動信号および前記下アーム駆動信号に基づいて前記一対のスイッチング素子をそれぞれ駆動するドライバ回路と、前記一対のスイッチング素子にそれぞれ流れる過電流を検知して過電流検知信号を出力する過電流検知回路と、前記一対のスイッチング素子がそれぞれ短絡故障しているときに故障検知信号を出力する故障検知回路と、を備え、前記故障検知回路は、前記上アーム側のスイッチング素子に対する遅延信号として、前記上アーム駆動信号がオフからオンに変化するタイミングでオフからオンに変化するか、または前記下アーム駆動信号がオフからオンに変化するタイミングでオンからオフに変化する遅延信号を出力するとともに、前記下アーム側のスイッチング素子に対する遅延信号として、前記下アーム駆動信号がオフからオンに変化するタイミングでオフからオンに変化するか、または前記上アーム駆動信号がオフからオンに変化するタイミングでオンからオフに変化する遅延信号を出力する遅延回路を有しており、前記一対のスイッチング素子のうち一方のスイッチング素子について前記過電流検知信号が出力されており、かつ前記一方のスイッチング素子について前記遅延信号がオフ状態であるときに、前記一方のスイッチング素子について前記故障検知信号を出力する。
The power conversion device according to one aspect of the present invention includes a pair of switching elements in which a switching element on the upper arm side and a switching element on the lower arm side are connected in series, and an upper arm for controlling the pair of switching elements. a control circuit for outputting a drive signal and a lower arm drive signal, and a driver circuit for driving each of said pair of switching elements on the basis of the upper arm drive signal and the lower arm drive signal, over flowing respectively to the pair of switching elements The failure detection circuit includes an overcurrent detection circuit that detects a current and outputs an overcurrent detection signal, and a failure detection circuit that outputs a failure detection signal when the pair of switching elements each have a short-circuit failure. As a delay signal for the switching element on the upper arm side, changes from off to on when the upper arm drive signal changes from off to on, and turns on when the lower arm drive signal changes from off to on. A delay signal that changes from off to off is output, and as a delay signal for the switching element on the lower arm side, the lower arm drive signal changes from off to on at the timing when the lower arm drive signal changes from off to on, and the upper arm drive signal It has a delay circuit that outputs a delay signal that changes from on to off at the timing when is changed from off to on, and the overcurrent detection signal is output to one of the pair of switching elements. And when the delay signal is off for the one switching element, the failure detection signal is output for the one switching element .
Failure detection circuit according to the invention, the arm driving signals above for controlling a pair of switching elements and the switching elements of the upper arm and the switching elements of the lower arm are connected in series, the pair of switching elements, respectively and It is used in a power conversion device provided with a control circuit that outputs a lower arm drive signal, and is a timing at which the upper arm drive signal changes from off to on as a delay signal for the switching element on the upper arm side. A delay signal that changes from off to on and changes from on to off at the timing when the lower arm drive signal changes from off to on is output, and the lower arm is used as a delay signal for the switching element on the lower arm side. It has a delay circuit that outputs a delay signal that changes from off to on when the drive signal of the upper arm changes from off to on, and changes from on to off when the drive signal of the upper arm changes from off to on. When an overcurrent flows through one of the pair of switching elements and the delay signal is off for the one switching element, it is determined that the one switching element has a short circuit failure. Outputs a failure detection signal .
The drive circuit according to the present invention includes a pair of switching elements in which an upper arm side switching element and a lower arm side switching element are connected in series, an upper arm drive signal for controlling the pair of switching elements, and a lower arm. detecting a control circuit for outputting arm driving signal, and a driver circuit for driving each of said pair of switching elements based on the previous SL on the arm drive signal and the lower arm drive signal, an overcurrent flowing through each of said pair of switching elements an overcurrent detection circuit for outputting an overcurrent detection signal to, and a failure detection circuit for outputting a failure detection signal when the pair of switching elements are short-circuited respectively, the failure detection circuit, said As a delay signal for the switching element on the upper arm side, the upper arm drive signal changes from off to on when the upper arm drive signal changes from off to on, or the lower arm drive signal changes from on to on when the lower arm drive signal changes from off to on. A delay signal that changes to off is output, and as a delay signal for the switching element on the lower arm side, the lower arm drive signal changes from off to on at the timing when the lower arm drive signal changes from off to on, or the upper arm drive It has a delay circuit that outputs a delay signal that changes from on to off at the timing when the signal changes from off to on, and the overcurrent detection signal is output to one of the pair of switching elements. cage, and the delayed signal for the one switching element is at an oFF state, and outputs the failure detection signal for the one of the switching elements.
本発明によれば、複数のスイッチング素子のいずれかで短絡故障が発生した際に、短絡故障箇所を特定することができる。 According to the present invention, when a short-circuit failure occurs in any of a plurality of switching elements, the short-circuit failure location can be specified.
以下、図面を用いて本発明の実施形態を説明する。以下に説明する各実施形態では、スイッチング素子であるパワー半導体が上アームと下アームで直列に接続された電力変換装置において、いずれかのパワー半導体が短絡故障した際に、その故障箇所を特定できる構成の例を示す。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each embodiment described below, in a power conversion device in which a power semiconductor as a switching element is connected in series by an upper arm and a lower arm, when any of the power semiconductors has a short-circuit failure, the failure location can be specified. An example of the configuration is shown.
（第１の実施形態）
図１は、本発明の一実施形態に係る電力変換装置３および周辺回路の構成を示した図である。図１に示す電力変換装置３は、外部電源１と負荷２の間に接続されており、これらの間で入出力される電力の授受を行う。(First Embodiment)
FIG. 1 is a diagram showing a configuration of a power conversion device 3 and peripheral circuits according to an embodiment of the present invention. The power conversion device 3 shown in FIG. 1 is connected between the
外部電源１は、負荷２を駆動させるための直流電源であり、例えば車載バッテリなどが該当する。負荷２は、電力変換装置３が駆動させる対象負荷であり、例えばモータやソレノイド、変圧用トランスなどが挙げられる。以下の説明では、負荷２として、ハイブリッド自動車や電気自動車等の電動車両に搭載されており、その車両の駆動力を発生させる３相交流モータを用いた場合の例を記載するが、他の負荷についても同様である。
The
電力変換装置３は、制御回路４、電流センサ５、およびインバータ回路６を有している。インバータ回路６は、スイッチング素子としてそれぞれ動作する６個のパワー半導体６ａｕ、６ｂｕ、６ａｖ、６ｂｖ、６ａｗ、６ｂｗと、各パワー半導体をスイッチング駆動させる６個の駆動回路７ａｕ、７ｂｕ、７ａｖ、７ｂｖ、７ａｗ、７ｂｗとを有している。なお、本実施形態においては、互いに対応関係にあるパワー半導体と駆動回路については、符号の末尾に同じ記号（ａｕ〜ｂｗ）を付している。この点は、後で説明する駆動信号や故障検知信号などの各種信号についても同様である。
The power conversion device 3 includes a
本実施形態では、前述のように負荷２として３相交流モータを用いている。そのため、電力変換装置３は、上記のようにパワー半導体と駆動回路をそれぞれＵ相、Ｖ相、Ｗ相の３相分（６個）ずつ有している。なお、本実施形態では、上側すなわち高電位側に配置された各パワー半導体６ａｕ、６ａｖ、６ａｗを、上アーム側パワー半導体と呼称し、下側すなわち低電位側に配置された各パワー半導体６ｂｕ、６ｂｖ、６ｂｗを、下アーム側パワー半導体と呼称する。同様に、上側すなわち高電位側に配置された各駆動回路７ａｕ、７ａｖ、７ａｗを、上アーム側駆動回路と呼称し、下側すなわち低電位側に配置された各駆動回路７ｂｕ、７ｂｖ、７ｂｗを、下アーム側駆動回路と呼称する。
In this embodiment, as described above, a three-phase AC motor is used as the
制御回路４は、インバータ回路６を用いて負荷２の駆動制御を行う回路であり、その内部にＣＰＵ、ＲＡＭ、ＲＯＭ、通信回路（いずれも図示せず）等を有している。なお、制御回路４に搭載されるＲＯＭは、電気的に書き換え可能なＲＯＭ、例えばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）や、フラッシュＲＯＭであっても良い。
The
制御回路４は、電力変換装置３の外部に接続された電子制御装置（図示せず）と通信を行い、負荷２の駆動命令を受け取る。そして、この駆動命令と電流センサ５から得られる電流値に基づいて、負荷２の駆動制御を行う。この負荷２の駆動制御は、制御回路４からインバータ回路６の駆動回路７ａｕ〜７ｂｗに対して、駆動信号８ａｕ〜８ｂｗをそれぞれ出力することで行われる。すなわち、制御回路４は、外部からの駆動命令を受けて、Ｕ相、Ｖ相、Ｗ相に対して一対ずつ設けられたスイッチング素子である上アーム側パワー半導体６ａｕ、６ａｖ、６ａｗおよび下アーム側パワー半導体６ｂｕ、６ｂｖ、６ｂｗのそれぞれを制御するための駆動信号８ａｕ〜８ｂｗを出力する。
The
また、制御回路４は、駆動回路７ａｕ〜７ｂｗからそれぞれ出力される故障検知信号１９ａｕ〜１９ｂｗを受け、これに基づいて故障発生箇所の特定を行う。具体的には、故障検知信号１９ａｕ〜１９ｂｗのいずれかが正常状態を示すローから短絡故障を示すハイに変化した場合に、その故障検知信号に対応するパワー半導体において短絡故障が発生したと判断する。そして、特定した故障箇所に対応したインバータ回路６の制御を行うために、駆動信号８ａｕ〜８ｂｗの状態を正常時とは切り替える。なお、このときの具体的な動作については後で説明する。さらにこのとき、制御回路４は、電力変換装置３の外部に接続された故障通知装置３０に対して故障通知信号を出力する。
Further, the
電流センサ５は、負荷２に流れる電流を測定するためのセンサである。本実施形態では、前述のように負荷２として３相交流モータを用いている。そのため、電流センサ５は各相の電流値を個別に測定し、測定値を制御回路４に対して出力する。
The
パワー半導体６ａｕ〜６ｂｗは、それぞれ駆動回路７ａｕ〜７ｂｗによってスイッチング駆動されることにより、スイッチング素子として機能する。インバータ回路６において各パワー半導体６ａｕ〜６ｂｗが駆動命令に応じてスイッチング駆動されることで、外部電源１から供給された直流電流が３相交流電流に変換され、負荷２に出力される。なお、パワー半導体６ａｕ〜６ｂｗには、例えばパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などが用いられる。
The power semiconductors 6au to 6bw function as switching elements by being switched and driven by the drive circuits 7au to 7bw, respectively. In the
また、パワー半導体６ａｕ〜６ｂｗはそれぞれセンス端子を有している。このセンス端子からは、当該パワー半導体のドレイン−ソース間を流れる電流のうちの一定割合、例えば１００分の１や１０００分の１の電流が出力される。 Further, each of the power semiconductors 6au to 6bw has a sense terminal. From this sense terminal, a certain percentage of the current flowing between the drain and the source of the power semiconductor, for example, 1/1000 or 1/1000 of the current is output.
駆動回路７ａｕ〜７ｂｗは、それぞれ制御回路４から出力される駆動信号８ａｕ〜８ｂｗを受けて、対応するパワー半導体６ａｕ〜６ｂｗのオン／オフを切り替える。また、駆動回路７ａｕ〜７ｂｗは、対応するパワー半導体６ａｕ〜６ｂｗの短絡故障を検知する故障検知回路を内部に有しており、当該パワー半導体の故障を検知した場合には、制御回路４に対して故障検知信号１９ａｕ〜１９ｂｗをそれぞれ出力する。なお、駆動回路７ａｕ〜７ｂｗの詳細については、後で図２を参照して説明する。
The drive circuits 7au to 7bw receive drive signals 8au to 8bw output from the
故障通知装置３０は、制御回路４からの故障通知信号を受け付け、車両の搭乗者に対して故障の発生を通知する。故障発生の通知方法としては、例えば、ランプを点灯させる、警告音を発生させる、音声で通知するなどの方法が挙げられる。
The
図２は、本発明の第１の実施形態に係る電力変換装置３における駆動回路とその周辺回路の構成を示した図である。なお、図２では、図１で示した３相分のパワー半導体６ａｕ〜６ｂｗおよび駆動回路７ａｕ〜７ｂｗのうち、１相分（Ｕ相）のパワー半導体６ａｕ、６ｂｕおよび駆動回路７ａｕ、７ｂｕに関する構成のみを代表例として示している。他の２相（Ｖ相、Ｗ相）のパワー半導体６ａｖ、６ｂｖ、６ａｗ、６ｂｗおよび駆動回路７ａｖ、７ｂｖ、７ａｗ、７ｂｗの構成は、図２で示した構成と同様であるため、以下ではそれらの説明は省略する。 FIG. 2 is a diagram showing a configuration of a drive circuit and its peripheral circuits in the power conversion device 3 according to the first embodiment of the present invention. In FIG. 2, among the three-phase power semiconductors 6au to 6bw and the drive circuits 7au to 7bw shown in FIG. 1, one phase (U-phase) power semiconductors 6au and 6bu and drive circuits 7au and 7bu are configured. Only is shown as a representative example. The configurations of the other two-phase (V-phase, W-phase) power semiconductors 6av, 6bv, 6aw, 6bw and the drive circuits 7av, 7bv, 7aw, 7bw are the same as those shown in FIG. The description of is omitted.
図２に示すように、駆動回路７ａｕおよび７ｂｕは、内部にドライバ回路１０、過電流検知回路１１、故障検知回路１６をそれぞれ有している。
As shown in FIG. 2, the drive circuits 7au and 7bu have a
ドライバ回路１０は、制御回路４が出力する駆動信号に基づき、対応するパワー半導体に対して出力するゲート信号の制御を行う。これにより、当該パワー半導体のオン／オフを切り替える。図２の場合、駆動回路７ａｕ内部のドライバ回路１０は、制御回路４から駆動信号８ａｕを受けて、ゲート信号９ａｕを制御し、対象のパワー半導体６ａｕのオン／オフを切り替える。また、駆動回路７ｂｕ内部のドライバ回路１０は、制御回路４から駆動信号８ｂｕを受けて、ゲート信号９ｂｕを制御し、対象のパワー半導体６ｂｕのオン／オフを切り替える。このようにして、駆動回路７ａｕ、７ｂｕにおいてドライバ回路１０は、駆動信号８ａｕ、８ｂｕに基づいて、一対の上アーム側パワー半導体６ａｕおよび下アーム側パワー半導体６ｂｕをそれぞれ駆動させる。
The
過電流検知回路１１は、対応するパワー半導体に流れる過電流を検知し、過電流検知信号を出力する回路である。過電流検知回路１１は、内部に抵抗１２、基準電圧源１３、コンパレータ１４を有している。過電流検知回路１１は、対応するパワー半導体から出力されるセンス電流を抵抗１２によって電圧に変換する。そして、この変換後の電圧と基準電圧源１３の電圧をコンパレータ１４によって比較する。その結果、対応するパワー半導体に大電流が流れていない場合には、抵抗１２による変換後の電圧が基準電圧源１３の電圧よりも低く、コンパレータ１４の出力はロー（正常状態）である。このとき、過電流検知信号は出力されない。一方、対応するパワー半導体に大電流が流れ、抵抗１２が変換した後の電圧が基準電圧源１３の電圧よりも高くなると、コンパレータ１４から出力される過電流検知信号がハイ（過電流状態）になる。これによって過電流検知回路１１は過電流の発生を検知し、過電流検知信号を出力する。
The
図２の場合、駆動回路７ａｕ内部の過電流検知回路１１は、対象のパワー半導体６ａｕに過電流が流れているか否かを過電流検知信号１５ａｕによって通知する。また、駆動回路７ｂｕ内部の過電流検知回路１１は、対象のパワー半導体６ｂｕに過電流が流れているか否かを過電流検知信号１５ｂｕによって通知する。このようにして、駆動回路７ａｕ、７ｂｕにおいて過電流検知回路１１は、一対の上アーム側パワー半導体６ａｕおよび下アーム側パワー半導体６ｂｕにそれぞれ流れる過電流を検知して、過電流検知信号１５ａｕ、１５ｂｕを出力する。
In the case of FIG. 2, the
故障検知回路１６は、内部に遅延回路１７を有している。遅延回路１７は、対応するパワー半導体に出力される駆動信号と、当該パワー半導体と対をなすパワー半導体に出力される駆動信号とを受け付け、これらの駆動信号を基にして遅延信号を出力する。この遅延信号の生成方法の詳細については、後述する。故障検知回路１６は、遅延回路１７で生成した遅延信号と、前述の過電流検知回路１１から出力される過電流検知信号とを基にして、対応するパワー半導体が短絡故障しているときに故障を検知し、故障検知信号を生成する。具体的には、遅延信号がロー（オフ）の状態であり、かつ過電流検知信号がハイ（過電流状態）のときに、対応するパワー半導体が短絡故障していると判断して、故障検知信号をハイ（故障状態）にする。そして、故障検知回路１６は、生成した故障検知信号を制御回路４に対して出力する。
The
上記の動作において、故障検知回路１６は、遅延信号によって対応するパワー半導体の本来のオン／オフ状態を模擬している。そして、遅延信号がロー（オフ）の状態、つまり当該パワー半導体が本来はオフ状態であるはずのときに、過電流検知回路１１から過電流検知信号が出力された場合には、当該パワー半導体が短絡故障していると推定する。ここで、過電流検知信号が出力されたときには、一対の上アーム側パワー半導体および下アーム側パワー半導体が共にオンとなっている状態である。そのため、遅延信号がオフであるにも関わらず過電流検知信号が出力されるということは、対象のパワー半導体が本来はオフでなければならないのに、短絡故障により誤ってオン状態になっているということである。したがって、このような場合には対象のパワー半導体が短絡故障していると判断することができる。
In the above operation, the
図２の場合、駆動回路７ａｕ内部の故障検知回路１６は、内部の遅延回路１７により、対応する上アーム側パワー半導体６ａｕに対する駆動信号８ａｕと、これと対をなす下アーム側パワー半導体６ｂｕに対する駆動信号８ｂｕとに基づき、遅延信号１８ａｕの値を決定する。そして、この遅延信号１８ａｕと過電流検知信号１５ａｕを用いて、故障検知信号１９ａｕの値を切り替え、制御回路４に出力する。また、駆動回路７ｂｕ内部の故障検知回路１６は、内部の遅延回路１７により、対応する下アーム側パワー半導体６ｂｕに対する駆動信号８ｂｕと、これと対をなす上アーム側パワー半導体６ａｕに対する駆動信号８ａｕとに基づき、遅延信号１８ｂｕの値を決定する。そして、この遅延信号１８ｂｕと過電流検知信号１５ｂｕを用いて、故障検知信号１９ｂｕの値を切り替え、制御回路４に出力する。このようにして、駆動回路７ａｕ、７ｂｕにおいて故障検知回路１６は、一対の上アーム側パワー半導体６ａｕおよび下アーム側パワー半導体６ｂｕの各々について、駆動信号８ａｕ、８ｂｕに基づく遅延信号１８ａｕ、１８ｂｕを遅延回路１７により出力し、この遅延信号１８ａｕ、１８ｂｕおよび過電流検知信号１５ａｕ、１５ｂｕに基づいて故障検知信号１９ａｕ、１９ｂｕを出力する。
In the case of FIG. 2, the
次に、本発明の第１の実施形態に係る電力変換装置３の動作について、図３および図４のタイミングチャートを参照して説明する。図３、図４は、本発明の第１の実施形態に係る電力変換装置３における正常時と短絡故障発生時の各信号のタイミングチャートの例をそれぞれ表した図である。なお、図３および図４では、図２に記載した１相分（Ｕ相）のパワー半導体６ａｕ、６ｂｕおよび駆動回路７ａｕ、７ｂｕにおける各信号のタイミングチャートのみを代表例として示している。他の２相（Ｖ相、Ｗ相）についても、信号変化は図３および図４と同様である。 Next, the operation of the power conversion device 3 according to the first embodiment of the present invention will be described with reference to the timing charts of FIGS. 3 and 4. 3 and 4 are diagrams showing examples of timing charts of each signal at the time of normal operation and at the time of short-circuit failure in the power conversion device 3 according to the first embodiment of the present invention. Note that, in FIGS. 3 and 4, only the timing charts of the signals in the power semiconductors 6au and 6bu and the drive circuits 7au and 7bu shown in FIG. 2 for one phase (U phase) are shown as typical examples. For the other two phases (V phase and W phase), the signal change is the same as in FIGS. 3 and 4.
図３に示すように、例えば駆動信号８ａｕおよび８ｂｕは、一定の周期でハイ（オン状態）とロー（オフ状態）が相互に切り替わる。ただし、駆動信号８ａｕおよび８ｂｕは、共にロー（オフ状態）の時間帯であるデッドタイムｔｄｄを有している。 As shown in FIG. 3, for example, the drive signals 8au and 8bu switch between high (on state) and low (off state) at regular intervals. However, the drive signals 8au and 8bu both have a dead time tdd, which is a low (off state) time zone.
駆動信号８ａｕ、８ｂｕの状態がロー（オフ状態）からハイ（オン状態）に変化すると、パワー半導体６ａｕ、６ｂｕは、駆動信号８ａｕ、８ｂｕの変化から遅延時間ｔｄrだけ遅れて、それぞれオフからオンに変化する。また、駆動信号８ａｕ、８ｂｕの状態がハイ（オン状態）からロー（オフ状態）に変化すると、パワー半導体６ａｕ、６ｂｕは、駆動信号８ａｕ、８ｂｕの変化から遅延時間ｔｄｆだけ遅れて、それぞれオンからオフに変化する。なお、図３の例に示すように、パワー半導体６ａｕおよび６ｂｕが同時にオンになるのを避けるために、遅延時間ｔｄｆはデッドタイムｔｄｄよりも短くなるように設定されている。 When the state of the drive signals 8au and 8bu changes from low (off state) to high (on state), the power semiconductors 6au and 6bu are delayed by the delay time tdr from the change of the drive signals 8au and 8bu, and are turned from off to on, respectively. Change. Further, when the states of the drive signals 8au and 8bu change from high (on state) to low (off state), the power semiconductors 6au and 6bu are delayed by the delay time tdf from the changes of the drive signals 8au and 8bu, respectively, from on. Turns off. As shown in the example of FIG. 3, the delay time tdf is set to be shorter than the dead time tdd in order to prevent the power semiconductors 6au and 6bu from being turned on at the same time.
本実施形態では、駆動回路７ａｕ内部の故障検知回路１６は、遅延回路１７により、駆動信号８ａｕおよび８ｂｕに基づいて、図３に示すタイミングで上アーム側パワー半導体６ａｕに関する遅延信号１８ａｕを出力する。具体的には、遅延信号１８ａｕのロー（オフ状態）からハイ（オン状態）への変化は、駆動回路７ａｕに対応する上アーム側パワー半導体６ａｕに対して出力される駆動信号８ａｕのロー（オフ状態）からハイ（オン状態）への変化に同期させる。また、遅延信号１８ａｕのハイ（オン状態）からロー（オフ状態）への変化は、上アーム側パワー半導体６ａｕと対になる下アーム側パワー半導体６ｂｕに対して出力される駆動信号８ｂｕのロー（オフ状態）からハイ（オン状態）への変化に同期させる。駆動回路７ａｕにおいて故障検知回路１６が有する遅延回路１７では、このようにして遅延信号１８ａｕの変化タイミングを決定し、出力する。
In the present embodiment, the
同様に、駆動回路７ｂｕ内部の故障検知回路１６は、遅延回路１７により、駆動信号８ａｕおよび８ｂｕに基づいて、図３に示すタイミングで下アーム側パワー半導体６ｂｕに関する遅延信号１８ｂｕを出力する。具体的には、遅延信号１８ｂｕのロー（オフ状態）からハイ（オン状態）への変化は、駆動回路７ｂｕに対応する下アーム側パワー半導体６ｂｕに対して出力される駆動信号８ｂｕのロー（オフ状態）からハイ（オン状態）への変化に同期させる。また、遅延信号１８ｂｕのハイ（オン状態）からロー（オフ状態）への変化は、下アーム側パワー半導体６ｂｕと対になる上アーム側パワー半導体６ａｕに対して出力される駆動信号８ａｕのロー（オフ状態）からハイ（オン状態）への変化に同期させる。駆動回路７ｂｕにおいて故障検知回路１６が有する遅延回路１７では、このようにして遅延信号１８ｂｕの変化タイミングを決定し、出力する。
Similarly, the
図３の場合、上アーム側パワー半導体６ａｕおよび下アーム側パワー半導体６ｂｕは、両方とも正常状態である。そのため、過電流検知信号１５ａｕおよび１５ｂｕは、共に過電流状態ではないことを示すローのままで変化しない。したがって、駆動回路７ａｕ、７ｂｕの故障検知回路１６からそれぞれ出力される故障検知信号１９ａｕ、１９ｂｕは、いずれも短絡故障が発生していないことを示すローのままで変化しない。すなわち、図３の場合には、駆動回路７ａｕ、７ｂｕのいずれにおいても、故障検知回路１６から短絡故障の発生を示す故障検知信号は出力されない。
In the case of FIG. 3, both the upper arm side power semiconductor 6au and the lower arm side power semiconductor 6bu are in a normal state. Therefore, the overcurrent detection signals 15au and 15bu both remain low indicating that the overcurrent state is not present and do not change. Therefore, the failure detection signals 19au and 19bu output from the
なお、本実施形態において、駆動回路７ａｕ、７ｂｕ内の故障検知回路１６が遅延回路１７からそれぞれ出力する遅延信号１８ａｕ、１８ｂｕは、前述のように対応するパワー半導体６ａｕ、６ｂｕのオン／オフ状態を模擬したものである。そのため、本来であれば遅延信号１８ａｕ、１８ｂｕは、駆動信号８ａｕ、８ｂｕの変化からパワー半導体６ａｕ、６ｂｕの状態がそれぞれ変化するまでの遅延時間ｔｄｒ、ｔｄｆも正確に模擬することが望ましい。しかし、遅延時間ｔｄｒ、ｔｄｆを正確に模擬するためには、遅延回路１７の内部に複数のタイマを設ける必要がある。また、パワー半導体６ａｕ、６ｂｕが共にオフの時間帯（図３のｔｏｆｆの期間）では、パワー半導体６ａｕ、６ｂｕのいずれか一方が短絡故障したとしても、もう一方のパワー半導体がオフ状態であるため、パワー半導体６ａｕ、６ｂｕに過電流は流れず、過電流検知信号１５ａｕ、１５ｂｕが出力されることはない。したがって、ｔｏｆｆの期間内であれば、パワー半導体６ａｕ、６ｂｕの状態が実際に変化するタイミングと遅延信号１８ａｕ、１８ｂｕが変化するタイミングの間にずれがあったとしても、故障検知回路１６から出力される故障検知信号１９ａｕ、１９ｂｕがロー（正常状態）からハイ（故障状態）に変化するタイミングは変わらず、故障箇所の特定には差し支えない。
In the present embodiment, the delay signals 18au and 18bu output from the
そこで本実施形態では、上記のことを利用して、遅延信号１８ａｕ、１８ｂｕのオフからオンへの変化を、対象のパワー半導体６ａｕ、６ｂｕが実際にオフからオンに変化するタイミングからずらしている。具体的には、上アーム側のパワー半導体６ａｕに関する遅延信号１８ａｕについては、遅延信号１８ａｕがオフからオンに変化するタイミングを、当該パワー半導体６ａｕに対応する駆動回路７ａｕに対して出力される駆動信号８ａｕがオフからオンに変化するタイミングに同期させている。同様に、下アーム側のパワー半導体６ｂｕに関する遅延信号１８ｂｕについては、遅延信号１８ｂｕがオフからオンに変化するタイミングを、当該パワー半導体６ｂｕに対応する駆動回路７ｂｕに対して出力される駆動信号８ｂｕがオフからオンに変化するタイミングに同期させている。 Therefore, in the present embodiment, the change of the delay signals 18au and 18bu from off to on is shifted from the timing when the target power semiconductors 6au and 6bu actually change from off to on by utilizing the above. Specifically, regarding the delay signal 18au relating to the power semiconductor 6au on the upper arm side, the timing at which the delay signal 18au changes from off to on is output to the drive circuit 7au corresponding to the power semiconductor 6au. It is synchronized with the timing when 8au changes from off to on. Similarly, with respect to the delay signal 18bu relating to the power semiconductor 6bu on the lower arm side, the drive signal 8bu output to the drive circuit 7bu corresponding to the power semiconductor 6bu indicates the timing at which the delay signal 18bu changes from off to on. It is synchronized with the timing when it changes from off to on.
さらに、遅延信号１８ａｕ、１８ｂｕのオンからオフへの変化についても、対象のパワー半導体６ａｕ、６ｂｕが実際にオンからオフに変化するタイミングからずらしている。具体的には、上アーム側のパワー半導体６ａｕに関する遅延信号１８ａｕについては、遅延信号１８ａｕがオンからオフに変化するタイミングを、当該パワー半導体６ａｕと対になる下アーム側のパワー半導体６ｂｕに対応する駆動回路７ｂｕに対して出力される駆動信号８ｂｕがオンからオフに変化するタイミングに同期させている。同様に、下アーム側のパワー半導体６ｂｕに関する遅延信号１８ｂｕについては、遅延信号１８ｂｕがオンからオフに変化するタイミングを、当該パワー半導体６ｂｕと対になる上アーム側のパワー半導体６ａｕに対応する駆動回路７ａｕに対して出力される駆動信号８ａｕがオンからオフに変化するタイミングに同期させている。 Further, the change of the delay signals 18au and 18bu from on to off is also shifted from the timing when the target power semiconductors 6au and 6bu actually change from on to off. Specifically, regarding the delay signal 18au relating to the power semiconductor 6au on the upper arm side, the timing at which the delay signal 18au changes from on to off corresponds to the power semiconductor 6bu on the lower arm side paired with the power semiconductor 6au. The drive signal 8bu output to the drive circuit 7bu is synchronized with the timing when it changes from on to off. Similarly, with respect to the delay signal 18bu relating to the power semiconductor 6bu on the lower arm side, the timing at which the delay signal 18bu changes from on to off is the drive circuit corresponding to the power semiconductor 6au on the upper arm side paired with the power semiconductor 6bu. The drive signal 8au output to 7au is synchronized with the timing when it changes from on to off.
以上説明したように、本実施形態の電力変換装置３では、上アーム側および下アーム側の一対のパワー半導体の切り替え状態をそれぞれ模擬した遅延信号の変化を、当該アームの駆動信号の変化と対アームの駆動信号の変化にそれぞれ同期させている。これにより、遅延回路１７内部のタイマを削除でき、簡易な論理回路の組み合わせのみで遅延回路１７を構成可能となる。例えば、上アーム側パワー半導体６ａｕに対応する駆動回路７ａｕ内の遅延回路１７は、駆動信号８ａｕをＳ入力、駆動信号８ｂｕをＲ入力とするＲＳフリップフロップ等を用いて実現できる。同様に、下アーム側パワー半導体６ｂｕに対応する駆動回路７ｂｕ内の遅延回路１７は、駆動信号８ｂｕをＳ入力、駆動信号８ａｕをＲ入力とするＲＳフリップフロップ等を用いて実現できる。その結果、遅延回路１７の規模や面積を削減でき、より低コストで本実施形態の電力変換装置３の構成を実現可能となる。
As described above, in the power conversion device 3 of the present embodiment, the change of the delay signal simulating the switching state of the pair of power semiconductors on the upper arm side and the lower arm side is paired with the change of the drive signal of the arm. It is synchronized with the change of the drive signal of the arm. As a result, the timer inside the
なお、以上説明した実施形態では、遅延信号１８ａｕ、１８ｂｕのオフからオンへの変化とオンからオフへの変化を、共に駆動信号８ａｕまたは８ｂｕに同期させることとしたが、いずれか片方のタイミングのみを駆動信号８ａｕまたは８ｂｕに同期させてもよい。遅延信号のオフからオンへの変化のみを駆動信号と同期させた場合は、遅延時間ｔｄｒを模擬するためのタイマを削減できる。同様に、遅延信号のオンからオフへの変化のみを駆動信号と同期させた場合は、遅延時間ｔｄｆを模擬するためのタイマを削減できる。すなわち、上アーム側および下アーム側の一対のパワー半導体のうち一方のパワー半導体についての遅延信号のオンからオフへの変化およびオフからオンへの変化の少なくとも一つと、他方のパワー半導体についての駆動信号のオフからオンへの変化およびオンからオフへの変化の少なくとも一つとを、互いに同期させることにより、本発明を適用した電力変換装置を実現可能である。 In the embodiment described above, the change from off to on and the change from on to off of the delay signals 18au and 18bu are both synchronized with the drive signal 8au or 8bu, but only one of the timings is used. May be synchronized with the drive signal 8au or 8bu. When only the change from off to on of the delay signal is synchronized with the drive signal, the timer for simulating the delay time tdr can be reduced. Similarly, when only the change from on to off of the delay signal is synchronized with the drive signal, the timer for simulating the delay time tdf can be reduced. That is, at least one of the on-to-off change and the off-to-on change of the delay signal for one of the pair of power semiconductors on the upper arm side and the lower arm side, and the drive for the other power semiconductor. A power conversion device to which the present invention is applied can be realized by synchronizing at least one of an off-to-on change and an on-off change of a signal with each other.
図４では、時間ｔ１のタイミングでパワー半導体６ａｕが短絡故障した場合のタイミングチャートの例を示している。パワー半導体６ａｕで短絡故障が発生すると、パワー半導体６ｂｕがオン状態となった時間ｔ２において、パワー半導体６ａｕと６ｂｕが共にオン状態となり、これらに大電流が流れる。その結果、図４に示すように、過電流検知信号１５ａｕ、１５ｂｕが共にハイ（過電流状態）となる。一方、時間ｔ２において、遅延信号１８ａｕはオフ状態、遅延信号１８ｂｕはオン状態である。そのため、時間ｔ２において故障検知信号１９ａｕはハイ（故障状態）となり、故障検知信号１９ｂｕはロー（正常状態）のままとなる。この結果、故障検知信号１９ａｕによって制御回路４にパワー半導体６ａｕの故障が通知される。
FIG. 4 shows an example of a timing chart when the power semiconductor 6au has a short-circuit failure at the timing of time t1. When a short-circuit failure occurs in the power semiconductor 6au, both the power semiconductors 6au and 6bu are turned on at the time t2 when the power semiconductor 6bu is turned on, and a large current flows through them. As a result, as shown in FIG. 4, the overcurrent detection signals 15au and 15bu are both high (overcurrent state). On the other hand, at time t2, the delay signal 18au is in the off state and the delay signal 18bu is in the on state. Therefore, at time t2, the failure detection signal 19au becomes high (failure state), and the failure detection signal 19bu remains low (normal state). As a result, the failure detection signal 19au notifies the
図５は、制御回路４により実行される故障検知処理のフローチャートを示した図である。この処理は、制御回路４において、故障検知信号１９ａｕ〜１９ｂｗのいずれかがハイ（故障状態）になったタイミングで行われる。
FIG. 5 is a diagram showing a flowchart of a failure detection process executed by the
ステップＳ１００において、制御回路４は、上アーム側パワー半導体６ａｕ、６ａｖ、６ａｗに関する故障検知信号１９ａｕ、１９ａｖ、１９ａｗのいずれかがハイ（故障状態）であるか判定する。いずれかがハイ（故障状態）である場合には、制御回路４は上アーム側パワー半導体６ａｕ、６ａｖ、６ａｗのいずれかが短絡故障していると判断し、ステップＳ１０１の処理に移る。一方、故障検知信号１９ａｕ、１９ａｖ、１９ａｗが全てロー（正常状態）である場合には、制御回路４はステップＳ１０２の処理に移る。
In step S100, the
ステップＳ１０１において、制御回路４は、上アーム側パワー半導体６ａｕ、６ａｖ、６ａｗを全てオン状態に制御すると共に、対となる下アーム側パワー半導体６ｂｕ、６ｂｖ、６ｂｗを全てオフ状態に制御するように、駆動回路７ａｕ〜７ｂｗに対して駆動信号８ａｕ〜８ｂｗをそれぞれ出力する。具体的には、上アーム側パワー半導体６ａｕ、６ａｖ、６ａｗにそれぞれ対応する駆動回路７ａｕ、７ａｖ、７ａｗに対しては、駆動信号８ａｕ、８ａｖ、８ａｗを全てハイ（オン状態）にし、下アーム側パワー半導体６ｂｕ、６ｂｖ、６ｂｗにそれぞれ対応する駆動回路７ｂｕ、７ｂｖ、７ｂｗに対しては、駆動信号８ｂｕ、８ｂｖ、８ｂｗを全てロー（オフ状態）にする。その結果、上アーム側パワー半導体６ａｕ、６ａｖ、６ａｗは全てオン状態になり、下アーム側パワー半導体６ｂｕ、６ｂｖ、６ｂｗは全てオフ状態となる。この状態では、負荷２として電力変換装置３に接続された３相モータを流れる電流は、上アーム側パワー半導体６ａｕ、６ａｖ、６ａｗを介して３相モータ内部で還流するため、外部電源１と負荷２の間での電力の授受が無くなる。その結果、３相モータは力行も回生もしない状態となり、トルク出力がなくなるため、短絡故障による３相モータの急加速や急減速を防止することができる。ステップＳ１０１の処理を実行後、制御回路４はステップＳ１０４の処理に移る。
In step S101, the
ステップＳ１０２において、制御回路４は、下アーム側パワー半導体６ｂｕ、６ｂｖ、６ｂｗに関する故障検知信号１９ｂｕ、１９ｂｖ、１９ｂｗのいずれかがハイ（故障状態）であるか判定する。いずれかがハイ（故障状態）である場合には、制御回路４は下アーム側パワー半導体６ｂｕ、６ｂｖ、６ｂｗのいずれかが短絡故障していると判断し、ステップＳ１０３の処理に移る。一方、故障検知信号１９ｂｕ、１９ｂｖ、１９ｂｗが全てロー（正常状態）である場合には、制御回路４は図５に示した故障検知処理を終了する。
In step S102, the
ステップＳ１０３において、制御回路４は、上アーム側パワー半導体６ａｕ、６ａｖ、６ａｗを全てオフ状態に制御すると共に、対となる下アーム側パワー半導体６ｂｕ、６ｂｖ、６ｂｗを全てオン状態に制御するように、駆動回路７ａｕ〜７ｂｗに対して駆動信号８ａｕ〜８ｂｗをそれぞれ出力する。具体的には、上アーム側パワー半導体６ａｕ、６ａｖ、６ａｗにそれぞれ対応する駆動回路７ａｕ、７ａｖ、７ａｗに対しては、駆動信号８ａｕ、８ａｖ、８ａｗを全てロー（オフ状態）にし、下アーム側パワー半導体６ｂｕ、６ｂｖ、６ｂｗにそれぞれ対応する駆動回路７ｂｕ、７ｂｖ、７ｂｗに対しては、駆動信号８ｂｕ、８ｂｖ、８ｂｗを全てハイ（オン状態）にする。その結果、上アーム側パワー半導体６ａｕ、６ａｖ、６ａｗは全てオフ状態になり、下アーム側パワー半導体６ｂｕ、６ｂｖ、６ｂｗは全てオン状態となる。ステップＳ１０１で述べた状態と同様に、この状態では、負荷２として電力変換装置３に接続された３相モータは力行も回生もしない状態となり、トルク出力がなくなるため、短絡故障による３相モータの急加速や急減速を防止することができる。ステップＳ１０３の処理を実行後、制御回路４はステップＳ１０４の処理に移る。
In step S103, the
ステップＳ１０４において、制御回路４は、故障通知装置３０に対して故障通知信号を出力する。このとき、追加情報、例えば短絡故障したパワー半導体の箇所情報などを故障通知装置３０に対して送信しても良い。ステップＳ１０４の処理終了後、制御回路４は図５に示した故障検知処理を終了する。
In step S104, the
以上説明した図５の故障検知処理を実行することで、制御回路４は、Ｕ相、Ｖ相、Ｗ相の各スイッチング回路、すなわち、上アーム側パワー半導体６ａｕ、６ａｖ、６ａｗと下アーム側パワー半導体６ｂｕ、６ｂｖ、６ｂｗとがそれぞれ対をなして直列に接続された回路構成において、過電流検知回路１１がいずれかの相についてパワー半導体６ａｕ〜６ｂｗのいずれかに対して過電流検知信号を出力したときに、次のような制御を行う。すなわち、当該相の上アーム側パワー半導体に対する駆動信号がオン状態であるか、または、当該相の上アーム側パワー半導体に対する駆動信号および下アーム側パワー半導体に対する駆動信号が共にオフ状態であって、かつ当該相の上アーム側パワー半導体に対する駆動信号が直前にオン状態となっていた場合は、３相の全てについて、上アーム側パワー半導体６ａｕ、６ａｖ、６ａｗをオフ状態に制御すると共に下アーム側パワー半導体６ｂｕ、６ｂｖ、６ｂｗをオン状態に制御するように、駆動信号８ａｕ〜８ｂｗを出力する。また、当該相の下アーム側パワー半導体に対する駆動信号がオン状態であるか、または、当該相の上アーム側パワー半導体に対する駆動信号および下アーム側パワー半導体に対する駆動信号が共にオフ状態であって、かつ当該相の下アーム側パワー半導体に対する駆動信号が直前にオン状態となっていた場合は、３相の全てについて、上アーム側パワー半導体６ａｕ、６ａｖ、６ａｗをオン状態に制御すると共に下アーム側パワー半導体６ｂｕ、６ｂｖ、６ｂｗをオフ状態に制御するように、駆動信号８ａｕ〜８ｂｗを出力する。
By executing the failure detection process of FIG. 5 described above, the
以上のように本実施形態によれば、駆動信号を用いて遅延信号を生成し、この遅延信号と過電流検知信号から、各相に設けられた一対のパワー半導体の短絡故障箇所を特定する。このとき、遅延信号のオフからオンへの変化は対象のパワー半導体に対する駆動信号のオフからオンへの変化に同期させ、遅延信号のオフからオンへの変化は対となるパワー半導体に対する駆動信号のオフからオンへの変化に同期させる。これにより、遅延回路を小規模に構成でき、より低コストで短絡故障箇所の判定が可能となる。 As described above, according to the present embodiment, a delay signal is generated using the drive signal, and the short-circuit failure location of the pair of power semiconductors provided in each phase is specified from the delay signal and the overcurrent detection signal. At this time, the change of the delay signal from off to on is synchronized with the change of the drive signal for the target power semiconductor from off to on, and the change of the delay signal from off to on is the change of the drive signal for the paired power semiconductor. Synchronize with the change from off to on. As a result, the delay circuit can be configured on a small scale, and the short-circuit failure location can be determined at a lower cost.
以上説明した本発明の第１の実施形態によれば、以下の作用効果を奏する。 According to the first embodiment of the present invention described above, the following effects are exhibited.
（１）電力変換装置３は、上アーム側のスイッチング素子であるパワー半導体６ａｕ、６ａｖ、６ａｗと下アーム側のスイッチング素子であるパワー半導体６ｂｕ、６ｂｖ、６ｂｗとがそれぞれ対になって直列に接続されたインバータ回路６と、これらのパワー半導体６ａｕ〜６ｂｗをそれぞれ制御するための駆動信号８ａｕ〜８ｂｗを出力する制御回路４と、駆動信号８ａｕ〜８ｂｗに基づいてパワー半導体６ａｕ〜６ｂｗをそれぞれ駆動するドライバ回路１０と、パワー半導体６ａｕ〜６ｂｗにそれぞれ流れる過電流を検知して過電流検知信号を出力する過電流検知回路１１と、パワー半導体６ａｕ〜６ｂｗがそれぞれ短絡故障しているときに故障検知信号を出力する故障検知回路１６と、を備える。故障検知回路１６は、パワー半導体６ａｕ〜６ｂｗの各々について駆動信号８ａｕ〜８ｂｗに基づく遅延信号を出力する遅延回路１７を有しており、過電流検知信号および遅延信号に基づいて故障検知信号を出力する。この電力変換装置３において、一対の上アーム側パワー半導体６ａｕおよび下アーム側パワー半導体６ｂｕのうち一方のパワー半導体についての遅延信号１８ａｕまたは１８ｂｕのオンからオフへの変化およびオフからオンへの変化の少なくとも一つと、他方のパワー半導体についての駆動信号８ｂｕまたは８ａｕのオフからオンへの変化およびオンからオフへの変化の少なくとも一つとは、図３で説明したように、互いに同期している。このようにしたので、複数のスイッチング素子であるパワー半導体６ａｕ〜６ｂｗのいずれかで短絡故障が発生した際に、短絡故障箇所を特定することができる。
(1) In the power conversion device 3, the power semiconductors 6au, 6av, 6aw, which are switching elements on the upper arm side, and the power semiconductors 6bu, 6bv, 6bw, which are switching elements on the lower arm side, are connected in series in pairs. The
（２）故障検知回路１６は、一対の上アーム側パワー半導体６ａｕおよび下アーム側パワー半導体６ｂｕのうち一方のパワー半導体について過電流検知信号１５ａｕまたは１５ｂｕが出力されており、かつ一方のパワー半導体について遅延信号１８ａｕまたは１８ｂｕがオフ状態であるときに、一方のパワー半導体について故障検知信号１９ａｕまたは１９ｂｕを出力する。このようにしたので、いずれかのパワー半導体に短絡故障が発生した場合に、これを確実に検知して故障検知信号を出力することができる。
(2) The
（３）制御回路４は、故障検知回路１６が出力する故障検知信号１９ａｕ〜１９ｂｗに基づいて、パワー半導体６ａｕ〜６ｂｗのうちいずれのパワー半導体が短絡故障しているかを特定する。このようにしたので、短絡故障箇所を確実に特定することができる。
(3) The
（４）電力変換装置３は、上アーム側パワー半導体と下アーム側パワー半導体の組み合わせを複数有している。制御回路４は、このパワー半導体の組み合わせのいずれかにおいて上アーム側のパワー半導体が短絡故障していると特定した場合は、パワー半導体の組み合わせの全てについて、上アーム側パワー半導体６ａｕ、６ａｖ、６ａｗをオン状態に制御すると共に下アーム側パワー半導体６ｂｕ、６ｂｖ、６ｂｗをオフ状態に制御するように、駆動信号８ａｕ〜８ｂｗを出力する。また、パワー半導体の組み合わせのいずれかにおいて下アーム側のパワー半導体が短絡故障していると特定した場合は、パワー半導体の組み合わせの全てについて、上アーム側パワー半導体６ａｕ、６ａｖ、６ａｗをオフ状態に制御すると共に下アーム側パワー半導体６ｂｕ、６ｂｖ、６ｂｗをオン状態に制御するように、駆動信号８ａｕ〜８ｂｗを出力する。このようにしたので、負荷２として３相モータが電力変換装置３に接続された場合に、短絡故障による３相モータの急加速や急減速を防止することができる。
(4) The power conversion device 3 has a plurality of combinations of an upper arm side power semiconductor and a lower arm side power semiconductor. When the
（第２の実施形態）
次に本発明の第２の実施形態について説明する。本実施形態では、任意のタイミングで故障検知処理を実施可能な電力変換装置の例を示す。(Second Embodiment)
Next, a second embodiment of the present invention will be described. In this embodiment, an example of a power conversion device capable of performing failure detection processing at an arbitrary timing is shown.
図６は、本発明の第２の実施形態に係る電力変換装置における駆動回路とその周辺回路の構成を示した図である。なお、実施例１と同一の構成要素には同一の記号を付与しており、それらの説明は省略する。 FIG. 6 is a diagram showing a configuration of a drive circuit and its peripheral circuit in the power conversion device according to the second embodiment of the present invention. The same components as those in the first embodiment are given the same symbols, and their description will be omitted.
図６における駆動回路７ａｕ、７ｂｕは、第１の実施形態で説明した故障検知回路１６とは異なる構成の故障検知回路１６ａをそれぞれ有している。故障検知回路１６ａは、故障検知回路１６の構成に加えてラッチ回路２０を有しており、故障検知信号をハイ（故障状態）にする条件が故障検知回路１６とは異なる。具体的には、上アーム側パワー半導体６ａｕに対応する駆動回路７ａｕ内の故障検知回路１６ａは、遅延回路１７から出力された遅延信号１８ａｕがロー（オフ）の状態であり、かつ、過電流検知信号１５ａｕがハイ（過電流状態）の状態、および上アーム側パワー半導体６ａｕと対をなす下アーム側パワー半導体６ｂｕに対応する駆動回路７ｂｕからの故障検知信号１９ｂｕがロー（正常状態）の場合に、対象の故障検知信号１９ａｕをハイ（故障状態）にする。同様に、下アーム側パワー半導体６ｂｕに対応する駆動回路７ｂｕ内の故障検知回路１６ａは、遅延回路１７から出力された遅延信号１８ｂｕがロー（オフ）の状態であり、かつ、過電流検知信号１５ｂｕがハイ（過電流状態）の状態、および下アーム側パワー半導体６ｂｕと対をなす上アーム側パワー半導体６ａｕに対応する駆動回路７ａｕからの故障検知信号１９ａｕがロー（正常状態）の場合に、対象の故障検知信号１９ｂｕをハイ（故障状態）にする。ラッチ回路２０は、故障検知信号１９ａｕ、１９ｂｕがそれぞれ一度ハイ（故障状態）になった場合に、ハイ（故障状態）を維持する役割を持つ。ラッチ回路２０は、制御回路４からのリセット信号（図示せず）が入力された場合に、出力している故障検知信号１９ａｕ
、１９ｂｕをハイ（故障状態）からロー（正常状態）に変化させる。これにより、故障検知回路１６ａは、上アーム側パワー半導体６ａｕと下アーム側パワー半導体６ｂｕのうち一方のパワー半導体について故障検知信号１９ａｕまたは１９ｂｕを出力したときに、他方のパワー半導体について故障検知信号１９ｂｕまたは１９ａｕが出力されていない場合に、一方のパワー半導体について故障検知信号１９ａｕまたは１９ｂｕの出力を保持するようにしている。The drive circuits 7au and 7bu in FIG. 6 each have a
, 19bu is changed from high (failure state) to low (normal state). As a result, when the
図７は、本発明の第２の実施形態に係る電力変換装置における短絡故障発生時の各信号のタイミングチャートの例を表した図である。図７でも、第１の実施形態で説明した図４と同様に、時間ｔ１のタイミングでパワー半導体６ａｕが短絡故障した場合のタイミングチャートの例を示している。図７では、時間ｔ２で過電流検知信号１５ａｕ、１５ｂｕが共にハイ（過電流状態）となって故障検知信号１９ａｕがハイ（故障状態）に変化すると、その後の駆動信号８ａｕ、８ｂｕの変化に関わらず、故障検知信号１９ａｕがハイ（故障状態）を維持し、故障検知信号１９ｂｕがロー（正常状態）を維持している。 FIG. 7 is a diagram showing an example of a timing chart of each signal when a short-circuit failure occurs in the power conversion device according to the second embodiment of the present invention. FIG. 7 also shows an example of a timing chart when the power semiconductor 6au has a short-circuit failure at the timing of time t1 as in FIG. 4 described in the first embodiment. In FIG. 7, when the overcurrent detection signals 15au and 15bu both become high (overcurrent state) and the failure detection signal 19au changes to high (failure state) at time t2, the drive signals 8au and 8bu are changed thereafter. Instead, the failure detection signal 19au keeps high (failure state), and the failure detection signal 19bu keeps low (normal state).
なお、本実施形態において、制御回路４は任意のタイミングで故障検知処理を実施可能である。例えば、第１の実施形態と同様に、故障検知信号１９ａｕ〜１９ｂｗのいずれかがハイ（故障状態）になったタイミングで実施しても良いし、あるいは一定期間ごとに周期的に実施しても良い。本実施形態における制御回路４の故障検知処理は、第１の実施形態で説明した内容と同様であるため、説明を省略する。
In this embodiment, the
前述の第１の実施例形態では、図４のタイミングチャートで示したように、上アーム側パワー半導体６ａｕと下アーム側パワー半導体６ｂｕのいずれかが短絡故障すると、駆動信号８ａｕ、８ｂｕのオン／オフの変化に伴って、故障検知信号１９ａｕ、１９ｂｕはそれぞれハイ（故障状態）とロー（正常状態）が交互に変化する。そのため、上アーム側パワー半導体６ａｕと下アーム側パワー半導体６ｂｕのどちらが短絡故障しているかを正しく判断するために、制御回路４は故障検知信号１９ａｕと１９ｂｕのうち最初に出力された方を正しく受け取る必要がある。しかし、短絡故障の発生タイミングによっては、正しい故障発生箇所に対応する故障検知信号がハイ（故障状態）となっている時間が短いことがある。したがって、他の制御処理に時間を取られる等の理由により、故障検知信号が出力されてから制御回路４がこれを受信するまでの時間が長くなると、最初に出力された故障検知信号を正しく受信できずに、制御回路４において故障箇所の判定を誤る可能性がある。これは、他の相についても同様である。
In the above-described first embodiment, as shown in the timing chart of FIG. 4, when either the upper arm side power semiconductor 6au or the lower arm side power semiconductor 6bu fails due to a short circuit, the drive signals 8au and 8bu are turned on / The failure detection signals 19au and 19bu alternately change between high (failure state) and low (normal state) with the change of off. Therefore, in order to correctly determine which of the upper arm side power semiconductor 6au and the lower arm side power semiconductor 6bu has a short-circuit failure, the
一方、第２の実施形態の構成では、図７のタイミングチャートで示したように、先にハイ（故障状態）となった故障検知信号が保持され、対となる故障検知信号がハイ（故障状態）となることは無い。したがって、制御回路４は任意のタイミングで故障検知処理を行うことができ、故障箇所の判定誤りを防止できる。
On the other hand, in the configuration of the second embodiment, as shown in the timing chart of FIG. 7, the failure detection signal that was previously high (failure state) is held, and the paired failure detection signal is high (failure state). ). Therefore, the
以上説明した本発明の第２の実施形態によれば、故障検知回路１６ａは、一対の上アーム側パワー半導体６ａｕおよび下アーム側パワー半導体６ｂｕのうち一方のパワー半導体について故障検知信号１９ａｕまたは１９ｂｕを出力したときに、他方のパワー半導体について故障検知信号１９ｂｕまたは１９ａｕが出力されていない場合は、一方のパワー半導体について故障検知信号１９ａｕまたは１９ｂｕの出力を保持する。このようにしたので、任意のタイミングで短絡故障箇所を誤りなく特定することが可能である。
According to the second embodiment of the present invention described above, the
なお、以上説明した第１および第２の各実施形態において、故障検知回路１６、１６ａは駆動回路７ａｕ〜７ｂｗの内部にそれぞれ設けられているが、駆動回路７ａｕ〜７ｂｗの外部に設けられていても良い。また、故障検知回路１６、１６ａを制御回路４が実行する処理によってそれぞれ実現しても良いし、制御回路４の内部にハードウェア的に組み込んでも良い。さらに、過電流検知回路１１についても同様に、駆動回路７ａｕ〜７ｂｗの外部に設けられていても良いし、制御回路４の処理や内部要素として実現しても良い。
In each of the first and second embodiments described above, the
本発明は、上述した各実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、信号のハイ／ロー状態とその信号が表す状態（オン状態／オフ状態、過電流状態／正常状態、故障状態／正常状態）の対応は、実施例に記載した例と逆であっても良い。また、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。また、上記の各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現しても良い。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現しても良い。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等の記録装置、または、ＩＣカード、ＳＤカード、ＤＶＤ等の記録媒体に置くことができる。 The present invention is not limited to the above-described embodiments, and includes various modifications. For example, the correspondence between the high / low state of a signal and the state represented by the signal (on state / off state, overcurrent state / normal state, failure state / normal state) may be opposite to the example described in the embodiment. good. In addition, the above-described embodiment has been described in detail in order to explain the present invention in an easy-to-understand manner, and is not necessarily limited to the one including all the described configurations. Further, it is possible to replace a part of the configuration of one embodiment with the configuration of another embodiment, and it is also possible to add the configuration of another embodiment to the configuration of one embodiment. Further, it is possible to add / delete / replace a part of the configuration of each embodiment with another configuration. Further, each of the above configurations, functions, processing units, processing means and the like may be realized by hardware by designing a part or all of them by, for example, an integrated circuit. Further, each of the above configurations, functions, and the like may be realized by software by the processor interpreting and executing a program that realizes each function. Information such as programs, tables, and files that realize each function can be stored in a memory, a hard disk, a recording device such as an SSD (Solid State Drive), or a recording medium such as an IC card, an SD card, or a DVD.
以上説明した各実施形態や各種変形例はあくまで一例であり、発明の特徴が損なわれない限り、本発明はこれらの内容に限定されるものではない。また、上記では種々の実施形態や変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。 The embodiments and various modifications described above are merely examples, and the present invention is not limited to these contents as long as the features of the invention are not impaired. Moreover, although various embodiments and modifications have been described above, the present invention is not limited to these contents. Other aspects conceivable within the scope of the technical idea of the present invention are also included within the scope of the present invention.
３・・・電力変換装置、４・・・制御回路、６・・・インバータ回路、６ａｕ〜６ｂｗ・・・パワー半導体、７ａｕ〜７ｂｗ・・・駆動回路、８ａｕ〜８ｂｗ・・・駆動信号、１０・・・ドライバ回路、１１・・・過電流検知回路、１５ａｕ、１５ｂｕ・・・過電流検知信号、１６、１６ａ・・・故障検知回路、１７・・・遅延回路、１８ａｕ、１８ｂｕ・・・遅延信号、１９ａｕ〜１９ｂｗ・・・故障検知信号 3 ... Power converter, 4 ... Control circuit, 6 ... Inverter circuit, 6au to 6bw ... Power semiconductor, 7au to 7bw ... Drive circuit, 8au to 8bw ... Drive signal, 10 ... driver circuit, 11 ... overcurrent detection circuit, 15au, 15bu ... overcurrent detection signal, 16, 16a ... failure detection circuit, 17 ... delay circuit, 18au, 18bu ... delay Signal, 19au-19bw ... Failure detection signal
Claims (7)
前記一対のスイッチング素子をそれぞれ制御するための上アーム駆動信号および下アーム駆動信号を出力する制御回路と、
前記上アーム駆動信号および前記下アーム駆動信号に基づいて前記一対のスイッチング素子をそれぞれ駆動するドライバ回路と、
前記一対のスイッチング素子にそれぞれ流れる過電流を検知して過電流検知信号を出力する過電流検知回路と、
前記一対のスイッチング素子がそれぞれ短絡故障しているときに故障検知信号を出力する故障検知回路と、を備え、
前記故障検知回路は、
前記上アーム側のスイッチング素子に対する遅延信号として、前記上アーム駆動信号がオフからオンに変化するタイミングでオフからオンに変化し、前記下アーム駆動信号がオフからオンに変化するタイミングでオンからオフに変化する遅延信号を出力するとともに、前記下アーム側のスイッチング素子に対する遅延信号として、前記下アーム駆動信号がオフからオンに変化するタイミングでオフからオンに変化し、前記上アーム駆動信号がオフからオンに変化するタイミングでオンからオフに変化する遅延信号を出力する遅延回路を有しており、
前記一対のスイッチング素子のうち一方のスイッチング素子について前記過電流検知信号が出力されており、かつ前記一方のスイッチング素子について前記遅延信号がオフ状態であるときに、前記一方のスイッチング素子について前記故障検知信号を出力する電力変換装置。 A pair of switching elements in which the switching element on the upper arm side and the switching element on the lower arm side are connected in series,
A control circuit that outputs an upper arm drive signal and a lower arm drive signal for controlling the pair of switching elements, respectively.
A driver circuit that drives the pair of switching elements based on the upper arm drive signal and the lower arm drive signal , respectively.
An overcurrent detection circuit that detects the overcurrent flowing through each of the pair of switching elements and outputs an overcurrent detection signal.
A failure detection circuit that outputs a failure detection signal when each of the pair of switching elements has a short-circuit failure is provided.
The failure detection circuit
As a delay signal for the switching element on the upper arm side, the upper arm drive signal changes from off to on at the timing of changing from off to on, and the lower arm drive signal changes from on to off at the timing of changing from off to on. Along with outputting a delay signal that changes to, as a delay signal for the switching element on the lower arm side, the lower arm drive signal changes from off to on at the timing when the lower arm drive signal changes from off to on, and the upper arm drive signal turns off. It has a delay circuit that outputs a delay signal that changes from on to off at the timing when it changes from to on .
When the overcurrent detection signal is output for one of the pair of switching elements and the delay signal is off for the one switching element, the failure is detected for the one switching element. A power converter that outputs a signal .
前記故障検知回路は、前記一方のスイッチング素子について前記故障検知信号を出力したときに、他方のスイッチング素子について前記故障検知信号が出力されていない場合は、前記一方のスイッチング素子について前記故障検知信号の出力を保持する電力変換装置。 In the power conversion device according to claim 1 ,
The failure detection circuit, when outputting the failure detection signal for the one of the switching elements, if the failure detection signal for the switching elements of the other side is not output, the failure detection signal for the one switching element A power converter that holds the output of.
前記制御回路は、前記故障検知回路が出力する前記故障検知信号に基づいて、前記一対のスイッチング素子のうちいずれのスイッチング素子が短絡故障しているかを特定する電力変換装置。 In the power conversion device according to claim 1 or 2 .
The control circuit is a power conversion device that identifies which of the pair of switching elements has a short-circuit failure based on the failure detection signal output by the failure detection circuit.
前記一対のスイッチング素子の組み合わせを複数有し、
前記制御回路は、
前記組み合わせのいずれかにおいて前記上アーム側のスイッチング素子が短絡故障していると特定した場合は、前記組み合わせの全てについて、前記上アーム側のスイッチング素子をオン状態に制御すると共に前記下アーム側のスイッチング素子をオフ状態に制御するように、前記駆動信号を出力し、
前記組み合わせのいずれかにおいて前記下アーム側のスイッチング素子が短絡故障していると特定した場合は、前記組み合わせの全てについて、前記上アーム側のスイッチング素子をオフ状態に制御すると共に前記下アーム側のスイッチング素子をオン状態に制御するように、前記駆動信号を出力する電力変換装置。 In the power conversion device according to claim 3 ,
Having a plurality of combinations of the pair of switching elements
The control circuit
When it is specified that the switching element on the upper arm side has a short-circuit failure in any of the combinations, the switching element on the upper arm side is controlled to be on and the switching element on the lower arm side is controlled for all of the combinations. The drive signal is output so as to control the switching element to the off state.
When it is specified that the switching element on the lower arm side has a short-circuit failure in any of the combinations, the switching element on the upper arm side is controlled to be off and the switching element on the lower arm side is controlled for all of the combinations. A power conversion device that outputs the drive signal so as to control the switching element in the ON state.
前記一対のスイッチング素子をそれぞれ制御するための上アーム駆動信号および下アーム駆動信号を出力する制御回路と、
前記上アーム駆動信号および前記下アーム駆動信号に基づいて前記一対のスイッチング素子をそれぞれ駆動するドライバ回路と、
前記一対のスイッチング素子にそれぞれ流れる過電流を検知して過電流検知信号を出力する過電流検知回路と、
前記一対のスイッチング素子がそれぞれ短絡故障しているときに故障検知信号を出力する故障検知回路と、を備え、
前記故障検知回路は、
前記上アーム側のスイッチング素子に対する遅延信号として、前記上アーム駆動信号がオフからオンに変化するタイミングでオフからオンに変化するか、または前記下アーム駆動信号がオフからオンに変化するタイミングでオンからオフに変化する遅延信号を出力するとともに、前記下アーム側のスイッチング素子に対する遅延信号として、前記下アーム駆動信号がオフからオンに変化するタイミングでオフからオンに変化するか、または前記上アーム駆動信号がオフからオンに変化するタイミングでオンからオフに変化する遅延信号を出力する遅延回路を有しており、
前記一対のスイッチング素子のうち一方のスイッチング素子について前記過電流検知信号が出力されており、かつ前記一方のスイッチング素子について前記遅延信号がオフ状態であるときに、前記一方のスイッチング素子について前記故障検知信号を出力する電力変換装置。 A pair of switching elements in which the switching element on the upper arm side and the switching element on the lower arm side are connected in series,
A control circuit that outputs an upper arm drive signal and a lower arm drive signal for controlling the pair of switching elements, respectively.
A driver circuit that drives the pair of switching elements based on the upper arm drive signal and the lower arm drive signal, respectively.
An overcurrent detection circuit that detects the overcurrent flowing through each of the pair of switching elements and outputs an overcurrent detection signal.
A failure detection circuit that outputs a failure detection signal when each of the pair of switching elements has a short-circuit failure is provided.
The failure detection circuit
As a delay signal for the switching element on the upper arm side, the upper arm drive signal changes from off to on when the upper arm drive signal changes from off to on, or turns on when the lower arm drive signal changes from off to on. A delay signal that changes from off to off is output, and as a delay signal for the switching element on the lower arm side, the lower arm drive signal changes from off to on at the timing when the lower arm drive signal changes from off to on, or the upper arm It has a delay circuit that outputs a delay signal that changes from on to off when the drive signal changes from off to on .
When the overcurrent detection signal is output for one of the pair of switching elements and the delay signal is off for the one switching element, the failure is detected for the one switching element. A power converter that outputs a signal.
前記上アーム側のスイッチング素子に対する遅延信号として、前記上アーム駆動信号がオフからオンに変化するタイミングでオフからオンに変化し、前記下アーム駆動信号がオフからオンに変化するタイミングでオンからオフに変化する遅延信号を出力するとともに、前記下アーム側のスイッチング素子に対する遅延信号として、前記下アームの駆動信号がオフからオンに変化するタイミングでオフからオンに変化し、前記上アームの駆動信号がオフからオンに変化するタイミングでオンからオフに変化する遅延信号を出力する遅延回路を有し、
前記一対のスイッチング素子のうち一方のスイッチング素子に過電流が流れ、かつ前記一方のスイッチング素子について前記遅延信号がオフ状態であるときに、前記一方のスイッチング素子が短絡故障していると判断して故障検知信号を出力する故障検知回路。 A pair of switching elements in which a switching element on the upper arm side and a switching element on the lower arm side are connected in series, and a control for outputting an upper arm drive signal and a lower arm drive signal for controlling the pair of switching elements, respectively. A failure detection circuit used in a power conversion device equipped with a circuit.
As a delay signal for the switching element on the upper arm side, the upper arm drive signal changes from off to on at the timing of changing from off to on, and the lower arm drive signal changes from on to off at the timing of changing from off to on. Along with outputting a delay signal that changes to, as a delay signal for the switching element on the lower arm side, the drive signal of the lower arm changes from off to on at the timing when the drive signal of the lower arm changes from off to on, and the drive signal of the upper arm changes to on. Has a delay circuit that outputs a delay signal that changes from on to off at the timing when
When an overcurrent flows through one of the pair of switching elements and the delay signal is off for the one switching element, it is determined that the one switching element has a short-circuit failure. A failure detection circuit that outputs a failure detection signal.
前記上アーム駆動信号および前記下アーム駆動信号に基づいて前記一対のスイッチング素子をそれぞれ駆動するドライバ回路と、
前記一対のスイッチング素子にそれぞれ流れる過電流を検知して過電流検知信号を出力する過電流検知回路と、
前記一対のスイッチング素子がそれぞれ短絡故障しているときに故障検知信号を出力する故障検知回路と、を備え、
前記故障検知回路は、
前記上アーム側のスイッチング素子に対する遅延信号として、前記上アーム駆動信号がオフからオンに変化するタイミングでオフからオンに変化し、前記下アーム駆動信号がオフからオンに変化するタイミングでオンからオフに変化する遅延信号を出力するとともに、前記下アーム側のスイッチング素子に対する遅延信号として、前記下アーム駆動信号がオフからオンに変化するタイミングでオフからオンに変化し、前記上アーム駆動信号がオフからオンに変化するタイミングでオンからオフに変化する遅延信号を出力する遅延回路を有しており、
前記一対のスイッチング素子のうち一方のスイッチング素子について前記過電流検知信号が出力されており、かつ前記一方のスイッチング素子について前記遅延信号がオフ状態であるときに、前記一方のスイッチング素子について前記故障検知信号を出力する駆動回路。 A pair of switching elements in which a switching element on the upper arm side and a switching element on the lower arm side are connected in series, and a control for outputting an upper arm drive signal and a lower arm drive signal for controlling the pair of switching elements, respectively. A drive circuit used in a power conversion device including a circuit.
A driver circuit that drives the pair of switching elements based on the upper arm drive signal and the lower arm drive signal , respectively.
An overcurrent detection circuit that detects the overcurrent flowing through each of the pair of switching elements and outputs an overcurrent detection signal.
A failure detection circuit that outputs a failure detection signal when each of the pair of switching elements has a short-circuit failure is provided.
The failure detection circuit
As a delay signal for the switching element on the upper arm side, the upper arm drive signal changes from off to on at the timing of changing from off to on, and the lower arm drive signal changes from on to off at the timing of changing from off to on. Along with outputting a delay signal that changes to, as a delay signal for the switching element on the lower arm side, the lower arm drive signal changes from off to on at the timing when the lower arm drive signal changes from off to on, and the upper arm drive signal turns off. It has a delay circuit that outputs a delay signal that changes from on to off at the timing when it changes from to on .
When the overcurrent detection signal is output for one of the pair of switching elements and the delay signal is off for the one switching element, the failure is detected for the one switching element. A drive circuit that outputs a signal.
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