JP6744746B2 - スイッチングレギュレータ - Google Patents

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Description

本発明は、昇降圧型スイッチングレギュレータに関する。
エンジンの再始動を何度も行うアイドリングストップ車ではエンジンを一時的に停止されている期間にＡＶ機器や空調機器などの車載機器によってバッテリの電力が消費され続けるため、クランキング（エンジン始動）時のバッテリ電圧低下が従来よりも厳しくなる。入力電圧（バッテリ電圧）の低下時に出力電圧を保持する昇降圧型スイッチングレギュレータを用いることで、クランキング時にバッテリ電圧が大きく低下した場合でも車載機器を正常動作させることができる。
このため、車載機器市場において、昇降圧型スイッチングレギュレータの需要が高まっている。
ここで、一般的な昇降圧型スイッチングレギュレータの構成及び動作について説明する。図３８は一般的な昇降圧型スイッチングレギュレータの構成を示す図である。
図３８に示す昇降圧型スイッチングレギュレータは、降圧用スイッチであるＭＯＳトランジスタＱ１１及びＱ１２と、インダクタＬ１１と、昇圧用スイッチであるＭＯＳトランジスタＱ１３及びＱ１４と、出力コンデンサＣ１１と、抵抗Ｒ１１〜Ｒ１４と、制御部ＣＮＴ１１と、を備えている。
制御部ＣＮＴ１１は、抵抗Ｒ１１及びＲ１２からなる分圧回路の出力によって出力電圧ＶＯＵＴを監視しており、抵抗Ｒ１３及びＲ１４からなる分圧回路の出力によって入力電圧であるバッテリ電圧ＶＢＡＴを監視している。
バッテリ電圧ＶＢＡＴが第１の所定値Ａ１よりも大きい場合、制御部ＣＮＴ１１は降圧モードを選択する（図３９参照）。降圧モードでは、制御部ＣＮＴ１１は、出力電圧ＶＯＵＴに応じてＭＯＳトランジスタＱ１１及びＱ１２をオン／オフ制御し、ＭＯＳトランジスタＱ１３を常時オフにし、ＭＯＳトランジスタＱ１４を常時オンにする。これにより、ＭＯＳトランジスタＱ１１及びＱ１２の接続ノード電圧である第１のスイッチ電圧ＶＳＷ１と、ＭＯＳトランジスタＱ１３及びＱ１４の接続ノード電圧である第２のスイッチ電圧ＶＳＷ２とは図４０Ａに示すようになる。
バッテリ電圧ＶＢＡＴが第１の所定値Ａ１以下で第２の所定値Ａ２よりも大きい場合、制御部ＣＮＴ１１は昇降圧モードを選択する（図３９参照）。昇降圧モードでは、制御部ＣＮＴ１１は、出力電圧ＶＯＵＴに応じてＭＯＳトランジスタＱ１１及びＱ１２をオン／オフ制御し、出力電圧ＶＯＵＴに応じてＭＯＳトランジスタＱ１１及びＱ１２をオン／オフ制御する。これにより、ＭＯＳトランジスタＱ１１及びＱ１２の接続ノード電圧である第１のスイッチ電圧ＶＳＷ１と、ＭＯＳトランジスタＱ１３及びＱ１４の接続ノード電圧である第２のスイッチ電圧ＶＳＷ２とは図４０Ｂに示すようになる。
バッテリ電圧ＶＢＡＴが第２の所定値Ａ２以下である場合、制御部ＣＮＴ１１は昇圧モードを選択する（図３９参照）。昇圧モードでは、制御部ＣＮＴ１１は、ＭＯＳトランジスタＱ１１を常時オンにし、ＭＯＳトランジスタＱ１２を常時オフにし、出力電圧ＶＯＵＴに応じてＭＯＳトランジスタＱ１３及びＱ１４をオン／オフ制御する。これにより、ＭＯＳトランジスタＱ１１及びＱ１２の接続ノード電圧である第１のスイッチ電圧ＶＳＷ１と、ＭＯＳトランジスタＱ１３及びＱ１４の接続ノード電圧である第２のスイッチ電圧ＶＳＷ２とは図４０Ｃに示すようになる。
特許第３５５６６５２号公報（請求項７、第１１図）
ＭＯＳトランジスタＱ１３及びＱ１４のスイッチングによる昇圧動作が行われる昇降圧モード及び昇圧モードにおいて、図３８に示す昇降圧型スイッチングレギュレータのＭＯＳトランジスタＱ１３及びＱ１４からなるＰＷＭ［pulse width modulation］変調器の伝達関数H(s)には、下記（１）式で表されるＴ（ｓ）の項が現れる。
上記（１）式で表されるＴ（ｓ）はright-half-plane-zero特性（零点が右半平面に存在する特性）を表しており、図３８に示す昇降圧型スイッチングレギュレータは下記（２）式で表される周波数ｆより低域でしか応答性を期待できない。なお、下記（２）式は上記（１）式においてｓ＝ｊω＝ｊ・２πｆと置き換えることによって求まる。
応答性を改善するための対策としては、図３８に示す昇降圧型スイッチングレギュレータにおいて出力コンデンサＣ１１の容量を大きくする対策が考えられる。また、昇圧型スイッチングレギュレータ部の後段に降圧型スイッチングレギュレータ部を設ける構成に変更する対策も考えられる。
しかしながら、前者の対策は出力コンデンサＣ１１のコストが増大するという問題が生じ、後者の対策は昇圧型スイッチングレギュレータ部と降圧型スイッチングレギュレータ部でそれぞれ別個のリアクタが必要となるためリアクタのコストが増大するという問題が生じる。
特許文献１で開示されているＤＣ−ＤＣコンバータは、上記の問題を解決することができるものの、フィードフォワード制御回路によって生成される第１の制御信号のデューティが入力電圧に依存する構成であるため、そのデューティによってＤＣ−ＤＣコンバータの伝達関数が線形に変化していると補正が難しいという問題がある。
本発明は、上記の状況に鑑み、コストの増大を抑えながらright-half-plane-zero特性の出現を防止することができ、降圧特性と同様の応答特性を示す昇降圧型スイッチングレギュレータを提供することを目的とする。
本明細書中に開示されているスイッチングレギュレータは、入力電圧から出力電圧を生成するスイッチングレギュレータであって、第１端が前記入力電圧の印加される第１印加端に接続された第１スイッチと、第１端が前記第１スイッチの第２端に接続されて第２端が前記入力電圧よりも低い所定電圧の印加される第２印加端に接続された第２スイッチと、第１端が前記第１スイッチと前記第２スイッチの接続ノードに接続されたインダクタと、第１端が前記インダクタの第２端に接続されて第２端が前記第２印加端に接続された第３スイッチと、第１端が前記インダクタと前記第３スイッチの接続ノードに接続されて第２端が前記出力電圧の印加される第３印加端に接続された第４スイッチと、前記出力電圧に応じて前記第１スイッチ及び前記第２スイッチを相補的にオン／オフさせるための降圧用制御信号を生成する第１制御回路と、昇降圧モード時に前記第３スイッチのオンデューティＤ（０≦Ｄ≦１）を固定値Ｄ’（０＜Ｄ’＜１）に固定して前記第３スイッチ及び前記第４スイッチを相補的にオン／オフさせるための昇圧用制御信号を生成する第２制御回路と、を有する構成（第１の構成）である。
また上記第１の構成のスイッチングレギュレータにおいて、前記入力電圧が所定値以下であるか否かを判定する判定部を有し、前記第２制御回路が前記昇圧用制御信号を生成しない降圧モードにおいて、前記判定部によって前記入力電圧が所定値以下であると判定されると、前記降圧モードから前記昇降圧モードにモードが切り替わる構成（第２の構成）としてもよい。
また上記第１の構成のスイッチングレギュレータにおいて、前記出力電圧に対する前記入力電圧の比が所定値以下であるか否かを判定する判定部を有し、前記第２制御回路が前記昇圧用制御信号を生成しない降圧モードにおいて、前記判定部によって前記出力電圧に対する前記入力電圧の比が所定値以下であると判定されると、前記降圧モードから前記昇降圧モードにモードが切り替わる構成（第３の構成）としてもよい。
また上記第１の構成のスイッチングレギュレータにおいて、外部信号を用いて前記スイッチングレギュレータのモードを前記昇降圧モードに設定することができる構成（第４の構成）としてもよい。
また上記第４の構成のスイッチングレギュレータにおいて、前記外部信号が車両のクランキングを示す信号である構成（第５の構成）としてもよい。
また上記第１〜５いずれかの構成のスイッチングレギュレータにおいて、前記第２制御回路は、前記昇降圧モードでない場合に前記第３スイッチをオフ状態に保持し、前記第４スイッチをオン状態に保持するための制御信号を生成する構成（第６の構成）としてもよい。
また上記第１〜６いずれかの構成のスイッチングレギュレータにおいて、固定値Ｄ’が０．７以下である構成（第７の構成）としてもよい。
また上記第１〜７いずれかの構成のスイッチングレギュレータにおいて、前記第１制御回路と前記第２制御回路が発振器を共用し、前記第１制御回路が前記発振器の出力信号に基づいて前記降圧用制御信号を生成し、前記第２制御回路が前記発振器の出力信号に基づいて前記昇圧用制御信号を生成する構成（第８の構成）としてもよい。
また上記第１〜８いずれかの構成のスイッチングレギュレータにおいて、前記第１制御回路は、前記出力電圧に応じた帰還電圧と所定の基準電圧との差にゲインを与えた誤差信号を生成する誤差信号生成回路を含み、前記誤差信号生成回路は、前記昇降圧モードである場合には前記昇降圧モードでない場合よりも前記ゲインを大きくする構成（第９の構成）としてもよい。
また上記第９の構成のスイッチングレギュレータにおいて、１から前記固定値Ｄ’を引いた値と前記昇降圧モードである場合における前記ゲインとの乗算値が、前記昇降圧モードでない場合における前記ゲインと同一である構成（第１０の構成）としてもよい。
また上記第１〜１０いずれかの構成のスイッチングレギュレータにおいて、前記第１スイッチに流れる電流が所定の過電流検出閾値に達しているか否かを監視し、前記電流の過電流状態が検出されたときに、前記第１制御回路に対して前記電流の抑制指示を送出する過電流保護回路を有し、前記過電流保護回路は、前記昇降圧モードである場合には前記昇降圧モードでない場合よりも前記所定の過電流検出閾値を大きくする構成（第１１の構成）としてもよい。
また上記第１１の構成のスイッチングレギュレータにおいて、１から前記固定値Ｄ’を引いた値と前記昇降圧モードである場合における前記所定の過電流検出閾値との乗算値が、前記昇降圧モードでない場合における前記所定の過電流検出閾値と同一である構成（第１２の構成）としてもよい。
また上記第１〜１２いずれかの構成のスイッチングレギュレータにおいて、前記固定値Ｄ’が複数設定されており、複数設定の中から任意に選択することができる構成（第１３の構成）としてもよい。
また上記第２又は第３の構成のスイッチングレギュレータにおいて、前記昇降圧モードであるか否かの判定にヒステリシス特性を持たせた構成（第１４の構成）としてもよい。
また上記第１の構成のスイッチングレギュレータにおいて、前記第１スイッチのオンデューティが第１閾値以上であるか否かを判定する第１判定部を有し、前記第２制御回路が前記昇圧用制御信号を生成しない降圧モードにおいて、前記第１判定部によって前記第１スイッチのオンデューティが前記第１閾値以上であると判定されると、前記降圧モードから前記昇降圧モードにモードが切り替わる構成（第１５の構成）としてもよい。
また上記第１５の構成のスイッチングレギュレータにおいて、前記固定値Ｄ’が複数設定されており、複数設定の中から任意に選択することができ、前記昇降圧モードにおいて、前記第１判定部によって前記第１スイッチのオンデューティが前記第１閾値以上であると判定されると、前記第２制御回路が前記固定値Ｄ’を大きくする構成（第１６の構成）としてもよい。
また上記第１５又は第１６の構成のスイッチングレギュレータにおいて、前記第１判定部が、前記第１スイッチのスイッチング動作がｍ周期以内で前記第１スイッチのオンデューティがｎ回（ただしｎはｍ以下の自然数）以上前記第１閾値以上になったときに、前記第１スイッチのオンデューティが前記第１閾値以上であると判定する構成（第１７の構成）としてもよい。
また上記第１５〜１７いずれかの構成のスイッチングレギュレータにおいて、前記第１判定部が、前記降圧用制御信号を平滑化した信号に基づいて前記第１スイッチのオンデューティが前記第１閾値以上であるか否かを判定する構成（第１８の構成）としてもよい。
また上記第１５〜１８いずれかの構成のスイッチングレギュレータにおいて、前記第１閾値が、前記第１制御回路によって設定されている前記第１スイッチのオンデューティの最大値以下である構成（第１９の構成）としてもよい。
また上記第１５〜１９いずれかの構成のスイッチングレギュレータにおいて、前記第１スイッチのオンデューティが第２閾値以下であるか否かを判定する第２判定部を有し、前記昇降圧モードにおいて、前記第２判定部によって前記第１スイッチのオンデューティが前記第２閾値以下であると判定されると、前記昇降圧モードから前記降圧モードにモードが切り替わる、または、前記固定値Ｄ’が複数設定されており、複数設定の中から任意に選択することができ、前記昇降圧モードのままで前記第２制御回路が前記固定値Ｄ’を小さくする構成（第２０の構成）としてもよい。
また上記第２０の構成のスイッチングレギュレータにおいて、前記第２判定部が、前記第１スイッチのスイッチング動作がｍ’周期以内で前記第１スイッチのオンデューティがｎ’回（ただしｎ’はｍ’以下の自然数）以上前記第２閾値以下になったときに、前記第１スイッチのオンデューティが前記第２閾値以下であると判定する構成（第２１の構成）としてもよい。
また上記第２０又は第２１の構成のスイッチングレギュレータにおいて、前記第２判定部が、前記降圧用制御信号を平滑化した信号に基づいて前記第１スイッチのオンデューティが前記第２閾値以下であるか否かを判定する構成（第２２の構成）としてもよい。
また上記第２０〜２２いずれかの構成のスイッチングレギュレータにおいて、前記第２閾値が前記第１閾値より小さい構成（第２３の構成）としてもよい。
また上記第１〜２３いずれかの構成のスイッチングレギュレータにおいて、すくなくとも前記第１制御回路及び前記第２制御回路が第１の半導体パッケージに収容され、前記第３スイッチ及び前記第４スイッチが前記第１の半導体パッケージとは異なる第２の半導体パッケージに収容され、前記第３スイッチ及び前記第４スイッチを駆動するための信号を前記第１の半導体パッケージの出力端子から第２の半導体パッケージの入力端子に供給する構成（第２４の構成）としてもよい。
また上記第２４の構成における前記第１の半導体パッケージを備えるスイッチングレギュレータであって、前記第１の半導体パッケージに収容されている前記第１制御回路及び前記第２制御回路の少なくとも一つが、前記第１の半導体パッケージの前記出力端子が直接あるいは抵抗を介してＧＮＤ、電源、あるいは固定電位部に接続されているときに上記第２４の構成における前記第２の半導体パッケージの前記入力端子が前記第１の半導体パッケージの前記出力端子に接続されていないことを検出し、前記第２の半導体パッケージの前記入力端子が前記第１の半導体パッケージの前記出力端子に接続されていないことが検出された場合に、前記第１の半導体パッケージに収容されている前記第１制御回路及び前記第２制御回路が降圧動作のみを行う構成（第２５の構成）のスイッチングレギュレータも本明細書中に開示されている。
本明細書中に開示されているスイッチングレギュレータは、入力電圧から出力電圧を生成するスイッチングレギュレータであって、第１端が前記入力電圧の印加される第１印加端に接続された第１スイッチと、第１端が前記第１スイッチの第２端に接続されて第２端が前記入力電圧よりも低い所定電圧の印加される第２印加端に接続された第２スイッチと、第１端が前記第１スイッチと前記第２スイッチの接続ノードに接続されたインダクタと、第１端が前記インダクタの第２端に接続されて第２端が前記第２印加端に接続された第３スイッチと、第１端が前記インダクタと前記第３スイッチの接続ノードに接続されて第２端が前記出力電圧の印加される第３印加端に接続された第４スイッチと、前記出力電圧に応じて前記第１スイッチ及び前記第２スイッチを相補的にオン／オフさせるための降圧用制御信号を生成する第１制御回路と、昇降圧モード時に前記第３スイッチのオンデューティを前記出力電圧及び前記入力電圧それぞれと独立して設定して前記第３スイッチ及び前記第４スイッチを相補的にオン／オフさせるための昇圧用制御信号を生成する第２制御回路と、を有する構成（第２６の構成）である。
本明細書中に開示されている車両は、上記第１〜第２６いずれかの構成のスイッチングレギュレータと、前記スイッチングレギュレータに電力を供給するバッテリと、を備える構成（第２７の構成）である。
本明細書中に開示されているスイッチングレギュレータによれば、コストの増大を抑えながらright-half-plane-zero特性の出現を防止することができ、降圧特性と同様の応答特性を示す昇降圧型スイッチングレギュレータを実現することができる。
スイッチングレギュレータの第１実施形態の全体構成例を示す図 第１実施形態における降圧用制御回路の一構成例を示す図 第１実施形態における降圧用制御回路の他の構成例を示す図 バッテリ電圧の概略波形を示す図 降圧モードにおける各スイッチ電圧の概略波形を示す図 昇降圧モードにおける各スイッチ電圧の概略波形を示す図 ＭＯＳトランジスタＱ１及びＱ３のオンデューティを示す図 バッテリ電圧ＶＢＡＴが低下したときのシミュレーション結果を示す図 降圧モードのボード線図 昇降圧モードのボード線図 ゲイン補正後の昇降圧モードのボード線図 スイッチングレギュレータの第２実施形態の全体構成例を示す図 第２実施形態における降圧用制御回路の一構成例を示す図 スイッチングレギュレータの第３実施形態の全体構成例を示す図 第３実施形態における降圧用制御回路の一構成例を示す図 スイッチングレギュレータの第４実施形態の全体構成例を示す図 出力電圧に対するバッテリ電圧の比の概略波形を示す図 ＭＯＳトランジスタＱ１及びＱ３のオンデューティを示す図 スイッチングレギュレータの第５実施形態の全体構成例を示す図 スイッチングレギュレータの第６実施形態の全体構成例を示す図 スイッチングレギュレータの第７実施形態の全体構成例を示す図 バッテリ電圧及び外部信号の概略波形を示す図 スイッチングレギュレータの第７実施形態の変形例の全体構成を示す図 バッテリ電圧、外部信号、及びクランキング期間信号の概略波形を示す図 スイッチングレギュレータの第８実施形態の全体構成例を示す図 第８実施形態における降圧用制御回路の一構成例を示す図 第８実施形態における降圧用制御回路の他の構成例を示す図 第８実施形態におけるデューティ検出回路の一構成例を示す図 デューティ検出回路の各部電圧を示すタイミングチャート 出力電圧に対するバッテリ電圧の比の概略波形を示す図 ＭＯＳトランジスタＱ１及びＱ３のオンデューティを示す図 バッテリ電圧ＶＢＡＴが低下したときのシミュレーション結果を示す図 第８実施形態におけるデューティ検出回路の動作例を示すフローチャート スイッチングレギュレータの第９実施形態の全体構成例を示す図 第９実施形態における降圧用制御回路の一構成例を示す図 スイッチングレギュレータの第１０実施形態の全体構成例を示す図 第１０実施形態における降圧用制御回路の一構成例を示す図 図１２に示すスイッチングレギュレータの半導体パッケージに収容する部分を説明するための図 第１の半導体パッケージの上方斜視図 第１の半導体パッケージの下方斜視図 第１の半導体パッケージの上面図 第２の半導体パッケージの上方斜視図 第２の半導体パッケージの下方斜視図 第２の半導体パッケージの上面図 第１の半導体パッケージ及び第２の半導体パッケージを用いて図１２に示すスイッチングレギュレータを構成する場合の具体的な回路構成例を示す図 図３４に示すスイッチングレギュレータの構成部品を実装するプリント回路基板の一例を示す図 図３４に示すスイッチングレギュレータの第２の半導体パッケージの代わりに抵抗を図３５に示すプリント回路基板に実装した場合の回路構成を示す図 車載機器を搭載した車両の一構成例を示す外観図 一般的な昇降圧型スイッチングレギュレータの構成を示す図 バッテリ電圧の概略波形を示す図 降圧モードにおける各スイッチ電圧の概略波形を示す図 昇降圧モードにおける各スイッチ電圧の概略波形を示す図 昇圧モードにおける各スイッチ電圧の概略波形を示す図
＜全体構成（第１実施形態）＞
図１は、スイッチングレギュレータの第１実施形態の全体構成例を示す図である。本構成例のスイッチングレギュレータ１０１は、昇降圧型スイッチングスイッチングレギュレータであって、降圧用制御回路１と、ＭＯＳトランジスタＱ１〜Ｑ４と、インダクタＬ１と、出力コンデンサＣ１と、出力抵抗Ｒ０と、分圧抵抗Ｒ１〜Ｒ４と、コンパレータ２と、基準電圧源３と、ＡＮＤゲート４と、固定デューティ回路５と、ＮＯＴゲート６と、を備える。
ＭＯＳトランジスタＱ１は、Ｎチャネル型ＭＯＳトランジスタであって、入力電圧であるバッテリ電圧ＶＢＡＴが印加されている入力電圧印加端からインダクタＬ１の一端に至る電流経路を導通／遮断するスイッチの一例である。ＭＯＳトランジスタＱ１のドレインは、バッテリ電圧ＶＢＡＴが印加されている入力電圧印加端に接続されている。ＭＯＳトランジスタＱ１のソースは、インダクタＬ１の一端及びＭＯＳトランジスタＱ２のドレインに接続されている。
ＭＯＳトランジスタＱ２は、Ｎチャネル型ＭＯＳトランジスタであって、接地端からインダクタＬ１の一端に至る電流経路を導通／遮断するスイッチの一例である。ＭＯＳトランジスタＱ２のドレインは、上述の通りインダクタＬ１の一端及びＭＯＳトランジスタＱ１のソースに接続されている。ＭＯＳトランジスタＱ２のソースは、接地端に接続されている。なお、ＭＯＳトランジスタＱ２の代わりにダイオードを用いることもできる。
ＭＯＳトランジスタＱ３は、Ｎチャネル型ＭＯＳトランジスタであって、インダクタＬ１の他端から接地端に至る電流経路を導通／遮断するスイッチの一例である。ＭＯＳトランジスタＱ３のドレインはインダクタＬ１の他端に接続されている。ＭＯＳトランジスタＱ３のソースは、接地端に接続されている。
ＭＯＳトランジスタＱ４は、Ｎチャネル型ＭＯＳトランジスタであって、インダクタＬ１の他端から出力電圧ＶＯＵＴが印加されている出力電圧印加端に至る電流経路を導通／遮断するスイッチの一例である。ＭＯＳトランジスタＱ４のドレインはインダクタＬ１の他端及びＭＯＳトランジスタＱ３のドレインに接続されている。ＭＯＳトランジスタＱ４のソースは、出力コンデンサＣ１の一端及び出力電圧ＶＯＵＴが印加されている出力電圧印加端に接続されている。出力コンデンサＣ１の他端は接地されている。なお、ＭＯＳトランジスタＱ４の代わりにダイオードを用いることもできる。
出力コンデンサＣ１は出力電圧ＶＯＵＴのリップルを低減するための平滑コンデンサである。また出力電圧ＶＯＵＴは、出力コンデンサＣ１と出力抵抗Ｒ０によって構成される位相補償回路によって位相補償される。
分圧抵抗Ｒ１及びＲ２は、出力電圧ＶＯＵＴを分圧して帰還電圧ＶＦＢを生成し、帰還電圧ＶＦＢを降圧用制御回路１に供給する。
降圧用制御回路１は、帰還電圧ＶＦＢに応じてＭＯＳトランジスタＱ１及びＱ２を相補的にオン／オフさせるためのＭＯＳトランジスタＱ１のゲート信号Ｇ１及びＭＯＳトランジスタＱ２のゲート信号Ｇ２を生成し、ゲート信号Ｇ１及びＧ２をＭＯＳトランジスタＱ１及びＱ２の各ゲートに供給する。なお、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２のオン／オフ切り替わり時には、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２の双方がオフになるデッドタイムを設けることが好ましい。
コンパレータ２は、分圧抵抗Ｒ３及びＲ４によって生成されるバッテリ電圧ＶＢＡＴの分圧と、基準電圧源３から出力される第１の基準電圧ＶＲＥＦ１とを比較する。コンパレータ２は、バッテリ電圧ＶＢＡＴの分圧が第１の基準電圧ＶＲＥＦ１以下である場合に出力信号Ｓ１をハイレベルにし、バッテリ電圧ＶＢＡＴの分圧が第１の基準電圧ＶＲＥＦ１より大きい場合に出力信号Ｓ１をローレベルにする。なお、コンパレータ２にヒステリシスコンパレータを用い、バッテリ電圧ＶＢＡＴの分圧が第１の基準電圧ＶＲＥＦ１以下であるか否かの判定にヒステリシス特性を持たせてもよい。
ＡＮＤゲート４は、コンパレータ２の出力信号Ｓ１と、固定デューティ回路５から出力されるオンデューティが固定されたパルス信号Ｓ２との論理積である信号Ｓ３を出力する。
ＡＮＤゲート４の出力信号Ｓ３は、ＭＯＳトランジスタＱ３のゲートに供給されるとともに、ＮＯＴゲート６によって論理反転された後にＭＯＳトランジスタＱ４のゲートに供給される。なお、ＮＯＴゲート６の代わりにデッドタイム生成回路を用い、ＭＯＳトランジスタＱ３とＭＯＳトランジスタＱ４のオン／オフ切り替わり時には、ＭＯＳトランジスタＱ３とＭＯＳトランジスタＱ４の双方がオフになるデッドタイムを設けることが好ましい。
＜降圧用制御回路の構成例＞
図２Ａは、降圧用制御回路１の一構成例を示す図である。図２Ａに示す例において降圧用制御回路１は、エラーアンプ１１と、基準電圧源１２と、抵抗Ｒ５と、コンデンサＣ２と、スロープ回路１３と、コンパレータ１４と、発振器１５と、タイミング制御回路１６とによって構成される。
エラーアンプ１１は、帰還電圧ＶＦＢと、基準電圧源１２から出力される第２の基準電圧ＶＲＥＦ２との差分に応じた誤差信号を生成する。誤差信号は、抵抗Ｒ５とコンデンサＣ２によって構成される位相補償回路によって位相補償される。
スロープ回路１３は、発振器１５から出力される所定周波数のクロック信号に基づき制御され、インダクタＬ１の電流情報を有しており、インダクタＬ１の電流情報が反映されたスロープ電圧を生成して出力する。これにより、スイッチングレギュレータ１０１はいわゆる電流モード制御型スイッチングレギュレータとなっている。インダクタＬ１の電流情報は、例えばＭＯＳトランジスタＱ１を流れる電流を検出する電流検出部（不図示）を設けて取得することができ、また例えばＭＯＳトランジスタＱ２を流れる電流を検出する電流検出部（不図示）を設けて取得することもできる。
コンパレータ１４は、位相補償された誤差信号とスロープ回路１３の出力電圧とを比較して比較信号であるリセット信号を生成する。スロープ回路１３によって生成されるスロープ電圧が固定周期であるため、リセット信号はＰＷＭ信号となる。
発振器１５は、上述の通り所定周波数のクロック信号をスロープ回路１３に出力するとともに、所定周波数のクロック信号としてタイミング制御回路１６に出力する。
タイミング制御回路１６は、セット信号のハイレベルからローレベルへの切り替わり時にゲート信号Ｇ１をローレベルからハイレベルに切り替え、リセット信号のローレベルからハイレベルへの切り替わり時にゲート信号Ｇ１をハイレベルからローレベルに切り替える。
図２Ｂは、降圧用制御回路１の他の構成例を示す図である。図２Ｂに示す例において発振器１５は、所定周波数のクロック信号をスロープ回路１３及びタイミング制御回路１６の他に固定デューティ回路５にも出力する。この場合、固定デューティ回路５は、発振器１５から出力される所定周波数のクロック信号に基づいてパルス信号Ｓ２を生成する。これに対して、上述した図２Ａに示す例では、固定デューティ回路５は降圧用制御回路１とは別の発振器を有する構成となる。
＜動作モード＞
バッテリ電圧ＶＢＡＴの分圧が第１の基準電圧ＶＲＥＦ１より大きい場合すなわちバッテリ電圧ＶＢＡＴが所定値Ａよりも大きい場合、スイッチングレギュレータ１０１は降圧モードで動作する（図３参照）。降圧モードでは、降圧用制御回路１が帰還電圧ＶＦＢに応じてＭＯＳトランジスタＱ１及びＱ２をオン／オフ制御し、コンパレータ２の出力信号Ｓ１がローレベルであるためＭＯＳトランジスタＱ３がオフに保持され、ＭＯＳトランジスタＱ４がオン状態に保持される。これにより、ＭＯＳトランジスタＱ１及びＱ２の接続ノード電圧である第１のスイッチ電圧ＶＳＷ１と、ＭＯＳトランジスタＱ３及びＱ４の接続ノード電圧である第２のスイッチ電圧ＶＳＷ２とは図４Ａに示すようになる。
また降圧モードにおけるスイッチングレギュレータ１０１全体の伝達特性は下記（３）式で表される。
一方、バッテリ電圧ＶＢＡＴの分圧が第１の基準電圧ＶＲＥＦ１以下である場合すなわちバッテリ電圧ＶＢＡＴが所定値Ａ以下である場合、スイッチングレギュレータ１０１は昇降圧モードで動作する（図３参照）。昇降圧モードでは、降圧用制御回路１が帰還電圧ＶＦＢに応じてＭＯＳトランジスタＱ１及びＱ２をオン／オフ制御し、コンパレータ２の出力信号Ｓ１がハイレベルであるためＭＯＳトランジスタＱ３のオンデューティＤ（０≦Ｄ≦１）が固定値Ｄ’（０＜Ｄ’＜１）に固定された状態でＭＯＳトランジスタＱ３及びＱ４が相補的にオン／オフする。これにより、ＭＯＳトランジスタＱ１及びＱ２の接続ノード電圧である第１のスイッチ電圧ＶＳＷ１と、ＭＯＳトランジスタＱ３及びＱ４の接続ノード電圧である第２のスイッチ電圧ＶＳＷ２とは図４Ｂに示すようになる。なお、昇降圧モードでは、ＭＯＳトランジスタＱ３のオンデューティは出力電圧ＶＯＵＴ及びバッテリ電圧ＶＢＡＴそれぞれと独立して設定されている。
固定値Ｄ’は０．７以下に設定することが好ましい。これにより、昇降圧モードにおいて出力電圧ＶＯＵＴの変動を十分に抑えることができる。また、各種のばらつきを考慮して１０％の余裕をみてバッテリ電圧ＶＢＡＴが２[Ｖ]まで低下した場合でも出力電圧ＶＯＵＴが５[Ｖ]になることを保証することができる。すなわち、０．７は０．１＋（５[Ｖ]−２[Ｖ]）／５[Ｖ]から求まる数値である。
また昇降圧モードにおけるスイッチングレギュレータ１０１全体の伝達特性は下記（４）式で表される。
降圧モードにおける上記の降圧動作及び昇降圧モードにおける上記の昇降圧動作により、ＭＯＳトランジスタＱ１のオンデューティＤＱ１及びＭＯＳトランジスタＱ３のオンデューティＤＱ３は図５に示すようになる。
上記（３）式及び上記（４）式より、昇降圧モードにおけるスイッチングレギュレータ１０１全体の伝達特性は、（１−Ｄ’）と降圧モードにおけるスイッチングレギュレータ１０１全体の伝達特性との乗算と等しい。これにより、昇降圧モードにおけるスイッチングレギュレータ１０１の応答特性は降圧モードにおけるスイッチングレギュレータ１０１の応答特性と同様になる。したがって、昇降圧モードにおけるスイッチングレギュレータ１０１の伝達関数はright-half-plane-zero特性を有さない。このため、出力コンデンサＣ１を大容量にする必要がなくなり、出力コンデンサのコストを抑えることができる。
またスイッチングレギュレータ１０１は、昇圧型スイッチングレギュレータ部と降圧型スイッチングレギュレータ部でそれぞれ別個のリアクタが必要となる構成ではないのでリアクタのコストが抑えることができる。
ここで、バッテリ電圧ＶＢＡＴが１２．４[Ｖ]から４．９[Ｖ]に低下したときのスイッチングレギュレータ１０１の第１のスイッチ電圧ＶＳＷ１、出力電圧ＶＯＵＴ、及びＡＮＤゲート４の出力信号Ｓ３に関するシミュレーション結果を図６に示す。図６に示すシミュレーション結果によると、降圧モードから昇降圧モードに切り替わる直前の出力電圧ＶＯＵＴが５．０２[Ｖ]であり、昇降圧モードにおける出力電圧ＶＯＵＴの最小値が４．９５[Ｖ]であって、降圧モードから昇降圧モードに切り替わりにおいて出力電圧ＶＯＵＴがほぼ一定である。すなわち、スイッチングレギュレータ１０１の昇降圧モードの応答性が良好であることがシミュレーションから確認されている。
またスイッチングレギュレータ１０１のボード線図に関するシミュレーション結果を図７Ａ及び図７Ｂに示す。図７Ａはバッテリ電圧ＶＢＡＴを１２[Ｖ]とし、出力電圧ＶＯＵＴを５[Ｖ]とした場合すなわち降圧モードのボード線図であり、図７Ｂはバッテリ電圧ＶＢＡＴを４[Ｖ]とし、出力電圧ＶＯＵＴを５[Ｖ]とした場合すなわち昇降圧モードのボード線図である。降圧モード、昇降圧モードのいずれにおいても制御系が安定である。なお、後述する第２実施形態において説明するように、１から固定値Ｄ’を引いた値と昇降圧モード時におけるエラーアンプ１１のゲインとの乗算値を、降圧モード時におけるエラーアンプ１１のゲインと同一にすることで、昇降圧モードのゲインを図７Ｃのように改善することができる。
＜全体構成（第２実施形態）＞
図８は、スイッチングレギュレータの第２実施形態の全体構成例を示す図である。本構成例のスイッチングレギュレータ１０２は、コンパレータ２の出力信号Ｓ１がＡＮＤゲート４の他に降圧用制御回路１にも供給されている点でスイッチングレギュレータ１０１と異なっており、それ以外の点においては基本的にスイッチングレギュレータ１０１と同一である。
＜降圧用制御回路の構成例＞
図９は、降圧用制御回路１の一構成例を示す図である。図９に示す例の降圧用制御回路１は、エラーアンプ１１が可変利得アンプである点で図２Ａに示す例の降圧用制御回路１と異なっており、それ以外の点においては基本的に図２Ａに示す例の降圧用制御回路１と同一である。
エラーアンプ１１はコンパレータ２の出力信号Ｓ１がハイレベルである場合（昇降圧モード時）にはコンパレータ２の出力信号Ｓ１がローレベルである場合（降圧モード時）よりもゲインを大きくする。これにより、昇降圧モードにおけるスイッチングレギュレータ１０２全体の伝達特性が降圧モードにおけるスイッチングレギュレータ１０２全体の伝達特性に近づくので、昇降圧モードにおけるスイッチングレギュレータ１０２の応答特性がより一層改善される。
なお、１から固定値Ｄ’を引いた値とコンパレータ２の出力信号Ｓ１がハイレベルである場合（昇降圧モード時）におけるエラーアンプ１１のゲインとの乗算値が、コンパレータ２の出力信号Ｓ１がローレベルである場合（降圧モード時）におけるエラーアンプ１１のゲインと同一であるように、エラーアンプ１１がコンパレータ２の出力信号Ｓ１に応じてゲインを変更することが好ましい。これにより、昇降圧モードにおけるスイッチングレギュレータ１０２全体の伝達特性と降圧モードにおけるスイッチングレギュレータ１０２全体の伝達特性とを同一にすることができる。したがって、昇降圧モードにおけるスイッチングレギュレータ１０２の応答特性を降圧モードにおけるスイッチングレギュレータ１０２の応答特性と同一にすることができる。
＜全体構成（第３実施形態）＞
図１０は、スイッチングレギュレータの第３実施形態の全体構成例を示す図である。本構成例のスイッチングレギュレータ１０３は、コンパレータ２の出力信号Ｓ１がＡＮＤゲート４の他に降圧用制御回路１にも供給されている点及びＭＯＳトランジスタＱ１のドレインが電流検出用抵抗Ｒ６を介してバッテリ電圧ＶＢＡＴが印加されている入力電圧印加端に接続され、電流検出用抵抗Ｒ６の両端電圧ＶＲ６が降圧用制御回路１に供給される点でスイッチングレギュレータ１０１と異なっており、それ以外の点においては基本的にスイッチングレギュレータ１０１と同一である。
＜降圧用制御回路の構成例＞
図１１は、降圧用制御回路１の一構成例を示す図である。図１１に示す例の降圧用制御回路１は、可変定電圧源１７及びコンパレータ１８が追加されている点及びコンパレータ１８の出力信号がコンパレータ１４に供給される点で図２Ａに示す例の降圧用制御回路１と異なっており、それ以外の点においては基本的に図２Ａに示す例の降圧用制御回路１と同一である。
電流検出用抵抗Ｒ６（図１０参照）、可変定電圧源１７、及びコンパレータ１８によってＭＯＳトランジスタＱ１に流れる電流が所定の過電流検出閾値に達しているか否かが監視される。可変定電圧源１７の出力電圧（オフセット電圧）は所定の過電流検出閾値に対応しており、ＭＯＳトランジスタＱ１に流れる電流が所定の過電流検出閾値以上であればコンパレータ１８はハイレベルの信号を出力し、ＭＯＳトランジスタＱ１に流れる電流が所定の過電流検出閾値未満であればコンパレータ１８はローレベルの信号を出力する。なお、電流検出用抵抗Ｒ６は過電流検出に加えてインダクタＬ１の電流情報を取得することに利用してもよい。
コンパレータ１４は、コンパレータ１８の出力信号がローレベルであれば、位相補償された誤差信号とスロープ回路１３の出力電圧とを比較して比較信号を生成してリセット信号として出力し、コンパレータ１８の出力信号がハイレベルであれば、ハイレベルの信号を生成してリセット信号として出力する。これにより、コンパレータ１８の出力信号がハイレベルであれば、降圧用制御回路１はＭＯＳトランジスタＱ１をオフ状態に保持するため、ＭＯＳトランジスタＱ１に流れる電流が抑制される。
可変定電圧源１７はコンパレータ２の出力信号Ｓ１がハイレベルである場合（昇降圧モード時）にはコンパレータ２の出力信号Ｓ１がローレベルである場合（降圧モード時）よりも定電圧（オフセット電圧）の値を大きくする。これにより、昇降圧モードにおけるスイッチングレギュレータ１０３の所定の過電流検出閾値を降圧モードにおけるスイッチングレギュレータ１０３の所定の過電流検出閾値よりも大きくすることができる。
降圧モード時におけるインダクタＬ１の平均電流はスイッチングレギュレータ１０３の出力電流と同一であるのに対して、昇降圧モード時におけるインダクタＬ１の平均電流は１から固定値Ｄ’を引いた値でスイッチングレギュレータ１０３の出力電流を除した値になる。したがって、上記のように電流検出閾値を可変することによって昇降圧モード時における過電流検出が過度に厳しくなることを防止することができる。
なお、１から固定値Ｄ’を引いた値とコンパレータ２の出力信号Ｓ１がハイレベルである場合（昇降圧モード時）における過電流検出閾値との乗算値が、コンパレータ２の出力信号Ｓ１がローレベルである場合（降圧モード時）における所定の過電流検出閾値と同一であるように、可変定電圧源１７がコンパレータ２の出力信号Ｓ１に応じて定電圧（オフセット電圧）の値を変更することが好ましい。これにより、スイッチングレギュレータ１０３の出力電流の許容値を昇降圧モードと降圧モードにおいて同一にすることができる。
＜全体構成（第４実施形態）＞
図１２は、スイッチングレギュレータの第４実施形態の全体構成例を示す図である。本構成例のスイッチングレギュレータ１０４は、基準電圧源３から出力される第１の基準電圧ＶＲＥＦ１ではなく、分圧抵抗Ｒ７及びＲ８によって生成される出力電圧ＶＯＵＴの分圧がコンパレータ２の非反転入力端子に供給されている点でスイッチングレギュレータ１０１と異なっており、それ以外の点においては基本的にスイッチングレギュレータ１０１と同一である。本実施形態の説明において、スイッチングレギュレータ１０１と同一又は同様の部分については適宜説明を省略する。
＜動作モード＞
バッテリ電圧ＶＢＡＴの分圧が出力電圧ＶＯＵＴの分圧より大きい場合すなわち出力電圧ＶＯＵＴに対するバッテリ電圧ＶＢＡＴの比が所定値Ａよりも大きい場合、スイッチングレギュレータ１０４は降圧モードで動作する（図１３参照）。降圧モードでは、降圧用制御回路１が帰還電圧ＶＦＢに応じてＭＯＳトランジスタＱ１及びＱ２をオン／オフ制御し、コンパレータ２の出力信号Ｓ１がローレベルであるためＭＯＳトランジスタＱ３がオフに保持され、ＭＯＳトランジスタＱ４がオン状態に保持される。
一方、バッテリ電圧ＶＢＡＴの分圧が出力電圧ＶＯＵＴの分圧以下である場合すなわち出力電圧ＶＯＵＴに対するバッテリ電圧ＶＢＡＴの比が所定値Ａ以下である場合、スイッチングレギュレータ１０４は昇降圧モードで動作する（図１３参照）。昇降圧モードでは、降圧用制御回路１が帰還電圧ＶＦＢに応じてＭＯＳトランジスタＱ１及びＱ２をオン／オフ制御し、コンパレータ２の出力信号Ｓ１がハイレベルであるためＭＯＳトランジスタＱ３のオンデューティＤ（０≦Ｄ≦１）が固定値Ｄ’（０＜Ｄ’＜１）に固定された状態でＭＯＳトランジスタＱ３及びＱ４が相補的にオン／オフする。
降圧モードにおける上記の降圧動作及び昇降圧モードにおける上記の昇降圧動作により、ＭＯＳトランジスタＱ１のオンデューティＤＱ１及びＭＯＳトランジスタＱ３のオンデューティＤＱ３は図１４に示すようになる。
スイッチングレギュレータ１０４はスイッチングレギュレータ１０１と同様の効果を奏する。
またスイッチングレギュレータ１０４は、出力電圧ＶＯＵＴに対するバッテリ電圧ＶＢＡＴの比が所定値Ａ以下である否かで昇降圧モードと降圧モードとを切り換えている。これに対して、図３８に示す一般的な昇降圧型スイッチングレギュレータは、バッテリ電圧ＶＢＡＴが第１の所定値Ａ１以下である否かで昇降圧モードあるいは昇圧モードと降圧モードとを切り換えている。図３８に示す一般的な昇降圧型スイッチングレギュレータでは、第１の所定値Ａ１の最適値が出力電圧ＶＯＵＴの設定によって変化してしまうという問題が生じるのに対して、スイッチングレギュレータ１０４では、出力電圧ＶＯＵＴの設定が変わっても所定値Ａの最適値は変わらないので、所定値Ａの設定を変える必要がない。
＜全体構成（第５実施形態）＞
図１５は、スイッチングレギュレータの第５実施形態の全体構成例を示す図である。本構成例のスイッチングレギュレータ１０５は、基準電圧源３から出力される第１の基準電圧ＶＲＥＦ１ではなく、分圧抵抗Ｒ７及びＲ８によって生成される出力電圧ＶＯＵＴの分圧がコンパレータ２の非反転入力端子に供給されている点でスイッチングレギュレータ１０２と異なっており、それ以外の点においては基本的にスイッチングレギュレータ１０２と同一である。また、スイッチングレギュレータ１０５とスイッチングレギュレータ１０２との相違点は、既に上記において説明したスイッチングレギュレータ１０４とスイッチングレギュレータ１０１との相違点と同じである。
スイッチングレギュレータ１０５はスイッチングレギュレータ１０２と同様の効果を奏する。
またスイッチングレギュレータ１０５は、出力電圧ＶＯＵＴに対するバッテリ電圧ＶＢＡＴの比が所定値Ａ以下である否かで昇降圧モードと降圧モードとを切り換えている。これに対して、図３８に示す一般的な昇降圧型スイッチングレギュレータは、バッテリ電圧ＶＢＡＴが第１の所定値Ａ１以下である否かで昇降圧モードあるいは昇圧モードと降圧モードとを切り換えている。図３８に示す一般的な昇降圧型スイッチングレギュレータでは、第１の所定値Ａ１の最適値が出力電圧ＶＯＵＴの設定によって変化してしまうという問題が生じるのに対して、スイッチングレギュレータ１０５では、出力電圧ＶＯＵＴの設定が変わっても所定値Ａの最適値は変わらないので、所定値Ａの設定を変える必要がない。
＜全体構成（第６実施形態）＞
図１６は、スイッチングレギュレータの第６実施形態の全体構成例を示す図である。本構成例のスイッチングレギュレータ１０６は、基準電圧源３から出力される第１の基準電圧ＶＲＥＦ１ではなく、分圧抵抗Ｒ７及びＲ８によって生成される出力電圧ＶＯＵＴの分圧がコンパレータ２の非反転入力端子に供給されている点でスイッチングレギュレータ１０３と異なっており、それ以外の点においては基本的にスイッチングレギュレータ１０３と同一である。また、スイッチングレギュレータ１０６とスイッチングレギュレータ１０３との相違点は、既に上記において説明したスイッチングレギュレータ１０４とスイッチングレギュレータ１０１との相違点と同じである。
スイッチングレギュレータ１０６はスイッチングレギュレータ１０３と同様の効果を奏する。
またスイッチングレギュレータ１０６は、出力電圧ＶＯＵＴに対するバッテリ電圧ＶＢＡＴの比が所定値Ａ以下である否かで昇降圧モードと降圧モードとを切り換えている。これに対して、図３８に示す一般的な昇降圧型スイッチングレギュレータは、バッテリ電圧ＶＢＡＴが第１の所定値Ａ１以下である否かで昇降圧モードあるいは昇圧モードと降圧モードとを切り換えている。図３８に示す一般的な昇降圧型スイッチングレギュレータでは、第１の所定値Ａ１の最適値が出力電圧ＶＯＵＴの設定によって変化してしまうという問題が生じるのに対して、スイッチングレギュレータ１０６では、出力電圧ＶＯＵＴの設定が変わっても所定値Ａの最適値は変わらないので、所定値Ａの設定を変える必要がない。
＜全体構成（第７実施形態）＞
図１７は、スイッチングレギュレータの第７実施形態の全体構成例を示す図である。本構成例のスイッチングレギュレータ１０７は、コンパレータ２の出力信号Ｓ１ではなく、外部信号ＥＳ１がＡＮＤゲート４に供給されている点でスイッチングレギュレータ１０１と異なっており、それ以外の点においては基本的にスイッチングレギュレータ１０１と同一である。本実施形態の説明において、スイッチングレギュレータ１０１と同一又は同様の部分については適宜説明を省略する。
スイッチングレギュレータ１０７に供給される外部信号ＥＳ１は、例えばバッテリ電圧ＶＢＡＴが自動車に搭載されるバッテリから出力される電圧である場合には、バッテリと同様に自動車に搭載されるＥＣＵ（Engine Control Unit）等のマイクロコントローラから出力される信号とすればよい。そして、ＥＣＵ等のマイクロコントローラがクランキング期間（エンジンの始動モータを動作させている期間）に外部信号ＥＳ１をハイレベルにすればよい（図１７Ｂ参照）。なお、スイッチングレギュレータ１０７に供給される外部信号ＥＳ１は車両のクランキングを示す信号に限定されることはなく、バッテリ電圧ＶＢＡＴの低下が想定される期間を示す信号であればよい。
また、スイッチングレギュレータ１０１からスイッチングレギュレータ１０２への変形と同様の変形をスイッチングレギュレータ１０７に対して行ってもよい。同様に、スイッチングレギュレータ１０１からスイッチングレギュレータ１０３への変形をスイッチングレギュレータ１０７に対して行ってもよい。
また、スイッチングレギュレータ１０７を図１７Ｃに示すスイッチングレギュレータ１０７’のように変形してもよい。スイッチングレギュレータ１０７’は、外部信号ＥＳ１を信号Ｓ０に変換する信号変換回路ＣＮＶ１を備える構成である。信号変換回路ＣＮＶ１は信号Ｓ０をＡＮＤゲート４に供給する。
スイッチングレギュレータ１０７’に供給される外部信号ＥＳ１は、例えばバッテリ電圧ＶＢＡＴが自動車に搭載されるバッテリから出力される電圧である場合には、バッテリと同様に自動車に搭載されるＥＣＵ等のマイクロコントローラから出力される信号とすればよい。そして、ＥＣＵ等のマイクロコントローラがクランキング期間の開始タイミングで外部信号ＥＳ１にパルスを発生させればよい（図１７Ｄ参照）。信号変換回路ＣＮＶ１は、外部信号ＥＳ１にパルスが発生してから、クランキング期間を想定して定められる所定期間が経過する迄の間、信号Ｓ０をハイレベルにする。なお、クランキング期間を想定して定められる所定期間は、スイッチングレギュレータ１０７’の外部から信号変換回路ＣＮＶ１に供給される設定変更信号等によって、変更可能であることが望ましい。なお、スイッチングレギュレータ１０７’に供給される外部信号ＥＳ１は車両のクランキングを示す信号に限定されることはなく、バッテリ電圧ＶＢＡＴの低下が想定される期間を示す信号であればよい。
＜全体構成（第８実施形態）＞
図１８は、スイッチングレギュレータの第８実施形態の全体構成例を示す図である。本構成例のスイッチングレギュレータ１０８は、コンパレータ２及び基準電圧源３の代わりにマスク回路７及びデューティ検出回路８を設けている点でスイッチングレギュレータ１０１と異なっており、それ以外の点においては基本的にスイッチングレギュレータ１０１と同一である。本実施形態の説明において、スイッチングレギュレータ１０１と同一又は同様の部分については適宜説明を省略する。
本実施形態では降圧用制御回路１は、ＭＯＳトランジスタＱ１のオンデューティを示す信号Ｓ１１（以下、デューティ信号Ｓ１１と称す）をデューティ検出回路８に出力する。
マスク回路７は、マスク信号Ｓ１２をデューティ検出回路８に出力する。マスク信号Ｓ１２は、デューティ信号Ｓ１１に同期しており、ＭＯＳトランジスタＱ１のオンデューティが第１閾値である場合のデューティ信号Ｓ１１を反転した信号である。なお、第１閾値は、降圧用制御回路１によって設定されているＭＯＳトランジスタＱ１のオンデューティの最大値以下に設定している。
デューティ検出回路８は、デューティ信号Ｓ１１とマスク信号Ｓ１２とに基づいてモード指定信号Ｓ１３を生成する。モード指定信号Ｓ１３の生成例の詳細については後述する。モード指定信号Ｓ１３は、ハイレベルのときに昇降圧モードを指定する信号となりローレベルのときに降圧モードを指定する信号となる。
ＡＮＤゲート４は、デューティ検出回路８から出力されるモード指定信号Ｓ１３と、固定デューティ回路５から出力されるオンデューティが固定されたパルス信号Ｓ１４との論理積である信号Ｓ１５を出力する。
ＡＮＤゲート４の出力信号Ｓ１５は、ＭＯＳトランジスタＱ３のゲートに供給されるとともに、ＮＯＴゲート６によって論理反転された後にＭＯＳトランジスタＱ４のゲートに供給される。なお、ＮＯＴゲート６の代わりにデッドタイム生成回路を用い、ＭＯＳトランジスタＱ３とＭＯＳトランジスタＱ４のオン／オフ切り替わり時には、ＭＯＳトランジスタＱ３とＭＯＳトランジスタＱ４の双方がオフになるデッドタイムを設けることが好ましい。
＜降圧用制御回路の構成例＞
図１９Ａは、降圧用制御回路１の一構成例を示す図である。図１９Ａに示す例において降圧用制御回路１は、タイミング制御回路１６がデューティ信号Ｓ１１を出力する点で図２Ａに示す構成例と異なっており、それ以外の点においては基本的に図２Ａに示す構成例と同一である。
図１９Ｂは、降圧用制御回路１の他の構成例を示す図である。図１９Ｂに示す例において降圧用制御回路１は、タイミング制御回路１６がデューティ信号Ｓ１１を出力する点で図２Ｂに示す構成例と異なっており、それ以外の点においては基本的に図２Ｂに示す構成例と同一である。
図１９Ａ及び図１９Ｂに示す例において、タイミング制御回路１６は、ゲート信号Ｇ１と同一波形であってゲート信号Ｇ１に同期する信号を、デューティ信号Ｓ１１としてデューティ検出回路８に出力する。
＜デューティ検出回路の構成例＞
図１９Ｃは、デューティ検出回路８の一構成例を示す図である。図１９Ｃに示す例においてデューティ検出回路８は、ＮＡＮＤゲート８１〜８３と、ＮＯＴゲート８４と、コンパレータ８５と、抵抗Ｒ９と、コンデンサＣ３と、ＭＯＳトランジスタＱ５と、分圧抵抗Ｒ１０Ａ及びＲ１０Ｂとによって構成される。
ＮＡＮＤゲート８１及び８２によってラッチが構成されている。ＮＡＮＤゲート８３は、デューティ信号Ｓ１１とマスク信号Ｓ１２の否定論理積をＮＡＮＤゲート８１及び８２からなるラッチのセット端子に出力する。
マスク信号Ｓ１２は、ＭＯＳトランジスタＱ１のオンデューティが第１閾値である場合のデューティ信号Ｓ１１を反転した信号であり、立ち下がりエッジのタイミングがデューティ信号Ｓ１１の立ち上がりエッジの直前のタイミングになるように設定され、Ｓ１２の立下りのタイミングではＮＡＮＤゲート８３がローレベル出力になるように構成されている。このため、ＭＯＳトランジスタＱ１のオンデューティが第１閾値以下である場合はＭＡＮＤゲート８３の出力はハイレベルで固定されているが、ＭＯＳトランジスタＱ１のオンデューティが第１閾値以上になると、ＮＡＮＤゲート８３の出力がローレベルになり、ＮＡＮＤゲート８１及び８２からなるラッチがセットされ、モード指定信号Ｓ１３がハイレベルになる（図１９Ｄ参照）。なお、デューティ信号Ｓ１１とマスク信号Ｓ１２の否定論理積によってＮＡＮＤゲート８１及び８２からなるラッチのセットを行う代わりに、デューティ信号Ｓ１１を平滑化した信号と閾値との比較結果によってＮＡＮＤゲート８１及び８２からなるラッチのセットを行う構成にしてもよい。
デューティ信号Ｓ１１は、ＮＯＴゲート８４によって反転された後、抵抗Ｒ９及びコンデンサＣ３からなるＲＣローパスフィルタによって平滑化される。したがって、抵抗Ｒ９及びコンデンサＣ３からなるＲＣローパスフィルタのアナログ出力は、ＭＯＳトランジスタＱ１のオンデューティが小さいほど大きくなる。
コンパレータ８５は、抵抗Ｒ９及びコンデンサＣ３からなるＲＣローパスフィルタのアナログ出力と、参照電圧ＶＲＥＦ３とを比較する。抵抗Ｒ９及びコンデンサＣ３からなるＲＣローパスフィルタのアナログ出力が参照電圧ＶＲＥＦ３以上になると、コンパレータ８５の出力がローレベルになる。参照電圧ＶＲＥＦ３は、定電圧ＶＣを分圧抵抗Ｒ１０ＡびＲ１０Ｂによって分圧することによって生成される電圧であって、ＭＯＳトランジスタＱ１のオンデューティが第２閾値である場合の抵抗Ｒ９及びコンデンサＣ３からなるＲＣローパスフィルタのアナログ出力と同一の値に設定される。なお、第２閾値は第１閾値以下に設定される。
そして、コンパレータ８５の出力がローレベルになると、ＮＡＮＤゲート８１及び８２からなるラッチがリセットされ、モード指定信号Ｓ１３がローレベルになる（図１９Ｄ参照）。
ＭＯＳトランジスタＱ５は、コンデンサＣ３の両端電圧をローレベルに初期化するためのＮチャネル型ＭＯＳトランジスタであって、モード指定信号Ｓ１３がローレベルであるときにオン状態となり、モード指定信号Ｓ１３がハイレベルであるときにオフ状態となる。
モード指定信号Ｓ１３がローレベルであるときにコンデンサＣ３の両端電圧はＭＯＳトランジスタＱ５によってローレベルに初期化される。これにより、モード指定信号Ｓ１３がローレベルからハイレベルに切り替わった時点からコンデンサＣ３の充電が開始されることになるので、モード指定信号Ｓ１３がローレベルからハイレベルに切り替わった時点から再度ローレベルに戻るまでに或る程度の時間が確実にかかることになる。すなわち、モード指定信号Ｓ１３がローレベルからハイレベルに切り替わったときに、ある程度の時間必ず昇降圧モードで動作することを担保できる。
このように図１９Ｃに示す例においては、ＭＯＳトランジスタＱ５を設けて、モード指定信号Ｓ１３がローレベルからハイレベルに切り替わったときに、ある程度の時間必ず昇降圧モードで動作することを担保できる構成としたが、ＭＯＳトランジスタＱ５を設けない構成にすることも可能である。
＜動作モード＞
ここで、デューティ検出回路８を図１９Ｃに示す構成とし、上記の第１閾値および第２閾値をともに閾値ＴＨとした場合を考える。ＭＯＳトランジスタＱ１のオンデューティが閾値ＴＨ未満である場合すなわち出力電圧ＶＯＵＴに対するバッテリ電圧ＶＢＡＴの比が閾値ＴＨの逆数よりも大きい場合、スイッチングレギュレータ１０８は降圧モードで動作する（図１９Ｅ参照）。降圧モードでは、降圧用制御回路１が帰還電圧ＶＦＢに応じてＭＯＳトランジスタＱ１及びＱ２をオン／オフ制御し、デューティ信号Ｓ１１がローレベルであるためＭＯＳトランジスタＱ３がオフに保持され、ＭＯＳトランジスタＱ４がオン状態に保持される。これにより、ＭＯＳトランジスタＱ１及びＱ２の接続ノード電圧である第１のスイッチ電圧ＶＳＷ１と、ＭＯＳトランジスタＱ３及びＱ４の接続ノード電圧である第２のスイッチ電圧ＶＳＷ２とは第１実施形態等と同様に図４Ａに示すようになる。
また降圧モードにおけるスイッチングレギュレータ１０８全体の伝達特性は第１実施形態等と同様に上記（３）式で表される。
一方、ＭＯＳトランジスタＱ１のオンデューティが閾値ＴＨ以上である場合すなわち出力電圧ＶＯＵＴに対するバッテリ電圧ＶＢＡＴの比が閾値ＴＨの逆数以下である場合、スイッチングレギュレータ１０８は昇降圧モードで動作する（図１９Ｅ参照）。昇降圧モードでは、降圧用制御回路１が帰還電圧ＶＦＢに応じてＭＯＳトランジスタＱ１及びＱ２をオン／オフ制御し、デューティ信号Ｓ１がハイレベルであるためＭＯＳトランジスタＱ３のオンデューティＤ（０≦Ｄ≦１）が固定値Ｄ’（０＜Ｄ’＜１）に固定された状態でＭＯＳトランジスタＱ３及びＱ４が相補的にオン／オフする。これにより、ＭＯＳトランジスタＱ１及びＱ２の接続ノード電圧である第１のスイッチ電圧ＶＳＷ１と、ＭＯＳトランジスタＱ３及びＱ４の接続ノード電圧である第２のスイッチ電圧ＶＳＷ２とは第１実施形態等と同様に図４Ａに示すようになる。なお、昇降圧モードでは、ＭＯＳトランジスタＱ３のオンデューティは出力電圧ＶＯＵＴ及びバッテリ電圧ＶＢＡＴそれぞれと独立して設定されている。
固定値Ｄ’は０．７以下に設定することが好ましい。これにより、昇降圧モードにおいて出力電圧ＶＯＵＴの変動を十分に抑えることができる。また、各種のばらつきを考慮して１０％の余裕をみてバッテリ電圧ＶＢＡＴが２[Ｖ]まで低下した場合でも出力電圧ＶＯＵＴが５[Ｖ]になることを保証することができる。すなわち、０．７は０．１＋（５[Ｖ]−２[Ｖ]）／５[Ｖ]から求まる数値である。
また昇降圧モードにおけるスイッチングレギュレータ１０８全体の伝達特性は第１実施形態等と同様に上記（４）式で表される。
降圧モードにおける上記の降圧動作及び昇降圧モードにおける上記の昇降圧動作により、ＭＯＳトランジスタＱ１のオンデューティＤＱ１及びＭＯＳトランジスタＱ３のオンデューティＤＱ３は図２０に示すようになる。
上記（３）式及び上記（４）式より、昇降圧モードにおけるスイッチングレギュレータ１０８全体の伝達特性は、（１−Ｄ’）と降圧モードにおけるスイッチングレギュレータ１０８全体の伝達特性との乗算と等しい。これにより、昇降圧モードにおけるスイッチングレギュレータ１０８の応答特性は降圧モードにおけるスイッチングレギュレータ１０８の応答特性と同様になる。したがって、昇降圧モードにおけるスイッチングレギュレータ１０８の伝達関数はright-half-plane-zero特性を有さない。このため、出力コンデンサＣ１を大容量にする必要がなくなり、出力コンデンサのコストを抑えることができる。
またスイッチングレギュレータ１０８は、昇圧型スイッチングレギュレータ部と降圧型スイッチングレギュレータ部でそれぞれ別個のリアクタが必要となる構成ではないのでリアクタのコストが抑えることができる。また図１９Ｅで示す動作例では、ＭＯＳトランジスタＱ１のオンデューティが閾値ＴＨ以上であるか否かで昇降圧モードと降圧モードとを切り換えている。これに対して、図３８に示す一般的な昇降圧型スイッチングレギュレータは、バッテリ電圧ＶＢＡＴが第１の所定値Ａ１以下である否かで昇降圧モードあるいは昇圧モードと降圧モードとを切り換えている。図３８に示す一般的な昇降圧型スイッチングレギュレータでは、第１の所定値Ａ１の最適値が出力電圧ＶＯＵＴの設定によって変化してしまうという問題が生じるのに対して、図１９Ｅで示す動作例では、出力電圧ＶＯＵＴの設定が変わっても閾値ＴＨの最適値は変わらないので、閾値ＴＨの設定を変える必要がない。
ここで、バッテリ電圧ＶＢＡＴが１２．４[Ｖ]から４．９[Ｖ]に低下したときのスイッチングレギュレータ１０８の第１のスイッチ電圧ＶＳＷ１、出力電圧ＶＯＵＴ、及びモード指定信号Ｓ１３に関するシミュレーション結果を図２１に示す。図２１に示すシミュレーション結果によると、降圧モードから昇降圧モードに切り替わる直前の出力電圧ＶＯＵＴが５．０２[Ｖ]であり、昇降圧モードにおける出力電圧ＶＯＵＴの最小値が４．９５[Ｖ]であって、降圧モードから昇降圧モードに切り替わりにおいて出力電圧ＶＯＵＴがほぼ一定である。すなわち、スイッチングレギュレータ１０８の昇降圧モードの応答性が良好であることがシミュレーションから確認されている。
またスイッチングレギュレータ１０８のボード線図に関するシミュレーション結果は第１実施形態等と同様に図７Ａ及び図７Ｂのようになる。なお、後述する第９実施形態において説明するように、１から固定値Ｄ’を引いた値と昇降圧モード時におけるエラーアンプ１１のゲインとの乗算値を、降圧モード時におけるエラーアンプ１１のゲインと同一にすることで、昇降圧モードのゲインを図７Ｃのように改善することができる。
上述した説明では、固定デューティ回路５によって設定されるオンデューティの固定値Ｄ’は単一であるが、固定デューティ回路５によって設定されるオンデューティの固定値Ｄ’は複数であってもよい。固定デューティ回路５によって設定されるオンデューティの固定値Ｄ’は複数である場合のデューティ検出回路３の一動作例について図２２のフローチャートを参照して説明する。
デューティ検出回路８は起動後にローレベルのモード指定信号Ｓ１３を出力する（ステップ＃１０）。すなわち、起動直後のスイッチングレギュレータ１０８は降圧モードで動作している。なお、起動直後において固定デューティ回路５はオンデューティの固定値Ｄ’を中央値に設定している。
ステップ＃１０に続くステップ＃２０において、デューティ検出回路８は、デューティ信号Ｓ１１およびマスク信号Ｓ１２を用いて、ＭＯＳトランジスタＱ１のオンデューティが第１閾値以上であるか否かを判定する。
ここで、デューティ検出回路８は、ＭＯＳトランジスタＱ１のスイッチング動作がｍ周期以内でＭＯＳトランジスタＱ１のオンデューティがｎ回（ただしｎはｍ以下の自然数）以上第１閾値以上になったときに、ＭＯＳトランジスタＱ１のオンデューティが第１閾値以上であると判定する。なお、ｍが複数である場合、ｍ周期はｍ回連続するｍ周期であってもよく、ｍ回連続しないｍ周期であってもよい。
ＭＯＳトランジスタＱ１のオンデューティが第１閾値以上でないと判定された場合（ステップ＃２０のＮＯ）、再度ステップ＃２０の判定を繰り返す。
一方、ＭＯＳトランジスタＱ１のオンデューティが第１閾値以上であると判定された場合（ステップ＃２０のＹＥＳ）、デューティ検出回路８は、モード指定信号Ｓ１３のレベルをローレベルからハイレベルに切り替える（ステップ＃３０）。
ステップ＃３０に続くステップ＃４０において、デューティ検出回路８は、デューティ信号Ｓ１１およびマスク信号Ｓ１２を用いて、ＭＯＳトランジスタＱ１のオンデューティが第１閾値以上であるか否かを判定する。なお、判定の手法はステップ＃２０と同一である。
ＭＯＳトランジスタＱ１のオンデューティが第１閾値以上であると判定された場合（ステップ＃４０のＹＥＳ）、デューティ検出回路８は、固定デューティ回路５によって設定されているオンデューティの固定値Ｄ’が上限値に達しているか否かを確認する（ステップ＃５０）。
オンデューティの固定値Ｄ’が上限値に達している場合（ステップ＃５０のＹＥＳ）、さらにオンデューティの固定値Ｄ’を大きくすることができないので、オンデューティの固定値Ｄ’を変えないままステップ＃４０に戻る。一方、オンデューティの固定値Ｄ’が上限値に達していない場合（ステップ＃５０のＮＯ）、デューティ検出回路８は、オンデューティの固定値Ｄ’を一段階大きくするように固定デューティ回路５を制御し（ステップ＃６０）、その後ステップ＃４０に戻る。
ステップ＃４０においてＭＯＳトランジスタＱ１のオンデューティが第１閾値以上でないと判定された場合（ステップ＃４０のＮＯ）、デューティ検出回路８は、デューティ信号Ｓ１１およびマスク信号Ｓ１２を用いて、ＭＯＳトランジスタＱ１のオンデューティが第２閾値以下であるか否かを判定する（ステップ＃７０）。
ここで、デューティ検出回路８は、ＭＯＳトランジスタＱ１のスイッチング動作がｍ’周期以内でＭＯＳトランジスタＱ１のオンデューティがｎ’回（ただしｎ’はｍ’以下の自然数）以上第２閾値以下になったときに、ＭＯＳトランジスタＱ１のオンデューティが第２閾値以下であると判定する。なお、ｍ’が複数である場合、ｍ’周期はｍ’回連続するｍ’周期であってもよく、ｍ’回連続しないｍ’周期であってもよい。
ＭＯＳトランジスタＱ１のオンデューティが第２閾値以下であると判定された場合（ステップ＃７０のＹＥＳ）、デューティ検出回路８は、固定デューティ回路５によって設定されているオンデューティの固定値Ｄ’が下限値に達しているか否かを確認する（ステップ＃８０）。
オンデューティの固定値Ｄ’が下限値に達している場合（ステップ＃８０のＹＥＳ）、モード指定信号Ｓ１３のレベルをハイレベルからローレベルに切り替えるために、ステップ＃１０に戻る。なお、ステップ＃１０に戻る際に、デューティ検出回路８は、オンデューティの固定値Ｄ’が中央値になるように固定デューティ回路５を制御する。一方、オンデューティの固定値Ｄ’が下限値に達していない場合（ステップ＃８０のＮＯ）、デューティ検出回路８は、オンデューティの固定値Ｄ’を一段階小さくするように固定デューティ回路５を制御し（ステップ＃９０）、その後ステップ＃７０に戻る。
図２２のフローチャート動作によると、出力電圧ＶＯＵＴに対するバッテリ電圧ＶＢＡＴの比が小さくなったときに、第１閾値を変化させること無く、徐々にオンデューティの固定値Ｄ’を大きくすることが可能となり、昇降圧モードでの制御の容易性および安定性を高めることができる。同様に、図２２のフローチャート動作によると、出力電圧ＶＯＵＴに対するバッテリ電圧ＶＢＡＴの比が大きくなったときに、第２閾値を変化させること無く、徐々にオンデューティの固定値Ｄ’を小さくすることが可能となり、昇降圧モードでの制御の容易性および安定性を高めることができる。
＜全体構成（第９実施形態）＞
図２３は、スイッチングレギュレータの第９実施形態の全体構成例を示す図である。本構成例のスイッチングレギュレータ１０９は、モード指定信号Ｓ１３がＡＮＤゲート４の他に降圧用制御回路１にも供給されている点でスイッチングレギュレータ１０８と異なっており、それ以外の点においては基本的にスイッチングレギュレータ１０８と同一である。
＜降圧用制御回路の構成例＞
図２４は、降圧用制御回路１の一構成例を示す図である。図２４に示す例の降圧用制御回路１は、エラーアンプ１１が可変利得アンプである点で図１９Ａに示す例の降圧用制御回路１と異なっており、それ以外の点においては基本的に図１９Ａに示す例の降圧用制御回路１と同一である。
エラーアンプ１１はモード指定信号Ｓ１３がハイレベルである場合（昇降圧モード時）にはモード指定信号Ｓ１３がローレベルである場合（降圧モード時）よりもゲインを大きくする。これにより、昇降圧モードにおけるスイッチングレギュレータ１０９全体の伝達特性が降圧モードにおけるスイッチングレギュレータ１０９全体の伝達特性に近づくので、昇降圧モードにおけるスイッチングレギュレータ１０９の応答特性がより一層改善される。
なお、１から固定値Ｄ’を引いた値とモード指定信号Ｓ１３がハイレベルである場合（昇降圧モード時）におけるエラーアンプ１１のゲインとの乗算値が、モード指定信号Ｓ１３がローレベルである場合（降圧モード時）におけるエラーアンプ１１のゲインと同一であるように、エラーアンプ１１がモード指定信号Ｓ１３に応じてゲインを変更することが好ましい。これにより、昇降圧モードにおけるスイッチングレギュレータ１０９全体の伝達特性と降圧モードにおけるスイッチングレギュレータ１０９全体の伝達特性とを同一にすることができる。したがって、昇降圧モードにおけるスイッチングレギュレータ１０９の応答特性を降圧モードにおけるスイッチングレギュレータ１０９の応答特性と同一にすることができる。
＜全体構成（第１０実施形態）＞
図２５は、スイッチングレギュレータの第１０実施形態の全体構成例を示す図である。本構成例のスイッチングレギュレータ１１０は、モード指定信号Ｓ１３がＡＮＤゲート４の他に降圧用制御回路１にも供給されている点及びＭＯＳトランジスタＱ１のドレインが電流検出用抵抗Ｒ６を介してバッテリ電圧ＶＢＡＴが印加されている入力電圧印加端に接続され、電流検出用抵抗Ｒ６の両端電圧ＶＲ６が降圧用制御回路１に供給される点でスイッチングレギュレータ１０８と異なっており、それ以外の点においては基本的にスイッチングレギュレータ１０８と同一である。
＜降圧用制御回路の構成例＞
図２６は、降圧用制御回路１の一構成例を示す図である。図２６に示す例の降圧用制御回路１は、可変定電圧源１７及びコンパレータ１８が追加されている点及びコンパレータ１８の出力信号がコンパレータ１４に供給される点で図１９Ａに示す例の降圧用制御回路１と異なっており、それ以外の点においては基本的に図１９Ａに示す例の降圧用制御回路１と同一である。
電流検出用抵抗Ｒ６（図２５参照）、可変定電圧源１７、及びコンパレータ１８によってＭＯＳトランジスタＱ１に流れる電流が所定の過電流検出閾値に達しているか否かが監視される。可変定電圧源１７の出力電圧（オフセット電圧）は所定の過電流検出閾値に対応しており、ＭＯＳトランジスタＱ１に流れる電流が所定の過電流検出閾値以上であればコンパレータ１８はハイレベルの信号を出力し、ＭＯＳトランジスタＱ１に流れる電流が所定の過電流検出閾値未満であればコンパレータ１８はローレベルの信号を出力する。なお、電流検出用抵抗Ｒ６は過電流検出に加えてインダクタＬ１の電流情報を取得することに利用してもよい。
コンパレータ１４は、コンパレータ１８の出力信号がローレベルであれば、位相補償された誤差信号とスロープ回路１３の出力電圧とを比較して比較信号を生成してリセット信号として出力し、コンパレータ１８の出力信号がハイレベルであれば、ハイレベルの信号を生成してリセット信号として出力する。これにより、コンパレータ１８の出力信号がハイレベルであれば、降圧用制御回路１はＭＯＳトランジスタＱ１をオフ状態に保持するため、ＭＯＳトランジスタＱ１に流れる電流が抑制される。
可変定電圧源１７はモード指定信号Ｓ１３がハイレベルである場合（昇降圧モード時）にはモード指定信号Ｓ１３がローレベルである場合（降圧モード時）よりも定電圧（オフセット電圧）の値を大きくする。これにより、昇降圧モードにおけるスイッチングレギュレータ１１０の所定の過電流検出閾値を降圧モードにおけるスイッチングレギュレータ１１０の所定の過電流検出閾値よりも大きくすることができる。
降圧モード時におけるインダクタＬ１の平均電流はスイッチングレギュレータ１１０の出力電流と同一であるのに対して、昇降圧モード時におけるインダクタＬ１の平均電流は１から固定値Ｄ’を引いた値でスイッチングレギュレータ１１０の出力電流を除した値になる。したがって、上記のように電流検出閾値を可変することによって昇降圧モード時における過電流検出が過度に厳しくなることを防止することができる。
なお、１から固定値Ｄ’を引いた値とモード指定信号Ｓ１３がハイレベルである場合（昇降圧モード時）における過電流検出閾値との乗算値が、モード指定信号Ｓ１３がローレベルである場合（降圧モード時）における所定の過電流検出閾値と同一であるように、可変定電圧源１７がモード指定信号Ｓ１３に応じて定電圧（オフセット電圧）の値を変更することが好ましい。これにより、スイッチングレギュレータ１１０の出力電流の許容値を昇降圧モードと降圧モードにおいて同一にすることができる。
＜半導体パッケージ＞
半導体パッケージを用いて上述したスイッチングレギュレータを構成する場合の一例について、スイッチングレギュレータ１０４を具体例として取り上げて以下に説明する。
スイッチングレギュレータ１０４のうち図２７において太破線で囲まれた部分を第１の半導体パッケージＵ１に収容し、スイッチングレギュレータ１０４のうち図２７において細破線で囲まれた部分を第２の半導体パッケージＵ２に収容する。
第１の半導体パッケージＵ１は、図２８及び図２９に示す通りＱＦＮ（Quad For Non-Lead）パッケージであって、底部の四辺に３２個の端子Ｔ１〜Ｔ３２が設けられ、底部の中央に略正方形の放熱パッドＰ１が設けられている。図３０は第１の半導体パッケージＵ１の上面図である。
１番端子Ｔ１はアナログ電源入力端子である。２番〜８番端子Ｔ２〜Ｔ８はパワー電源入力端子である。９番〜１６番端子Ｔ９〜Ｔ１６はパワーグランド端子である。１７番〜２３番端子Ｔ１７〜Ｔ２３は出力端子である。２４番端子Ｔ２４はドライバ電源端子である。２５番端子Ｔ２５は昇圧用スイッチコントロール信号端子である。２６番端子Ｔ２６はモード切替端子である。２７番端子Ｔ２７は出力電圧センス端子である。２８番端子Ｔ２８は出力電圧帰還端子である。２９番端子Ｔ２９はグランド端子である。３０番端子Ｔ３０は内部電源５Ｖ端子である。３１番端子Ｔ３１は出力異常信号出力端子である。
３２番端子Ｔ３２はイネーブル制御及び外部同期端子である。
電圧を入力する１番〜８番端子Ｔ１〜Ｔ８は、第１の半導体パッケージＵ１の底部の第１辺ＳＤ１に設けられる。パワーグランド端子である９番〜１６番端子Ｔ９〜Ｔ１６は、第１辺ＳＤ１に隣り合う第１の半導体パッケージＵ１の底部の第２辺ＳＤ２に設けられる。出力端子である１７番〜２３番端子Ｔ１７〜Ｔ２３及びドライバ電源端子である２４番端子Ｔ２４は、第１辺ＳＤ１に対向し第２辺ＳＤ２に隣り合う第１の半導体パッケージＵ１の底部の第３辺ＳＤ３に設けられる。２５番〜３２番端子Ｔ２５〜Ｔ３２は、第２辺ＳＤ２に対向し第１辺ＳＤ１及び第３辺ＳＤ３に隣り合う第１の半導体パッケージＵ１の底部の第４辺ＳＤ４に設けられる。
１番端子Ｔ１は、アナログ電源電力を入力して定電圧生成回路に供給する入力端子である。定電圧生成回路は直流５Ｖを生成する回路であって第１の半導体パッケージＵ１に収容されており、第１の半導体パッケージＵ１に収容されている他の回路の一部に直流５Ｖを供給する。２番〜８番端子Ｔ２〜Ｔ８は、ＭＯＳトランジスタＱ１のドレインに接続されている入力電圧印加端に該当する。９番〜１６番端子Ｔ９〜Ｔ１６は、ＭＯＳトランジスタＱ２のソースに接続されている接地端に該当する。１７番〜２３番端子Ｔ１７〜Ｔ２３は、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２の接続ノードに該当する。２４番端子Ｔ２４は、降圧用制御回路のゲート信号Ｇ１を生成する部分に供給する電源電力を入力する入力端子である。２５番端子Ｔ２５は、信号Ｓ３を出力する出力端子である。２６番端子Ｔ２６は、軽負荷時にスイッチングをとめる軽負荷制御を使用するか否かを、印加される信号の”H”、”L”により選択する端子である。２７番端子Ｔ２７は、出力電圧ＶＯＵＴを入力して抵抗Ｒ１及びＲ２によって構成される分圧回路に供給する入力端子である。２９番端子Ｔ２９は、第１の半導体パッケージＵ１に収容されている制御系の回路等の接地端に該当する。３０番端子Ｔ３０は、上記の定電圧生成回路によって生成された直流５Ｖの定電圧を出力する出力端子である。３１番端子Ｔ３１は、第１の半導体パッケージＵ１の外部にパワーグッド信号を出力する端子である。３２番端子Ｔ３２は、イネーブル信号又は外部同期信号を入力する入力端子である。イネーブル信号又は外部同期信号によって上記の定電圧生成回路の動作と非動作とを切り替えることができる。
第２の半導体パッケージＵ２は、図３１及び図３２に示す通りＳＯＮ（Small Outline Non-leaded）パッケージであって、底部の対向する二辺に６個の端子Ｔ１’〜Ｔ ６’が設けられ、底部の中央に略正方形の放熱パッドＰ１’が設けられている。図３３は第２の半導体パッケージＵ２の上面図である。
１番及び２番端子Ｔ１’及びＴ２’は入力端子である。３番端子Ｔ３’はパワーグランド端子である。４番及び５番端子Ｔ４’及びＴ５’は昇圧用スイッチコントロール信号端子である。６番端子Ｔ６’は出力端子である。
１番〜３番端子Ｔ１’〜Ｔ３ ’は、第２の半導体パッケージＵ２の底部の第１辺ＳＤ１’に設けられる。４番〜６番端子Ｔ４’〜Ｔ６’は、第２の半導体パッケージＵ２の底部の第２辺ＳＤ２’に設けられる。第２の半導体パッケージＵ２の底部の第１辺ＳＤ１’と第２辺ＳＤ２’とは互いに対向している。
１番及び２番端子Ｔ１’及びＴ２’は、ＭＯＳトランジスタＱ３とＭＯＳトランジスタＱ４の接続ノードに該当する。３番端子Ｔ３’は、ＭＯＳトランジスタＱ３のソースに接続されている接地端に該当する。４番端子Ｔ４’は、信号Ｓ３を入力する入力端子である。５番及び６番端子Ｔ５’及びＴ６’は、ＭＯＳトランジスタＱ４のソースに接続されている出力端子である。
図３４は、第１の半導体パッケージＵ１及び第２の半導体パッケージＵ２を用いてスイッチングレギュレータ１０４を構成する場合の具体的な回路構成例を示す図である。図３４に記載されている入力電圧ＰＶＩＮが図１２に記載されているバッテリ電圧ＶＢＡＴに相当し、図３４に記載されている出力電圧ＶＯＵＴが図１２に記載されている出力電圧ＶＯＵＴに相当する。
図３５は、図３４に示すスイッチングレギュレータの構成部品である第１の半導体パッケージＵ１、第２の半導体パッケージＵ２、及びディスクリート素子を実装するプリント回路基板の一例を示す図である。
図３５に示すプリント回路基板は二層層配線のプリント回路基板である。図３５に示すプリント回路基板の表面（図３４に示すスイッチングレギュレータの構成部品が実装される面）には、実装される部品の名称が白文字で印刷されており、実装される部品の実装位置が白枠で印刷されている。なお、図３５に示すプリント回路基板の表面に印刷されている白抜き三角マークは半導体パッケージの１番端子の実装位置を示している。第１の配線層Ｗ１は図３５に示すプリント回路基板の表面に露出している。第２の配線層Ｗ２は図３５に示すプリント回路基板の内部に設けられている。図３５において第１の配線層Ｗ１と第２の配線層Ｗ２が重なっている箇所では基板の厚み方向に延びて第１の配線層Ｗ１と第２の配線層Ｗ２を電気的に接続する接続部も図３５に示すプリント回路基板の内部に設けられている。
図３４に示すスイッチングレギュレータでは、降圧モードにおいてパルス状の大電流が２つのループを流れる。１つ目のループは、ＭＯＳトランジスタＱ１がオン状態であるときに流れるループで、入力コンデンサ（コンデンサＣＩＮＰ１〜ＣＩＮＰ３）、ＭＯＳトランジスタＱ１、インダクタＬ１、出力コンデンサ（コンデンサＣＯＵＴ１〜ＣＯＵＴ２）を順に通り、出力コンデンサのグランドから入力コンデンサのグランドへと帰る。２つ目のループは、ＭＯＳトランジスタＱ２がオン状態であるときに流れるループで、ＭＯＳトランジスタＱ２、インダクタＬ１、出力コンデンサ（コンデンサＣＯＵＴ１〜ＣＯＵＴ２）を順に通り、出力コンデンサのグランドからＭＯＳトランジスタＱ２のグランドへと帰る。これら２つのループをできるだけ太く短い経路にすることで、ノイズを減らし、効率を上げることができる。
そこで、図３５に示すプリント回路基板は、入力コンデンサ（コンデンサＣＩＮＰ１〜ＣＩＮＰ３）が第１の半導体パッケージＵ１の２番〜８番端子Ｔ２〜Ｔ８の近傍であって第１の半導体パッケージＵ１と同一の面に実装されるように、レイアウトされている。また、図３５に示すプリント回路基板は、第１の半導体パッケージＵ１の１７番〜２３番端子Ｔ１７〜Ｔ２３がインダクタＬ１の近傍に実装されるように、レイアウトされている。また、図３５に示すプリント回路基板は、出力コンデンサ（コンデンサＣＯＵＴ１〜ＣＯＵＴ２）が入力側から高周波ノイズの影響を受けることを回避するために入力コンデンサ（コンデンサＣＩＮＰ１〜ＣＩＮＰ３）から遠く離れて実装されるように、レイアウトされている。入力コンデンサ及び出力コンデンサをＧＮＤノードの銅箔プレーンに接続すると、ノイズを減らし効率を上げることができる。また、ＧＮＤノードの銅箔プレーンを広く配置すると、ＩＣや周辺部品の放熱を助けることができる。
また、図３５に示すプリント回路基板は抵抗ＲＵ２が実装可能な領域を含んでいる。
図３６は、図３４に示すスイッチングレギュレータの第２の半導体パッケージＵ２の代わりに抵抗ＲＵ２を図３５に示すプリント回路基板に実装し、かつ抵抗ＲＣＴＬＬを実装した場合の回路構成を示す図である。図３６に示すスイッチングレギュレータは、インダクタＬ１の第２端に抵抗ＲＵ２の第１端が接続され抵抗ＲＵ２の第２端が出力電圧ＶＯＵＴの印加される端子に接続されており、降圧型スイッチングレギュレータとして機能する。この際、第１の半導体パッケージＵ１内の制御回路は、ＧＮＤに接続される抵抗ＲＣＴＬＬが２５番端子Ｔ２５に接続されることを起動時に検出し、降圧動作のみで動作するように動作モード変更をしてもよい。なお、図３６の構成を、２５番端子Ｔ２５が抵抗ＲＣＴＬＬを介して電源あるいは固定電位部に直接接続される構成、又は、２５番端子Ｔ２５がＧＮＤ、電源、あるいは固定電位部に直接接続される構成に変更してもよい。
したがって、昇降圧型スイッチングレギュレータが必要な場合には図３５に示すプリント回路基板に第２の半導体パッケージＵ２を実装すれば良く、降圧型スイッチングレギュレータが必要な場合には図３５に示すプリント回路基板に抵抗ＲＵ２とＲＣＴＬＬを実装すれば良い。言い換えると、昇降圧型スイッチングレギュレータと降圧型スイッチングレギュレータとで、図３５に示すプリント回路基板を用いることで第２の半導体パッケージＵ２及び抵抗ＲＵ２以外の構成部品を共通化することができる。つまり、降圧型スイッチングレギュレータが必要である場合でも第１の半導体パッケージＵ１を利用することができるので、降圧型スイッチングレギュレータ専用の半導体パッケージを選択する必要がなくなる。
＜用途＞
次に、先に説明したスイッチングレギュレータ１０１〜１１０及び１０７’の用途例について説明する。図３７は、車載機器を搭載した車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（不図示）と、バッテリから供給される直流電圧を入力するプライマリスイッチングレギュレータ（不図示）と、プライマリスイッチングレギュレータから出力される直流電圧を入力するセカンダリスイッチングレギュレータ（不図示）と、車載機器Ｘ１１〜Ｘ１７と、を搭載している。先に説明したスイッチングレギュレータ１０１〜１１０及び１０７’はプライマリスイッチングレギュレータに適用することができる。
車載機器Ｘ１１〜Ｘ１７はそれぞれプライマリスイッチングレギュレータの出力電圧及びセカンダリスイッチングレギュレータの出力電圧のいずれかを電源電圧として用いる。
車載機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
車載機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytimerunning lamp］などの点消灯制御を行うランプコントロールユニットである。
車載機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
車載機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric powerSteering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。
車載機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
車載機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、電動サンルーフ、電動シート、及び、エアコンなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
車載機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［ElectronicToll Collection System］など、ユーザの任意で車両Ｘに装着される電子機器である。
＜その他の変形例＞
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
例えば、第２実施形態と第３実施形態とを組み合わせて実施することができる。また、第１実施形態において説明した変形例や好適例（例えば、ＭＯＳトランジスタＱ２の代わりにダイオードを用いること、ＭＯＳトランジスタＱ４の代わりにダイオードを用いること、デッドタイムを設けること、固定値Ｄ’を０．７以下に設定すること、発振器１５の共用化など）は他の実施形態にも適用可能である。
また上述した実施形態では電流モード制御型スイッチングレギュレータについて説明したが、本発明はこれに限定されない。例えば電圧モード制御などの他の制御方式を使用してもよい。
また上述した実施形態ではスイッチングレギュレータの入力電圧としてバッテリ電圧を用いたが、本発明はこれに限定されない。スイッチングレギュレータの入力電圧はバッテリ電圧以外の直流電圧であってもよい。
また上述した第１〜第７実施形態において、固定デューティ回路５によって設定されるオンデューティの固定値は単一であっても複数であってもよい。固定デューティ回路５によって設定されるオンデューティの固定値が複数ある場合は複数設定の中から任意に選択することができるようにする。この選択は、スイッチングレギュレータの内部において自動的に実施されてもよく、ユーザによる入力操作に基づいて実施されてもよい。ここで、上記選択がスイッチングレギュレータの内部において自動的に実施される例について説明する。この例では、スイッチングレギュレータはコンパレータ２の出力信号Ｓ１がローレベルからハイレベルに切り替わった時点で固定値Ｄ’を初期値に設定して昇圧側のスイッチング動作を開始する。また、スイッチングレギュレータは、コンパレータ２の出力信号Ｓ１がローレベルからハイレベルに切り替わった時点から所定の周期でコンパレータ２の出力信号Ｓ１がハイレベルを維持しているかを監視する第１の監視回路を有する。固定デューティ回路５は、第１の監視回路の監視結果に基づいて、コンパレータ２の出力信号Ｓ１がハイレベルを維持している限り所定の周期毎に固定値Ｄ’を大きくする。なお、固定値Ｄ’が最大値に達してもコンパレータ２の出力信号Ｓ１がハイレベルを維持している場合は、固定値Ｄ’は最大値に設定される。また、上述した第７実施形態ではコンパレータ２の出力信号Ｓ１の代わりに外部信号ＥＳ１を用いると良く、上述した第７実施形態の変形例ではコンパレータ２の出力信号Ｓ１の代わりに信号Ｓ０を用いると良い。
また上述した第３及び第６実施形態ではコンパレータ２の出力信号Ｓ１に応じて可変定電圧源１７の定電圧（オフセット電圧）を変更したが、本発明はこれに限定されない。例えば可変定電圧源１７を定電圧源に置換し、電流検出用抵抗Ｒ６の両端電圧ＶＲ６をコンパレータ２の出力信号Ｓ１に応じて減衰させて上記定電圧源の正極とコンパレータ１８の反転入力端子との間に印加してもよい。
また上述した第１０実施形態ではモード指定信号Ｓ１３に応じて可変定電圧源１７の定電圧（オフセット電圧）を変更したが、本発明はこれに限定されない。例えば可変定電圧源１７を定電圧源に置換し、電流検出用抵抗Ｒ６の両端電圧ＶＲ６をモード指定信号Ｓ１３に応じて減衰させて上記定電圧源の正極とコンパレータ１８の反転入力端子との間に印加してもよい。
このように、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本発明は、あらゆる分野（家電分野、自動車分野、産業機械分野など）で用いられる昇降圧型スイッチングレギュレータに利用することが可能である。
１ 降圧用制御回路
２、１４、１８、８５ コンパレータ
３、１２ 基準電圧源
４ ＡＮＤゲート
５ 固定デューティ回路
６、８４ ＮＯＴゲート
７ マスク回路
８ デューティ検出回路
１１ エラーアンプ
１３ スロープ回路
１５ 発振器
１６ タイミング制御回路
１７ 可変定電圧源
８１〜８３ ＮＡＮＤゲート
１０１〜１１０、１０７’ スイッチングレギュレータ
Ｃ１ 出力コンデンサ
Ｃ２、Ｃ３ コンデンサ
ＣＮＶ１ 信号変換回路
Ｌ１ インダクタ
Ｑ１〜Ｑ５ ＭＯＳトランジスタ
Ｒ０ 出力抵抗
Ｒ１〜Ｒ４、Ｒ７、Ｒ８、Ｒ１０Ａ、Ｒ１０Ｂ 分圧抵抗
Ｒ５、Ｒ９ 抵抗
Ｒ６ 電流検出用抵抗
Ｘ 車両
Ｘ１１〜Ｘ１７ 車載機器

Claims (27)

  1. 入力電圧から出力電圧を生成するスイッチングレギュレータであって、
    第１端が前記入力電圧の印加される第１印加端に接続された第１スイッチと、
    第１端が前記第１スイッチの第２端に接続されて第２端が前記入力電圧よりも低い所定電圧の印加される第２印加端に接続された第２スイッチと、
    第１端が前記第１スイッチと前記第２スイッチの接続ノードに接続されたインダクタと、
    第１端が前記インダクタの第２端に接続されて第２端が前記第２印加端に接続された第３スイッチと、
    第１端が前記インダクタと前記第３スイッチの接続ノードに接続されて第２端が前記出力電圧の印加される第３印加端に接続された第４スイッチと、
    前記出力電圧に応じて前記第１スイッチ及び前記第２スイッチを相補的にオン／オフさせるための降圧用制御信号を生成する第１制御回路と、
    昇降圧モード時に前記第３スイッチのオンデューティＤ（０≦Ｄ≦１）を固定値Ｄ’（０＜Ｄ’＜１）に固定して前記第３スイッチ及び前記第４スイッチを相補的にオン／オフさせるための昇圧用制御信号を生成する第２制御回路と、
    を有し、
    前記第１制御回路は、前記出力電圧に応じた帰還電圧と所定の基準電圧との差にゲインを与えた誤差信号を生成する誤差信号生成回路を含み、
    前記誤差信号生成回路は、前記昇降圧モードである場合には前記昇降圧モードでない場合よりも前記ゲインを大きくすることを特徴とするスイッチングレギュレータ。
  2. １から前記固定値Ｄ’を引いた値と前記昇降圧モードである場合における前記ゲインとの乗算値が、前記昇降圧モードでない場合における前記ゲインと同一である請求項１に記載のスイッチングレギュレータ。
  3. 入力電圧から出力電圧を生成するスイッチングレギュレータであって、
    第１端が前記入力電圧の印加される第１印加端に接続された第１スイッチと、
    第１端が前記第１スイッチの第２端に接続されて第２端が前記入力電圧よりも低い所定電圧の印加される第２印加端に接続された第２スイッチと、
    第１端が前記第１スイッチと前記第２スイッチの接続ノードに接続されたインダクタと、
    第１端が前記インダクタの第２端に接続されて第２端が前記第２印加端に接続された第３スイッチと、
    第１端が前記インダクタと前記第３スイッチの接続ノードに接続されて第２端が前記出力電圧の印加される第３印加端に接続された第４スイッチと、
    前記出力電圧に応じて前記第１スイッチ及び前記第２スイッチを相補的にオン／オフさせるための降圧用制御信号を生成する第１制御回路と、
    昇降圧モード時に前記第３スイッチのオンデューティＤ（０≦Ｄ≦１）を固定値Ｄ’（０＜Ｄ’＜１）に固定して前記第３スイッチ及び前記第４スイッチを相補的にオン／オフさせるための昇圧用制御信号を生成する第２制御回路と、
    前記第１スイッチに流れる電流が所定の過電流検出閾値に達しているか否かを監視し、前記電流の過電流状態が検出されたときに、前記第１制御回路に対して前記電流の抑制指示を送出する過電流保護回路と、
    を有し、
    前記過電流保護回路は、前記昇降圧モードである場合には前記昇降圧モードでない場合よりも前記所定の過電流検出閾値を大きくすることを特徴とするスイッチングレギュレータ。
  4. １から前記固定値Ｄ’を引いた値と前記昇降圧モードである場合における前記所定の過電流検出閾値との乗算値が、前記昇降圧モードでない場合における前記所定の過電流検出閾値と同一である請求項３に記載のスイッチングレギュレータ。
  5. 前記入力電圧が所定値以下であるか否かを判定する判定部を有し、
    前記第２制御回路が前記昇圧用制御信号を生成しない降圧モードにおいて、前記判定部によって前記入力電圧が所定値以下であると判定されると、前記降圧モードから前記昇降圧モードにモードが切り替わる請求項１〜４のいずれか一項に記載のスイッチングレギュレータ。
  6. 前記出力電圧に対する前記入力電圧の比が所定値以下であるか否かを判定する判定部を有し、
    前記第２制御回路が前記昇圧用制御信号を生成しない降圧モードにおいて、前記判定部によって前記出力電圧に対する前記入力電圧の比が所定値以下であると判定されると、前記降圧モードから前記昇降圧モードにモードが切り替わる請求項１〜４のいずれか一項に記載のスイッチングレギュレータ。
  7. 外部信号を用いて前記スイッチングレギュレータのモードを前記昇降圧モードに設定することができる請求項１〜４のいずれか一項に記載のスイッチングレギュレータ。
  8. 前記外部信号が車両のクランキングを示す信号である請求項７に記載のスイッチングレギュレータ。
  9. 前記第２制御回路は、前記昇降圧モードでない場合に前記第３スイッチをオフ状態に保持し、前記第４スイッチをオン状態に保持するための制御信号を生成する請求項１〜８のいずれか一項に記載のスイッチングレギュレータ。
  10. 固定値Ｄ’が０．７以下である請求項１〜９のいずれか一項に記載のスイッチングレギュレータ。
  11. 前記第１制御回路と前記第２制御回路が発振器を共用し、前記第１制御回路が前記発振器の出力信号に基づいて前記降圧用制御信号を生成し、前記第２制御回路が前記発振器の出力信号に基づいて前記昇圧用制御信号を生成する請求項１〜１０のいずれか一項に記載のスイッチングレギュレータ。
  12. 前記固定値Ｄ’が複数設定されており、複数設定の中から任意に選択することができる請求項１〜１１のいずれか一項に記載のスイッチングレギュレータ。
  13. 前記昇降圧モードであるか否かの判定にヒステリシス特性を持たせた請求項５又は請求項６に記載のスイッチングレギュレータ。
  14. 入力電圧から出力電圧を生成するスイッチングレギュレータであって、
    第１端が前記入力電圧の印加される第１印加端に接続された第１スイッチと、
    第１端が前記第１スイッチの第２端に接続されて第２端が前記入力電圧よりも低い所定電圧の印加される第２印加端に接続された第２スイッチと、
    第１端が前記第１スイッチと前記第２スイッチの接続ノードに接続されたインダクタと、
    第１端が前記インダクタの第２端に接続されて第２端が前記第２印加端に接続された第３スイッチと、
    第１端が前記インダクタと前記第３スイッチの接続ノードに接続されて第２端が前記出力電圧の印加される第３印加端に接続された第４スイッチと、
    前記出力電圧に応じて前記第１スイッチ及び前記第２スイッチを相補的にオン／オフさせるための降圧用制御信号を生成する第１制御回路と、
    昇降圧モード時に前記第３スイッチのオンデューティＤ（０≦Ｄ≦１）を固定値Ｄ’（０＜Ｄ’＜１）に固定して前記第３スイッチ及び前記第４スイッチを相補的にオン／オフさせるための昇圧用制御信号を生成する第２制御回路と、
    前記第１スイッチのオンデューティが第１閾値以上であるか否かを判定する第１判定部と、
    を有し、
    前記第２制御回路が前記昇圧用制御信号を生成しない降圧モードにおいて、前記第１判定部によって前記第１スイッチのオンデューティが前記第１閾値以上であると判定されると、前記降圧モードから前記昇降圧モードにモードが切り替わり、
    前記固定値Ｄ’が複数設定されており、複数設定の中から任意に選択することができ、
    前記昇降圧モードにおいて、前記第１判定部によって前記第１スイッチのオンデューティが前記第１閾値以上であると判定されると、前記第２制御回路が前記固定値Ｄ’を大きくすることを特徴とするスイッチングレギュレータ。
  15. 前記第１判定部が、前記第１スイッチのスイッチング動作がｍ周期以内で前記第１スイッチのオンデューティがｎ回（ただしｎはｍ以下の自然数）以上前記第１閾値以上になったときに、前記第１スイッチのオンデューティが前記第１閾値以上であると判定する請求項１４に記載のスイッチングレギュレータ。
  16. 前記第１判定部が、前記降圧用制御信号を平滑化した信号に基づいて前記第１スイッチのオンデューティが前記第１閾値以上であるか否かを判定する請求項１４または請求項１５に記載のスイッチングレギュレータ。
  17. 前記第１閾値が、前記第１制御回路によって設定されている前記第１スイッチのオンデューティの最大値以下である請求項１４〜１６のいずれか一項に記載のスイッチングレギュレータ。
  18. 前記第１スイッチのオンデューティが第２閾値以下であるか否かを判定する第２判定部を有し、
    前記昇降圧モードにおいて、前記第２判定部によって前記第１スイッチのオンデューティが前記第２閾値以下であると判定されると、前記昇降圧モードから前記降圧モードにモードが切り替わる、または、前記固定値Ｄ’が複数設定されており、複数設定の中から任意に選択することができ、前記昇降圧モードのままで前記第２制御回路が前記固定値Ｄ’を小さくする請求項１４〜１７のいずれか一項に記載のスイッチングレギュレータ。
  19. 前記第２判定部が、前記第１スイッチのスイッチング動作がｍ’周期以内で前記第１スイッチのオンデューティがｎ’回（ただしｎ’はｍ’以下の自然数）以上前記第２閾値以下になったときに、前記第１スイッチのオンデューティが前記第２閾値以下であると判定する請求項１８に記載のスイッチングレギュレータ。
  20. 前記第２判定部が、前記降圧用制御信号を平滑化した信号に基づいて前記第１スイッチのオンデューティが前記第２閾値以下であるか否かを判定する請求項１８または請求項１９に記載のスイッチングレギュレータ。
  21. 前記第２閾値が前記第１閾値より小さい請求項１８〜２０のいずれか一項に記載のスイッチングレギュレータ。
  22. すくなくとも前記第１制御回路及び前記第２制御回路が第１の半導体パッケージに収容され、
    前記第３スイッチ及び前記第４スイッチが前記第１の半導体パッケージとは異なる第２の半導体パッケージに収容され、
    前記第３スイッチ及び前記第４スイッチを駆動するための信号を前記第１の半導体パッケージの出力端子から第２の半導体パッケージの入力端子に供給する、
    請求項１〜２１のいずれか一項に記載のスイッチングレギュレータ。
  23. 請求項２２における前記第１の半導体パッケージを備えるスイッチングレギュレータであって、
    前記第１の半導体パッケージに収容されている前記第１制御回路及び前記第２制御回路の少なくとも一つが、前記第１の半導体パッケージの前記出力端子が直接あるいは抵抗を介してＧＮＤ、電源、あるいは固定電位部に接続されているときに請求項２２における前記第２の半導体パッケージの前記入力端子が前記第１の半導体パッケージの前記出力端子に接続されていないことを検出し、
    前記第２の半導体パッケージの前記入力端子が前記第１の半導体パッケージの前記出力端子に接続されていないことが検出された場合に、前記第１の半導体パッケージに収容されている前記第１制御回路及び前記第２制御回路が降圧動作のみを行う、スイッチングレギュレータ。
  24. 入力電圧から出力電圧を生成するスイッチングレギュレータであって、
    第１端が前記入力電圧の印加される第１印加端に接続された第１スイッチと、
    第１端が前記第１スイッチの第２端に接続されて第２端が前記入力電圧よりも低い所定電圧の印加される第２印加端に接続された第２スイッチと、
    第１端が前記第１スイッチと前記第２スイッチの接続ノードに接続されたインダクタと、
    第１端が前記インダクタの第２端に接続されて第２端が前記第２印加端に接続された第３スイッチと、
    第１端が前記インダクタと前記第３スイッチの接続ノードに接続されて第２端が前記出力電圧の印加される第３印加端に接続された第４スイッチと、
    前記出力電圧に応じて前記第１スイッチ及び前記第２スイッチを相補的にオン／オフさせるための降圧用制御信号を生成する第１制御回路と、
    昇降圧モード時に前記第３スイッチのオンデューティを前記出力電圧及び前記入力電圧それぞれと独立して設定して前記第３スイッチ及び前記第４スイッチを相補的にオン／オフさせるための昇圧用制御信号を生成する第２制御回路と、
    を有し、
    前記第１制御回路は、前記出力電圧に応じた帰還電圧と所定の基準電圧との差にゲインを与えた誤差信号を生成する誤差信号生成回路を含み、
    前記誤差信号生成回路は、前記昇降圧モードである場合には前記昇降圧モードでない場合よりも前記ゲインを大きくすることを特徴とするスイッチングレギュレータ。
  25. 入力電圧から出力電圧を生成するスイッチングレギュレータであって、
    第１端が前記入力電圧の印加される第１印加端に接続された第１スイッチと、
    第１端が前記第１スイッチの第２端に接続されて第２端が前記入力電圧よりも低い所定電圧の印加される第２印加端に接続された第２スイッチと、
    第１端が前記第１スイッチと前記第２スイッチの接続ノードに接続されたインダクタと、
    第１端が前記インダクタの第２端に接続されて第２端が前記第２印加端に接続された第３スイッチと、
    第１端が前記インダクタと前記第３スイッチの接続ノードに接続されて第２端が前記出力電圧の印加される第３印加端に接続された第４スイッチと、
    前記出力電圧に応じて前記第１スイッチ及び前記第２スイッチを相補的にオン／オフさせるための降圧用制御信号を生成する第１制御回路と、
    昇降圧モード時に前記第３スイッチのオンデューティを前記出力電圧及び前記入力電圧それぞれと独立して設定して前記第３スイッチ及び前記第４スイッチを相補的にオン／オフさせるための昇圧用制御信号を生成する第２制御回路と、
    前記第１スイッチに流れる電流が所定の過電流検出閾値に達しているか否かを監視し、前記電流の過電流状態が検出されたときに、前記第１制御回路に対して前記電流の抑制指示を送出する過電流保護回路と、
    を有し、
    前記過電流保護回路は、前記昇降圧モードである場合には前記昇降圧モードでない場合よりも前記所定の過電流検出閾値を大きくすることを特徴とするスイッチングレギュレータ。
  26. 入力電圧から出力電圧を生成するスイッチングレギュレータであって、
    第１端が前記入力電圧の印加される第１印加端に接続された第１スイッチと、
    第１端が前記第１スイッチの第２端に接続されて第２端が前記入力電圧よりも低い所定電圧の印加される第２印加端に接続された第２スイッチと、
    第１端が前記第１スイッチと前記第２スイッチの接続ノードに接続されたインダクタと、
    第１端が前記インダクタの第２端に接続されて第２端が前記第２印加端に接続された第３スイッチと、
    第１端が前記インダクタと前記第３スイッチの接続ノードに接続されて第２端が前記出力電圧の印加される第３印加端に接続された第４スイッチと、
    前記出力電圧に応じて前記第１スイッチ及び前記第２スイッチを相補的にオン／オフさせるための降圧用制御信号を生成する第１制御回路と、
    昇降圧モード時に前記第３スイッチのオンデューティを前記出力電圧及び前記入力電圧それぞれと独立して設定して前記第３スイッチ及び前記第４スイッチを相補的にオン／オフさせるための昇圧用制御信号を生成する第２制御回路と、
    前記第１スイッチのオンデューティが第１閾値以上であるか否かを判定する第１判定部と、
    を有し、
    前記第２制御回路が前記昇圧用制御信号を生成しない降圧モードにおいて、前記第１判定部によって前記第１スイッチのオンデューティが前記第１閾値以上であると判定されると、前記降圧モードから前記昇降圧モードにモードが切り替わり、
    前記昇降圧モードにおいて、前記第３スイッチのオンデューティの設定値が複数あり、、複数の前記設定値の中から任意に選択することができ、
    前記昇降圧モードにおいて、前記第１判定部によって前記第１スイッチのオンデューティが前記第１閾値以上であると判定されると、前記第２制御回路が、選択する前記設定値を変えて前記第３スイッチのオンデューティを大きくすることを特徴とするスイッチングレギュレータ。
  27. 請求項１〜２６のいずれか一項に記載のスイッチングレギュレータと、
    前記スイッチングレギュレータに電力を供給するバッテリと、
    を備えることを特徴とする車両。
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