JP6737983B2 - 応力を緩和するアモルファスＳｉＯ２中間層 - Google Patents
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Description
本発明は一般に、シリコンウエハ上の複数の単結晶希土類酸化物被膜の間への、アモルファス酸化シリコンの形成に関するものである。
III-N材料が多くの電子応用および光応用における望ましい半導体材料であることが知られている。従来技術において知られているように、III-N半導体材料を含むさまざまな電子装置および光装置の製造において、III-N半導体材料が効果的および有用なベースであるには、結晶性(crystalline)すなわち単結晶の構造として設置されていなければならない。さらに、シリコン半導体工業において開発された広範囲なバックグラウンドおよび技術に鑑みて、そして、電子回路の一体化がより容易であることに鑑みて、単結晶III-N半導体材料は、単結晶シリコンウエハの上に最も都合よく形成される。しかしながら、(111)シリコンのｃ軸に成長させる場合、シリコンとIII-N材料（例えばGaN）との間の結晶格子定数の不整合は17%もある。また、III-N材料（例えばGaN）との熱膨張率の違いは56%ある。これらの要因の両方とも、残留応力の発生をもたらし、従って構造の欠陥および機械的損傷（例えば亀裂）につながる。
シリコン基板とIII-N層との間に設けられた、応力を吸収できるバッファ層は、上に述べた課題を解決するのを助ける。続くIII-N半導体材料の成長のためストレスを軽減するバッファ層として、希土類酸化物をシリコン素基板上に成長させる技術が米国において、いくつか特許出願されている。これらの米国特許出願のうちの２つが、2011年10月21日に出願された、シリアル番号第13/278,952号の「シリコン上のIII-N層のための歪が補償されたREOバッファ」“Strain Compensated REO Buffer for III-N on Silicon”と、2012年3月20日に出願された、シリアル番号第61/613,289号の、「REOテンプレート上におけるIII-Nの核生成」“Nucleation of III-N on REO Templates”である。その両方は参照によりこの明細書中に含まれる。
応力が軽減されるように設計された希土類酸化物(REO)のバッファ層は応力をかなりのレベルまで減少させる。さらにシリコン基板と希土類酸化物バッファとの間にアモルファス酸化シリコンの層を含ませることによって、応力は都合よく減少し、もしくはほぼ除去される。酸化シリコンはアモルファス材料であって、500℃を上回る温度で低粘性を有する。これは、シリコン・ヘテロ構造上のGaN(III-N材料)を冷却する間に熱応力の観点からの、応力緩和をもたらす。主要な問題は、アモルファスシリコン酸化物層の形成が、単結晶REOバッファが成長している間に起こらなければならないということである。これは、アモルファスシリコン層上のREOの成長が単結晶III-Nの成長に適していない多結晶REOバッファの形成につながるからである
酸化シリコンの中間層を形成するいくつかの方法が潜在的にあるが、それらはすべて問題点を有する。第１の方法は、酸素過剰の空気をREO成長の間、導入することである。この方法における若干の課題は、チャンバ内のMBE要素(components)の寿命(lifetime)を低下させる高い酸素圧が必要であるということである。さらに、SiOx層は適切に残留応力を除去するのに十分に厚くならない。第２の方法は、シリコン基板にREO層を成長させる方法であり、その構造は酸素雰囲気において、その後アニールされる。この種の方法は、「半導体ウェハとその製造方法」“Semiconductor Wafer and Process for its Production”という表題の2010年8月31日刊行の特許文献１と、同じ表題の特許文献２に記載されている。この種の方法における１つの課題は二酸化シリコンが界面だけに形成されるということであり、そしてこの方法は、シリコンの酸化が限定拡散法(diffusion limited process)で行われるので、酸化に長い時間、温度および／または高い酸素圧を要し、制御が困難であるということである。すなわち酸化が、二酸化シリコン層の厚みを増加させるに従って、よりゆっくりとなることを、それは意味する。シリコン基板の酸化は、界面の外縁から始まって、シリコン基板の内向きにさらに基板内に広まるので、一様な厚さを有するアモルファスシリコン層を作製することがほとんど不可能となる。
従って、前述した先行技術に固有の、そしてさらに他の欠点を克服することは、非常に有益である。
簡潔に言えば、本発明の目的および本発明の態様は、III-N材料の層とシリコン基板との間にREO誘電体層を形成し、およびアモルファス酸化シリコンの層を形成するという好ましい方法によって達成される。この方法は、結晶性シリコン基板を用意し、単結晶希土類酸化物の第１層をシリコン基板に堆積させることを含む。単結晶希土類酸化物の第１層は、シリコン基板に隣接しておよそシリコン基板の格子定数と一致している第１の格子定数を有し、希土類酸化物の第１層の上面に接する格子定数は選択されたIII-N材料の格子定数に合うように調整される。アモルファスシリコンの均一層が、希土類酸化物の第１層に堆積される。希土類酸化物の第２層が、アモルファスシリコンの層上に堆積される。希土類酸化物の第２層を堆積させるこのステップは、基板の温度をエピタキシャル成長のために必要とされる温度に上昇させ、希土類酸化物の第２層をエピタキシャルに成長させる。エピタキシャル成長のために必要とされる温度は、アモルファスシリコンの層を結晶化させて結晶化したシリコンの層を形成し、結晶化したシリコンは希土類酸化物の第１層の選択されたIII-N材料の格子定数を希土類酸化物の第２層に転写する。結晶シリコンをアモルファスシリコンに変えるために、結晶シリコンを酸化させる。アモルファスシリコンの酸化の後、または、その酸化の間、希土類酸化物の第２層に、III-N材料の層をエピタキシャルに成長させる。
本発明の目的および本発明の態様は、REO誘電体層、および希土類酸化物の層とシリコン基板との間のアモルファス酸化シリコンの層の好ましい実施例に従ってさらに実現される。当該構造は、結晶性シリコン基板に堆積された単結晶希土類酸化物の第１層を有する当該シリコン基板を含む。単結晶希土類酸化物の第１層は、シリコン基板に隣接して、シリコン基板の格子定数におよそ近い第１の格子定数を有し、その上面に隣接して、選択されたIII-N材料の格子定数に近い第２の格子定数を有する。アモルファスシリコンの均一層が、希土類酸化物の第１層上に堆積される。希土類酸化物の第２層が、アモルファスシリコン層上に堆積される。この希土類酸化物の第２層は、選択されたIII-N材料の格子定数を有する。選択されたIII-N材料の単結晶層が、希土類酸化物の第２層上に、エピタキシャルに堆積される。
本発明の前述のおよび更なる、より特定された目的および利点は、図面に関連してなされる以下の本発明の好ましい実施例についての詳細な説明から当業者にとって明らかになるであろう。
シリコン基板上のIII-N半導体層の形成処理における応力緩和の必要性の観点から、シリコン基板とIII-N単層または複数層との間における酸化シリコン(SiO2)の非晶質層の形成について、若干の考察および研究が行われた。しかしながら現在のところ、非晶質層の形成のために提案された方法はすべて、製造過程および結果において効率または効果を実質的に低下させるいくつかの欠点または課題を持つ。また、III-N層とシリコン基板との間の希土類誘電体層は、III-N層に形成される電子デバイスの電気的な遮断(break-down)特性を改善する。したがって、単結晶希土類酸化物の層間に酸化シリコン(SiO2)の非晶質層を形成するための新規な方法を、本願明細書において開示する。この新規な方法は非常に改善された方法であり、単結晶希土類酸化物の層の間にアモルファスシリコン酸化物層を含む構造を形成することができ、正確に制御可能である。シリコン基板とIII-N半導体層との間の応力を実質的に吸収するかまたは減らすことができる。
図１を参照して、従来技術においてよく理解されているように、シリコンを含む単結晶材料であるシリコン基板10が描かれている。またはいくつかの応用で一般的な用語に「シリコン」基板に含まれる他の材料が含まれていてもよい。また、基板は、例えばシリコンウエハまたはその若干の部分でもよく、それは本願明細書において一般項「基板」によって参照される。シリコン基板10は(111)結晶方位を有するように描かれているが、特定の結晶方位に限られるものではない。例えば(111)シリコン、(110)シリコン、(100)シリコンなど、さまざまな切断もしくはそこからのオフセットまたは従来技術において知られ使われるさまざまの方位もしくは変位を含むことができる。
単結晶希土類酸化物(REO)の絶縁体層12は、シリコン基板10の表面に、エピタキシャルに堆積したものである。希土類酸化物被膜12は、周知の成長法、例えばMBE、MOCVD（有機金属化学気相成長法）、PLD（パルスレーザ析出）、スパッタリング、ALD（分子層蒸着）または薄膜形成のための他の任意の既知の成長法のいずれかを使用して基板10の表面に直接成長する。希土類材料が言及されるときはいつでも、この明細書の全体にわたって、「希土類」は通常、スカンジウムまたはイットリウムとともにランタン族(lanthanide)の元素であると理解すべきである。本明細書において、層12は理解の便宜のため「層(layer)」と称されるが、それは図１にて図示したように、基板10と接する下の界面における結晶格子定数ai1から、上の界面における徐々に変化する結晶格子定数ai2を有する単層であることを理解すべきである。あるいは層12は、図２にて図示したように変化する結晶格子定数a1＞a2＞…＞anを有する複数のREO層を含むこともできる。本開示において、「層」という用語は、いずれの単一もしくは多層または複数のサブ層も含むように定義される。
この例では、層12はIII-N層の中に形成される電子デバイスの電気的な遮断特性(break-down characterisics)を改善するためのIII-N層とシリコン基板10との間の希土類誘電体層としてだけでなく、シリコン基板10とIII-N層との間の格子定数を調整するバッファとして機能する。このように、この実施例では、基板との界面の格子定数ai1はおよそ単結晶シリコンの格子定数であるように選択され、格子定数ai2またはanは本構造の上面に成長するIII-V族半導体材料の格子定数になるように調整される。
図３に示すように、アモルファスシリコンの滑らかな層14が、室温の近くの温度すなわちほぼ20℃からほぼ100℃のあいだの温度でREO層12の表面に堆積される。
この実施の形態では、「滑らか」という用語は、層が全体に実質的に同一の厚みを有することを意味するために用いられる。層14の厚みは、好ましくは1ナノメートルから10ナノメートルの間にある。この実施例では、Siの界面エネルギーがREOのそれより高く、Siはエピタキシャル成長のための典型的な温度ではアイランドを形成するので、アモルファスSi層14を滑らかに保つために、アモルファスシリコンの低温堆積法が使われる。
この実施の形態では、「滑らか」という用語は、層が全体に実質的に同一の厚みを有することを意味するために用いられる。層14の厚みは、好ましくは1ナノメートルから10ナノメートルの間にある。この実施例では、Siの界面エネルギーがREOのそれより高く、Siはエピタキシャル成長のための典型的な温度ではアイランドを形成するので、アモルファスSi層14を滑らかに保つために、アモルファスシリコンの低温堆積法が使われる。
図４を参照して、第２の希土類酸化物被膜16が、アモルファスSi層14の表面の上に堆積される。２番目のREO層16の成長は、基板温度の変化(ramp)（すなわちエピタキシャル成長のために必要とされる温度まで基板の温度に傾斜(ramping)をつける）の間、アモルファスSi層14の完全な結晶化が発生する前に始まる。この２番目のREO層16も、Si原子の移動を抑制してSiアイランドの形成を防止する界面活性(surfactant)のために役立つ。このように、第２のREO層16は、滑らかなSi層14を保持することを助ける。REO層16を形成するためのREOの堆積の間、Si層14は完全に結晶して、REO層12の結晶構造の情報(register)をREO層16に転写する。REO層16はその後に、エピタキシャル成長する。好ましい実施例において、REO層16は、ほぼ10ナノメートルもしくはそれ以下である。
いったんREO層16が完成されると、結晶構造が固定されて、格子定数ai2またはanは、構造の上面に成長されるIII-V半導体材料の格子定数に近い。図５を、ここで参照する。この工程における次の段階は、参照番号17で示されるように構造の酸化処理を実行することである。この工程における酸化処理は、結晶性Si層14の酸化を促進するために、REO層16のエピタキシャル成長温度より高い温度で酸素雰囲気中で実行される。酸化処理によって、結晶性Si中間層14はアモルファスSiO2層に変換する。結晶性Si層14が有限の厚み（すなわち、単なる界面でない）を有し、かつREO層12およびREO層16の間に位置しそこに限定されるので、酸化は層のすべてにおいて急速に行われ得る。さらに、結晶性Si層14が実質的に均一の厚みを有する滑らかな層であるので、アモルファスシリコンの最終層は完全に制御されて、均一のまま維持される。
アモルファスSiO2層14が応力緩和層として機能することにより、REO層16は必要に応じてその厚みを増加できる。また、図６にて図示したように、III-N材料の層18が、REO層16上に成長する。電子デバイスもしくはフォトニック・デバイスを直接III-N層18の中もしくはその上に形成するか、または層18の上にIII-V半導体材料の付加的な層をエピタキシャルに成長させることができる。層12の格子定数の整合およびアモルファスSiO2層14の応力緩和のために、すべての層12、16および18は単結晶材料であることを理解すべきである。REO層12はIII-N層とシリコン基板との間に希土類誘電体層を形成し、III-N層18の中もしくはその上に形成される電子デバイスの電気的な遮断特性を改善する。
特に図７および図８を参照して、本発明による単結晶希土類酸化物層間、のアモルファス酸化シリコンの他の形成方法が例示されている。上の図４に関連して説明したように、この工程においても、シリコン層14は結晶性である。III-N成長工程（例えば有機金属化学気相成長法(MOCVD)）の最中において、高い基板温度（最高1100℃）が維持されるため、結晶性シリコン層14の酸化処理は、REO層16上にIII-N半導体層18が成長する間、この方法に従って可能である。REO層16上へIII-N半導体層18が成長する間、その過程で使用される高温のため、（シリコン層14の上下のREO材料からの）シリコン層14への酸素の拡散が起こる。この酸素の拡散の結果、結晶性Si中間層は、アモルファス二酸化シリコンに変化する。この工程の１つの利点は、所望の厚さに達するまで、REO層16の連続的な成長が許容されるということである。
さらに図９を参照して、１つの追加的な事項を説明する。REO層16上へIII-N半導体層18が成長する間、高い処理温度のため、第１の方法のアモルファスSiO2層14の一部または第２の方法の結晶性Siの一部がケイ酸塩(RESiOx)に変化するかもしれない。これは図９の左図に示され、層14のSiの一部が層12内の希土類の一部と化合し、ケイ酸塩(RESiOx)の薄い層20を形成し、層14のSiの一部が層16内の希土類の一部と化合して、ケイ酸塩(RESiOx)の薄い層22を形成する。
このように、単結晶希土類酸化物の第１層が、結晶性シリコン基板上に成長し、構造の最終的なIII-N層の中もしくは上に形成される電子デバイスもしくはフォトニック・デバイスの電気的な遮断特性を改善するREO誘電体層として寄与することができる。単結晶希土類酸化物の第１層は、シリコン基板と最終的なIII-N層との間における応力対策の目的にも寄与する。シリコンの滑らかな層は低温で堆積して、希土類材料の第２層の堆積の間に、結晶シリコンに変わるので、２番目のREO層がエピタキシャルに堆積し、第１のREO層の結晶構造は２番目のREO層に転写される。結晶シリコンは、酸化工程すなわち単結晶III-N半導体材料層が高温で堆積する工程でアモルファスシリコンの均一層に変わる。このアモルファスシリコン層は、III-N半導体層とシリコン基板との間の応力を軽減するのを助ける。
本願明細書において説明のために選択された実施例に対するさまざまな改変と修正態様を施すことが、当業者にとって可能である。かかる修正および変更は、本発明の精神から逸脱しない範囲において、添付の請求の範囲の公正な解釈によってのみ評価され、本発明の範囲に含まれる。
Claims (14)
- 半導体材料の層と結晶性のシリコン基板との間に希土類酸化物の各誘電体層およびアモルファス酸化シリコンの層を形成する方法であって、次の各ステップを含む方法：
結晶性のシリコン基板を用意するステップ；
単結晶希土類酸化物の第１層を前記結晶性のシリコン基板に堆積させるステップ；
アモルファスシリコンの均一層を前記希土類酸化物の第１層に堆積させるステップ；
基板の温度をエピタキシャル成長のために必要とする温度まで上昇させ希土類酸化物をエピタキシャルに成長させることにより、単結晶希土類酸化物の第２層を前記アモルファスシリコンの層の表面上に堆積させるステップであって、前記エピタキシャル成長のための温度は、前記アモルファスシリコンの層を結晶化させて結晶シリコンの層を形成する温度であり、その結果前記単結晶希土類酸化物の第２層は前記結晶シリコンの層の上に形成される、ステップ；ならびに
前記結晶シリコンをアモルファス酸化シリコンに変えるために前記結晶シリコンを酸化させるステップ。 - 前記単結晶希土類酸化物の第２層上に、前記半導体材料の単結晶層をエピタキシャルに成長させるステップをさらに含む、請求項１に記載の方法。
- 前記結晶シリコンを酸化させるステップが、前記単結晶希土類酸化物の第２層上に、前記半導体材料の単結晶層をエピタキシャルに成長させることを含む、請求項１または請求項２に記載の方法。
- 前記結晶シリコンを酸化させるステップは、
基板の温度をエピタキシャル成長のために必要とされる温度より高い温度まで上昇させること、および、酸素雰囲気で前記上昇を実行することを含む、請求項１〜請求項３のいずれか１項に記載の方法。 - 前記アモルファスシリコンの均一層を堆積させるステップは、20℃から100℃までの範囲の温度で前記均一層を堆積させることを含む、請求項１に記載の方法。
- 前記アモルファスシリコンの均一層を堆積させるステップは、前記均一層を1ナノメートル〜10ナノメートルの範囲に堆積させることを含む、請求項１に記載の方法。
- 前記単結晶希土類酸化物の第１層を堆積させるステップは、前記結晶性のシリコン基板に隣接して前記結晶性のシリコン基板の格子定数に一致する第１の格子定数を有する単結晶希土類酸化物の層を堆積させることを含む、請求項１に記載の方法。
- 前記単結晶希土類酸化物の第２層を堆積させるステップは、上面において前記半導体材料の格子定数に一致する第２の格子定数を有する前記単結晶希土類酸化物の層を堆積させることを含む、請求項１に記載の方法。
- 半導体材料と結晶性のシリコン基板との間に希土類酸化物の各誘電体層およびアモルファス酸化シリコン層を含む層構造であって、
前記結晶性のシリコン基板と、
前記結晶性のシリコン基板上に形成された単結晶希土類酸化物の第１層と、
前記単結晶希土類酸化物の第１層上の前記アモルファス酸化シリコン層と、
前記アモルファス酸化シリコン層上に形成された単結晶希土類酸化物の第２層と、
前記単結晶希土類酸化物の第２層上の半導体材料とを含む、
層構造。 - 前記単結晶希土類酸化物の第１層は前記結晶性のシリコン基板に隣接して、前記結晶性のシリコン基板の格子定数と一致する第１の格子定数を有する、請求項９に記載の層構造。
- 前記単結晶希土類酸化物の第２層は上面において、前記半導体材料の格子定数を有している、請求項９に記載の層構造。
- 前記アモルファス酸化シリコン層は、1ナノメートル〜10ナノメートルの範囲の厚みを有する、請求項９に記載の層構造。
- 前記半導体材料は、前記単結晶希土類酸化物の第２層上の半導体材料の単結晶層を含む、請求項９に記載の層構造。
- 前記半導体材料の単結晶層は、III-V材料を含む、請求項１３に記載の層構造。
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