JP6721051B2 - 絶縁基板およびこれを用いた半導体装置 - Google Patents

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Description

本発明は、絶縁基板に関するものである。
パワー半導体素子として、たとえば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、パワーＭＯＳＦＥＴトランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＧＴＯ（ＭＯＳ Ｇａｔｅ Ｔｕｒｎ−ｏｆｆ Ｔｈｙｒｉｓｔｏｒ）などが知られている。これらのパワー半導体素子は、素子を制御するための信号をゲート部に対して入力して素子をオン／オフすることにより、電力を制御する。
パワー半導体素子のゲート部は、絶縁基板上に形成された配線と接続され、配線を介してゲート部に対して制御信号を入力する。複数のパワー半導体素子が配線に対して並列接続されている場合、各パワー半導体素子は同時にオン／オフすることが想定されているのが通常である。しかし各パワー半導体素子のスイッチング速度が同一でない場合、先にオン状態となった半導体素子や、オフ状態へ切り替わるのが遅い半導体素子に対して電流が集中し、素子寿命低下や素子破壊が生じる可能性が高まる。
ゲート抵抗値を大きくすると半導体素子のスイッチング時間は長くなり、小さくするとスイッチング時間が短くなる。そこで、ゲート抵抗値を大きくすることにより、スイッチング速度を遅くし、オン／オフ時間のずれが小さくなるように調整することができる。さらに半導体素子内部のゲート抵抗値バラツキなどに起因して各半導体素子のスイッチング時間が大きくばらつかないように、半導体素子内のゲート抵抗の他に、チップ部品として構成されたゲート抵抗部品を、配線とゲート端子との間に設ける場合もある。
下記特許文献１は、ゲート抵抗値を調整する技術について記載している。同文献においては、ゲート電極に接続される端子の一部を固有抵抗の大きい材料によって形成し、この部分の断面積や長さを調節することにより、ゲート抵抗値を調整している。下記特許文献２は、ガラス粉末ペーストと金属ペーストを焼成した基板として、焼結基板上に積層構造を形成する構成例を記載している。
特開２０１２−０８４６２１号公報 特開２０１２−０３３６６４号公報
特許文献１記載の技術においては、パワー半導体素子のゲート抵抗値を大きくすることによりスイッチング時間のばらつきを調整することができる一方で、ゲート抵抗による損失が大きくなり、システム全体としての電力効率が低下するという課題がある。
本発明は、上記のような課題に鑑みてなされたものであり、回路素子（例えばパワー半導体素子）の電力効率に対する影響を抑制しつつ、回路素子のスイッチング速度を揃えることができる、絶縁基板を提供することを目的とする。
本発明に係る絶縁基板において、配線層の一部は制御信号回路層として形成されており、前記制御信号回路層の一部は回路素子が制御信号を受け取るときの入力抵抗値を増加させる抵抗層として形成されている。
本開示の絶縁基板は、
放熱層、
第１および第２回路素子と接続する配線が形成された配線層、
前記配線層と前記放熱層との間を電気的に絶縁する絶縁層、
を備え、
前記配線層の一部は、前記第１および第２回路素子に対する制御信号を伝搬する制御信号回路層として形成されており、
前記制御信号回路層の一部は、前記第１および第２回路素子が前記制御信号を受け取るときの入力抵抗値を増加させる抵抗層として形成されている。
前記抵抗層は、前記制御信号回路層の信号伝搬経路を形成する信号配線の一部として、前記信号配線と一体になって形成されていてもよい。
前記制御信号回路層は、ケイ素酸化物を含む材料によって形成されており、
前記抵抗層は、金属酸化物を含む材料によって形成されていてもよい。
前記制御信号回路層は、セラミックスを含む材料によって形成されており、
前記抵抗層は、金属酸化物を含む材料によって形成されていてもよい。
前記第１回路素子の入力抵抗値と前記第２回路素子の入力抵抗値との間の差は、前記制御信号回路層の信号伝搬経路を形成する信号配線のうち前記抵抗層を除く部分同士の抵抗値の差にくらべて小さいこととしてもよい。
前記抵抗層は、前記第１回路素子の前記入力抵抗値と前記第２回路素子の前記入力抵抗値が同一となる抵抗値を有してもよい。
前記第１回路素子と前記第２回路素子の少なくともいずれかは、電力を出力する電力端子を備え、
前記配線層の一部には、前記電力端子の周囲を取り囲むように配置されたコイルが形成されていてもよい。
前記制御信号回路層の内部には、前記制御信号を伝搬する信号配線が形成されており、 前記信号配線は、前記放熱層、前記絶縁層、および前記配線層の積層方向に沿って前記第１および第２回路素子と重なる位置に形成されていてもよい。
前記第１および第２回路素子は、前記制御信号回路層に対して電気的に互いに並列に接続されていてもよい。
前記絶縁層は、セラミックス材料を用いて形成されていてもよい。
本開示の半導体装置は、
前記絶縁基板上に配置された前記第１および第２回路素子、
を備え、
前記第１および第２回路素子は、半導体素子として構成されている。
本発明に係る絶縁基板によれば、ゲート抵抗値の増加による電力効率低下を抑制しつつ、回路素子のスイッチング速度を揃えることができる。
従来の絶縁基板の構成を示す斜視図である。 実施形態１に係る絶縁基板１の構成を示す斜視図である。 制御信号入力回路３１の内部構造を示す斜視図である。 絶縁基板１に半導体素子４０を実装した状態を示す内部図である。 実施形態２に係る絶縁基板１の一部を示す概略斜視図である。 コイル３７の実装例を示す斜視図である。 実施形態３に係る電力変換装置１００のユニットセル部分の構成を表す図である。
＜従来の絶縁基板について＞
以下では本発明の理解を容易にするため、まず従来の絶縁基板の構成とその課題について説明する。その後、本発明に係る絶縁基板の構成について説明する。
図１は、従来の絶縁基板の構成を示す斜視図である。絶縁基板は、半導体素子４０を搭載する絶縁基板である。半導体素子４０は、例えば電力を変換する半導体素子であり、ゲート端子４２を介して制御信号を入力することにより制御することができる。端子４１は、電力を出力する端子である。
絶縁基板は、放熱層１０、絶縁層２０、配線層３０を備える。配線層３０上には、制御信号入力回路３１ａが形成されている。制御信号入力回路３１ａは配線３２ａを備え、配線３２ａとボンディングワイヤ３３を介してゲート端子４２に対して制御信号が入力される。各半導体素子４０は、制御信号入力回路３１ａに対して互いに並列に接続されている。
制御信号入力回路３１ａはさらに、各半導体素子４０のスイッチング速度を揃えるため、配線３２ａ上に抵抗器３４を備えている場合もある。抵抗器３４は、例えばチップ状の独立した電気部品である。
抵抗器３４が、完成品として提供されるチップ部品である場合、各抵抗器３４の抵抗値を個別に微調整することは困難である。そこで各半導体素子４０のスイッチング速度の差を無視できる程度に抑制するため、抵抗器３４として抵抗値が比較的大きいものが選択される場合がある。抵抗値が大きければスイッチング速度が遅くなり、個々のスイッチング速度の差が相対的に無視できる範囲内に収まるからである。
しかしこの場合、各半導体素子４０全体からなるシステムの電力効率が低下する課題がある。またチップ部品を設けるためにはそのための実装面積が必要であり、絶縁基板１全体のサイズを制約するとともに、その実装面積を確保することによって配線３２ａが長くなり、さらに抵抗値が増してしまう。
チップ状の抵抗器３４を用いることに代えて、例えば特許文献１記載のように、ゲート端子の一部を固有抵抗の大きい材料によって形成し、その材料部分の長さや幅を変化させることにより、抵抗値を調整することも考えられる。この場合、抵抗値を大きくするためには、抵抗部分を長くするかあるいは幅を狭くする必要がある。しかしゲート端子長そのものを長くすると絶縁基板全体としてのサイズが大きくなってしまうので、例えば端子を折り曲げて螺旋状にし、ゲート端子長を抑制する必要がある。また、ゲート端子幅そのものを狭くすると端子としての剛性が低下し、熱負荷によりゲート端子や接続部の信頼性が低下する可能性があるので、ゲート端子幅を狭くすることは望ましくない。さらに、半導体素子４０のスイッチングを高精度に制御するためには、スイッチング周波数を上げる必要があるが、端子長増加や端子幅縮小は配線のインダクタンス上昇につながり、高い周波数で半導体素子４０を精度よく制御することが困難になる。
そこで本発明においては、スイッチング速度を調整するための抵抗を配線と一体的に形成することにより、半導体素子外部に設ける抵抗部の実装面積を抑制することを図る。さらに抵抗層を配線の一部として形成することにより、抵抗層を形成した後に加工を施して抵抗値を微調整できるようにする。
＜実施の形態１＞
図２は、本発明の実施形態１に係る絶縁基板１の構成を示す斜視図である。絶縁層２０の片面には放熱層１０が形成され、他面には配線層３０ａ，３０ｂが形成されている。絶縁層２０は放熱層１０と配線層３０ａ，３０ｂとの間を電気的に絶縁する役割を有する。配線層３０ａ，３０ｂの一部は、制御信号入力回路３１として形成されている。制御信号入力回路３１は、配線３２と接続端子３５を有する。接続端子３５は、配線３２と半導体素子４０（図４を参照）を接続するための端子である。絶縁層２０は、例えばＡｌ２Ｏ３、ＡｌＮ或いはＳｉ３Ｎ４などのセラミックス材料を用いて形成することができる。
図３は、制御信号入力回路３１の内部構造を示す斜視図である。配線３２の一部は、抵抗層３６として形成されている。制御信号入力回路３１に対して制御信号を出力する回路と各半導体素子４０のゲート電極との間の抵抗値（ゲート電極に対する入力抵抗）が略同一となるように抵抗層３６の抵抗値を調整することにより、各半導体素子４０のスイッチング速度を揃えることができる。半導体素子４０内のゲート電極を素子外部に接続する端子がゲート端子４２である。ゲート電極とゲート端子４２間の抵抗値は十分に小さいので無視して差し支えない。
制御信号入力回路３１を形成する際には、まず絶縁層２０上にガラス粉末を配合したペーストを配置し、その上に配線３２を形成するための金属ペースト（例えばＣｕやＡｇとガラス粉末を配合したペースト）を印刷成型し、さらに抵抗層３６を形成するための金属酸化物ペースト（例えばＲｕＯ２とガラス粉末を配合したペースト）を印刷成型する。その後、絶縁層２０／ガラス粉末ペースト／金属ペースト／金属酸化物ペーストをまとめて焼成する。これにより、絶縁層２０と制御信号入力回路３１を一体的に形成することができる。
絶縁層２０と制御信号入力回路３１を焼成する過程において、制御信号入力回路３１を形成するガラス粉末／金属（配線３２）／金属酸化物（抵抗層３６）も一体的に形成される。これにより、抵抗層３６は配線３２の一部として配線３２と一体になって形成されるので、別途チップ部品として抵抗器を設ける必要はない。
抵抗層３６の抵抗値を微調整する場合、まず図３に示すように抵抗層３６を被覆しない状態で制御信号入力回路３１をいったん形成する。その後、例えばレーザ加工などにより抵抗層３６の長さや幅を調整することにより、抵抗値を微調整することができる。配線３２や抵抗層３６をカバーする場合は、微調整後にさらにガラス粉末ペーストを配して改めて全体を焼成することにより、図２に示すように配線３２や抵抗層３６を被覆することができる。
ガラス粉末の材料としては、絶縁層２０を形成するセラミックス材料の基板に積層して焼成することができるものが望ましい。例えば、（ａ）ＳｉＯ２、Ｂ２Ｏ３、アルカリ金属酸化物を含有するガラス粉末、（ｂ）ＳｉＯ２、Ｂ２Ｏ３、Ａｌ２Ｏ３、アルカリ土類金属酸化物を含有するガラス粉末、（ｃ）ＳｉＯ２、Ｂ２Ｏ３、アルカリ土類金属酸化物を含有するガラス粉末、（ｄ）ＳｉＯ２、Ｂ２Ｏ３、ＺｒＯ２、アルカリ金属酸化物を含有するガラス粉末、（ｅ）ＳｉＯ２、アルカリ金属酸化物、アルカリ土類金属酸化物を含有するガラス粉末、などのように、ケイ素酸化物を含有するものが考えられる。
図４は、絶縁基板１に半導体素子４０を実装した状態を示す内部図である。説明の便宜上、内部の構造が見えるように構成要素の一部を取り除いた状態を図示する。ここでは図２〜図３で説明した放熱層１０／絶縁層２０／配線層３０ａ，３０ｂの積層構造（符号３１の部材有り）と、放熱層１０／絶縁層２０／配線層３０の積層構造（符号３１の部材無し。半導体素子４０有り）とを重ね合わせた実装状態を例示する。
配線３２は、接続端子３５を介してゲート端子４２と接続されている。配線３２の周りは、ガラス粉末を焼結することにより形成された層が形成され、これにより制御信号入力回路３１は配線層３０ａ，３０ｂの一部を構成する層として形成されている。配線３２の周りのガラス部分は、配線３２をその両側の配線層（３０ａ，３０ｂ）から絶縁する役割も有する。端子４１は、配線層３０ａ，３０ｂと電気的に接続され、配線層３０ａ，３０ｂを介して電力を出力する。
配線３２は、絶縁基板１の積層方向において、隣接する２つの半導体素子４０と重なるように形成されている。すなわち配線３２は、隣接する２つの半導体素子４０の対向辺にまたがるように配置されている。これにより、図１で説明したような２つの半導体素子４０の間に制御信号入力回路３１が配置されている構造と比較すると、図４における２つの半導体素子は互いにより接近した位置に配置されることになる。したがって、図１と比較して配線３２の長さをより短くすることができるので、絶縁基板１全体のサイズを小さくできるとともに、配線３２による電気抵抗を抑制することができる。
ゲート端子４２と接続端子３５との間、および端子４１と配線層３０ａ，３０ｂとの間を接続する接合剤としては、（ａ）Ｓｎ、Ａｇ、Ｃｕ、Ｉｎ、Ｓｂ、Ｐｂなどを用いたはんだ、（ｂ）Ａｇ、Ｃｕ、Ａｕ、Ｎｉなどのナノサイズ粒子を用いた接合材、（ｃ）サブミクロンサイズのＡｇ粒子やＣｕ粒子およびＮｉ粒子の酸化物、などを用いることができる。
セラミックス粉末を含む材料で制御信号回路層を形成することもできる。例えば、実施形態１の構成について、ガラス粉末に代えてアルミナ粉末を用いる。但し、実施形態１のようにガラス粉末ペーストと金属ペーストを用いる方が、効率よく同時焼成を進めて安定して制御信号回路層を形成できるのでより好ましい。
制御信号回路層の信号伝搬経路を形成する信号配線（但し、抵抗層を除く）同士の抵抗値の差にくらべて、回路素子の入力抵抗同士の差が小さいほどよい。例えば１つ目の半導体素子４０の入力抵抗値と２つ目の半導体素子４０の入力抵抗値との間の差分は、１つ目の半導体素子４０に接続された信号配線の抵抗値と２つ目の半導体素子４０に接続された信号配線の抵抗値との間の差分よりも小さいほどよい。したがって、実施形態１では、制御信号入力回路３１に対して制御信号を出力する回路と各半導体素子４０のゲート電極との間の抵抗値が略同一となるように、抵抗層３６の抵抗値を調整している。
＜実施の形態１：まとめ＞
本実施形態１に係る絶縁基板１において、抵抗層３６は、配線３２の一部として信号伝搬経路と一体になって形成されている。金属酸化物によって形成された抵抗層３６の固有抵抗値は一般に充分に大きく、半導体素子４０のスイッチング速度を調整するために必要な抵抗値を小さなサイズで実現できるので、絶縁基板１のサイズ増加を抑制することができる。
本実施形態１に係る絶縁基板１において、抵抗層３６の抵抗値を高くするために配線長を増やしたり配線幅を狭くしたりする必要はない。したがって、配線のインダクタンスを不必要に高くして制御精度を低下させることなく、抵抗層３６の抵抗値を所望値にすることができる。
＜実施の形態２＞
図５は、本発明の実施形態２に係る絶縁基板１の一部を示す概略斜視図である。本実施形態２においては、配線層３０ｂの内部に、配線層３０ｂを通過する電流を計測するためのコイル３７が形成されている。コイル３７は、絶縁を確保しつつ端子４１の周りを取り囲む配線として形成されている。コイル３７は、制御信号入力回路３１を形成する方法と同様の方法により形成することができる。
端子４１に電流が流れると、コイル３７にも電流が誘導される。コイル３７は制御信号入力回路３１に接続されており、制御信号入力回路３１を介してコイル３７に流れる電流を取得することにより、端子４１に流れる電流を計測することができる。コイル３７は計測対象である端子４１の近傍に配置されているので、引き出し線などを介して端子４１から電流を取得する場合と比較して、計測精度を向上させ、半導体素子４０の制御精度をより高めることができる。
図６は、コイル３７の実装例を示す斜視図である。コイル３７は、必ずしも半導体素子４０ごとに設ける必要はなく、いずれか一部の半導体素子４０についてのみ設けることもできる。図６においては、対角上に位置する２つの半導体素子４０にコイル３７を設けた例を示した。コイル３７間の間隔を離すことにより、コイル３７間の相互作用を抑制し、計測精度を保つことができる。
＜実施の形態３＞
図７は、本発明の実施形態３に係る電力変換装置１００のユニットセル部分の構成を表す図である。電力変換装置１００は、例えばインバータ、コンバータ、パワーコンディショナなどの装置である。電力変換装置１００は、実施形態１〜２いずれかで説明した図４の絶縁基板１、放熱フィン１１０、平滑コンデンサ１２０を備えている。図４の絶縁基板１が実装している半導体素子４０は、例えばスイッチング素子によって直流電力を交流電力に変換する素子である。実施形態１〜２に係る絶縁基板１を用いることにより、電力変換装置１００の変換効率を向上させることができる。
＜本発明の変形例について＞
本発明は上記実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。
以上の実施形態において、抵抗層３６を形成するための金属酸化物としてＲｕＯ２を例示したが、その他金属酸化物を用いることもできる。例えばＩｒＯ２、ＲｈＯ２などを用いることができる。さらには、Ａｇ／Ｐｄの混合物を用いることもできるし、これらに加えて金、白金、パラジウム、銀、銅などを混合して用いることもできる。抵抗層３６を形成する際には、例えば（ａ）これら金属酸化物または金属の粉体、（ｂ）ＣｕＯ、Ｖ２Ｏ５、ＭｎＯ２、ＴｉＯ２などの添加物、（ｃ）ガラス、を混合したペーストを制御信号入力回路３１の一部として印刷成型し、絶縁層２０とともに焼結する。
以上の実施形態において、絶縁層２０の材料としては、例えば窒化珪素セラミックスを用いることができる。制御信号入力回路３１の材料としては、例えば絶縁層２０と熱膨張係数が近い低熱膨張性セラミックスであって、絶縁層２０に接合することができる材料を用いることができる。窒化珪素セラミックス基板の熱膨張係数αは３（ｐｐｍ／Ｋ）程度であるので、制御信号入力回路３１の材料としては、例えば熱膨張係数αが１０（ｐｐｍ／Ｋ）以下程度のものを用いればよい。
以上の実施形態において、抵抗層３６の抵抗値を調整する方法としてレーザ加工することを説明したが、その他方法により調整することもできる。例えば材料の配合を変更することが挙げられる。例えば抵抗層３６の材料として、（ａ）ＲｕＯ２のみを用いる、（ｂ）ケイ素酸化物とＲｕＯ２の混合物を用いる、（ｃ）上記（ａ）（ｂ）に対して銀を加える、などが考えられる。材料の配合や組成比を変えることにより、抵抗層３６の抵抗値を調整することができる。さらには、抵抗層３６の寸法や抵抗率をあらかじめ調整しておくことにより、所望の抵抗値を実現することも考えられる。
以上の実施形態において、絶縁基板１上に半導体素子４０を実装した例を示したが、半導体素子４０以外の回路素子を絶縁基板１上に実装する場合においても、本発明と同様の構成を採用することにより、各回路素子に対するゲート抵抗値を揃えて動作精度を向上させることができる。
以上の実施形態において、絶縁基板１を備えた装置の例として電力変換装置１００を例示したが、その他半導体装置においても本発明に係る絶縁基板１を用いることにより、半導体素子４０の動作効率を向上させることができる。
１：絶縁基板
１０：放熱層
２０：絶縁層
３０：配線層
３０ａ、３０ｂ：配線層
３１：制御信号入力回路
３１ａ：制御信号入力回路
３２：配線
３２ａ：配線
３３：ボンディングワイヤ
３４：抵抗器
３５：接続端子
３６：抵抗層
３７：コイル
４０：半導体素子
４１：端子
４２：ゲート端子
１００：電力変換装置
１１０：放熱フィン
１２０：平滑コンデンサ

Claims (11)

  1. 放熱層、
    第１および第２回路素子と接続する配線が形成された配線層、
    前記配線層と前記放熱層との間を電気的に絶縁する絶縁層、
    を備え、
    前記配線層の一部は、前記第１および第２回路素子に対する制御信号を伝搬する制御信号回路層として形成されており、
    前記制御信号回路層の一部は、前記第１および第２回路素子が前記制御信号を受け取るときの入力抵抗値を増加させる抵抗層として形成されており、
    前記抵抗層は、前記第１および第２回路素子がそれぞれ有するゲート電極と接続するゲート端子に対して前記制御信号を供給する信号配線の一部として、前記信号配線の信号伝搬経路上に組み込まれている
    ことを特徴とする絶縁基板。
  2. 前記抵抗層は、前記制御信号回路層の信号伝搬経路を形成する信号配線の一部として、前記信号配線と一体になって形成されている
    ことを特徴とする請求項１記載の絶縁基板。
  3. 前記制御信号回路層は、ケイ素酸化物を含む材料によって形成されており、
    前記抵抗層は、金属酸化物を含む材料によって形成されている
    ことを特徴とする請求項１記載の絶縁基板。
  4. 前記制御信号回路層は、セラミックスを含む材料によって形成されており、
    前記抵抗層は、金属酸化物を含む材料によって形成されている
    ことを特徴とする請求項１記載の絶縁基板。
  5. 前記第１回路素子の入力抵抗値と前記第２回路素子の入力抵抗値との間の差は、前記制御信号回路層の信号伝搬経路を形成する信号配線のうち前記抵抗層を除く部分同士の抵抗値の差にくらべて小さい
    ことを特徴とする請求項１記載の絶縁基板。
  6. 前記抵抗層は、前記第１回路素子の前記入力抵抗値と前記第２回路素子の前記入力抵抗値が同一となる抵抗値を有する
    ことを特徴とする請求項１記載の絶縁基板。
  7. 前記第１回路素子と前記第２回路素子の少なくともいずれかは、電力を出力する電力端子を備え、
    前記配線層の一部には、前記電力端子の周囲を取り囲むように配置されたコイルが形成されている
    ことを特徴とする請求項１記載の絶縁基板。
  8. 前記制御信号回路層の内部には、前記制御信号を伝搬する信号配線が形成されており、 前記信号配線は、前記放熱層、前記絶縁層、および前記配線層の積層方向に沿って前記第１および第２回路素子と重なる位置に形成されている
    ことを特徴とする請求項１記載の絶縁基板。
  9. 前記第１および第２回路素子は、前記制御信号回路層に対して電気的に互いに並列に接続されている
    ことを特徴とする請求項１記載の絶縁基板。
  10. 前記絶縁層は、セラミックス材料を用いて形成されている
    ことを特徴とする請求項１記載の絶縁基板。
  11. 請求項１から１０のいずれか１項記載の絶縁基板、
    前記絶縁基板上に配置された前記第１および第２回路素子、
    を備え、
    前記第１および第２回路素子は、半導体素子として構成されている
    ことを特徴とする半導体装置。
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