JP6584799B2 - 半導体発光素子 - Google Patents

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Description

本発明の実施形態は、半導体発光素子に関する。
発光ダイオード（ＬＥＤ：Light Emitting Diode）などの半導体発光素子において、効率の向上が求められている。
特開２０１４−１７０９７７号公報
本発明の実施形態は、効率を向上できる半導体発光素子を提供する。
本発明の実施形態によれば、半導体発光素子は、基体と、第１〜第６半導体層と、第１〜第２導電層と、構造体と、第１絶縁層と、を含む。前記第１半導体層は、第１方向において前記基体と離間し、第１導電形の第１半導体膜を含む。前記第２半導体層は、前記第１半導体層と前記基体との間に設けられ、第２導電形である。前記第３半導体層は、前記第１半導体層と前記第２半導体層との間に設けられる。第１導電層は、前記第２半導体層と電気的に接続される。前記第４半導体層は、前記第１方向において前記基体と離間し前記第１方向と交差する第２方向において前記第１半導体層と並び前記第１導電形の第２半導体膜を含む。第５半導体層は、前記第４半導体層と前記基体との間に設けられ、前記第２導電形である。前記第６半導体層は、前記第４半導体層と前記第５半導体層との間に設けられる。前記第２導電層は、前記第５半導体層と電気的に接続される。前記構造体は、前記第１方向において前記基体と離間する。前記構造体の少なくとも一部は、前記第１半導体層と前記第４半導体層との間に設けられる。前記構造体は、前記第１導電形の第７半導体層と、前記第７半導体層と前記基体との間に設けられた前記第２導電形の第８半導体層と、前記第７半導体層と前記第８半導体層との間に設けられた第９半導体層と、を含み、前記構造体の前記第２方向と交差する２つの側面は、前記第１方向に対して傾斜している。前記第３導電層は、前記第４半導体層と電気的に接続される。前記第３導電層は、第１領域と、第２領域と、前記第１領域と前記第２領域との間の第３領域と、を含む。前記第１絶縁層の少なくとも一部は、前記第３導電層と前記第５半導体層との間に設けられる。前記第１導電層の第４領域は、第２半導体層と前記基体との間に設けられる。前記第１導電層の第５領域は、前記第１領域と前記基体との間に設けられる。前記第５領域は、前記第１領域と電気的に接続される。前記第４半導体層の一部は、前記第２領域と前記第２導電層との間に設けられる。前記構造体は、前記第３領域と前記基体との間に設けられる。前記構造体の前記第１方向に沿った厚さは、前記第２領域と前記第２導電層との間の前記第１方向に沿った距離よりも小さい。
本発明の実施形態によれば、半導体発光素子は、基体と、第１〜第６半導体層と、第１〜第２導電層と、構造体と、第１絶縁層と、を含む。前記第１半導体層は、第１方向において前記基体と離間し、第１導電形の第１半導体膜を含む。前記第２半導体層は、前記第１半導体層と前記基体との間に設けられ、第２導電形である。前記第３半導体層は、前記第１半導体層と前記第２半導体層との間に設けられる。第１導電層は、前記第２半導体層と電気的に接続される。前記第４半導体層は、前記第１方向において前記基体と離間し前記第１方向と交差する第２方向において前記第１半導体層と並び前記第１導電形の第２半導体膜を含む。第５半導体層は、前記第４半導体層と前記基体との間に設けられ、前記第２導電形である。前記第６半導体層は、前記第４半導体層と前記第５半導体層との間に設けられる。前記第２導電層は、前記第５半導体層と電気的に接続される。前記構造体は、前記第１方向において前記基体と離間する。前記構造体の少なくとも一部は、前記第１半導体層と前記第４半導体層との間に設けられる。前記第３導電層は、前記第４半導体層と電気的に接続される。前記第３導電層は、第１領域と、第２領域と、前記第１領域と前記第２領域との間の第３領域と、を含む。前記第１絶縁層の少なくとも一部は、前記第３導電層と前記第５半導体層との間に設けられる。前記第１導電層の第４領域は、第２半導体層と前記基体との間に設けられる。前記第１導電層の第５領域は、前記第１領域と前記基体との間に設けられる。前記第５領域は、前記第１領域と電気的に接続される。前記第４半導体層の一部は、前記第２領域と前記第２導電層との間に設けられる。前記構造体は、前記第３領域と前記基体との間に設けられる。前記構造体の前記第１方向に沿った厚さは、前記第２領域と前記第２導電層との間の前記第１方向に沿った距離よりも小さい。前記第１半導体層及び前記第４半導体層は表面に凹凸を有する。
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体発光素子を例示する模式図である。 図２（ａ）及び図２（ｂ）は、第１の実施形態に係る半導体発光素子の一部を例示する模式的斜視図である。 第１の実施形態に係る半導体発光素子の一部を例示する模式的断面図である。 図４（ａ）〜図４（ｄ）は、第１の実施形態に係る半導体発光素子の製造方法を例示する工程順模式的断面図である。 図５（ａ）〜図５（ｃ）は、第１の実施形態に係る半導体発光素子の製造方法を例示する工程順模式的断面図である。 図６（ａ）〜図６（ｃ）は、第１の実施形態に係る半導体発光素子の製造方法を例示する工程順模式的断面図である。 図７（ａ）〜図７（ｄ）は、第１の実施形態に係る別の半導体発光素子の一部を例示する模式的斜視図である。 第２の実施形態に係る半導体発光素子を例示する模式的断面図である。 第２の実施形態に係る別の半導体発光素子を例示する模式的断面図である。 第３の実施形態に係る半導体発光素子を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体発光素子を例示する模式図である。
図１（ａ）は、図１（ｂ）のＡ１−Ａ２線断面図である。図１（ｂ）は、図１（ａ）に示す矢印ＡＡの方向からみた平面図である。図１（ｂ）において、一部の要素を透視した状態を破線で表示している。図１（ａ）に示す部分ＡＰは、図１（ｂ）に示す部分ＡＰに対応している。
図１（ａ）及び図１（ｂ）に示すように、本実施形態に係る半導体発光素子１１０は、基体７０と、第１〜第６半導体層１１〜１６と、第１導電層５１と、第２導電層５２と、構造体ｓｂ３と、第３導電層４３と、第１絶縁層８１ａと、を含む。
基体７０として、例えば、Ｓｉなどの半導体基板が用いられる。基体７０の例については、後述する。
第１半導体層１１は、第１方向Ｄ１において、基体７０と離間している。第１方向Ｄ１は、基体７０から第１半導体層１１に向かう方向である。第１半導体層１１は、第１導電形の第１半導体膜１１ｎを含む。第１半導体膜１１ｎの例については、後述する。
第１方向Ｄ１をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向とする。
第２半導体層１２は、第１半導体層１１と基体７０との間に設けられる。第２半導体層１２は、第２導電形である。
例えば、第１導電形はｎ形であり、第２導電形はｐ形である。第１導電形がｐ形であり、第２導電形がｎ形でも良い。以下の例では、第１導電形がｎ形であり、第２導電形がｐ形とする。
第３半導体層１３は、第１半導体層１１と第２半導体層１２との間に設けられる。第１半導体層１１、第２半導体層１２及び第３半導体層１３は、第１積層体ｓｂ１に含まれる。第１積層体ｓｂ１は、Ｘ−Ｙ平面に沿って広がっている。
第１導電層５１は、第２半導体層１２と電気的に接続される。第１導電層５１の一部は、第２半導体層１２と基体７０との間に設けられる。
本明細書において、電気的に接続されている状態は、第１導体と第２導体とが直接接している状態を含む。さらに、電気的に接続されている状態は、第１導体と第２導体との間に第３導体が挿入されて、第３導体を介して第１導体及び第２導体の間に電流が流れる状態を含む。
第１導電層５１の少なくとも一部は、第２半導体層１２とオーミック接触する。第１導電層５１は、例えば、光反射性である。
第４半導体層１４は、第１方向Ｄ１において、基体７０と離間する。第４半導体層１４は、第２方向Ｄ２において、第１半導体層１１と並ぶ。第２方向Ｄ２は、第１方向Ｄ１と交差する。
図１（ａ）及び図１（ｂ）に示す部分ＡＰにおいて、第２方向Ｄ２は、例えば、Ｙ軸方向である。第４半導体層１４は、第１導電形の第２半導体膜１４ｎを含む。第２半導体膜１４ｎの例については、後述する。
第５半導体層１５は、第４半導体層１４と基体７０との間に設けられる。第６半導体層１６は、第４半導体層１４と第５半導体層１５との間に設けられる。第４半導体層１４、第５半導体層１５及び第６半導体層１６は、第２積層体ｓｂ２に含まれる。第２積層体ｓｂ２は、Ｘ−Ｙ平面に沿って広がっている。
第２導電層５２は、第５半導体層１５と電気的に接続される。第２導電層５２の一部は、第５半導体層１５と基体７０との間に設けられる。
第３半導体層１３及び第６半導体層１６は、例えば、活性層を含む。第３半導体層１３及び第６半導体層１６は、例えば発光部である。第３半導体層１３及び第６半導体層１６の例については、後述する。
第１〜第６半導体層１１〜１６は、例えば窒化物半導体を含む。これらの半導体層の例については、後述する。
構造体ｓｂ３は、第１方向Ｄ１において、基体７０と離間する。構造体ｓｂ３の少なくとも一部は、第１積層体ｓｂ１の少なくとも一部と、第２積層体ｓｂ２の少なくとも一部と、の間に設けられる。構造体ｓｂ３の少なくとも一部は、例えば、第１半導体層１１と第４半導体層１４との間に設けられる。構造体ｓｂ３の少なくとも一部は、第２半導体層１２と第５半導体層１５との間に設けられても良い。構造体ｓｂ３の少なくとも一部は、第３半導体層１３と第６半導体層１６との間に設けられても良い。
第３導電層４３は、第４半導体層１４と電気的に接続される。第３導電層４３は、第２半導体膜１４ｎと電気的に接続される。後述するように、第３導電層４３は、第２半導体層１２とも接続される。
例えば、第１積層体ｓｂ１は、例えば、第１のＬＥＤである。第２積層体ｓｂ２は、例えば、第２のＬＥＤである。第２半導体層１２は、例えば、ｐ形の半導体層であり、第４半導体層１４は、例えば、ｎ形の半導体層である。第３導電層４３は、第１のＬＥＤのｐ形の半導体層と、第２のＬＥＤのｎ形の半導体層と、を電気的に接続する。第１のＬＥＤ及び第２のＬＥＤが、直列に接続される。
第３導電層４３は、第１〜第３領域ｒ１〜ｒ３を含む。第３領域ｒ３は、第１領域ｒ１と第２領域ｒ２との間に設けられる。
第１領域ｒ１が、第１導電層５１を介して、第２半導体層１２と電気的に接続される。
第２領域ｒ２が、第４半導体層１４と電気的に接続される。具体的には、第２領域ｒ２が、第２半導体膜１４ｎと電気的に接続される。この例では、第２領域ｒ２と連続する第６導電層４６が設けられている。第６導電層４６と第６半導体層１６との間に、第４半導体層１４が配置される。第６導電層４６は、第２領域ｒ２と連続している。
第１絶縁層８１ａの少なくとも一部は、第３導電層４３と第５半導体層１５との間に設けられる。第１絶縁層８１ａの少なくとも一部は、第３導電層４３と第６半導体層１６との間に設けられても良い。第１絶縁層８１ａは、第３導電層４３と第５半導体層１５との間を電気的に絶縁する。第１絶縁層８１ａは、第３導電層４３と第６半導体層１６との間を電気的に絶縁する。
第１導電層５１は、第４領域ｒ４と第５領域ｒ５とを含む。第４領域ｒ４は、第２半導体層１２と基体７０との間に設けられる。第５領域ｒ５は、第３導電層４３の第１領域ｒ１と、基体７０と、の間に設けられる。第５領域ｒ５は、第１領域ｒ１と電気的に接続される。
第４半導体層１４の一部は、第３導電層４３の第２領域ｒ２と、基体７０と、の間に設けられる。この例では、第４半導体層１４の一部は、第３導電層４３の第２領域ｒ２と、第２導電層５２と、の間に設けられる。すなわち、第２領域ｒ２は、第４半導体層１４の一部の上に、延在している。
構造体ｓｂ３は、第３導電層４３の第３領域ｒ３と基体７０との間に設けられる。すなわち、第３導電層４３は、第１導電層５１の第５領域ｒ１の上の領域と、第４半導体層１４の一部の上の領域と、の間に延在し、第３導電層４３の途中の部分（第３領域ｒ３）は、構造体ｓｂ３の上に設けられている。第３導電層４３の第３領域ｒ３と、構造体ｓｂ３と、の間に、絶縁層８１ｂが設けられている。
本実施形態においては、構造体ｓｂ３の第１方向Ｄ１に沿った厚さｔ３は、第２領域ｒ２と第２導電層５２との間の第１方向Ｄ１に沿った距離ｔ２よりも小さい。距離ｔ２は、第２積層体ｓｂ２の第１方向Ｄ１に沿った厚さに対応する。厚さｔ３は、第４半導体層１４、第６半導体層６及び第５半導体層１５の合計の厚さ（すなわち、距離ｔ２）よりも薄い。
すなわち、例えば、基体７０を基準にしたときに、構造体ｓｂ３の高さは、第２積層体ｓｂ２の高さよりも低い。
第３導電層４３は、第１のＬＥＤと、第２のＬＥＤと、を直列に接続する配線層となる。この第３導電層４３は、第１導電層５１の上面の高さ位置（第１方向Ｄ１に沿った位置）と、第２積層体ｓｂ２の上面の高さ位置（第１方向Ｄ１に沿った位置）と、の間に延在する。
このとき、実施形態においては、第３導電層４３が、高さが低い構造体ｓｂ３を経て、第４半導体層１４の上面に至る。第３導電層４３の途中の部分（第３領域ｒ３）は、構造体ｓｂ３の上に設けられている。このため、段差の急激な変化が抑制される。このため、例えば、段差による第３導電層４３の断線が抑制される。
例えば、構造体ｓｂ３を設けない参考例がある。この参考例においては、第３導電層４３は、第２積層体ｓｂ２による大きな段差の側面に沿って延在する。この段差部分において、第３導電層４３の断線が生じ易い。このため、電気的な接続が不安定になる。確実な接続を得るために、例えば、複数のＬＥＤの間の間隔を大きくすることが考えられるが、素子の全体面積に占める発光面積が小さくなり、発光効率が低下する。
これに対して、本実施形態においては、構造体ｓｂ３を設け、第３導電層４３を構造体ｓｂ３の上を通過するようにする。これにより、生じる段差が上記の参考例に比べて小さくなる。これにより、第３導電層４３の断線が抑制され、電気的な接続が安定になる。このため、断線を考慮した設計の余裕度が拡大する。例えば、複数のＬＥＤの間の間隔を小さくでき、発光効率が向上できる。さらに、高い信頼性が得られる。さらに、歩留まりが向上し、高い生産性が得られる。
実施形態によれば、効率を向上できる半導体発光素子が提供できる。
図２（ａ）及び図２（ｂ）は、第１の実施形態に係る半導体発光素子の一部を例示する模式的斜視図である。
これらの図は、図１（ｂ）に示す部分ＡＰを拡大して示している。そして、図を見やすくするために、図２（ａ）では、第５導電層４５を除去した状態を例示している。これらの図において、絶縁層は省略している。
図２（ａ）に示すように、第１積層体ｓｂ１と第２積層体ｓｂ２との間に、構造体ｓｂ３が設けられている。この例では、第１積層体ｓｂ１となる半導体積層膜に孔ｓｂｈが設けられている。半導体積層膜のうちの、孔ｓｂｈと第２積層体ｓｂ２との間の部分が、構造体ｓｂ３となる。
図２（ｂ）に示すように、孔ｓｂｈの周りの一部の上に第５導電層４５が設けられている。そして、孔ｓｂｈの中に、第３導電層４３の一端（第１領域ｒ１）が設けられている。孔ｓｂｈと第４半導体層１４との間に位置する半導体積層膜（構造体ｓｂ３）の上に、第３導電層４３の第３領域ｒ３が設けられている。そして、第３導電層４３の第２領域ｒ２が、第４半導体層１４の上に設けられている。第３導電層４３の第２領域ｒ２に、第６導電層４５が接続されている。
このように、構造体ｓｂ３は、第１積層体ｓｂ１と連続していても良い。
実施形態において、構造体ｓｂ３には、第１積層体ｓｂ１及び第２積層体ｓｂ２となる半導体が用いられても良い。
すなわち、半導体発光素子１１０においては、構造体ｓｂ３は、第７〜第９半導体層１７〜１９を含む。第７半導体層１７は、第１導電形である。第８半導体層１８は、第７半導体層１７と基体７０との間に設けられる。第８半導体層１８は、第２導電形である。第９半導体層１９は、第７半導体層１７と第８半導体層１８との間に設けられる。第７〜第９半導体層１７〜１９は、例えば、窒化物半導体を含む。
構造体ｓｂ３は、第１積層体ｓｂ１及び第２積層体ｓｂ２と共に形成できる。これにより、高い生産性が得られる。半導体発光素子１１０の製造方法の例については、後述する。
例えば、半導体発光素子１１０は、基体７０と、第１積層体ｓｂ１と、第２積層体Ｓｂ２と、第１導電層５１と、第２導電層５２と、第３導電層４３と、第１絶縁層８１ａと、を含んでも良い。第１積層体ｓｂ１は、上記の第１〜第３半導体層１１〜１３を含む。第２積層体ｓｂ２は、上記の第４〜第６半導体層１４〜１５を含む。第１積層体ｓｂ１は、孔ｓｂｈを有する。第１積層体ｓｂ１は、孔ｓｂｈと第２積層体ｓｂ２との間の部分（構造体ｓｂ３）を含む。第１積層体Ｓｂ１は、構造体ｓｂ３と、構造体ｓｂ１とは異なる部分と、を有する。異なる部分と、構造体ｓｂ３との間に、孔ｓｂｈが設けられる。第１導電層５１は、第２半導体層１２と電気的に接続されている。第２導電層５２は、第５半導体層１５と電気的に接続されている。第３導電層４３は、第４半導体層１４と電気的に接続されている。第３導電層４３は、第１領域ｒ１と、第２領域ｒ２と、第１領域ｒ１と第２領域ｒ２との間の第３領域ｒ３と、を含む。第１絶縁層８１ａの少なくとも一部は、第３導電層４３と第５半導体層１５との間に設けられる。第１導電層５１の第４領域ｒ４は、第２半導体層１２と基体７０との間に設けられる。第１導電層５１の第５領域ｒ５は、第１領域ｒ１と基体７０との間に設けられ、第５領域ｒ５は第１領域ｒ１と電気的に接続される。第４半導体層１４の一部は、第２領域ｒ２と第２導電層５２との間に設けられる。孔ｓｂｈと第２積層体ｓｂ２との間の部分（構造体ｓｂ３）は、第３領域ｒ３と基体７０との間に設けられる。孔ｓｂｈと第２積層体ｓｂ２との間の部分（構造体ｓｂ３）の第１方向Ｄ１に沿った厚さｔ３は、第２領域ｒ２と第２導電層５２との間の第１方向Ｄ１に沿った距離よりも小さい。
第１積層体ｓｂ１及び第２積層体ｓｂ２の側面は、傾斜していることが好ましい。これにより、第３導電層４３のカバレッジが向上し、より安定した接続が得られる。
すなわち、第１半導体層１１、第３半導体層１３及び第２半導体層１２を含む第１積層体ｓｂ１は、側面ｓｆ１を有する。側面ｓｆ１は、第２方向Ｄ２と交差し、第１方向Ｄ１に対して傾斜している。側面ｓｆ１と、Ｘ−Ｙ平面と、の間の角度は、例えば、３０度以上８０度以下である。
一方、第４半導体層１４、第６半導体層１６及び第５半導体層１５を含む第２積層体ｓｂ２は、側面ｓｆ２を有する。側面ｓｆ２は、第２方向Ｄ２と交差し、第１方向Ｄ１に対して傾斜している。側面ｓｆ２と、Ｘ−Ｙ平面と、の間の角度は、例えば、３０度以上８０度以下である。
この例では、第１絶縁層８１ａは、第３導電層４３と、第２積層体ｓｂ２の側面ｓｆ２と、の間に延在する。第１絶縁層８１ａは、第２積層体ｓｂ２の側面ｓｆ２を覆う。
構造体ｓｂ３の側面も、傾斜していることが好ましい。すなわち、構造体ｓｂ３は、側面ｓｆ３を有する。側面ｓｆ３は、第２方向Ｄ２と交差し、第１方向Ｄ１に対して傾斜している。第３導電層４３のカバレッジが向上し、より安定した接続が得られる。
厚さｔ３は、距離ｔ２の、１／５倍以上２／３倍以下であることが好ましい。厚さｔ３が過度に薄いと、構造体ｓｂ３と第４半導体層１４との間において、第３導電層４３の断線が生じ易くなる場合がある。厚さｔ３が過度に厚いと、第１導電層５１と構造体ｓｂ３との間において、第３導電層４３の断線が生じ易くなる場合がある。
この例では、第４導電層５４と、第５導電層４５と、が設けられている。第５半導体層１５が、ｐ形である場合、第４導電層５４は、ｐ側パッドとなる。第１半導体層１１が、ｎ形である場合、第５導電層４５は、ｎ側パッドとなる。
第４導電層５４と基体７０との間に、第２導電層５２の一部が配置される。第４導電層５４は、第２導電層５２のその一部と、電気的に接続される。すなわち、第２導電層５２は、第６領域ｒ６と、第７領域ｒ７と、を含む。第６領域ｒ６は、第５半導体層１５と基体７０との間に設けられる。第４導電層５４と基体７０との間に、第７領域ｒ７が配置される。第４導電層５４は、第７領域ｒ７と、電気的に接続される。
第５導電層４５と基体７０との間に、第１半導体層１１が配置される。第５導電層４５は、第１半導体層１１の第１半導体膜１１ｎと電気的に接続される。
この例では、第１導電層５１及び第２導電層５２のそれぞれは、複数の金属層を含む。
第１導電層５１は、第１金属層５１ａと、第２金属層５１ｂと、を含む。第１金属層５１ａは、第２半導体層１２と基体７０との間に設けられる。第２金属層５１ｂの第１部分５１ｂｐは、第１金属層５１ａと基体７０との間に設けられる。第２金属層５１ｂの第２部分５１ｂｑは、第３導電層４３の第１領域ｒ１と基体７０との間に設けられる。
第２金属層５１ｂの第１部分５１ｂｐと、第１金属層５１ａと、が、第１導電層５１の第４領域ｒ４に含まれる。第２金属層５１ｂの第２部分５１ｂｑが、第１導電層５１の第５領域ｒ５に含まれる。
一方、第２導電層５２は、第３金属層５２ａと、第４金属層５２ｂと、を含む。第３金属層５２ａは、第５半導体層１５と基体７０との間に設けられる。第４金属層５２ｂの一部（第３部分５２ｂｐ）は、第３金属層５２ａと基体７０との間に設けられる。第４導電層５４と基体７０との間に、第４金属層５２ｂの一部（第４部分５２ｂｑ）が配置される。第４導電層５４は、第４部分５２ｂｑと電気的に接続される。
第４金属層５２ｂの第３部分５２ｂｐと、第３金属層５２ａと、が、第２導電層５２の第６領域ｒ４に含まれる。第４金属層５２ｂの第４部分５２ｂｑが、第２導電層５２の第７領域ｒ７に含まれる。
実施形態において、第２導電層５２は、半導体層（例えば窒化物半導体層）を含んでも良い。たとえば、第２のＬＥＤと第４導電層５４（例えばｐ側パッド）との間に、第３のＬＥＤが設けられ、第２のＬＥＤと第３のＬＥＤとが直列に接続され、第３のＬＥＤとｐ側パッドが接続されても良い。この場合、第３のＬＥＤを、第２導電層５２の一部とみなすことができる。例えば、第３のＬＥＤは、第６領域ｒ６と第７領域ｒ７との間に設けられる配線（導電層）の一部とみなしても良い。
例えば、第４導電層５４と第５導電層４５との間に電圧を印加する。これらの導電層を介して、第１のＬＥＤと、第２のＬＥＤと、に電流が供給される。第３半導体層１３及び第６半導体層１６から光が放出される。
第３半導体層１３から放出された光（発光光）は、第１導電層５１で反射し、半導体発光素子１１０の外部に出射する。第１半導体層１１の表面が、光出射面となる。第６半導体層１６から放出された光（発光光）は、第２導電層５２で反射し、半導体発光素子１１０の外部に出射する。第４半導体層１４の表面が、光出射面となる。
この例では、第１半導体層１１の光出射面に凹凸１０ｄｐが設けられ、第４半導体層１４の光出射面に凹凸１０ｄｐａが設けられている。
すなわち、第１半導体層１１は、第１面１０ｅと第２面１０ｆとを有する。第１面１０ｅは、第３半導体層１３の側の面である。第１面１０ｅは、第３半導体層１３に対向する。第２面１０ｆは、第１面１０ｅとは反対側の面である。第２面１０ｆが、光出射面となる。第２面１０ｆに、凹凸１０ｄｐが設けられる。凹凸１０ｄｐを設けることで、第１積層体ｓｂ１から効率良く光を取り出すことができる。
第４半導体層１４は、第３面１０ｅａと第４面１０ｆａとを有する。第３面１０ｅａは、第６半導体層１６の側の面である。第３面１０ｅａは、第６半導体層１６に対向する。第４面１０ｆａは、第３面１０ｅａとは反対側の面である。第４面１０ｆａが、光出射面となる。第４面１０ｆａに、凹凸１０ｄｐａが設けられる。凹凸１０ｄｐａを設けることで、第２積層体ｓｂ２から効率良く光を取り出すことができる。
凹凸１０ｄｐ及び凹凸１０ｄｐａのそれぞれの高さ（深さ）は、例えば、ピーク波長の０．５倍以上３０倍以下である。凹凸１０ｄｐ及び凹凸１０ｄｐａのそれぞれの高さ（深さ）は、例えば、０．４マイクロメートル（μｍ）以上２μｍ以下である。第１方向Ｄ１に対して垂直な方向（例えば第２方向Ｄ２でもよい）における凹凸１０ｄｐ及び凹凸１０ｄｐａのそれぞれの頂部の幅は、例えば、ピーク波長の０．５倍以上３０倍以下である。第３半導体層１３及び第６半導体層１６から放出される光の強度は、ピーク波長において実質的にピーク（最高）となる。凹凸１０ｄｐは、例えば円錐台の形状を有する。凹凸１０ｄｐの凸部の頂部の径は、１．５μｍ以上２．５μｍ以下程度である。凹凸１０ｄｐの凸部のボトム部の径は、例えば、１．５μｍ以上４．０μｍ以下程度である。凸部の高さは、例えば、１μｍ以上２μｍ以下程度である。複数の凸部におけるピッチは、例えば、３μｍ以上７μｍ以下程度である。
例えば、半導体発光素子１１０は、Thin Film型のＬＥＤである。後述するように、半導体発光素子１１０においては、第１積層体ｓｂ１及び第２積層体ｓｂ２の結晶が成長用基板の上に成長された後に、第１積層体ｓｂ１及び第２積層体ｓｂ２が基体７０と接合される。そして、成長用基板が除去される。成長用基板は厚く、成長用基板の熱容量は大きい。半導体発光素子１１０においては、成長用基板が除去されるため、半導体発光素子１１０の熱容量を小さくでき、放熱性を高めることができる。
半導体発光素子１１０においては、成長用基板が除去されるため、第１半導体層１１の上面（光出射面、すなわち、第２面１０ｆ）と、第１導電層５１との間の距離は短い。同様に、第４半導体層１４の上面（光出射面、すなわち、第４面１０ｆａ）と、第２導電層５２との間の距離は短い。
例えば、第１導電層５１と、第１半導体層１１の第２面１０ｆと、の間の距離ｔ１は、１．５μｍ上３０μｍ以下である。第２導電層５２と、第４半導体層１４の第４面１０ｆａと、の間の距離（距離ｔ２に対応する）は、１．５μｍ上３０μｍ以下である。
第１半導体層１１の第２面１０ｆに凹凸１０ｄｐが設けられている場合は、以下とする。例えば、距離ｔ１は、第１導電層５１と第２面１０ｆとの間の第１方向Ｄ１に沿った最長の距離である。凹凸１０ｄｐが設けられている場合は、距離ｔ１は、凹凸１０ｄｐの頂部と第１導電層５１との間の第１方向Ｄ１に沿った最長の距離に対応する。距離ｔ１は、第１積層体ｓｂ１の第１方向Ｄ１に沿った厚さに対応する。凹凸１０ｄｐが設けられている場合は、距離ｔ１は、第１積層体ｓｂ１の第１方向Ｄ１に沿った厚さの最大値に対応する。
第１半導体層１１の第２面１０ｆに凹凸１０ｄｐが設けられている場合において、第１導電層５１と第２面１０ｆとの間の第１方向Ｄ１に沿った最短の距離（最短距離ｔｓ１）が定義できる。最短距離ｔｓ１は、凹凸１０ｄｐの底部と第１導電層５１との間の第１方向Ｄ１に沿った最短の距離に対応する。最短距離ｔｓ１は、第１積層体ｓｂ１の第１方向Ｄ１に沿った厚さの最小値に対応する。凹凸１０ｄｐが設けられている場合は、最短距離ｔｓ１は、第１積層体ｓｂ１の第１方向Ｄ１に沿った厚さの最小値に対応する。
第４半導体層１２の第４面１０ｆａに凹凸１０ｄｐａが設けられている場合は、以下とする。例えば、距離ｔ２は、第２導電層５２と第４面１０ｆａとの間の第１方向Ｄ１に沿った最長の距離である。凹凸１０ｄｐａが設けられている場合は、距離ｔ２は、凹凸１０ｄｐａの頂部と第２導電層５２との間の第１方向Ｄ１に沿った最長の距離に対応する。距離ｔ２は、第２積層体ｓｂ２の第１方向Ｄ１に沿った厚さに対応する。凹凸１０ｄｐａが設けられている場合は、距離ｔ２は、第２積層体ｓｂ２の第１方向Ｄ１に沿った厚さの最大値に対応する。
第４半導体層１４の第２面１０ｆａに凹凸１０ｄｐａが設けられている場合において、第２導電層５２と第４面１０ｆａとの間の第１方向Ｄ１に沿った最短の距離（最短距離ｔｓ２）が定義できる。最短距離ｔｓ２は、凹凸１０ｄｐａの底部と第２導電層５２との間の第１方向Ｄ１に沿った最短の距離に対応する。最短距離ｔｓ２は、第２積層体ｓｂ２の第１方向Ｄ１に沿った厚さの最小値に対応する。凹凸１０ｄｐａが設けられている場合は、最短距離ｔｓ２は、第２積層体ｓｂ２の第１方向Ｄ１に沿った厚さの最小値に対応する。
既に説明したように、厚さｔ３は、距離ｔ２よりも小さい。凹凸１０ｄｐが設けられているとき、厚さｔ３は、第２積層体ｓｂ２の第１方向Ｄ１に沿った厚さの最大値よりも小さい。実施形態において、厚さｔ３は、最短距離ｔｓ２と同じでも良い。または、厚さｔ３は、最短距離ｔｓ２よりも小さくても良い。
実施形態において、距離ｔ２は、距離ｔ１と実質的に同じに設定しても良い。最短距離ｔｓ２は、最短距離ｔｓ１と実質的に同じに設定しても良い。従って、厚さｔ３は、距離ｔ１よりも小さい。凹凸１０ｄｐが設けられているとき、厚さｔ３は、第１積層体ｓｂ１の第１方向Ｄ１に沿った厚さの最大値よりも小さい。実施形態において、厚さｔ３は、最短距離ｔｓ１と同じでも良い。または、厚さｔ３は、最短距離ｔｓ１よりも小さくても良い。
この例では、絶縁層８１がさらに設けられている。絶縁層８１は、第１積層体ｓｂ１の側面ｓｆ１を覆う。
この例では、半導体発光素子１１０は、第２絶縁層８２をさらに含む。第２絶縁層８２は、第１導電層５１と基体７０との間、及び、第２導電層５２と基体７０との間に設けられる。第２絶縁層８２により、第１導電層５１と基体７０との間、及び、第２導電層５２と基体７０との間が絶縁される。これにより、導電性の基体７０を用いつつ、直列の接続が可能になる。
基体７０は、例えば、導電性である。基体７０には、例えば、Ｓｉなどの半導体、または、金属などの導体が用いられる。これにより、基体７０において、高い放熱性が得られる。
第２絶縁層８２は、第１導電層５１と基体７０との間を絶縁する。第２絶縁層８２は、第２導電層５２と基体７０との間を絶縁する。導電性の基体７０を用いることで高い放熱性を得つつ、これらの導電層と基体７０とを絶縁することができる。第２絶縁層８２により、第１導電層５１と第２導電層５２とが、絶縁される。これにより、２つのＬＥＤの直列接続が得られる。
この例では、半導体発光素子１１０は、第５金属層７５をさらに含む。第５金属層７５は、第２絶縁層８２と基体７０との間に設けられる。第５金属層７５は、例えば、第２絶縁層８２と基体７０とを接合する。第５金属層７５は、例えば、接合金属層である。
この例では、半導体発光素子１１０は、第６金属層７６をさらに含む。第２絶縁層８２と第６金属層７６との間に、基体７０が配置される。すなわち、第５金属層７５と第６金属層７６との間に、基体７０が配置される。第６金属層７６は、例えば、実装基板（図示しない）などに接続される。この接続には、例えば、はんだなどが用いられる。第６金属層７６を設けることで、安定した接続が得られる。高い放熱性が得られる。
第６金属層７６は、例えば、Ａｌ膜（厚さが３００ｎｍ以上５００ｎｍ以下、例えば約３８０ｎｍ）／Ｔｉ膜（厚さが３０ｎｍ以上１００ｎｍ以下、例えば、約５０ｎｍ）／Ｎｉ膜（厚さが３０ｎｍ以上１００ｎｍ以下、例えば約５０ｎｍ）／ＡｕＡｇ膜（厚さが１０ｎｍ以上５０ｎｍ以下、例えば約３０ｎｍ）の積層膜が用いられる。
絶縁層８１及び第１絶縁層８１ａは、例えば、酸化シリコン、窒化シリコン、または、酸窒化シリコンなどを含む。これらの絶縁層を設けることで、第１積層体ｓｂ１の側面ｓｆ１及び第２積層体ｓｂ２の側面ｓｆ２を流れる電流が抑制でき、耐電圧を向上することができる。そして、高い信頼性が得られる。こえらの絶縁層は、例えばプラズマＣＤＶ（Chemical Vapor Deposition）などにより形成される。
第２絶縁層８２は、例えば、第１層と、第２層と、第３層と、を含む。第１層と基体７０との間に第２層が設けられる。第２層と基体７０との間に第３層が設けられる。第１層及び第３層は、例えば、酸化シリコンを含む。第２層は、例えば、窒化シリコンを含む。第２絶縁層８２は、例えば、ＳｉＯ２／ＳｉＮｘ／ＳｉＯ２の積層構造を有する。これにより、高い絶縁性が得られる。
第１金属層５１ａ及び第３金属層５２ａは、例えば、銀及びロジウム少なくともいずれかを含む。第１金属層５１ａ及び第３金属層５２ａは、銀合金を含んでも良い。第１金属層５１ａ及び第３金属層５２ａとして、例えば、銀層、ロジウム層、または、銀合金層が用いられる。これにより、高い光反射率が得られる。第１金属層５１ａと第２半導体層１２との間、及び、第３金属層５２ａと第５半導体層１５との間において、低いコンタクト抵抗が得られる。第１金属層５１ａ及び第３金属層５２ａは、アルミニウムを含んでも良い。
第１金属層５１ａ及び第３金属層５２ａのそれぞれの厚さは、例えば、５０ｎｍ以上５００ｎｍ以下である。
第２金属層５１ｂ及び第４金属層５２ｂのそれぞれは、例えば、Ｎｉ、Ｐｔ、Ａｕ及びＴｉの少なくともいずれかを含む。第２金属層５１ｂ及び第４金属層５２ｂのそれぞれは、例えば、Ｎｉ含有領域と、Ｐｔ含有領域と、Ａｕ含有領域と、Ｔｉ含有領域と、を含む。
第２金属層５１ｂにおいて、Ｔｉ含有領域と第１金属層５１ａとの間に、Ａｕ含有領域が設けられる。Ａｕ含有領域と第１金属層５１ａとの間に、Ｐｔ含有領域が設けられる。Ｐｔ含有領域と第１金属層５１ａとの間に、Ｎｉ含有領域が設けられる。
第４金属層５２ｂにおいて、Ｔｉ含有領域と第３金属層５２ａとの間に、Ａｕ含有領域が設けられる。Ａｕ含有領域と第３金属層５２ａとの間に、Ｐｔ含有領域が設けられる。Ｐｔ含有領域と第３金属層５２ａとの間に、Ｎｉ含有領域が設けられる。
第２金属層５１ｂ及び第４金属層５２ｂは、例えば、反射性である。第２金属層５１ｂ及び第４金属層５２ｂは、銀及びアルミニウムの少なくともいずれかを含んでも良い。
第２金属層５１ｂ及び第４金属層５２ｂのそれぞれの厚さは、例えば、３００ｎｍ以上１５００ｎｍ以下である。
第４導電層５４には、例えば、Ａｌ膜／Ｔｉ膜／Ｐｔ膜／Ａｕ膜を含む積層構造が適用される。第１半導体層１１の上にＡｌ膜が設けられ、Ｔｉ膜、Ｐｔ膜及びＡｕ膜の順で設けられる。第４導電層５４には、例えば、Ａｌ膜／Ｔｉ膜／Ｐｔ膜／Ａｕ膜を含む積層構造が適用される。第２導電層５２の一部（第７領域ｒ７）の上にＡｌ膜が設けられ、Ｔｉ膜、Ｐｔ膜及びＡｕ膜の順で設けられる。
Ａｌ膜の厚さは、例えば、約３μｍ（例えば、２μｍ以上４μｍ以下）である。Ｔｉ膜の厚さは、例えば、約１００ｎｍ（例えば、５０ｎｍ以上２００ｎｍ以下）である。Ｐｔ膜の厚さは、例えば、約１００ｎｍ（例えば、５０ｎｍ以上２００ｎｍ以下）である。Ａｕ膜の厚さは、例えば、約１μｍ（例えば、０．５μｍ以上１．５μｍ以下）である。
図１（ｂ）に示すように、第１半導体層１１と第４半導体層１１との間の距離ｄ３（Ｘ−Ｙ平面に沿った距離）は、基体７０の外縁７０ｒと第１半導体層１１との間の距離ｄ１（Ｘ−Ｙ平面に沿った距離）よりも狭い。距離ｄ３は、基体７０の外縁７０ｒと第４半導体層１４との間の距離ｄ２（Ｘ−Ｙ平面に沿った距離）よりも狭い。すなわち、第１半導体層１１と第４半導体層１４との間の距離（距離ｄ３）は、チップの外縁と第１半導体層１１との間の距離（距離ｄ１）よりも狭く、チップの外縁と第４半導体層１２との間の距離（距離ｄ２）よりも狭い。複数の発光部（ＬＥＤ）どうしの間隔を狭くすることで、発光の効率を向上できる。
図１（ｂ）に示すように、第１積層体ｓｂ１（第１半導体層１１）と、第２積層体ｓｂ２（第４半導体層１４）と、の間には、複数の構造体ｓｂ３を設けても良い。そして、複数の構造体ｓｂ３に対応して、複数の第３導電層４３を設けても良い。これにより、複数のＬＥＤどうしをより安定して接続することができる。抵抗の接続が可能になる。
図２（ｂ）に示すように、第３導電層４３の幅ｗ４３（第３導電層４３が延在する第２方向Ｄ２に対して直交する方向に沿った線幅）は、第５導電層４５の幅ｗ４５（第５導電層４５が延在する方向に対して直交する方向に沿った線幅）よりも広い。第３導電層４３の幅ｗ４３は、第６導電層４６の幅ｗ４６第６導電層４６が延在する方向に対して直交する方向に沿った線幅）よりも広い。これにより、複数のＬＥＤどうしの接続の抵抗を低くすることができる。
図３は、第１の実施形態に係る半導体発光素子の一部を例示する模式的断面図である。 図３は、第１積層体ｓｂ１及び第２積層体ｓｂ２を例示している。
図３に示すように、第３半導体層１３は、複数の障壁層１３Ｂと、複数の障壁層１３Ｂどうしの間に設けられた井戸層１３Ｗと、を含む。例えば、複数の障壁層１３Ｂと、複数の井戸層１３Ｗと、がＺ軸方向に沿って交互に並ぶ。
同様に、第６半導体層１６は、複数の障壁層１６Ｂと、複数の障壁層１６Ｂどうしの間に設けられた井戸層１６Ｗと、を含む。例えば、複数の障壁層１６Ｂと、複数の井戸層１６Ｗと、がＺ軸方向に沿って交互に並ぶ。
井戸層は、例えば、Ａｌｘ１Ｇａ１−ｘ１−ｘ２Ｉｎｘ２Ｎ（０≦ｘ１≦１、０≦ｘ２≦１、ｘ１＋ｘ２≦１）を含む。障壁層は、Ａｌｙ１Ｇａ１−ｙ１−ｙ２Ｉｎｙ２Ｎ（０≦ｙ１≦１、０≦ｙ２≦１、ｙ１＋ｙ２≦１）を含む。障壁層におけるバンドギャップエネルギーは、井戸層におけるバンドギャップエネルギーよりも大きい。
例えば、第３半導体層１３及び第６半導体層１６は、多重量子井戸（ＭＱＷ:Multi Quantum Well）構成を有する。第３半導体層１３及び第６半導体層１６は、単一量子井戸（ＳＱＷ：Single Quantum Well）構成を有しても良い。
第３半導体層１３及び第６半導体層１６から放出される光（発光光）のピーク波長は、例えば、２１０ナノメートル（ｎｍ）以上７８０ｎｍ以下である。実施形態において、ピーク波長は任意である。
この例では、第１半導体層１１は、第１導電形の第１半導体膜１１ｎ（例えばｎ形半導体層）と、低不純物濃度領域１１ｉと、を含む。第３半導体層１３と低不純物濃度領域１１ｉとの間に、第１半導体膜１１ｎが設けられる。同様に、第４半導体層１４は、第１導電形の第２半導体膜１４ｎ（例えばｎ形半導体層）と、低不純物濃度領域１４ｉと、を含む。第６半導体層１６と低不純物濃度領域１４ｉとの間に、第２半導体膜１４ｎが設けられる。低不純物濃度領域１１ｉ及び１４ｉにおける不純物濃度は、第１半導体膜１１ｎにおける不純物濃度よりも低く、第２半導体膜１４ｎにおける不純物濃度よりも低い。低不純物濃度領域１１ｉ及び１４ｉにおける不純物濃度は、例えば、１×１０１７ｃｍ−３以下である。
第１半導体膜１１ｎ及び第２半導体膜１４ｎには、例えば、ｎ形不純物を含むＧａＮ層が用いられる。ｎ形不純物には、Ｓｉ、Ｏ、Ｇｅ、Ｔｅ及びＳｎの少なくともいずれかが用いられる。第１半導体膜１１ｎ及び第２半導体膜１４ｎは、例えば、ｎ側コンタクト層を含む。
低不純物濃度領域１１ｉ及び１４ｉには、例えば、ノンドープのＧａＮ層が用いられる。低不純物濃度領域１１ｉ及び１４ｉは、Ａｌを含む窒化物半導体（ＡｌＧａＮまたはＡｌＮ）を含んでも良い。これらのＧａＮ層、ＡｌＧａＮ層またはＡｌＮ層は、例えば、半導体層の結晶成長の際に用いられたバッファ層などを含んでも良い。
第２半導体層１２及び第５半導体層１５には、例えば、ｐ形不純物を含むＧａＮ層が用いられる。ｐ形不純物には、Ｍｇ、Ｚｎ及びＣの少なくともいずれかが用いられる。第２半導体層１２及び第５半導体層１５は、例えば、ｐ側コンタクト層を含む。
第１半導体膜１１ｎ及び第２半導体膜１４ｎのそれぞれの厚さは、例えば、５００ｎｍ以上２０００ｎｍ以下である。
低不純物濃度領域１１ｉ及び１４ｉのそれぞれの厚さは、例えば、１０００ｎｍ以上３０００ｎｍ以下である。
第１半導体層１１及び第４半導体層１４のそれぞれの厚さは、例えば、５００ｎｍ以上４０００ｎｍ以下である。
第２半導体層１２及び第５半導体層１５のそれぞれの厚さは、例えば、１０ｎｍ以上５０００ｎｍ以下である。
第３半導体層１３及び第６半導体層１６のそれぞれの厚さは、例えば、０．３ｎｍ以上１０００ｎｍ以下である。
以下、半導体発光素子１１０の製造方法の例について説明する。
図４（ａ）〜図４（ｄ）、図５（ａ）〜図５（ｃ）、及び、図６（ａ）〜図６（ｃ）は、第１の実施形態に係る半導体発光素子の製造方法を例示する工程順模式的断面図である。
図４（ａ）に示すように、基板１０ｘ（成長用基板）の上に、低不純物濃度膜１１ｉｘを形成する。低不純物濃度膜１１ｉｘは、例えばバッファ膜（例えば、Ａｌを含む窒化物半導体膜の積層膜など）を含む。低不純物濃度膜１１ｉｘは、さらに、ノンドープの窒化物半導体膜（ノンドープのＧａＮ層など）を含んでも良い。低不純物濃度膜１１ｉｘの上に、ｎ形半導体膜１１ｎｘを形成する。ｎ形半導体膜１１ｎｘは、第１半導体層１１の少なくとも一部及び第３半導体層１３の少なくとも一部となる。低不純物濃度膜１１ｉｘの少なくとも一部が、第１半導体層１１の少なくとも一部及び第４半導体層１４の少なくとも一部となっても良い。ｎ形半導体膜１１ｎｘの上に、半導体膜１３ｘを形成する。第３半導体膜１３ｘは、第３半導体層１３及び第６半導体層１６となる。半導体膜１３ｘの上に、半導体膜１２ｘを形成する。半導体膜１２ｘは、第２半導体層１２及び第５半導体層１５となる。これにより、積層膜ｓｂｆが得られる。
これらの膜の形成においては、例えば、エピタキシャル結晶成長が行われる。例えば、有機金属気相堆積（Metal-Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法、有機金属気相成長（Metal-Organic Vapor Phase Epitaxy：ＭＯＶＰＥ）法、分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法、及び、ハライド気相エピタキシー（Halide Vapor Phase Epitaxy：ＨＶＰＥ）法などが用いられる。
基板１０ｘには、例えば、Ｓｉ、ＳｉＯ２、ＡｌＯ２、石英、サファイア、ＧａＮ、ＳｉＣ及びＧａＡsのいずれかの基板が用いられる。基板１０ｘには、それらを組み合わせた基板を用いても良い。基板１０ｘの面方位は任意である。
図４（ｂ）に示すように、半導体膜１２ｘの上に、第１金属層５１ａ及び第３金属層５２ａを形成する。これらの金属層は、例えば、銀膜である。この銀膜の厚さは、例えば約２００ｎｍ（例えば１５０ｎｍ以上２５０ｎｍ以下）である。銀膜の形成後に、例えば、酸素を含む雰囲気中で熱処理（シンター処理）を行う。雰囲気中の酸素の割合は、例えば１０％以上４０％以下である。酸素を含む雰囲気中における不活性ガス（例えば窒素など）の割合は、６０％以上９０％以下である。熱処理の温度は、例えば約４００℃（例えば３５０℃以上４５０℃以下）である。
図４（ｃ）に示すように、第１金属層５１ａの上、第３金属層５２ａの上、及び、半導体膜１２ｘの上に、第２金属層５１ｂ及び第４金属層５２ｂを形成する。例えば、第２金属層５１ｂ及び第４金属層５２ｂとして、例えば、Ｎｉ／Ｐｔ／Ａｕ／Ｔｉの積層膜を形成する。この積層膜の厚さは、例えば、０．７μｍである。
第１金属層５１ａ、第２金属層５１ｂ、第３金属層５２ａ及び第４金属層５２ｂの形成には、例えば、蒸着法またはスパッタ法などが用いられる。これらの金属層の加工には、例えば、リフトオフ法またはウエットエッチングなどが用いられる。
図４（ｄ）に示すように、第２絶縁層８２を形成する。第２絶縁層８２として、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を形成する。
さらに、第５金属層７５の一部となる金属膜７５ａを形成する。これにより、加工体ｐｂが形成される。
例えば、金属膜７５ａとして、第１Ｔｉ膜／Ｐｔ膜／第２Ｔｉ膜／Ｎｉ膜／Ｓｎ膜の積層膜を形成する。第１Ｔｉ膜の上にＰｔ膜を形成し、Ｐｔ膜の上に、第２Ｔｉ膜を形成し、第２Ｔｉ膜の上にＮｉ膜を形成し、第２Ｔｉ膜の上にＳｎ膜を形成する。第１Ｔｉ膜の厚さは、例えば、５ｎｍ以上２０ｎｍ以下（例えば約１０ｎｍ）である。Ｐｔ膜の厚さは５０ｎｍ以上２００ｎｍ以下（例えば約２００ｎｍ)である。第２Ｔｉ膜の厚さは、１００ｎｍ以上３００ｎｍ以下（例えば約２００ｎｍ）である。Ｎｉ膜の厚さは、３００ｎｍ以上７００ｎｍ以下（例えば約５００ｎｍ）である。Ｓｎ膜の厚さは、５００ｎｍ以上２０００ｎｍ以下（例えば約１０００ｎｍ）である。
図５（ａ）に示すように、対向基板７０ｘが用意される。対向基板７０ｘは、基体７０と、基体７０の上面に設けられた金属膜７５ｂと、を含む。金属膜７５ｂとして、例えば、Ｔｉ膜／Ｐｔ膜／Ｔｉ膜／Ｎｉ膜／Ｓｎ膜の積層膜が設けられている。
を含む。
金属膜７５ａと金属膜７５ｂとを接触させて、加工体ｐｂと対向基板７０ｘとが配置される。この状態で加熱し、金属膜７５ａ及び金属膜７５ｂを溶融させて接合する。加熱の温度は、例えば２２０℃以上３００℃以下（例えば約２８０℃）である。加熱の時間は、例えば、３分以上１０分以下（例えば約５分）である。金属膜７５ａ及び金属膜７５ｂにより、第５金属層７５が形成される。
図５（ｂ）に示すように、基板１０ｘを除去する。例えば、基板１０ｘがシリコン基板の場合は、除去には、研削及びドライエッチング（例えばＲＩＥ：Reactive Ion Etching）などが用いられる。例えば、基板１０ｘがサファイア基板の場合は、除去には、ＬＬＯ（Laser Lift Off）などが用いられる。実施形態において、低不純物濃度膜１１ｉｘを除去しても良い。この場合は、ｎ形半導体膜１１ｎｘの表面が露出する。
ｎ形半導体膜１１ｎｘの表面に凹凸１０ｄｐを形成する。例えば、酸を用いたウエット処理により、凹凸１０ｄｐが形成される。
図５（ｃ）に示すように、積層膜ｓｂｆの一部を除去する。除去には、例えばＲＩＥまたはウエットエッチングなどが用いられる。積層膜ｓｂｆから、第１積層体ｓｂ１及び第２積層体ｓｂ２が得られる。そして、積層膜ｓｂｆから、構造体ｓｂ３が得られる。すなわち、第１〜第９半導体層１１〜１９が形成される。第１導電層５１の第５領域ｒ５、及び、第２導電層５２の第７領域ｒ７が露出する。
図６（ａ）に示すように、絶縁層８１、第１絶縁層８１ａ及び絶縁層８１ｂとなる、例えばシリコン化合物膜（シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜）を、例えばＣＶＤ（Chemical Vapor Deposition）により形成する。シリコン化合物膜の厚さは、例えば約４００ｎｍ（例えば１００ｎｍ以上１０００ｎｍ以下）である。
このシリコン酸化膜の一部を除去する。
図６（ｂ）に示すように、除去により露出した領域に、第４導電層５４、第５導電層４５及び第３導電層４３を形成する。例えば、第１半導体層１１の上に、第５導電層４５を形成する。第２導電層５２の第７領域ｒ７の上に、第５導電層４５を形成する。第１導電層５１の第５領域ｒ５の上に、第３導電層４３の第１領域ｒ１が配置される。第４半導体層１４の一部の上に、第３導電層４３の第２領域ｒ２が配置される。構造体ｓｂ３の上（絶縁層８１ｂの上）に、第３導電層４３の第３領域ｒ３が配置される。
ウェーハを所定の形状で分断する。例えば、複数の半導体発光素子となる積層体が１つのウェーハ上に形成され、分断することで、複数の半導体発光素子が得られる。分断のダイシングストリート上のパッシベーション（絶縁層８１など）は除去してもよい。これにより、パッシベーションのクラックが抑制でき、歩留まりが向上する。
必要に応じて、基体７０（例えばシリコン基板）の厚さを縮小する処理を行っても良い。例えば、研削などの処理により基体７０の厚さを、例えば約１５０μｍ程度（例えば１００μｍ以上２００μｍ以下）にする。熱容量をさらに小さくすることができる。
図６（ｃ）に示すように、基体７０の下面に、第６金属層７６を形成する。これにより、半導体発光素子１１０が得られる。
図７（ａ）〜図７（ｄ）は、第１の実施形態に係る別の半導体発光素子の一部を例示する模式的斜視図である。
これらの図は、図１（ｂ）に示す部分ＡＰに対応する部分を拡大して示している。そして、図を見やすくするために、図７（ａ）及び図７（ｃ）では、第５導電層４５を除去した状態を例示している。これらの図において、絶縁層は省略している。
図７（ａ）及び図７（ｂ）に示すように、本実施形態に係る別の半導体発光素子１１１においても、第１積層体ｓｂ１と第２積層体ｓｂ２との間に、構造体ｓｂ３が設けられている。この例では、第１積層体ｓｂ１となる半導体積層膜に凹部ｓｂｈ１が設けられている。半導体積層膜のうちの、凹部ｓｂｈ１と第２積層体ｓｂ２との間の部分が、構造体ｓｂ３となる。
図７（ｂ）に示すように、凹部ｓｂｈ１の周りの一部の上に第５導電層４５が設けられている。そして、凹部ｓｂｈ１の中に、第３導電層４３の一端（第１領域ｒ１）が設けられている。凹部ｓｂｈ１と第４半導体層１４との間に位置する半導体積層膜（構造体ｓｂ３）の上に、第３導電層４３の第３領域ｒ３が設けられている。そして、第３導電層４３の第２領域ｒ２が、第４半導体層１４の上に設けられている。
この場合も、構造体ｓｂ３は、第１積層体ｓｂ１と連続している。
図７（ｃ）及び図７（ｄ）に示すように、本実施形態に係る別の半導体発光素子１１２においても、第１積層体ｓｂ１と第２積層体ｓｂ２との間に、構造体ｓｂ３が設けられている。この例では、島状の構造体ｓｂ３が設けられている。すなわち、構造体ｓｂ３と第１積層体ｓｂ１との間に溝ｓｂｈ２が設けられ、構造体ｓｂ３は、第１積層体ｓｂ１と分断されている。
図７（ｄ）に示すように、島状の構造体ｓｂ３の周りの溝ｓｂｈ２の周りの一部の上に第５導電層４５が設けられている。そして、溝ｓｂｈ２の中に、第３導電層４３の一端（第１領域ｒ１）が設けられている。溝ｓｂｈ２と第４半導体層１４との間に位置する半導体積層膜（構造体ｓｂ３）の上に、第３導電層４３の第３領域ｒ３が設けられている。そして、第３導電層４３の第２領域ｒ２が、第４半導体層１４の上に設けられている。
この例においては、構造体ｓｂ３は、第１積層体ｓｂ１と分断されており、不連続である。
このように、実施形態において、構造体ｓｂ３は、第１積層体ｓｂ１と連続していても良く、不連続でも良い。
（第２の実施形態）
図８は、第２の実施形態に係る半導体発光素子を例示する模式的断面図である。
図８に示すように、本実施形態に係る半導体発光素子１２０は、基体７０と、第１〜第６半導体層１１〜１６と、第１導電層５１と、第２導電層５２と、第３導電層４３と、第１絶縁層８１ａと、を含む。本実施形態においては、半導体発光素子１１０における構造体ｓｂ３が省略され、第２積層体ｓｂ２の一部の厚さが薄くされて、構造体ｓｂ３の機能を果たす。
この場合も、第１半導体層１１は、第１方向Ｄ１において基体７０と離間する。第１半導体層１１は、第１導電形の第１半導体膜１１ｎを含む。第２半導体層１２は、第１半導体層１１と基体７０との間に設けられ、第２導電形である。第３半導体層１３は、第１半導体層１１と第２半導体層１２との間に設けられる。
第１導電層５１は、第２半導体層１２と電気的に接続される。
第４半導体層１４は、第１方向Ｄ１において基体７０と離間し、第２方向Ｄ２（第１方向Ｄ１と交差する方向）において第１半導体層１１と並ぶ。第４半導体層は、第１導電形の第２半導体膜１４ｎを含む。第４半導体層１４は、第１半導体領域ｓｒ１と第２半導体領域ｓｒ２とを含む。第２半導体領域ｓｒ２は、第１半導体領域ｓｒ１の少なくとも一部と、第１半導体層１１の少なくとも一部との間に設けられる。
第５半導体層１５は、第４半導体層１４と基体７０との間に設けられ、第２導電形である。第６半導体層１６は、第４半導体層１４と第５半導体層１５との間に設けられる。第６半導体層１６は、例えば、発光層である。
第２導電層５２は、第５半導体層１５と電気的に接続される。
第３導電層４３は、第４半導体層１４と電気的に接続される。具体的には、第３導電層４３は、第２半導体膜１４ｎと電気的に接続される。第３導電層４３は、第１領域ｒ１と、第２領域ｒ２と、第３領域ｒ３と、を含む。第３領域ｒ３は、第１領域ｒ２と第２領域ｒ２との間に設けられる。第１〜第３領域ｒ１〜ｒ３は、第１〜第３導電領域である。
第１絶縁層８１ａの少なくとも一部は、第３導電層４３と第５半導体層１５との間に設けられる。
第１導電層５１の第４領域ｒ４は、第２半導体層１２と基体７０との間に設けられる。第１導電層５１の第５領域ｒ５は、第３導電層４３の第１領域ｒ１と基体７０との間に設けられる。第５領域ｒ５は、第１領域ｒ１と電気的に接続される。
第４半導体層１４の第１半導体領域ｓｒ１は、第３導電層４３の第２領域ｒ２と第２導電層５２との間に設けられる。第４半導体層１４の第２半導体領域ｓｒ２は、第３導電層４３の第３領域ｒ３と、基体７０との間に設けられる。この例では、第２導電層５２は、第４半導体層１４の第１半導体領域ｓｒ１と基体７０との間に設けられており、第４半導体層１４の第２半導体領域ｓｒ２と基体７０との間には設けられていない。
第２半導体領域ｓｒ２、第５半導体層１５及び第６半導体層１６の合計の厚さｔｔ３（第１方向Ｄ１に沿った長さ）は、第２領域ｒ２と第２導電層５２との間の第１方向Ｄ１に沿った距離ｔ２よりも小さい。厚さｔｔ３は、第１半導体領域ｓｒ１、第５半導体層１５及び第６半導体層１６の合計の厚さ（例えば、距離ｔ２に対応）よりも薄い。
すなわち、第２半導体領域ｓｒ２は、第１半導体領域ｓｒ１よりも薄い。例えば、基体７０を基準にしたときに、第２半導体領域ｓｒ１の上面の高さは、第１半導体領域ｓｒ１の上面の高さよりも低い。
第３導電層４３は、第１導電層５１の第５領域ｒ５の上の領域から、第２半導体領域ｓｒ２の上の領域を経て、第１半導体領域ｓｒ１の上の領域に到達する。低い第２半導体領域ｓｒ２を途中に設けることで、例えば、第３導電層４３の断線などが抑制される。電気的な接続が安定になる。このため、断線を考慮した設計の余裕度が拡大する。例えば、複数のＬＥＤの間の間隔を小さくでき、発光効率が向上できる。さらに、高い信頼性が得られる。さらに、歩留まりが向上し、高い生産性が得られる。
半導体発光素子１２０において、第４半導体層１４の側面は、傾斜している（テーパ状）ことが好ましい。すなわち、第１半導体領域ｓｒ１は、第２方向Ｄ２と交差し第１方向Ｄ１に対して傾斜した側面ｓｆ０１を有する。第２半導体領域ｓｒ２は、第２方向Ｄ２と交差し第１方向Ｄ１に対して傾斜した側面ｓｆ０２を有する。これにより、断線などがより確実に抑制される。
第１絶縁層８１ａは、第３導電層４３と、第１半導体領域ｓｒ１の側面ｓｆ０１と、の間に延在する。第１絶縁層８１ａは、第３導電層４３と、第２半導体領域ｓｒ２の側面ｓｆ０２と、の間に延在する。
本実施形態において、上記の厚さｔｔ３は、上記の距離ｔ２の１／５倍以上２／３倍以下であることが好ましい。厚さｔｔ３が過度に薄いと、第２半導体領域ｓｒ２と第１半導体領域ｓｒ１との間において、第３導電層４３の断線が生じ易くなる場合がある。厚さｔｔ３が過度に厚いと、第１導電層５１と第２半導体領域ｓｒ２との間において、第３導電層４３の断線が生じ易くなる場合がある。
半導体発光素子１２０において、上記以外は半導体発光素子１１０と同様とすることができるので、説明を省略する。
図９は、第２の実施形態に係る別の半導体発光素子を例示する模式的断面図である。
図９に示すように、本実施形態に係る別の半導体発光素子１２１においては、第２導電層５２の一部は、第４半導体層１４の第２半導体領域ｓｒ２の一部（少なくとも一部）と、基体７０との間に設けられる。これ以外は、半導体発光素子１２０と同様であるので、説明を省略する。
半導体発光素子１２１においても、例えば、第３導電層４３の断線などが抑制でき、電気的な接続が安定になる。断線を考慮した設計の余裕度が拡大し、発光効率が向上できる。さらに、高い信頼性が得られる。さらに、歩留まりが向上し、高い生産性が得られる。
（第３の実施形態）
図１０は、第３の実施形態に係る半導体発光素子を例示する模式的断面図である。
図１０に示すように、本実施形態に係る別の半導体発光素子１３０においては、構造体ｓｂ３が設けられており、第４半導体層１４に第１半導体領域ｓｒ１及び第２半導体領域ｓｒ２が設けられている。第３導電層４３の第３領域ｒ３と基体７０との間に、構造体ｓｂ３及び第２半導体領域ｒ２が設けられている。第１半導体領域ｓｒ１の少なくとも一部と、構造体ｓｂ３の少なくとも一部と、の間に、第２半導体領域ｓｒ２の少なくとも一部が、配置される。このように、第１の実施形態に係る構造体ｓｂ３と、第２の実施形態に係る第２半導体領域ｓｒ２と、の両方を設けても良い。この場合も、第３導電層４３の断線などが抑制でき、電気的な接続が安定になる。断線を考慮した設計の余裕度が拡大し、発光効率が向上できる。さらに、高い信頼性が得られる。さらに、歩留まりが向上し、高い生産性が得られる。
複数のＬＥＤを直列に接続する構成において、サファイアなどの絶縁性の成長基板上の複数のＬＥＤを直列に接続する参考例においては、熱抵抗が高いため、放熱性の問題がある。実施形態においては、成長用基板が除去されており、熱容量が小さい。導電性の基体７０を用いることで、熱抵抗が低い。構造体ｓｂ３及び第２半導体領域ｓｒ２の少なくともいずれかを用いることで、断線が抑制できる。複数の素子を複数の配線によって接続することで、配線によって遮蔽される領域を縮小することができる。
上記の実施形態によれば、効率を向上できる半導体発光素子が提供できる。
なお、本明細書において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体発光素子に含まれる半導体層、導電層、金属層、及び、絶縁層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体発光素子を基にして、当業者が適宜設計変更して実施し得る全ての半導体発光素子も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ｄｐ、１０ｄｐａ…凹凸、 １０ｅ…第１面、 １０ｅａ…第３面、 １０ｆ…第２面、 １０ｆａ…第４面、 １０ｘ…基板、 １１〜１９…第１〜第９半導体層、 １１ｉ…低不純物濃度領域、 １１ｉｘ…低不純物濃度膜、 １１ｎ…第１半導体膜、 １１ｎｘ…ｎ形半導体膜、 １２ｘ…半導体膜、 １３Ｂ…障壁層、 １３Ｗ…井戸層、 １３ｘ…半導体膜、 １４ｉ…低不純物濃度領域、 １４ｎ…第２半導体膜、 １６Ｂ…障壁層、 １６Ｗ…井戸層、 ４３…第３導電層、 ４５…第５導電層、 ４６…第６導電層、 ５１…第１導電層、 ５１ａ…第１金属層、 ５１ｂ…第２金属層、 ５１ｂｐ…第１部分、 ５１ｂｑ…第２部分、 ５２…第２導電層、 ５２ａ…第３金属層、 ５２ｂ…第４金属層、 ５２ｂｐ…第３部分、 ５２ｂｑ…第４部分、 ５４…第４導電層、 ７０…基体、 ７０ｘ…対向基板、 ７５…第５金属層、 ７５ａ…金属膜、 ７５ｂ、金属膜、 ７６…第６金属層、 ８１、８１ｂ…絶縁層、 ８１ａ…第１絶縁層、 ８２…第２絶縁層、 １１０〜１１２、１２０、１２１…半導体発光素子、 ＡＡ…矢印、 ＡＰ…部分、 Ｄ１…第１方向、 Ｄ２…第２方向、 ｄ１〜ｄ３…距離、 ｐｂ…加工体、 ｒ１〜ｒ７…第１〜第７領域、 ｓｂ１、ｓｂ２…第１、第２積層体、 ｓｂ３…構造体、 ｓｂｆ…積層膜、 ｓｂｈ…孔、 ｓｂｈ１…凹部、 ｓｂｈ２…溝、 ｓｆ０１、ｓｆ０２…側面、 ｓｆ１、ｓｆ２、ｓｆ３…側面、 ｓｒ１、ｓｒ２…第１、第２半導体領域、 ｔ１、ｔ２…距離、 ｔ３、ｔｔ３…厚さ、 ｔｓ１、ｔｓ２…最短距離、 ｗ４３、ｗ４５、ｗ４６…幅

Claims (19)

  1. 基体と、
    第１方向において前記基体と離間し第１導電形の第１半導体膜を含む第１半導体層と、
    前記第１半導体層と前記基体との間に設けられた第２導電形の第２半導体層と、
    前記第１半導体層と前記第２半導体層との間に設けられた第３半導体層と、
    前記第２半導体層と電気的に接続された第１導電層と、
    前記第１方向において前記基体と離間し前記第１方向と交差する第２方向において前記第１半導体層と並び前記第１導電形の第２半導体膜を含む第４半導体層と、
    前記第４半導体層と前記基体との間に設けられた前記第２導電形の第５半導体層と、
    前記第４半導体層と前記第５半導体層との間に設けられた第６半導体層と、
    前記第５半導体層と電気的に接続された第２導電層と、
    前記第１方向において前記基体と離間した構造体であって、前記構造体の少なくとも一部は前記第１半導体層と前記第４半導体層との間に設けられ、前記構造体は、前記第１導電形の第７半導体層と、前記第７半導体層と前記基体との間に設けられた前記第２導電形の第８半導体層と、前記第７半導体層と前記第８半導体層との間に設けられた第９半導体層と、を含み、前記構造体の前記第２方向と交差する２つの側面は、前記第１方向に対して傾斜している、前記構造体と、
    前記第４半導体層と電気的に接続された第３導電層であって第１領域と、第２領域と、前記第１領域と前記第２領域との間の第３領域と、を含む前記第３導電層と、
    第１絶縁層であって、前記第１絶縁層の少なくとも一部は、前記第３導電層と前記第５半導体層との間に設けられる、前記第１絶縁層と、
    を備え、
    前記第１導電層の第４領域は、前記第２半導体層と前記基体との間に設けられ、
    前記第１導電層の第５領域は、前記第１領域と前記基体との間に設けられ、前記第５領域は前記第１領域と電気的に接続され、
    前記第４半導体層の一部は、前記第２領域と前記第２導電層との間に設けられ、
    前記構造体は、前記第３領域と前記基体との間に設けられ、
    前記構造体の前記第１方向に沿った厚さは、前記第２領域と前記第２導電層との間の前記第１方向に沿った距離よりも小さい、半導体発光素子。
  2. 前記第４半導体層、前記第６半導体層及び前記第５半導体層を含む積層体は、前記第２方向と交差し前記第１方向に対して傾斜した側面を有する、請求項１記載の半導体発光素子。
  3. 前記第１絶縁層は、前記第３導電層と前記側面との間に延在する、請求項２記載の半導体発光素子。
  4. 前記厚さは、前記距離の１／５倍以上２／３倍以下である、請求項１〜３のいずれか１つに記載の半導体発光素子。
  5. 前記第１半導体層及び前記第４半導体層は表面に凹凸を有する、請求項１〜４のいずれか１つに記載の半導体発光素子。
  6. 基体と、
    第１方向において前記基体と離間し第１導電形の第１半導体膜を含む第１半導体層と、
    前記第１半導体層と前記基体との間に設けられた第２導電形の第２半導体層と、
    前記第１半導体層と前記第２半導体層との間に設けられた第３半導体層と、
    前記第２半導体層と電気的に接続された第１導電層と、
    前記第１方向において前記基体と離間し前記第１方向と交差する第２方向において前記第１半導体層と並び前記第１導電形の第２半導体膜を含む第４半導体層であって、第１半導体領域と第２半導体領域とを含み、前記第２半導体領域は、前記第１半導体領域の少なくとも一部と前記第１半導体層の少なくとも一部との間に設けられた、前記第４半導体層と、
    前記第４半導体層と前記基体との間に設けられた前記第２導電形の第５半導体層と、
    前記第４半導体層と前記第５半導体層との間に設けられた第６半導体層と、
    前記第５半導体層と電気的に接続された第２導電層と、
    前記第４半導体層と電気的に接続された第３導電層であって第１領域と、第２領域と、前記第１領域と前記第２領域との間の第３領域と、を含む前記第３導電層と、
    第１絶縁層であって、前記第１絶縁層の少なくとも一部は、前記第３導電層と前記第５半導体層との間に設けられる、前記第１絶縁層と、
    を備え、
    前記第１導電層の第４領域は、前記第２半導体層と前記基体との間に設けられ、
    前記第１導電層の第５領域は、前記第１領域と前記基体との間に設けられ、前記第５領域は前記第１領域と電気的に接続され、
    前記第１半導体領域は、前記第２領域と前記第２導電層との間に設けられ、
    前記第２半導体領域は、前記第３領域と前記基体との間に設けられ、
    前記第２半導体領域、前記第５半導体層及び前記第６半導体層の合計の厚さは、前記第２領域と前記第２導電層との間の前記第１方向に沿った距離よりも小さく、
    前記第１半導体層及び前記第４半導体層は表面に凹凸を有する、半導体発光素子。
  7. 前記第１半導体領域は、前記第２方向と交差し前記第１方向に対して傾斜した側面を有する、請求項６記載の半導体発光素子。
  8. 前記第１絶縁層は、前記第３導電層と、前記第１半導体領域の前記側面と、の間に延在する、請求項７記載の半導体発光素子。
  9. 前記第２半導体領域は、前記第２方向と交差し前記第１方向に対して傾斜した側面を有する、請求項６〜８のいずれか１つに記載の半導体発光素子。
  10. 前記第１絶縁層は、前記第３導電層と、前記第２半導体領域の前記側面と、の間に延在する、請求項９記載の半導体発光素子。
  11. 前記厚さは、前記距離の１／５倍以上２／３倍以下である、請求項１〜１０のいずれか１つに記載の半導体発光素子。
  12. 前記第１導電層は、第１金属層と、第２金属層と、を含み、
    前記第１金属層は、前記第２半導体層と前記基体との間に設けられ、
    前記第２金属層の第１部分は、前記第１金属層と前記基体との間に設けられ、
    前記第２金属層の第２部分は、前記第１領域と前記基体との間に設けられた、請求項１〜１１のいずれか１つに記載の半導体発光素子。
  13. 前記第２導電層は、第３金属層と、第４金属層と、を含み、
    前記第３金属層は、前記第５半導体層と前記基体との間に設けられ、
    前記第４金属層の第３部分は、前記第３金属層と前記基体との間に設けられた、請求項１〜１２のいずれか１つに記載の半導体発光素子。
  14. 第４導電層をさらに備え、
    前記第４導電層と前記基体との間に、前記第４金属層の第４部分が配置され、
    前記第４導電層は、前記第４部分と電気的に接続された、請求項１３記載の半導体発光素子。
  15. 第５導電層をさらに備え、
    前記第５導電層と前記基体との間に前記第１半導体層が配置され、
    前記第５導電層は、前記第１半導体膜と電気的に接続される、請求項１〜１４のいずれか１つに記載の半導体発光素子。
  16. 前記第１導電層と前記基体との間、及び、前記第２導電層と前記基体との間に設けられた第２絶縁層をさらに備えた、請求項１〜１５いずれか１つに記載の半導体発光素子。
  17. 前記基体は、導電性である、請求項１６記載の半導体発光素子。
  18. 前記第２絶縁層と前記基体との間に設けられた第４金属層をさらに備えた、請求項１６または１７に記載の半導体発光素子。
  19. 第６金属層をさらに備え、前記第２絶縁層と前記第６金属層との間に前記基体が配置された、請求項１６〜１８に記載の半導体発光素子。
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