JP6582764B2 - Semiconductor device driving apparatus - Google Patents
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Description
本発明は、電力変換装置に適用される半導体素子の駆動装置に関する。 The present invention relates to a drive device for a semiconductor element applied to a power converter.
従来、電圧駆動型半導体素子であるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を使用した電圧形インバータが知られている（例えば特許文献１）。このような電圧形インバータは、ＭＯＳＦＥＴ及びこのＭＯＳＦＥＴに逆並列接続された還流用ダイオードを内蔵する半導体モジュールと、この半導体モジュールを駆動するゲート駆動装置（Ｇａｔｅ Ｄｒｉｖｅｒ Ｕｎｉｔ：ＧＤＵ）との組を複数個備え、直流電力を交流電力に変換してモータ負荷に出力するようになっている。電圧形インバータに用いられるゲート駆動装置は、例えば特許文献２に開示されている。
Conventionally, a voltage-type inverter using a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor), which is a voltage-driven semiconductor element, is known (for example, Patent Document 1). Such a voltage source inverter includes a plurality of pairs of a semiconductor module including a MOSFET and a return diode connected in reverse parallel to the MOSFET and a gate driver unit (GDU) for driving the semiconductor module. And DC power is converted into AC power and output to the motor load. A gate driving device used for a voltage source inverter is disclosed in
電圧形インバータとして、同期整流方式を採用したインバータが知られている（例えば特許文献３）。同期整流方式では、半導体モジュールに内蔵されたＭＯＳＦＥＴなどのユニポーラ型のパワー半導体素子の双方向性を活かし、還流用ダイオードの通流するタイミングでＭＯＳＦＥＴを導通させることにより、半導体モジュールのオン電圧を下げることができる。これにより、半導体モジュールの導通損失が低減される。このことから、特許文献３には、同期整流方式を採用したインバータは、電力変換効率の向上が図れるという利点があることが開示されている。
An inverter that employs a synchronous rectification method is known as a voltage source inverter (for example, Patent Document 3). In the synchronous rectification method, the on-voltage of the semiconductor module is lowered by making the MOSFET conductive at the timing when the reflux diode flows, taking advantage of the bidirectionality of a unipolar power semiconductor element such as a MOSFET built in the semiconductor module. be able to. Thereby, the conduction | electrical_connection loss of a semiconductor module is reduced. For this reason,
ところで、電力変換装置では、特許文献１に記載されているように、ハイサイドアームを構成する第１電圧駆動型半導体素子とローサイドアームを構成する第２電圧駆動型半導体素子とが直列に接続され、第１電圧駆動型半導体素子と第２電圧駆動型半導体素子との接続点から負荷への出力を得るようにしている。
これら第１電圧駆動型半導体素子及び第２駆動型半導体素子としてスイッチング速度が速い電圧駆動型半導体素子を適用して同期整流方式で駆動する場合に、例えば第１電圧駆動型半導体素子及び第２電圧駆動型半導体素子がともにオフ状態で、第２電圧駆動型半導体素子に逆並列に接続された還流用ダイオードを通じて負荷からの還流電流が流れる還流モードを終了して第１電圧駆動型半導体素子がターンオンされたときに高ｄｖ／ｄｔが発生し、この高ｄｖ／ｄｔによる電流が第２電圧駆動型半導体素子の帰還容量を通じて制御端子に流れることによって制御端子電圧が変動する。
By the way, in the power converter, as described in
When the first voltage driven semiconductor element and the second driven semiconductor element are driven by a synchronous rectification method using a voltage driven semiconductor element having a high switching speed, for example, the first voltage driven semiconductor element and the second voltage driven semiconductor element are used. The first voltage-driven semiconductor element is turned on after both of the drive-type semiconductor elements are turned off and the return mode in which the return current from the load flows through the return diode connected in antiparallel to the second voltage-driven semiconductor element is terminated. When this occurs, a high dv / dt is generated, and a current due to the high dv / dt flows to the control terminal through the feedback capacitance of the second voltage-driven semiconductor element, thereby changing the control terminal voltage.
この制御端子電圧の変動により、制御端子電圧が閾値電圧を超えると第２電圧駆動型半導体素子が誤点弧（セルフターンオン）して、アーム短絡を引き起し、第１電圧駆動型半導体素子及び第２電圧駆動型半導体素子に短絡電流が流れる。この短絡電流によって電力損失が増加し、場合によっては素子破壊に至る可能性がある。この誤点弧は、電力変換装置の出力電流が負の場合、第２電圧駆動型半導体素子がターンオンするときに、第１電圧駆動型半導体素子にも見られる。
本発明は、電圧駆動型半導体素子の誤点弧を防止して、短絡電流による電力損失を低減することができる半導体素子の駆動装置を提供することを目的とする。
Due to the fluctuation of the control terminal voltage, when the control terminal voltage exceeds the threshold voltage, the second voltage-driven semiconductor element is falsely fired (self-turned on), causing an arm short circuit, and the first voltage-driven semiconductor element and A short-circuit current flows through the second voltage-driven semiconductor element. This short-circuit current increases power loss and may lead to device destruction in some cases. This false firing is also observed in the first voltage-driven semiconductor element when the second voltage-driven semiconductor element is turned on when the output current of the power converter is negative.
An object of the present invention is to provide a driving device for a semiconductor element that can prevent erroneous firing of a voltage-driven semiconductor element and reduce power loss due to a short-circuit current.
上記目的を達成するために、本発明の一態様による半導体素子の駆動装置は、電圧駆動型半導体素子及びこの電圧駆動型半導体素子に逆並列に接続された還流用ダイオードを有するアーム部に流れる主電流を検出する電流検出部と、電流検出部で検出された主電流の極性を判別する極性判別部と、極性判別部で判別された判別結果に応じて電圧駆動型半導体素子の制御端子に接続されるオフ抵抗値を少なくとも還流用ダイオードを通じる還流電流の通電終了時に切換えるオフ抵抗値選択部とを備えている。 In order to achieve the above object, a driving device for a semiconductor element according to one aspect of the present invention is mainly configured to flow through an arm portion having a voltage-driven semiconductor element and a return diode connected in antiparallel to the voltage-driven semiconductor element. A current detection unit for detecting current, a polarity determination unit for determining the polarity of the main current detected by the current detection unit, and a control terminal of the voltage-driven semiconductor element connected according to the determination result determined by the polarity determination unit And an off-resistance value selection section that switches at least the end of energization of the return current through the return diode.
本発明の一態様によれば、電圧駆動型半導体素子の誤点弧を防止して、短絡電流による電力損失を低減することができるとともに、素子破壊を防止する。 According to one embodiment of the present invention, erroneous firing of a voltage-driven semiconductor element can be prevented, power loss due to a short-circuit current can be reduced, and element destruction can be prevented.
次に、図面を参照して、本発明の一実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
また、以下に示す実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
Next, an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals.
Further, the embodiment described below exemplifies an apparatus and a method for embodying the technical idea of the present invention, and the technical idea of the present invention is the material, shape, structure, The layout is not specified as follows. The technical idea of the present invention can be variously modified within the technical scope defined by the claims described in the claims.
以下、本発明の一の実施の形態に係る半導体素子の駆動装置について図面を参照して説明する。本実施形態では、半導体素子として電圧駆動型半導体素子を例にとり、半導体素子の駆動装置として半導体素子のゲート駆動装置を例にとって説明する。なお、以下、電圧駆動型半導体素子のゲート駆動装置を「半導体素子のゲート駆動装置」又は「ゲート駆動装置」と略記する場合がある。まず、本実施形態による半導体素子のゲート駆動装置１を備えたインバータ（電力変換回路）５０について図１を用いて説明する。
Hereinafter, a semiconductor device driving apparatus according to an embodiment of the present invention will be described with reference to the drawings. In the present embodiment, a voltage-driven semiconductor element is taken as an example of a semiconductor element, and a semiconductor element gate drive apparatus is taken as an example of a semiconductor element drive apparatus. Hereinafter, a gate driving device for a voltage-driven semiconductor element may be abbreviated as “gate driving device for a semiconductor element” or “gate driving device”. First, the inverter (power conversion circuit) 50 including the semiconductor element
図１に示すように、インバータ５０は、三相交流電源１７に接続されている。インバータ５０は、三相交流電源１７から入力する三相交流電力を全波整流する整流回路１８と、整流回路１８で整流された電力を平滑化する平滑用コンデンサ１９とを有している。図示は省略するが、整流回路１８は、６つのダイオードをフルブリッジ接続して構成するかまたは６つのスイッチング素子をフルブリッジ接続している。整流回路１８の正極出力端子に正極側ラインＬｐが接続され、負極出力端子に負極側ラインＬｎが接続されている。これら正極側ラインＬｐ及び負極側ラインＬｎ間に平滑用コンデンサ１９が接続されている。
As shown in FIG. 1, the
また、インバータ５０は、正極側ラインＬｐに接続されたアーム部を構成する半導体モジュール２ａ，２ｃ，２ｅと、負極側ラインＬｎに接続されたアーム部を構成する半導体モジュール２ｂ，２ｄ，２ｆとを有している。
半導体モジュール２ａ及び半導体モジュール２ｂは、ラインＬｐと負極側ラインＬｎとの間に直列に接続されて出力アームを構成している。半導体モジュール２ｃ及び半導体モジュール２ｄは、正極側ラインＬｐと負極側ラインＬｎとの間に直列に接続されて出力アームを構成している。半導体モジュール２ｅ及び半導体モジュール２ｆは、正極側ラインＬｐと負極側ラインＬｎとの間に直列に接続されて出力アームを構成している。
The
The
そして、半導体モジュール２ａ及び半導体モジュール２ｂの接続部と、半導体モジュール２ｃ及び半導体モジュール２ｄの接続部と、半導体モジュール２ｅ及び半導体モジュール２ｆの接続部は、誘導性負荷となるモータ２０にそれぞれ接続されている。
半導体モジュール２ａは、Ｎ型のＭＯＳＦＥＴ（半導体素子の一例）３ａと、ＭＯＳＦＥＴ３ａに逆並列接続された還流用ダイオード４ａとを有してアーム部を構成している。ＭＯＳＦＥＴ３ａのドレイン端子Ｄに還流用ダイオード４ａの陰極が接続され、ＭＯＳＦＥＴ３ａのソース端子Ｓに還流用ダイオード４ａの陽極が接続されている。
And the connection part of the
The
半導体モジュール２ｂは、Ｎ型のＭＯＳＦＥＴ（半導体素子の一例）３ｂと、ＭＯＳＦＥＴ３ｂに逆並列接続された還流用ダイオード４ｂとを有してアーム部を構成している。ＭＯＳＦＥＴ３ｂのドレイン端子Ｄに還流用ダイオード４ｂの陰極が接続され、ＭＯＳＦＥＴ３ｂのソース端子Ｓに還流用ダイオード４ｂの陽極が接続されている。
半導体モジュール２ｃは、Ｎ型のＭＯＳＦＥＴ（半導体素子の一例）３ｃと、ＭＯＳＦＥＴ３ｃに逆並列接続された還流用ダイオード４ｃとを有してアーム部を構成している。ＭＯＳＦＥＴ３ｃのドレイン端子Ｄに還流用ダイオード４ｃの陰極が接続され、ＭＯＳＦＥＴ３ｃのソース端子Ｓに還流用ダイオード４ｃの陽極が接続されている。
The
The
半導体モジュール２ｄは、Ｎ型のＭＯＳＦＥＴ（半導体素子の一例）３ｄと、ＭＯＳＦＥＴ３ｄに逆並列接続された還流用ダイオード４ｄとを有してアーム部を構成している。ＭＯＳＦＥＴ３ｄのドレイン端子Ｄに還流用ダイオード４ｄの陰極が接続され、ＭＯＳＦＥＴ３ｄのソース端子Ｓに還流用ダイオード４ｄの陽極が接続されている。
半導体モジュール２ｅは、Ｎ型のＭＯＳＦＥＴ（半導体素子の一例）３ｅと、ＭＯＳＦＥＴ３ｅに逆並列接続された還流用ダイオード４ｅとを有してアーム部を構成している。ＭＯＳＦＥＴ３ｅのドレイン端子Ｄに還流用ダイオード４ｅの陰極が接続され、ＭＯＳＦＥＴ３ｅのソース端子Ｓに還流用ダイオード４ｅの陽極が接続されている。
The
The
半導体モジュール２ｆは、Ｎ型のＭＯＳＦＥＴ（半導体素子の一例）３ｆと、ＭＯＳＦＥＴ３ｆに逆並列接続された還流用ダイオード４ｆとを有してアーム部を構成している。ＭＯＳＦＥＴ３ｆのドレイン端子Ｄに還流用ダイオード４ｆの陰極が接続され、ＭＯＳＦＥＴ３ｆのソース端子Ｓに還流用ダイオード４ｆの陽極が接続されている。
ＭＯＳＦＥＴ３ａ〜３ｆは、ユニポーラ型のパワー半導体素子であり、双方向性を有している。ここで、アーム部を構成するスイッチング素子としては、ＭＯＳＦＥＴ３ａ〜３ｆのようなＳｉ系の半導体素子だけでなく、炭化ケイ素、窒化ガリウム及びダイアモンドの少なくとも１つを主材料とするワイドバンドギャップ半導体素子であってもよい。また、還流用ダイオード４ａ〜４ｆもＳｉ系の半導体素子だけでなく、炭化ケイ素、窒化ガリウム及びダイアモンドの少なくとも１つを主材料とするワイドバンドギャップ半導体素子であってもよい。ワイドバンドギャップ半導体素子はＳｉ素子よりも高温，高電圧動作に優れ、低損失であるとともに、スイッチング速度がＳｉ素子よりも速い。なお、還流用ダイオード４ａ〜４ｆとして、ＭＯＳＦＥＴ３ａ〜３ｆのボディダイオードを利用してもよい。
The
The
また、インバータ５０は、半導体モジュール２ａのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ａと、半導体モジュール２ｂのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ｂと、半導体モジュール２ｃのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ｃと、半導体モジュール２ｄのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ｄと、半導体モジュール２ｅのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ｅと、半導体モジュール２ｆのスイッチング動作を制御するゲート駆動装置（ＧＤＵ）１ｆとを有している。
The
各ゲート駆動装置１ａ〜１ｆの出力端子は、ＭＯＳＦＥＴ３ａ〜３ｆの制御端子となるゲート端子Ｇに接続されている。
半導体モジュール２ａ及び半導体モジュール２ｂは、例えばＵ相アームを構成し、半導体モジュール２ｃ及び半導体モジュール２ｄは、例えばＶ相アームを構成し、半導体モジュール２ｅ及び半導体モジュール２ｆは、例えばＷ相アームを構成している。
したがって、インバータ５０は、これらのＵ相アーム、Ｖ相アーム及びＷ相アームが並列接続された三相フルブリッジ回路と、Ｕ相アームのスイッチング動作を制御するゲート駆動装置１ａ，１ｂと、Ｖ相アームのスイッチング動作を制御するゲート駆動装置１ｃ，１ｄと、Ｗ相アームのスイッチング動作を制御するゲート駆動装置１ｅ，１ｆとを有している。半導体モジュール２ａ，２ｃ，２ｅはハイサイドスイッチングアームを構成し、半導体モジュール２ｂ，２ｃ，２ｆはローサイドスイッチングアームを構成する。
The output terminals of the
The
Therefore,
次に、本実施形態による駆動装置についてゲート駆動装置１ｂを例にとり、図１を参照しつつ図２から図６を用いて説明する。なお、ゲート駆動装置１ａ，１ｃ，１ｄ，１ｅ，１ｆは、ゲート駆動装置１ｂと同様の構成を有している。
図２に示すように、ゲート駆動装置１ｂは、外部からＭＯＳＦＥＴ３ｂをオン・オフ制御する制御信号ＣＳ（ｂ）が入力されるインターフェイス回路（インターフェイス部の一例）５と、このインターフェイス回路５から出力される内部制御信号によってＭＯＳＦＥＴ３ｂをオン・オフ制御するゲート駆動回路６とを備えている。
Next, the drive device according to the present embodiment will be described using the
As shown in FIG. 2, the
ゲート駆動回路６は、例えば１０〔Ｖ〕の正極電源Ｐ１が供給される電源端子Ｔ１と接地との間に接続されており、オン抵抗Ｒｇ（ｏｎ）と、ＮＰＮ型バイポーラトランジスタで構成される第１スイッチ素子７と、ＰＮＰ型バイポーラトランジスタで構成される第２スイッチ素子８と、後述するオフ抵抗値切換回路１５とが直列に接続されている。そして、第１スイッチ素子７は、コレクタがオン抵抗Ｒｇ（ｏｎ）を介して電源端子Ｔ１に接続され、エミッタが第２スイッチ素子８のエミッタに接続され、ベースがインターフェイス回路５に接続されている。
The
第２スイッチ素子８は、エミッタが第１スイッチ素子７のエミッタに接続され、コレクタがオフ抵抗値切換回路１５を介して接地に接続され、ベースがインターフェイス回路５に接続されている。
したがって、第１スイッチ素子７はインターフェイス回路５から出力される内部制御信号がハイレベルであるときにオン状態となり、ローレベルであるときにオフ状態となる。逆に第２スイッチ素子８はインターフェイス回路５から出力される内部制御信号がハイレベルであるときにオフ状態となり、ローレベルであるときにオン状態となる。
そして、第１スイッチ素子７と第２スイッチ素子との接続点がＭＯＳＦＥＴ３ｂのゲートに接続されている。
The
Therefore, the first switch element 7 is turned on when the internal control signal output from the interface circuit 5 is at a high level, and is turned off when it is at a low level. Conversely, the
A connection point between the first switch element 7 and the second switch element is connected to the gate of the
また、ゲート駆動装置１ｂは、図２に示すように、ＭＯＳＦＥＴ３ｂ及び還流用ダイオード４ｂで構成されるアーム部に流れるドレイン電流（主電流の一例）Ｉｄ（ｂ）を検出する電流検出器（電流検出部の一例）１０と、電流検出器１０で検出したドレイン電流Ｉｄ（ｂ）の電流値を検出する電流値検出回路（電流検出部の一例）１１と、電流値検出回路１１で検出されたドレイン電流Ｉｄ（ｂ）の電流値の極性を判別する極性判別回路（極性判別部の一例）１２と、極性判別回路１２で判別された判別結果に応じてＭＯＳＦＥＴ３ｂのオフ抵抗値を切換えるオフ抵抗値選択回路（オフ抵抗値選択部の一例）１３とを有している。
In addition, as shown in FIG. 2, the
極性判別回路１２は、電流値検出回路１１で検出したドレイン電流Ｉｄ（ｂ）が負（Ｉｄ（ａ）＜０）であるときにローレベルとなり、ドレイン電流Ｉｄ（ｂ）が零を含む正（Ｉｄ（ａ）≧０）であるときにハイレベルとなる判別信号ＳＤを出力する。
オフ抵抗値選択回路１３は、極性判別回路１２から入力される判別信号Ｓ１が供給される遅延回路１４と、遅延回路１４から出力される遅延信号Ｓ２が入力されるゲート駆動回路６の第スイッチ素子８と接地との間に接続されたオフ抵抗値切換回路１５とを備えている。
The
The off-resistance
遅延回路１４は、極性判別回路１２から入力される判別信号Ｓ１をＭＯＳＦＥＴ３ｂのターンオン時のスイッチング時間以上に設定された遅延時間Ｔａ分遅延させた遅延信号Ｓ２を出力する。
オフ抵抗値切換回路１５は、通常のオフ抵抗値よりも大きな抵抗値に設定された第１オフ抵抗Ｒｇ１（ｏｆｆ）と、この第１オフ抵抗Ｒｇ１（ｏｆｆ）と並列に接続された例えばＮＰＮ型バイポーラトランジスタで構成されるスイッチ素子１６及び第２オフ抵抗Ｒｇ２（ｏｆｆ）の直列回路とで構成されている。
The
The off-resistance
このオフ抵抗値切換回路１５では、スイッチ素子１６がオフ状態であるときには第１オフ抵抗Ｒｇ１（ｏｆｆ）のみが第２スイッチ素子８と接地との間に接続され、スイッチ素子１６がオン状態であるときには第１オフ抵抗Ｒｇ１（ｏｆｆ）と第２オフ抵抗Ｒｆ２（ｏｆｆ）との並列抵抗が第２スイッチ素子８と接地との間に接続される。
したがって、スイッチ素子１６がオフ状態であるときには第１オフ抵抗Ｒｇ１（ｏｆｆ）のみの比較的大きな抵抗値となり、スイッチ素子１６がオン状態であるときには第１オフ抵抗Ｒｇ１（ｏｆｆ）及び第２オフ抵抗Ｒｇ１（ｏｆｆ）の合成抵抗値で表される第１オフ抵抗Ｒｇ１（ｏｆｆ）より小さい通常動作時のオフ抵抗値となる。
In the off-
Therefore, when the
次に、インバータ５０の一相分（例えばＵ相アーム）について、ゲート駆動装置１ｂを適用したときの動作について説明する。なお、以下で説明する一相以外の他の２つの相（例えばＶ相及びＷ相）もこの一相と同様に動作する。インバータ５０の一相分の整流動作は、モードＭＤ１、モードＭＤ２、モードＭＤ３及びモードＭＤ４の４つの動作に区分される。
モードＭＤ１の動作では、ハイサイドアーム側のゲート駆動装置１ａに入力される制御信号ＣＳ（ａ）が図３（Ａ）に示すようにハイレベルであり、ローサイドアーム側のゲート駆動装置１ｂに入力される制御信号ＣＳ（ｂ）が図３（Ｂ）に示すようにローレベルとなっている。このためＭＯＳＦＥＴ３ａのゲートソース間電圧Ｖｇｓ（ａ）は、図３（Ｃ）に示すように、電源電圧Ｐ１と同電圧となり、ＭＯＳＦＥＴ３ｂのゲートソース間電圧Ｖｇｓ（ｂ）は、負電圧Ｎ１と同電圧となる。
このため、ＭＯＳＦＥＴ３ａはオン状態となり、ＭＯＳＦＥＴ３ｂはオフ状態となり、ＭＯＳＦＥＴ３ａのドレイン電流Ｉｄ（ａ）が出力電流Ｉｕとしてモータ２０（図１参照）のＵ相コイルに流れる。このため、ＭＯＳＦＥＴ３ａのドレイン電流Ｉｄ（ａ）が図３（Ｇ）に示すように、増加するとともに、出力電流Ｉｕも図３（Ｅ）に示すように徐々に増加する。また、出力電流Ｉｕは正の値となる。
Next, an operation when the
In the operation of mode MD1, the control signal CS (a) input to the
Therefore, the
モードＭＤ１では、図４（Ａ）に示すように、ＭＯＳＦＥＴ３ｂは、オフ状態であってドレイン電流Ｉｄ（ｂ）の値は、図３（Ｉ）に示すように、０〔Ａ〕となる。このため、電流値検出回路１１は、電流検出器１０で検知されたドレイン電流Ｉｄ（ｂ）に基づいてドレイン電流Ｉｄ（ｂ）の電流値を０〔Ａ〕と検出し、検出結果を極性判別回路１２に出力する。極性判別回路１２は、ドレイン電流Ｉｄ（ｂ）の電流値が０〔Ａ〕であってドレイン電流Ｉｄ（ｂ）の極性が正方向であることを判別し、図３（Ｊ）に示すように、判別結果であるハイレベルの判別信号Ｓ１をオフ抵抗値選択回路１３に出力する。
In the mode MD1, as shown in FIG. 4A, the
オフ抵抗値選択回路１３は、遅延回路１４で判別信号Ｓ１を遅延させるが、モードＭＤ１では、遅延回路１４の遅延信号Ｓ２は図３（Ｋ）に示すようにハイレベルを維持する。この遅延信号Ｓ２がオフ抵抗値切換回路１５のスイッチ素子１６のベースに供給されるので、このスイッチ素子１６がオン状態となり、オフ抵抗値切換回路１５の抵抗値は、第１オフ抵抗Ｒｇ１（ｏｆｆ）及び第２オフ抵抗Ｒｇ２（ｏｆｆ）の合成抵抗である通常動作時の抵抗値となる。
The off-resistance
次いで、時点ｔ２でインバータ５０の一相分の整流動作がモードＭＤ１からモードＭＤ２に切り替わる。モードＭＤ２は、ＭＯＳＦＥＴ３ａ及びＭＯＳＦＥＴ３ｂが同時にオン状態になってＭＯＳＦＥＴ３ａ及びＭＯＳＦＥＴ３ｂ間に貫通電流が流れるのを防止するデッドタイムを形成するために、ＭＯＳＦＥＴ３ａをオン状態からオフ状態に切り替えて、ＭＯＳＦＥＴ３ａ，３ｂを両方ともオフ状態にするモードである。
Next, the rectification operation for one phase of the
モードＭＤ２の動作では、ＭＯＳＦＥＴ３ａのゲートソース間電圧Ｖｇｓ（ａ）及びＭＯＳＦＥＴ３ｂのゲートソース間電圧Ｖｇｓ（ｂ）は、図３（Ｃ）及び（Ｄ）に示すように、負電圧Ｎ１と同電圧となる。このため、図４（Ｂ）に示すように、ＭＯＳＦＥＴ３ａはオン状態からオフ状態に切り替わり、ＭＯＳＦＥＴ３ｂはオフ状態を維持する。
このため、ＭＯＳＦＥＴ３ａ，３ｂは、両方ともオフ状態になる。このとき、図４（Ｂ）で破線矢印で示すように、半導体モジュール２ｂに内蔵された還流用ダイオード４ｂを介してモータ２０から還流電流が出力電流Ｉｕとしてモータ２０に流れる。この還流電流は、モータ２０に充電されていた電荷の放電に基づく電流であるため、図３（Ｅ）に示すように、出力電流Ｉｕは正の値は維持しつつ徐々に低下する。また、モードＭＤ２では、ＭＯＳＦＥＴ３ａはオフ状態となるため、図３（Ｇ）に示すように、ＭＯＳＦＥＴ３ａのドレイン電流Ｉｄ（ａ）は、０〔Ａ〕まで減少する。
In the operation of the mode MD2, the gate-source voltage Vgs (a) of the
For this reason, the
一方、図３（Ｉ）及び図４（Ｂ）に示すように、還流電流は、還流用ダイオード４ｂを介してＭＯＳＦＥＴ３ｂのソース端子Ｓからドレイン端子Ｄに向かって流れる負の電流である。このため、電流値検出回路１１は、電流検出器１０で検知されるドレイン電流Ｉｄ（ｂ）に基づいてドレイン電流Ｉｄ（ｂ）の電流値を負の値（Ｉｄ（ｂ）＜０〔Ａ〕）として検出し、検出結果を極性判別回路１２に出力する。
極性判別回路１２は、ドレイン電流Ｉｄ（ｂ）の電流値が負の値であってドレイン電流Ｉｄ（ｂ）の極性が負方向であると判別し、判別信号Ｓ１が図３（Ｊ）に示すように、時点ｔ２でハイレベルからローレベルは反転する。この判定信号Ｓ１がオフ抵抗値選択回路１３の遅延回路１４に供給されるので、この遅延回路１４では、判別信号Ｓ１をＭＯＳＦＥＴ３ｂのターンオン時におけるスイッチング時間以上の遅延時間Ｔａだけ遅延させて、図３（Ｋ）に示すように、時点ｔ２′でオン状態からオフ状態に反転する遅延信号Ｓ２を出力する。
On the other hand, as shown in FIGS. 3I and 4B, the return current is a negative current that flows from the source terminal S to the drain terminal D of the
The
この遅延信号Ｓ２がオフ抵抗値切換回路１５のスイッチ素子１６のベースに入力されるので、このスイッチ素子１６が時点ｔ２′でオン状態からオフ状態に移行し、オフ抵抗値切換回路１５の抵抗値が第１オフ抵抗Ｒｇ１（ｏｆｆ）のみの通常動作時の抵抗値より大きな抵抗値となる。
このとき、ローサイドアーム側のゲート駆動装置１ｂに供給される制御信号ＣＳ（ｂ）は、図３（Ｂ）に示すように、ローレベルを維持しており、ＭＯＳＦＥＴ３ｂはオフ状態を維持している定常状態であるので、オフ抵抗値切換回路１５の抵抗値が通常動作時の抵抗値からこれより大きい抵抗値に切り換わってもインバータ動作には影響を与えることがない。
Since the delay signal S2 is input to the base of the
At this time, as shown in FIG. 3B, the control signal CS (b) supplied to the
その後、時点ｔ３でインバータ５０の一相分の整流動作がモードＭＤ２からモードＭＤ３に切り替わる。モードＭＤ３は、ＭＯＳＦＥＴ３ｂがオフ状態からオン状態に切り替わり、還流電流がＭＯＳＦＥＴ３ｂ及び還流用ダイオード４ｂに並列に流れるモードである。
モードＭＤ３では、インターフェイス回路５に入力される制御信号ＣＳ（ｂ）が図３（Ｂ）に示すように、ローレベルからハイレベルに反転し、第１スイッチ素子７をオン状態にするためのオン信号としてインターフェイス回路５からゲート駆動回路６に入力される。
Thereafter, the rectification operation for one phase of the
In mode MD3, as shown in FIG. 3B, the control signal CS (b) input to the interface circuit 5 is inverted from the low level to the high level, and the on state for turning on the first switch element 7 is turned on. A signal is input from the interface circuit 5 to the
これにより、モードＭＤ３では、ＭＯＳＦＥＴ３ｂがオン状態となって、還流電流は並列接続されたＭＯＳＦＥＴ３ｂ及び還流用ダイオード４ｂに流れる。このため、モードＭＤ３における半導体モジュール２ｂは、ＭＯＳＦＥＴ３ｂのオン抵抗と還流用ダイオード４ｂのオン抵抗が並列に接続されることになり、還流電流が還流用ダイオード４ｂのみを流れるモードＭＤ２と比較して低抵抗となる。なお、モードＭＤ３では、ＭＯＳＦＥＴ３ａはオフ状態を維持する。
Thereby, in the mode MD3, the
このモードＭＤ３では、時点ｔ３でインターフェイス回路５に入力する制御信号ＣＳ（ｂ）が図３（Ｂ）に示すように、ハイレベルとなって、第１スイッチ素子７をオン状態とするオン信号に切り替わる。
また、このオン信号は、第２スイッチ素子８をオフ状態とするためのオフ信号となる。これにより、第２スイッチ素子８はオフ状態に切り替わる。
ＭＯＳＦＥＴ３ｂのゲート端子Ｇに電源電圧Ｐ１が印加され、ソース端子Ｓに基準電位Ｍが印加されるので、ＭＯＳＦＥＴ３ｂのゲートソース間電圧Ｖｇｓ（ｂ）は電源電圧Ｐ１となる。これにより、図３（Ｄ）に示すように、ＭＯＳＦＥＴ３ｂのゲートソース間電圧Ｖｇｓ（ｂ）には順バイアス電圧が出力されるので、ＭＯＳＦＥＴ３ｂはオフ状態からオン状態に切り替わる。
In this mode MD3, as shown in FIG. 3B, the control signal CS (b) input to the interface circuit 5 at the time point t3 becomes a high level and becomes an on signal for turning on the first switch element 7. Switch.
The on signal is an off signal for turning off the
Since the power supply voltage P1 is applied to the gate terminal G of the
したがって、図４（Ｃ）に示すように、還流電流は、ＭＯＳＦＥＴ３ｂ及び還流用ダイオード４ｂを介してＭＯＳＦＥＴ３ｂのソース端子Ｓからドレイン端子Ｄに向かって流れる。
なお、図４（Ｃ）では、還流電流は破線矢印によって図示されている。このため、モードＭＤ３においても、電流値検出回路１１は、電流検出器１０で検知されるドレイン電流Ｉｄ（ｂ）に基づいてドレイン電流Ｉｄ（ｂ）の電流値を負の値（Ｉｄ（ｂ）＜０〔Ａ〕）として検出し、検出結果を極性判別回路１２に出力する。
Therefore, as shown in FIG. 4C, the return current flows from the source terminal S to the drain terminal D of the
In FIG. 4C, the reflux current is indicated by a broken-line arrow. Therefore, even in the mode MD3, the current value detection circuit 11 sets the drain current Id (b) to a negative value (Id (b)) based on the drain current Id (b) detected by the
極性判別回路１２は、ドレイン電流Ｉｄ（ｂ）の電流値が負の値であってドレイン電流Ｉｄ（ｂ）の極性が負方向であることを判別し、引き続きローレベルの判定信号Ｓ１を判別結果としてオフ抵抗値選択回路１３の遅延回路１４に出力する。
このモードＭＤ３では、判定信号Ｓ１が反転しないので、遅延回路１４から出力される遅延信号Ｓ２も、図３（Ｋ）に示すように、ローレベルを維持し、オフ抵抗値切換回路１５の抵抗値は第１オフ抵抗Ｒｇ１（ｏｆｆ）のみによる通常動作時より高い抵抗値を維持する。
モードＭＤ３における還流電流は、モードＭＤ２の場合と同様に、モータ２０に充電されていた電荷の放電に基づく電流であるため、図３（Ｉ）に示すように、還流電流の電流値は徐々に０（Ａ）に近付く。これに伴い、図３（Ｅ）に示すように、出力電流Ｉｕは正の値を維持しつつ徐々に低下する。
The
In this mode MD3, since the determination signal S1 is not inverted, the delay signal S2 output from the
As in the case of mode MD2, the return current in mode MD3 is a current based on the discharge of the electric charge charged in
その後、時点ｔ４でモードＭＤ３からモードＭＤ４に切り替わる。モードＭＤ４は、前述したモードＭＤ２と同様に、ＭＯＳＦＥＴ３ａ及びＭＯＳＦＥＴ３ｂが同時にオン状態になってＭＯＳＦＥＴ３ａ及びＭＯＳＦＥＴ３ｂ間に貫通電流が流れるのを防止するデッドタイムを形成するために、ＭＯＳＦＥＴ３ｂをオン状態からオフ状態に切り替えて、ＭＯＳＦＥＴ３ａ，３ｂを両方ともオフ状態にするモードである。
モードＭＤ４の動作では、ＭＯＳＦＥＴ３ａのゲートソース間電圧Ｖｇｓ（ａ）及びＭＯＳＦＥＴ３ｂのゲートソース間電圧Ｖｇｓ（ｂ）は、図３（Ｃ）及び（Ｄ）に示すように、負電圧Ｖｅｅと同電圧となる。このため、図４（Ｄ）に示すように、ＭＯＳＦＥＴ３ａはオン状態からオフ状態に切り替わり、ＭＯＳＦＥＴ３ｂはオフ状態を維持する。
Thereafter, the mode MD3 is switched to the mode MD4 at time t4. In the mode MD4, similarly to the mode MD2 described above, the
In the operation of mode MD4, the gate-source voltage Vgs (a) of the
このため、ＭＯＳＦＥＴ３ａ，３ｂは、両方ともオフ状態になる。このとき、図４（Ｄ）で破線矢印で示すように、半導体モジュール２ｂに内蔵された還流用ダイオード４ｂを介してモータ２０から還流電流が出力電流Ｉｕとしてモータ２０に流れる。この還流電流は、モータ２０に充電されていた電荷の放電に基づく電流であるため、図３（Ｅ）に示すように、出力電流Ｉｕは正の値は維持しつつ徐々に低下する。また、モードＭＤ４では、ＭＯＳＦＥＴ３ａはオフ状態となるため、図３（Ｇ）に示すように、ＭＯＳＦＥＴ３ａのドレイン電流Ｉｄ（ａ）は、０〔Ａ〕を維持する。
For this reason, the
一方、図３（Ｉ）及び図４（Ｄ）に示すように、還流電流は、還流用ダイオード４ｂを介してＭＯＳＦＥＴ３ｂのソース端子Ｓからドレイン端子Ｄに向かって流れる負の電流である。このため、電流値検出回路１１は、電流検出器１０で検知されるドレイン電流Ｉｄ（ｂ）に基づいてドレイン電流Ｉｄ（ｂ）の電流値を負の値（Ｉｄ（ｂ）＜０〔Ａ〕）として検出し、これを検出結果として極性判別回路１２に出力する。
On the other hand, as shown in FIGS. 3I and 4D, the return current is a negative current that flows from the source terminal S to the drain terminal D of the
極性判別回路１２は、ドレイン電流Ｉｄ（ｂ）の電流値が負の値であってドレイン電流Ｉｄ（ｂ）の極性が負方向であると判別し、判別信号Ｓ１が図３（Ｊ）に示すように、ローレベルを維持する。この判定信号Ｓ１がオフ抵抗値選択回路１３の遅延回路１４に供給されるので、この遅延回路１４では、判別信号Ｓ１をＭＯＳＦＥＴ３ｂのターンオン時におけるスイッチング時間以上の遅延時間Ｔａだけ遅延させるが、判定信号Ｓ１がローレベルを維持するので、図３（Ｋ）に示すように、ローレベルを維持する。
The
この遅延信号Ｓ２がオフ抵抗値切換回路１５のスイッチ素子１６のベースに入力されるので、このスイッチ素子１６がオフ状態を継続し、オフ抵抗値切換回路１５の抵抗値が第１オフ抵抗Ｒｇ１（ｏｆｆ）のみの通常動作時の抵抗値より大きな抵抗値を維持する。
その後、時点ｔ５でモードＭＤ４からモードＭＤ１に切り替わる。このモードＭＤ１では、前述したようにハイサイドアーム側のＭＯＳＦＥＴ３ａがオン状態となり、ローサイドアーム側のＭＯＳＦＥＴ３ｂがオフ状態を維持する。
Since the delay signal S2 is input to the base of the
Thereafter, the mode MD4 is switched to the mode MD1 at time t5. In this mode MD1, as described above, the
このモードＭＤ１では、ハイサイドアーム側のゲート駆動装置１ａに入力される制御信号ＣＳ（ａ）が図３（Ａ）に示すように、ローレベルからハイレベルに反転し、ローサイドアーム側のゲート駆動装置１ｂに入力される制御信号ＣＳ（ｂ）が図３（Ｂ）に示すように、ローレベルを維持する。
このため、ハイサイドアーム側のＭＯＳＦＥＴ３ａがオフ状態からオン状態に切り換わり、ＭＯＳＦＥＴ３ａのドレイン−ソース間電圧Ｖｄｓ（ａ）が図３（Ｆ）に示すように、電源電圧Ｐ１から“０”に低下し、ドレイン電流Ｉｄ（ａ）は図３（Ｇ）に示すように、“０”から正方向に増加する。
In this mode MD1, the control signal CS (a) input to the
For this reason, the
一方、ローサイドアーム側のアーム部では、ＭＯＳＦＥＴ３ｂがオフ状態を継続しているが、ハイサイドアーム側のＭＯＳＦＥＴ３ａがターンオンすることにより、ドレイン電流Ｉｄ（ａ）が図３（Ｇ）に示すように急峻に増加するので、ＭＯＳＦＥＴ３ｂに高ｄｖ／ｄｔが発生し、高ｄｖ／ｄｔによる電流がＭＯＳＦＥＴ３ｂの図２で点線図示の帰還容量Ｃｒｓｓを通じてゲート側に流れてゲート電圧Ｖｇｓ（ｂ）が変動させようとする。
On the other hand, in the arm portion on the low side arm side, the
しかしながら、本実施形態では、時点ｔ５でモードＭＤ４からモードＭＤ１に切り換わったときに、ＭＯＳＦＥＴ３ｂのドレイン電流Ｉｄ（ｂ）が図３（Ｉ）に示すように、負の値から“０”を超えて正値となる。このドレイン電流Ｉｄ（ｂ）が電流検出器１０で検知されて電流値検出回路１１で検出されるので、極性判別回路１２の判別信号Ｓ１が図３（Ｊ）に示すようにローレベルからハイレベルに反転し、この判別信号Ｓ１が判別結果としてオフ抵抗値選択回路１３の遅延回路１４に供給される。
However, in this embodiment, when the mode MD4 is switched to the mode MD1 at time t5, the drain current Id (b) of the
この遅延回路１４では、判別信号Ｓ１をＭＯＳＦＥＴ３ｂのターンオン時のスイッチング時間以上となる遅延時間Ｔａだけ遅延させるので、遅延信号Ｓ２は、図３（Ｋ）に示すように、判別信号Ｓ１がオン状態に反転してから遅延時間Ｔａだけ遅れた時点ｔ５′でローレベルからハイレベルに反転する。
したがって、時点ｔ５でモードＭＤ１となってから時点ｔ５′までは遅延信号Ｓ２がローレベルを維持するので、オフ抵抗値切換回路１５のスイッチ素子１６はオフ状態を継続し、オフ抵抗値切換回路１５の抵抗値は通常動作時より高い抵抗値に維持される。
In this
Accordingly, since the delay signal S2 is kept at the low level from the time when the mode MD1 is set at the time point t5 to the time point t5 ′, the
このため、前述したように、時点ｔ５でモードＭＤ４からモードＭＤ１に切り換わってハイサイドアーム側のＭＯＳＦＥＴ３ａがターンオン状態となったときに、ローサイドアーム側のＭＯＳＦＥＴ３ｂに高ｄｖ／ｄｔが発生して、帰還容量Ｃｒｓｓを介してゲート側に電流が流れようとする。しかしながら、この時点ｔ５では、ローサイドアーム側のゲート駆動装置１ｂに入力される制御信号ＣＳ（ｂ）が、図３（Ｂ）に示すように、ハイレベルからローレベルに切り換わる。このため、ゲート駆動回路６の第２スイッチ素子８がオン状態となっており、オフ抵抗値切換回路１５が通常動作時より高い抵抗値となっているので、帰還容量Ｃｒｓｓを介してゲート側に流れようとする電流がオフ抵抗値切換回路１５の高抵抗値によって抑制される。このため、ＭＯＳＦＥＴ３ｂのゲート電圧Ｖｇ（ｂ）は、図３（Ｄ）に示すように、僅かに増加するが、閾値電圧Ｖｇｓ（ｔｈ）に達することは防止される。したがって、ＭＯＳＦＥＴ３ａがターンオンするモード１でＭＯＳＦＥＴ３ｂが誤点弧して短絡電流が流れることを確実に阻止することができ、電力損失の増加を抑制できるとともに、素子破壊に至ることを確実に防止することができる。
Therefore, as described above, when the mode MD4 is switched to the mode MD1 at time t5 and the
因みに、比較例としての従来の半導体素子のゲート駆動装置について図１及び図４を参照しつつ図５及び図６を用いて説明する。なお、従来のインバータは、ゲート駆動装置の構成が異なる点を除いて、本実施形態におけるインバータ５０と同様の構成を有しているため、以下、図１に示すインバータ５０の参照符号を用いつつ説明する。
図５に示すように、従来のゲート駆動装置１０１は、電流検出器１０、電流値検出回路１１、極性判別回路１２、オフ抵抗値選択回路１３を有さず、１つのオフ抵抗Ｒｇ（ｏｆｆ）を有する点を除いて、ゲート駆動装置１ｂと同様の構成を有している。ゲート駆動装置１０１は、電源電圧Ｐ１が入力する第１スイッチ素子１０７と、第１スイッチ素子１０７に接続された第２スイッチ素子１０８と、第１及び第２スイッチ素子１０７，１０８のスイッチング動作を制御する制御信号が入力するインターフェイス回路１０５とを有している。
Incidentally, a conventional semiconductor device gate driving apparatus as a comparative example will be described with reference to FIGS. 5 and 6 with reference to FIGS. Since the conventional inverter has the same configuration as that of the
As shown in FIG. 5, the conventional
第１スイッチ素子１０７は、例えばＮＰＮバイポーラトランジスタで構成され、第２スイッチ素子１０８は、例えばＰＮＰバイポーラトランジスタで構成されている。第１スイッチ素子１０７のコレクタ端子Ｃは、電源電圧Ｐ１が入力する端子に接続されている。第１スイッチ素子１０７のエミッタ端子Ｅは、第２スイッチ素子１０８のエミッタ端子Ｅに接続されている。第１スイッチ素子１０７のベース端子Ｂは、第２スイッチ素子１０８のベース端子Ｂ及びインターフェイス回路１０５の出力端子に接続されている。
The
第２スイッチ素子１０８のコレクタ端子Ｃは、通常動作時の比較的小さい抵抗値に設定されたオフ抵抗Ｒｇ（ｏｆｆ）を通じて接地電位Ｖｅｅに接地されている。
ゲート駆動装置１０１は、第１及び第２スイッチ素子１０７，１０８の接続点が直接ＭＯＳＦＥＴ３ｂのゲートに接続されている。また、ゲート駆動装置１０１において、ＭＯＳＦＥＴ３ｂのソース端子Ｓ及び還流用ダイオード４ｂの陽極は基準電位Ｍが入力する端子に接続されている。
The collector terminal C of the
In the
次に、従来のインバータの一相分（例えばＵ相アーム）について、ゲート駆動装置１０１を適用し、電圧駆動型半導体素子のスイッチング速度が比較的遅い場合の動作について説明する。従来のインバータの一相分の整流動作は、本実施形態におけるインバータ５０と同様に、モードＭＤ１、モードＭＤ２、モードＭＤ３及びモード４の４つの動作に区分される。
時点ｔ１１〜時点ｔ１２間のモードＭＤ１の動作では、図６（Ａ）及び（Ｂ）に示すように、ＭＯＳＦＥＴ３ａのゲート駆動装置１０１に入力される制御信号ＣＳ（ａ）がハイレベルとなり、ＭＯＳＦＥＴ３ｂのゲート駆動装置１０１に入力される制御信号ＣＳ（ｂ）がローレベルとなる。
Next, the operation when the
In the operation of the mode MD1 between the time point t11 and the time point t12, as shown in FIGS. 6A and 6B, the control signal CS (a) input to the
このため、ＭＯＳＦＥＴ３ａのゲートソース間電圧Ｖｇｓ（ａ）は、図６（Ｃ）に示すように、電源電圧Ｐ１と同電圧となり、ＭＯＳＦＥＴ３ｂのゲートソース間電圧Ｖｇｓ（ｂ）は、図６（Ｄ）に示すように、負電位の接地電圧Ｖｅｅと同電圧となる。このため、図４（Ａ）に示すように、ＭＯＳＦＥＴ３ａはオン状態となり、ＭＯＳＦＥＴ３ｂはオフ状態となり、ＭＯＳＦＥＴ３ａのドレイン電流Ｉｄ（ａ）が出力電流Ｉｕとしてモータ２０（図１参照）のＵ相コイルに流れる。このため、ＭＯＳＦＥＴ３ａのドレイン電流Ｉｄ（ａ）が図６（Ｆ）に示すように増加するとともに、出力電流Ｉｕは図６（Ｅ）に示すように徐々に増加する。また、出力電流Ｉｕは正の値となる。
Therefore, the gate-source voltage Vgs (a) of the
モードＭＤ１では、ＭＯＳＦＥＴ３ｂのゲート駆動装置１０１に入力される制御信号ＣＳ（ｂ）が図６（Ｂ）に示すようにローレベルとなるので、第１スイッチ素子１０７はオフ状態となり、第２スイッチ素子１０８はオン状態となる。これにより、ＭＯＳＦＥＴ３ｂのゲート端子Ｇには、負電位の接地電圧Ｖｅｅが印加される。ＭＯＳＦＥＴ３ｂのソース端子Ｓには基準電位Ｍ（例えば０（Ｖ））が印加されているため、ＭＯＳＦＥＴ３ｂのゲートソース間電圧Ｖｇｓ（ｂ）は図６（Ｄ）に示すように負電位の接地電圧Ｖｅｅとなる。このため、ＭＯＳＦＥＴ３ｂのゲートソース間電圧Ｖｇｓ（ｂ）に順バイアス電圧が出力されず、ＭＯＳＦＥＴ３ｂはオフ状態を維持する。
In the mode MD1, the control signal CS (b) input to the
その後、時点ｔ１２でインバータの一相分の整流動作がモードＭＤ１からモードＭＤ２に切り替わる。モードＭＤ２は、ＭＯＳＦＥＴ３ａ及びＭＯＳＦＥＴ３ｂが同時にオン状態になってＭＯＳＦＥＴ３ａ及びＭＯＳＦＥＴ３ｂ間に貫通電流が流れるのを防止するデッドタイムを形成するために、ＭＯＳＦＥＴ３ａをオン状態からオフ状態に切り替えてＭＯＳＦＥＴ３ａ，３ｂを両方ともオフ状態にするモードである。このとき、ＭＯＳＦＥＴ３ａのゲート駆動装置１０１に入力される制御信号ＣＳ（ａ）は図６（Ａ）に示すようにハイレベルからローレベルに切換えられ、ＭＯＳＦＥＴ３ｂのゲート駆動装置１０１に入力される制御信号ＣＳｂは図６（Ｂ）に示すようにローレベルを維持する。
Thereafter, the rectification operation for one phase of the inverter is switched from the mode MD1 to the mode MD2 at time t12. In the mode MD2, both
モードＭＤ２の動作では、ＭＯＳＦＥＴ３ａのゲートソース間電圧Ｖｇｓ（ａ）及びＭＯＳＦＥＴ３ｂのゲートソース間電圧Ｖｇｓ（ｂ）は、図６（Ｃ）及び（Ｄ）に示すように、負電位の接地電圧Ｖｅｅと同電圧となる。このため、図４（Ｂ）に示すように、ＭＯＳＦＥＴ３ａはオン状態からオフ状態に切り替わり、ＭＯＳＦＥＴ３ｂはオフ状態を維持する。このため、ＭＯＳＦＥＴ３ａ，３ｂは、両方ともオフ状態になる。
In the operation of mode MD2, the gate-source voltage Vgs (a) of the
このとき、図４（Ｂ）において破線矢印で示すように、半導体モジュール２ｂに内蔵された還流用ダイオード４ｂを介してモータ２０から還流電流が出力電流Ｉｕとしてモータ２０に流れる。この還流電流は、モータ２０のコイルに充電されていた電荷の放電に基づく電流であるため、図６（Ｇ）に示すように、還流電流の電流値Ｉｄ（ｂ）は徐々に０（Ａ）に近付く。これに伴い、図６（Ｅ）に示すように、出力電流Ｉｕの電流値は徐々に低下する。また、モードＭＤ２では、ＭＯＳＦＥＴ３ａはオフ状態となるため、図６（Ｆ）に示すように、ＭＯＳＦＥＴ３ａのドレイン電流Ｉｄ（ａ）は０（Ａ）となる。
At this time, as indicated by a broken line arrow in FIG. 4B, the return current flows from the
モードＭＤ２では、ＭＯＳＦＥＴ３ｂのゲート駆動装置１０１に入力される制御信号ＣＳ（ｂ）が図６（Ｂ）に示すようにローレベルであるので、第１スイッチ素子１０７はオフ状態となり、第２スイッチ素子１０８はオン状態となるので、ＭＯＳＦＥＴ３ｂのゲート端子Ｇには、負電位の接地電圧Ｖｅｅが印加される。
ＭＯＳＦＥＴ３ｂのソース端子Ｓには基準電位Ｍ（例えば０（Ｖ））が印加されているため、ＭＯＳＦＥＴ３ｂのゲートソース間電圧Ｖｇｓ（ｂ）に順バイアス電圧は出力されず、ＭＯＳＦＥＴ３ｂは、モードＭＤ１からモードＭＤ２を通してオフ状態を維持する。モードＭＤ２における還流電流は、モータ２０に充電されていた電荷の放電に基づく電流であるため、図６（Ｅ）に示すように、出力電流Ｉｕは正の値を維持しつつ徐々に低下する。
In mode MD2, since the control signal CS (b) input to the
Since the reference potential M (for example, 0 (V)) is applied to the source terminal S of the
インバータ５０の一相分の整流動作が時点ｔ１３でモードＭＤ２からモードＭＤ３に切り替わる。モードＭＤ３は、ＭＯＳＦＥＴ３ｂがオフ状態からオン状態に切り替わり、還流電流がＭＯＳＦＥＴ３ｂ及び還流用ダイオード４ｂに並列に流れるモードである。
このモードＭＤ３では、ＭＯＳＦＥＴ３ａのゲート駆動装置１０１に入力される制御信号ＣＳ（ａ）が図６（Ａ）に示すようにローレベルを維持し、ＭＯＳＦＥＴ３ｂのゲート駆動装置１０１に入力される制御信号ＣＳ（ｂ）が図６（Ｂ）に示すようにローレベルからハイレベルに切換わる。
したがって、モードＭＤ３では、ＭＯＳＦＥＴ３ｂがオン状態となって、還流電流が並列接続されたＭＯＳＦＥＴ３ｂ及び還流用ダイオード４ｂに流れる。このため、モードＭＤ３における半導体モジュール２ｂは、還流電流が還流用ダイオード４ｂのみを流れるモードＭＤ２と比較して低抵抗となる。なお、モードＭＤ３では、ＭＯＳＦＥＴ３ａはオフ状態を維持する。
The rectification operation for one phase of the
In this mode MD3, the control signal CS (a) input to the
Therefore, in the mode MD3, the
すなわち、ＭＯＳＦＥＴ３ｂのゲート駆動装置１０１の第１スイッチ素子１０７がオン状態となり、第２スイッチ素子１０８はオフ状態となるので、図６（Ｄ）に示すように、ＭＯＳＦＥＴ３ｂのゲート端子Ｇには、電源電圧Ｐ１が印加される。また、ＭＯＳＦＥＴ３ｂのソース端子Ｓには基準電位Ｍ（例えば０（Ｖ））が印加されている。これにより、ＭＯＳＦＥＴ３ｂのゲートソース間電圧Ｖｇｓ（ｂ）に順バイアス電圧が出力されるので、ＭＯＳＦＥＴ３ｂはオフ状態からオン状態に切り替わる。
That is, since the
したがって、図６（Ｇ）及び図４（Ｃ）に示すように、還流電流は、ＭＯＳＦＥＴ３ｂ及び還流用ダイオード４ｂを介してＭＯＳＦＥＴ３ｂのソース端子Ｓからドレイン端子Ｄに向かって流れる。
インバータ５０の一相分の整流動作が時点ｔ１４でモードＭＤ３からモードＭＤ４に切り替わる。モードＭＤ４は、モードＭＤ２と同様にＭＯＳＦＥＴ３ａ及びＭＯＳＦＥＴ３ｂをともにオフ状態としてデッドタイムを形成し、還流電流が還流用ダイオード４ｂのみを通って流れるモードである。
Accordingly, as shown in FIGS. 6G and 4C, the return current flows from the source terminal S of the
The rectification operation for one phase of the
このモードＭＤ４では、ＭＯＳＦＥＴ３ａのゲート駆動装置１０１に入力される制御信号ＣＳ（ａ）が図６（Ａ）に示すようにローレベルを維持し、ＭＯＳＦＥＴ３ｂのゲート駆動装置１０１に入力される制御信号ＣＳｂが図６（Ｂ）に示すようにハイレベルからローレベルに切換わる。
したがって、モードＭＤ４では、ＭＯＳＦＥＴ３ｂがオフ状態となって、還流電流が還流用ダイオード４ｂのみを通って流れる。なお、モードＭＤ４では、ＭＯＳＦＥＴ３ａはオフ状態を維持する。
In this mode MD4, the control signal CS (a) input to the
Therefore, in mode MD4,
すなわち、ＭＯＳＦＥＴ３ｂのゲート駆動装置１０１の第１スイッチ素子１０７がオフ状態となり、第２スイッチ素子１０８はオン状態となるので、図６（Ｄ）に示すように、ＭＯＳＦＥＴ３ｂのゲート端子Ｇには、負電位の接地電圧Ｖｅｅが印加される。これにより、ＭＯＳＦＥＴ３ｂはオン状態からオフ状態に切り替わる。
したがって、図６（Ｇ）及び図４（Ｄ）に示すように、還流電流は、還流用ダイオード４ｂのみを介してＭＯＳＦＥＴ３ｂのソース端子Ｓからドレイン端子Ｄに向かって流れる。
That is, since the
Therefore, as shown in FIGS. 6G and 4D, the return current flows from the source terminal S of the
インバータ５０の一相分の整流動作が時点ｔ１５でモードＭＤ４からモードＭＤ１に切り替わる。モードＭＤ１は、前述したようにＭＯＳＦＥＴ３ａをオン状態と、ＭＯＳＦＥＴ３ｂをオフ状態とするモードである。
このモードＭＤ１では、図６（Ａ）及び（Ｂ）に示すように、ＭＯＳＦＥＴ３ａのゲート駆動装置１０１に入力される制御信号ＣＳ（ａ）がハイレベルとなり、ＭＯＳＦＥＴ３ｂのゲート駆動装置１０１に入力される制御信号ＣＳ（ｂ）がローレベルとなる。
The rectification operation for one phase of the
In this mode MD1, as shown in FIGS. 6A and 6B, the control signal CS (a) input to the
このため、ＭＯＳＦＥＴ３ａのゲートソース間電圧Ｖｇｓ（ａ）は、図６（Ｃ）に示すように、電源電圧Ｐ１と同電圧となり、ＭＯＳＦＥＴ３ｂのゲートソース間電圧Ｖｇｓ（ｂ）は、図６（Ｄ）に示すように、負電位の接地電圧Ｖｅｅと同電圧となる。このため、図４（Ａ）に示すように、ＭＯＳＦＥＴ３ａはオン状態となり、ＭＯＳＦＥＴ３ｂはオフ状態となり、ＭＯＳＦＥＴ３ａのドレイン電流Ｉｄ（ａ）が出力電流Ｉｕとしてモータ２０（図１参照）のＵ相コイルに流れる。
Therefore, the gate-source voltage Vgs (a) of the
このとき、ＭＯＳＦＥＴ３ａのスイッチング速度が遅いため、ドレイン電流Ｉｄ（ａ）が図６（Ｆ）に示すように比較的緩やかに増加するとともに、出力電流Ｉｕは図６（Ｅ）に示すように徐々に増加する。また、出力電流Ｉｕは正の値となる。
ＭＯＳＦＥＴ３ａがターンオンしたときのドレイン電流Ｉｄ（ａ）の増加が比較的緩やかであるので、還流用ダイオード４ｂを流れる還流電流によるドレイン電流Ｉｄ（ｂ）が図６（Ｉ）に示すように比較的緩やかに減少して“０”を超えて正値側となる。
At this time, since the switching speed of the
Since the increase in the drain current Id (a) when the
そして、ＭＯＳＦＥＴ３ａのドレイン電流Ｉｄ（ａ）が所定値まで上昇すると、ドレイン−ソース間電圧Ｖｄｓ（ａ）が緩やかに減少を開始し、逆にＭＯＳＦＥＴ３ｂのドレイン−ソース間電圧Ｖｄｓ（ｂ）が緩やかに増加を開始する。
このため、ＭＯＳＦＥＴ３ｂに発生するｄｖ／ｄｔは小さなものとなり、ＭＯＳＦＥＴ３ｂの帰還容量Ｃｒｓｓを通じてゲートＧに流れる電流も少なくなり、ゲート電圧Ｖｇｓ（ｂ）は図６（Ｄ）に示すように略接地電圧Ｖｅｅを維持する。したがって、ＭＯＳＦＥＴ３ｂが誤点弧されることはない。
When the drain current Id (a) of the
For this reason, the dv / dt generated in the
しかしながら、上記図５の従来例において、インバータ５０を構成する電圧駆動型半導体素子として、炭化珪素、窒化ガリウム及びダイアモンド等を主材料とするワイドバンドギャップ半導体素子を適用した場合には、シリコンを主材料とするＭＯＳＦＥＴに比較してスイッチング速度が格段に速くなる。
このため、図７に示すように、モードＭＤ４からモードＭＤ１に切り換わる時点ｔ１５で、半導体スイッチング素子Ｑ２がオフ状態にあって、還流用ダイオードＤｂに還流電流が流れている状態で、ＭＯＳＦＥＴ３ａがターンオンすると、ＭＯＳＦＥＴ３ｂに高ｄｖ／ｄｔが発生する。
However, in the conventional example of FIG. 5, when a wide band gap semiconductor element mainly composed of silicon carbide, gallium nitride, diamond, or the like is applied as the voltage-driven semiconductor element constituting the
Therefore, as shown in FIG. 7, at the time t15 when the mode MD4 switches to the mode MD1, the semiconductor switching element Q2 is in the off state and the return current flows through the return diode Db, and the
このとき、モードＭＤ１では、ローサイドアーム側のＭＯＳＦＥＴ３ｂのゲート駆動装置１ｂで第２スイッチ素子１０８がオン状態となり、ＭＯＳＦＥＴ３ｂのゲートが第２スイッチ素子１０８及び通常動作時の比較的小さい抵抗値のオフ抵抗Ｒｇ（ｏｆｆ）を通じて接地されている。
したがって、高ｄｖ／ｄｔによる電流がＭＯＳＦＥＴ３ｂの帰還容量Ｃｒｓｓを通じてゲート側に流れることを阻止することはできず、ＭＯＳＦＥＴ３ｂのゲート電圧Ｖｇｓ（ｂ）が、図７（Ｄ）に示すように、閾値電圧Ｖｇｓ（ｔｈ）以上となって、ＭＯＳＦＥＴ３ｂが誤点弧（セルフターンオン）されてしまう。
At this time, in mode MD1, the
Therefore, it is impossible to prevent the current due to high dv / dt from flowing to the gate side through the feedback capacitance Crss of the
このようにＭＯＳＦＥＴ３ｂが誤点弧されると、ＭＯＳＦＥＴ３ａがターンオンしてドレイン電流が図７（Ｇ）に示すように急峻に増加しているので、ＭＯＳＦＥＴ３ａ及びＭＯＳＦＥＴ３ｂに短絡電流が流れる。この短絡電流により電力損失が増加し、場合によっては素子破壊に至る可能がある。
しかしながら、本実施形態では、前述したように、モードＭＤ４からモードＭＤ１に切り換わったときに、ローサイドアーム側のゲート駆動装置１ｂの極性判別回路１２でドレイン電流Ｉｄ（ｂ）の極性が正極性となって、判別信号Ｓ１がローレベルからハイレベルに反転したときに、遅延回路１４によって判別信号Ｓ１をＭＯＳＦＥＴ３ｂのスイッチング時間以上の遅延時間Ｔａ分遅らせるので、この間オフ抵抗値切換回路１５の抵抗値を通常動作時の抵抗値より高い抵抗値に保持することができる。このため、高ｄｖ／ｄｔによる電流が帰還容量Ｃｒｓｓを介してゲートＧに流れることを抑制することができる。したがって、ＭＯＳＦＥＴ３ｂのゲート電圧Ｖｇｓ（ｂ）の変動を抑制してＭＯＳＦＥＴ３ｂの誤点弧を確実に防止することができる。
When the
However, in this embodiment, as described above, when the mode MD4 is switched to the mode MD1, the polarity of the drain current Id (b) is positive in the
しかも、オフ抵抗値切換回路１５の抵抗値切換えのタイミングすなわち通常動作時の抵抗値から高抵抗値への切換時及びその逆への切換時がＭＯＳＦＥＴ３ｂのスイッチング動作と重なることがない定常状態で行われるので、インバータ動作への影響を確実に防止することができる。
なお、ＭＯＳＦＥＴの誤点弧は、インバータ５０の出力電圧が負の場合に、ＭＯＳＦＥＴ３ｂがターンオンする際にＭＯＳＦＥＴ３ａで発生し、この場合でも、ＭＯＳＦＥＴ３ａのゲート駆動装置１ａがＭＯＳＦＥＴ３ｂのゲート駆動装置１ｂと同じ構成を有するので、極性判別回路１２の判別信号Ｓ１を遅延回路１４でＭＯＳＦＥＴ３ａのスイッチング時間Ｔ２以上に設定された遅延時間Ｔ２分遅らせることにより、ＭＯＳＦＥＴ３ａの誤点弧を防止することができる。
Moreover, the resistance value switching timing of the off-resistance
Note that the erroneous firing of the MOSFET occurs in the
次に、本発明に係る半導体素子の駆動装置の第２の実施形態について図８を用いて説明する。この第２の実施形態でも、半導体素子として電圧駆動型半導体素子を例にとり、半導体素子の駆動装置として半導体素子のゲート駆動装置を例にとって説明する。
この第２の実施形態では、ゲート駆動装置１ｂが、図９に示すように、構成されている。すなわち、図８に示すゲート駆動装置１ｂは、前述した第１の実施形態におけるオフ抵抗値選択回路１３がゲート駆動回路６の第２スイッチ素子８及び接地間に代えてゲート駆動回路６の第１スイッチ素子７及び第２スイッチ素子の接続点とＭＯＳＦＥＴ３ｂのゲートとの間に接続され、さらにオン抵抗Ｒｇ（ｏｎ）も接続点及びＭＯＳＦＥＴ３ｂのゲート間に接続されていることを除いては前述した第１の実施形態と同様の構成を有し、図２との対応部分には同一符号を付し、その詳細説明はこれを省略する。
Next, a second embodiment of the semiconductor element driving apparatus according to the present invention will be described with reference to FIG. In the second embodiment, a voltage-driven semiconductor element is taken as an example of the semiconductor element, and a semiconductor element gate drive apparatus is taken as an example of the semiconductor element drive apparatus.
In the second embodiment, the
この第２実施形態では、ゲート駆動装置１ｂは、図８に示すように、オン抵抗Ｒｇ（ｏｎ）の一端がゲート駆動回路６の第１スイッチ素子７及び第２スイッチ素子８の接続点に接続され、他端がダイオード２１のアノードに接続され、ダイオード２１のカソードがＭＯＳＦＥＴ３ｂのゲートＧに接続されている。
また、オフ抵抗値切換回路１５の第１オフ抵抗Ｒｇ１（ｏｆｆ）とスイッチ素子１６のコレクタとの接続点がダイオード２２のカソードに接続され、ダイオード２２のアノードがダイオード２１とＭＯＳＦＥＴ３ｂのゲートとの間に接続され、第１オフ抵抗Ｒｇ１（ｏｆｆ）及び第２オフ抵抗Ｒｇ２（ｏｆｆ）の接続点がオン抵抗Ｒｇ（ｏｎ）と第１スイッチ素子７及び第２スイッチ素子８の接続点との間に接続されている。
In the second embodiment, as shown in FIG. 8, the
The connection point between the first off-resistance Rg1 (off) of the off-
すなわち、オン抵抗Ｒｇ（ｏｎ）とダイオード２１の直列回路とオフ抵抗値切換回路１５及びダイオード２２の直列回路とが並列に接続されている。
そして、オフ抵抗値切換回路１５のスイッチ素子１６のベースに遅延回路１４が接続されている。
この第２の実施形態によると、ＭＯＳＦＥＴ３ｂをターンオンさせる際には、制御信号ＣＳ（ｂ）をローレベルからハイレベルに反転させてゲート駆動回路６の第１スイッチ素子７をオン状態とし、第２スイッチ素子８をオフ状態とする。これにより、電源電圧Ｐ１が第１スイッチ素子７、オン抵抗Ｒｇ（ｏｎ）、ダイオード２１を介してＭＯＳＦＥＴ３ｂのゲートに供給されることにより、ＭＯＳＦＥＴ３ｂがターンオンされる。
That is, a series circuit of the on-resistance Rg (on) and the
A
According to the second embodiment, when the
このＭＯＳＦＥＴ３ｂをターンオフさせる際には、制御信号ＣＳ（ｂ）をハイレベルからローレベルに反転させてゲート駆動回路６の第１スイッチ素子７をオフ状態とし、第２スイッチ素子８をオン状態とする。これにより、ＭＯＳＦＥＴ３ｂのゲートＧをダイオード２２、オフ抵抗値切換回路１５及び第２スイッチ素子８を介して接地に接続し、ゲートに蓄積された電荷を接地に放電することによりターンオフさせる。
When the
この第２の実施形態でも、オフ抵抗値切換回路１５のスイッチ素子１６が遅延回路１４の遅延信号Ｓ２によってオン・オフ制御される。したがって、前述した第１の実施形態と同様に、極性判別回路１２から出力される判別信号Ｓ１が図３（Ｊ）に示すように時点ｔ２でモードＭＤ１からモードＭＤ２への切換タイミングでハイレベルからローレベルに反転し、その後時点ｔ５でモードＭＤ４からモードＭＤ１への切換タイミングでローレベルからハイレベルに反転する。
Also in the second embodiment, the
この判別信号Ｓ１が遅延回路１４によってＭＯＳＦＥＴ３ｂのスイッチング時間以上に設定された遅延時間Ｔａだけ遅延されることにより、遅延信号Ｓ２が、図３（Ｋ）に示すように、時点ｔ１から時点ｔ２′までの間でハイレベルとなり、オフ切換回路１５の抵抗値が通常作動時の比較的小さい抵抗値に設定され、時点ｔ２′から時点ｔ５′までの間でローレベルとなり、オフ抵抗値切換回路１５の抵抗値が通常作動時の抵抗値より大きな抵抗値に設定され、時点ｔ５′以降でハイレベルとなり、オフ抵抗値切換回路１５の抵抗値が通常作動時の抵抗値に復帰される。
The determination signal S1 is delayed by the
したがって、第１の実施形態と同様に、モードＭＤ４からモードＭＤ１に切り換わる時点ｔ５でオフ抵抗値切換回路１５の抵抗値を通常作動時の抵抗値より大きな抵抗値とすることができる。このため、ＭＯＳＦＥＴ３ａ及びＭＯＳＦＥＴ３ｂをともにスイッチング速度が速い炭化珪素、窒化ガリウム及びダイアモンドの少なくとも１つを主材料とするワイドバンドギャップ半導体素子とした場合であっても、ＭＯＳＦＥＴ３ｂがオフ状態であって、還流用ダイオード４ｂを通じて負荷となるモータ２０からの還流電流が流れている状態で、時点ｔ５でＭＯＳＦＥＴ３ａがターンオンされたときに、ＭＯＳＦＥＴ３ｂに高ｄｖ／ｄｔが発生して、この高ｄｖ／ｄｔによる電流が帰還容量Ｃｒｓｓを通じてゲートＧに流れようとしたときに、オフ抵抗値切換回路１５の抵抗値が通常動作時の抵抗値より大きい抵抗値に切換えられているので、高ｄｖ／ｄｔによる電流がオフ抵抗値切換回路１５によって抑制されることになる。
Accordingly, as in the first embodiment, the resistance value of the off-resistance
したがって、ＭＯＳＦＥＴ３ｂのゲート電圧Ｖｇｓ（ａ）が、図３（Ｄ）に示すように、僅かに増加するだけで済み、閾値電圧Ｖｇｓ（ｔｈ）に達することを確実に阻止することができるので、ＭＯＳＦＥＴ３ａの電力損失の低下を抑制するとともに、誤点弧を確実に防止することができる。
この第２の実施形態でも、インバータ５０の出力電圧が負の場合に、ＭＯＳＦＥＴ３ｂがターンオンする際にＭＯＳＦＥＴ３ａで発生する誤点弧についても、ＭＯＳＦＥＴ３ａのゲート駆動装置１ａがＭＯＳＦＥＴ３ｂのゲート駆動装置１ｂと同じ構成を有するので、極性判別回路１２の判別信号Ｓ１を遅延回路１４でＭＯＳＦＥＴ３ａのスイッチング時間Ｔ２以上に設定された遅延時間Ｔ２分遅らせることにより、ＭＯＳＦＥＴ３ａの誤点弧を防止することができる。
Therefore, the gate voltage Vgs (a) of the
Also in the second embodiment, when the output voltage of the
なお、上記実施形態においては、オフ抵抗値切換回路を、第１オフ抵抗Ｒｇ１（ｏｆｆ）と、この第１オフ抵抗Ｒｇ１（ｏｆｆ）と並列に第２オフ抵抗Ｒｇ２（ｏｆｆ）及びスイッチ素子１６の直列回路と接続して構成する場合について説明した。しかしながら、本願発明は上記構成に限定されるものではなく、図９に示すように、第１オフ抵抗Ｒｇ１（ｏｆｆ）と、第２オフ抵抗Ｒｇ２（ｏｆｆ）とを直列に接続し、第１オフ抵抗Ｒｇ１（ｏｆｆ）及び第２オフ抵抗Ｒｇ２（ｏｆｆ）の何れか一方と並列に例えばＰＮＰ型バイポーラトランジスタで構成されるスイッチ素子１６を接続し、このスイッチ素子１６を遅延信号Ｓ２でオン・オフ制御するようにしてもよい。この場合も、第１オフ抵抗Ｒｇ１（ｏｆｆ）と第２オフ抵抗Ｒｇ２（ｏｆｆ）との直列抵抗による通常動作時の抵抗値よる高い抵抗値と、第１オフ抵抗Ｒｇ１（ｏｆｆ）又は第２オフ抵抗Ｒｇ２（ｏｆｆ）の何れかの抵抗値による通常動作時の抵抗値とを選択することができ、上記各実施形態と同様の作用効果を得ることができる。
In the above embodiment, the off-resistance value switching circuit includes the first off-resistance Rg1 (off), the second off-resistance Rg2 (off), and the
また、上記各実施形態においては、電圧駆動型半導体素子としてＭＯＳＦＥＴを適用した場合について説明したが、これに限定されるものではなく、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）やその他の電圧駆動型半導体素子を適用することができる。
また、抵抗値選択部としては、遅延回路を適用する場合に限らず、極性判別回路１２の判別信号Ｓ１と制御信号ＳＣ（ｂ）の立ち下がり時点とに基づいてモードＭＤ４からモードＭＤ１に切り換わるタイミングを含むパルス幅のパルスを形成してオフ抵抗値を通常動作時の抵抗値より高い抵抗値に切換えるようにしてもよい。
In each of the above embodiments, the case where a MOSFET is applied as a voltage-driven semiconductor element has been described. However, the present invention is not limited to this, and an insulated gate bipolar transistor (IGBT) or other voltage-driven semiconductor element is used. Can be applied.
The resistance value selection unit is not limited to the application of a delay circuit, and switches from mode MD4 to mode MD1 based on the determination signal S1 of the
さらに、各種スイッチ素子はバイポーラトランジスタで構成する場合に代えて電界効果トランジスタで構成するようにしてもよく、また、ＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタをそれぞれＰＮＰバイポーラトランジスタ及びＮＰＮバイポーラトランジスタに置換することもできる。この場合には、ベースに供給する制御信号をハイレベルからローレベルに、ローレベルからハイレベルに反転するようすればよい。 Further, the various switch elements may be configured by field effect transistors instead of the bipolar transistors, and the NPN bipolar transistor and the PNP bipolar transistor may be replaced with the PNP bipolar transistor and the NPN bipolar transistor, respectively. it can. In this case, the control signal supplied to the base may be inverted from the high level to the low level and from the low level to the high level.
本発明の技術的範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の技術的範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。 The technical scope of the present invention is not limited to the illustrated and described exemplary embodiments, and includes all embodiments that provide an effect equivalent to the intended purpose of the present invention. Further, the technical scope of the present invention is not limited to the combinations of features of the invention defined by the claims, but is defined by any desired combination of specific features among all the disclosed features. sell.
１，１ａ，１ｃ，１ｄ，１ｅ，１ｆ ゲート駆動装置
２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ 半導体モジュール
３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ ＭＯＳＦＥＴ
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ 還流用ダイオード
５ インターフェイス回路
６ ゲート駆動回路
７ 第１スイッチ素子
８ 第２スイッチ素子
１０ 電流検出器
１１ 電流値検出回路
１２ 極性判別回路
１３ オフ抵抗値選択回路
１４ 遅延回路
１５ オフ抵抗値切換回路
１６ スイッチ素子
２０ モータ
２１，２２ ダイオード
1, 1a, 1c, 1d, 1e, 1f
4a, 4b, 4c, 4d, 4e, 4f Refluxing diode 5
Claims (8)
前記電流検出部で検出された主電流の極性を判別する極性判別部と、
前記極性判別部で判別された判別結果に応じて前記電圧駆動型半導体素子の制御端子に接続されるオフ抵抗値を少なくとも前記還流用ダイオードを通じる還流電流の通電終了時に切換えるオフ抵抗値選択部と
を備えていることを特徴とする半導体素子の駆動装置。 A current detection unit for detecting a main current flowing in an arm unit having a voltage-driven semiconductor element and a free-wheeling diode connected in reverse parallel to the voltage-driven semiconductor element;
A polarity discriminator for discriminating the polarity of the main current detected by the current detector;
An off-resistance value selection unit that switches an off-resistance value connected to a control terminal of the voltage-driven semiconductor element according to a determination result determined by the polarity determination unit at least at the end of energization of the return current through the return diode; A device for driving a semiconductor element, comprising:
前記極性判別部から出力される極性判別信号を遅延させる遅延回路と、該遅延回路の遅延信号によって前記還流電流の通電終了時のオフ抵抗値を通常動作時のオフ抵抗値より大きな値に切換える抵抗値切換回路と
を備えていることを特徴とする請求項１に記載の半導体素子の駆動装置。 The off-resistance value selection unit is
A delay circuit that delays the polarity determination signal output from the polarity determination unit, and a resistor that switches the off-resistance value at the end of energization of the return current to a value greater than the off-resistance value during normal operation by the delay signal of the delay circuit The semiconductor element driving device according to claim 1, further comprising a value switching circuit.
ことを特徴とする請求項２に記載の半導体素子の駆動装置。 A first switch element and a second switch element connected in series between the power supply terminal and the ground are further provided, and a connection point of the first switch element and the second switch element is connected to a control terminal of the voltage-driven semiconductor element. 3. The semiconductor element driving device according to claim 2, wherein the resistance value switching circuit is connected between the connection point and a control terminal of the voltage-driven semiconductor element.
を特徴とする請求項１から７のいずれか１項に記載の半導体素子の駆動装置。 The semiconductor according to any one of claims 1 to 7, wherein the voltage-driven semiconductor element is a wide band gap semiconductor element whose main material is at least one of silicon carbide, gallium nitride, and diamond. Device drive device.
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