WO2019022206A1 - Semiconductor device - Google Patents

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Abstract

The present invention comprises: a JFET (10); a MOSFET (20); and a JFET adjustment resistor (42) disposed between a gate electrode (13) of the JFET (10) and a source electrode (21) of the MOSFET (20). The JFET (10) and the MOSFET (20) are configured so that a source electrode (11) of the JFET (10) and a drain electrode (22) of the MOSFET (20) are electrically connected and cascode-connected. The JFET adjustment resistor (42) includes a first resistor circuit (421) for a switch-on operation and a second resistor circuit (422) for a switch-off operation.

Description

半導体装置Semiconductor device 関連出願への相互参照CROSS-REFERENCE TO RELATED APPLICATIONS
　本出願は、２０１７年７月２６日に出願された日本特許出願番号２０１７－１４４７２７号と、２０１８年６月２０日に出願された日本特許出願番号２０１８－１１７３１７号とに基づくもので、ここにその記載内容が参照により組み入れられる。 This application is based on Japanese Patent Application No. 201-144727 filed on July 26, 2017 and Japanese Patent Application No. 2018-117317 filed on June 20, 2018, which are incorporated herein by reference. The contents of the description are incorporated by reference.
　本開示は、接合型ＦＥＴ（Field Effect Transistor：以下では、単にＪＦＥＴという）が形成された第１半導体チップと、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成された第２半導体チップとを有する半導体装置に関する。 The present disclosure is a semiconductor having a first semiconductor chip on which a junction type FET (Field Effect Transistor: hereinafter simply referred to as JFET) is formed and a second semiconductor chip on which a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is formed. It relates to the device.
　従来より、特許文献１には、ノーマリオン型のＪＦＥＴが形成された第１半導体チップと、ノーマリオフ型のＭＯＳＦＥＴが形成された第２半導体チップとを有する半導体装置が提案されている。具体的には、この半導体装置では、ＪＦＥＴとＭＯＳＦＥＴとがカスコード接続されており、ＭＯＳＦＥＴのソース電極とＪＦＥＴのゲート電極は、スイッチング速度を調整する１つの抵抗を介して接続されている。 Conventionally, Patent Document 1 proposes a semiconductor device having a first semiconductor chip on which a normally-on JFET is formed and a second semiconductor chip on which a normally-off MOSFET is formed. Specifically, in this semiconductor device, the JFET and the MOSFET are cascode connected, and the source electrode of the MOSFET and the gate electrode of the JFET are connected via one resistor for adjusting the switching speed.
　上記半導体装置では、例えば、ＭＯＳＦＥＴのゲート電極に所定のゲート電圧が印加されることにより、ＭＯＳＦＥＴおよびＪＦＥＴに電流が流れてオン状態となる。また、半導体装置は、ＭＯＳＦＥＴのゲート電極に所定の電圧未満のゲート電圧（例えば、０Ｖ）が印加されることにより、ＭＯＳＦＥＴおよびＪＦＥＴに電流が流れないオフ状態となる。 In the above-described semiconductor device, for example, when a predetermined gate voltage is applied to the gate electrode of the MOSFET, a current flows in the MOSFET and the JFET to be turned on. In addition, in the semiconductor device, when a gate voltage (for example, 0 V) smaller than a predetermined voltage is applied to the gate electrode of the MOSFET, the current does not flow to the MOSFET and the JFET.
　そして、上記半導体装置では、ＭＯＳＦＥＴのソース電極とＪＦＥＴのゲート電極との間に配置された抵抗の抵抗値を調整することにより、スイッチング速度が調整される。なお、以下では、ＪＦＥＴおよびＭＯＳＦＥＴに電流が流れている状態のことを半導体装置がオン状態であるともいい、ＪＦＥＴおよびＭＯＳＦＥＴに流れる電流が遮断された（すなわち、電流が流れない）状態のことを半導体装置がオフ状態であるともいう。 In the semiconductor device, the switching speed is adjusted by adjusting the resistance value of the resistor disposed between the source electrode of the MOSFET and the gate electrode of the JFET. Note that, in the following, the semiconductor device may be in the on state when current flows in the JFET and the MOSFET, and the current flowing in the JFET and the MOSFET is shut off (that is, current does not flow). It is also said that the semiconductor device is off.
国際公開第２０１５／１１４７２８号WO2015 / 114728
　しかしながら、上記のような半導体装置では、ＪＦＥＴのスイッチング速度を調整する抵抗が１つしか備えられていない。このため、半導体装置をオン状態にする際およびオフ状態にする際において、共通の抵抗が用いられる。したがって、上記半導体装置では、オン状態にする際およびオフ状態にする際のそれぞれにおいて、所望のスイッチング速度に調整することが困難である。 However, in the semiconductor device as described above, only one resistor is provided to adjust the switching speed of the JFET. Therefore, a common resistance is used when turning on and off the semiconductor device. Therefore, in the above-described semiconductor device, it is difficult to adjust to a desired switching speed when turning on and off.
　なお、オン状態にする際とは、オフ状態からオン状態に切り替わる際（すなわち、過渡状態）のことであり、以下では、スイッチングオン動作する際ともいう。オフ状態にする際とは、オン状態からオフ状態に切り替わる際（すなわち、過渡状態）のことであり、以下ではスイッチングオフ動作する際ともいう。 Note that the on state is the time when the off state is switched to the on state (that is, the transient state), and hereinafter, it is also referred to as the switching on operation. The turning-off state is the turning-on state to the turning-off state (that is, the transient state), and hereinafter also referred to as the switching-off operation.
　本開示は、ＪＦＥＴおよびＭＯＳＦＥＴがカスコード接続された半導体装置において、スイッチングオン動作する際のスイッチング速度と、スイッチングオフ動作する際のスイッチング速度とをそれぞれ調整可能な半導体装置を提供することを目的とする。 An object of the present disclosure is to provide a semiconductor device in which the switching speed at switching on operation and the switching speed at switching off operation can be adjusted in a semiconductor device in which JFET and MOSFET are cascode-connected. .
　本開示の１つの観点によれば、半導体装置は、ＪＦＥＴが形成された第１半導体チップと、ＭＯＳＦＥＴが形成された第２半導体チップと、ＪＦＥＴのゲート電極とＭＯＳＦＥＴのソース電極との間に配置されたＪＦＥＴ用調整抵抗と、を備え、ＪＦＥＴとＭＯＳＦＥＴは、ＪＦＥＴのソース電極とＭＯＳＦＥＴのドレイン電極とが電気的に接続されてカスコード接続されており、ＪＦＥＴ用調整抵抗は、スイッチングオン動作用の第１抵抗回路およびスイッチングオフ動作用の第２抵抗回路を有している。
　これによれば、ＭＯＳＦＥＴのソース電極とＪＦＥＴのゲート電極との間に配置されるＪＦＥＴ用調整抵抗は、スイッチングオン動作用の第１抵抗回路と、スイッチングオフ動作用の第２抵抗回路とを有している。このため、スイッチングオン動作させる場合およびスイッチングオフ動作させる場合において、それぞれ所望のスイッチング速度となるように個別に調整できる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 According to one aspect of the present disclosure, the semiconductor device is disposed between the first semiconductor chip on which the JFET is formed, the second semiconductor chip on which the MOSFET is formed, and the gate electrode of the JFET and the source electrode of the MOSFET. And the source electrode of the JFET and the drain electrode of the MOSFET are electrically connected to form a cascode connection, and the adjustment resistor for JFET is for switching on operation. A first resistor circuit and a second resistor circuit for switching off operation are included.
According to this, the JFET adjustment resistor disposed between the source electrode of the MOSFET and the gate electrode of the JFET has the first resistance circuit for switching on operation and the second resistance circuit for switching off operation. doing. For this reason, in the case of switching on operation and in the case of switching off operation, it is possible to individually adjust to the desired switching speed.
In addition, the parenthesized reference symbol attached to each component etc. shows an example of the correspondence of the component etc. and the specific component etc. as described in the embodiment to be described later.
第１実施形態における半導体装置の回路図である。It is a circuit diagram of the semiconductor device in a 1st embodiment. 半導体装置の平面模式図である。It is a plane schematic diagram of a semiconductor device. 図２中のIII－III線に沿った断面図である。FIG. 3 is a cross-sectional view taken along the line III-III in FIG. 第１半導体チップの平面図である。It is a top view of a 1st semiconductor chip. 図４中のV－V線に沿った断面図である。FIG. 5 is a cross-sectional view taken along the line VV in FIG. 4; 第２半導体チップの平面図である。It is a top view of a 2nd semiconductor chip. 図６中のVII－VII線に沿った断面図である。FIG. 7 is a cross-sectional view taken along the line VII-VII in FIG. 第２実施形態における半導体装置の平面模式図である。It is a plane schematic diagram of the semiconductor device in a 2nd embodiment. 第２実施形態における半導体装置の回路図である。It is a circuit diagram of the semiconductor device in a 2nd embodiment. 第３実施形態における半導体装置の平面模式図である。It is a plane schematic diagram of the semiconductor device in a 3rd embodiment. ゲート駆動回路の回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of a gate drive circuit. 半導体装置に流れる電流と温度変化との関係に関するシミュレーション結果を示す図である。It is a figure which shows the simulation result regarding the relationship between the electric current which flows into a semiconductor device, and a temperature change. ＭＯＳＦＥＴの温度変化とＪＦＥＴの温度変化との関係を示す図である。It is a figure which shows the relationship of the temperature change of MOSFET, and the temperature change of JFET. 第４実施形態における半導体装置の平面模式図である。It is a plane schematic diagram of the semiconductor device in a 4th embodiment. 第５実施形態における半導体装置の平面模式図である。It is a plane schematic diagram of the semiconductor device in a 5th embodiment. チップサイズと有効面積率との関係に関するシミュレーション結果を示す図である。It is a figure which shows the simulation result regarding the relationship between chip size and an effective area rate. 第６実施形態における半導体装置の平面模式図である。It is a plane schematic diagram of the semiconductor device in a 6th embodiment. 第７実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 7th Embodiment. 第８実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 8th Embodiment. 第９実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 9th Embodiment. 第１０実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 10th Embodiment. 第１１実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 11th Embodiment. 第１２実施形態における半導体装置の回路図である。It is a circuit diagram of the semiconductor device in a 12th embodiment. インバータ回路の回路図である。It is a circuit diagram of an inverter circuit. 図２４中のＵ層の回路図である。FIG. 25 is a circuit diagram of a U layer in FIG. 24. 第１３実施形態における半導体装置の回路図である。It is a circuit diagram of the semiconductor device in a 13th embodiment.
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present disclosure will be described based on the drawings. In the following embodiments, parts that are the same as or equivalent to each other will be described with the same reference numerals.
　（第１実施形態）
　第１実施形態について図面を参照しつつ説明する。まず、本実施形態の半導体装置における回路構成について説明する。図１に示されるように、本実施形態の半導体装置は、第１半導体チップ１００に形成されたノーマリオン型のＪＦＥＴ１０と、第２半導体チップ２００に形成されたノーマリオフ型のＭＯＳＦＥＴ２０とがカスコード接続されて構成されている。なお、本実施形態では、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、それぞれＮチャネル型とされている。 First Embodiment
A first embodiment will be described with reference to the drawings. First, the circuit configuration in the semiconductor device of the present embodiment will be described. As shown in FIG. 1, in the semiconductor device of this embodiment, the normally-on JFET 10 formed in the first semiconductor chip 100 and the normally-off MOSFET 20 formed in the second semiconductor chip 200 are cascode connected. Is configured. In the present embodiment, the JFET 10 and the MOSFET 20 are each N-channel type.
　ＪＦＥＴ１０は、具体的な構成については後述するが、ソース電極１１、ドレイン電極１２、ゲート層（すなわち、ゲート電極）１３を有している。ＭＯＳＦＥＴ２０は、具体的な構成については後述するが、ソース電極２１、ドレイン電極２２、およびゲート電極２３を有している。 The JFET 10 has a source electrode 11, a drain electrode 12, and a gate layer (i.e., a gate electrode) 13, although a specific configuration will be described later. The MOSFET 20 has a source electrode 21, a drain electrode 22, and a gate electrode 23, although the specific configuration will be described later.
　そして、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、ＪＦＥＴ１０のソース電極１１とＭＯＳＦＥＴ２０のドレイン電極２２とが電気的に接続されている。また、ＪＦＥＴ１０のドレイン電極１２は、第１端子３１と接続され、ＭＯＳＦＥＴ２０のソース電極２１は、第２端子３２と接続されている。 Further, in the JFET 10 and the MOSFET 20, the source electrode 11 of the JFET 10 and the drain electrode 22 of the MOSFET 20 are electrically connected. The drain electrode 12 of the JFET 10 is connected to the first terminal 31, and the source electrode 21 of the MOSFET 20 is connected to the second terminal 32.
　ＭＯＳＦＥＴ２０のゲート電極２３は、ＭＯＳＦＥＴ用調整抵抗４１およびゲートパッド２４を介してゲート駆動回路５１と接続されている。ＪＦＥＴ１０のゲート層１３は、ＭＯＳＦＥＴ２０のソース電極２１と、ＪＦＥＴ用調整抵抗４２およびゲートパッド１４を介して電気的に接続されている。 The gate electrode 23 of the MOSFET 20 is connected to the gate drive circuit 51 via the MOSFET adjustment resistor 41 and the gate pad 24. The gate layer 13 of the JFET 10 is electrically connected to the source electrode 21 of the MOSFET 20 via the adjustment resistor 42 for JFET and the gate pad 14.
　ＪＦＥＴ用調整抵抗４２は、本実施形態では、第１ダイオード４２１ａと第１抵抗４２１ｂとが直列に接続された第１抵抗回路４２１と、第２ダイオード４２２ａと第２抵抗４２２ｂとが直列に接続された第２抵抗回路４２２とを有している。そして、第１抵抗回路４２１および第２抵抗回路４２２は、第１ダイオード４２１ａのカソードおよび第２ダイオード４２２ａのアノードがそれぞれＪＦＥＴ１０のゲート層１３と接続されるように、並列に配置されている。 In this embodiment, the JFET adjustment resistor 42 includes a first resistor circuit 421 in which a first diode 421a and a first resistor 421b are connected in series, a second diode 422a, and a second resistor 422b in series. And a second resistance circuit 422. The first resistance circuit 421 and the second resistance circuit 422 are arranged in parallel so that the cathode of the first diode 421a and the anode of the second diode 422a are connected to the gate layer 13 of the JFET 10, respectively.
　なお、本実施形態のＪＦＥＴ用調整抵抗４２は、第１抵抗回路４２１および第２抵抗回路４２２を含んでパッケージ化された部品であり、第１半導体チップ１００および第２半導体チップ２００と異なる別部品として構成された外付部品である。また、本実施形態では、第１抵抗４２１ｂは、第２抵抗４２２ｂより大きな値とされている。詳しくは、第１抵抗４２１ｂは、後述するように半導体装置をオン状態にする際のスイッチング速度を制御するものであり、要求される所望の用途に応じた抵抗値とされる。 The JFET adjustment resistor 42 of this embodiment is a component packaged including the first resistor circuit 421 and the second resistor circuit 422, and is a separate component different from the first semiconductor chip 100 and the second semiconductor chip 200. It is an external part configured as Further, in the present embodiment, the first resistance 421b is set to a value larger than that of the second resistance 422b. More specifically, the first resistor 421 b controls the switching speed when the semiconductor device is turned on as described later, and has a resistance value according to the desired desired application.
　本実施形態では、このようなＪＦＥＴ用調整抵抗４２を介してＪＦＥＴ１０のゲート層１３とＭＯＳＦＥＴ２０のソース電極２１とが接続されている。このため、ＪＦＥＴ１０のゲート電流は、スイッチングオン動作する場合とスイッチングオフ動作する場合とにおいて、異なる抵抗回路によって調整される。つまり、本実施形態の半導体装置は、スイッチングオン動作する場合とスイッチングオフ動作する場合とにおいて、異なる抵抗回路によってスイッチング速度が調整される。 In the present embodiment, the gate layer 13 of the JFET 10 and the source electrode 21 of the MOSFET 20 are connected via such a JFET adjustment resistor 42. Therefore, the gate current of the JFET 10 is adjusted by different resistance circuits in the switching on operation and the switching off operation. That is, in the semiconductor device of the present embodiment, the switching speed is adjusted by different resistance circuits in the switching on operation and the switching off operation.
　また、本実施形態では、ＪＦＥＴ１０のドレイン電極１２とソース電極１１との間には、ダイオード１５が接続されている。具体的には後述するが、ＪＦＥＴ１０には、図５に示されるように、Ｎ－型のチャネル層１１４内にＰ型のボディ層１１６が形成されている。そして、ダイオード１５は、当該ボディ層１１６を含んで構成されるものである。このダイオード１５は、カソードがドレイン電極１２と電気的に接続され、アノードがソース電極１１と電気的に接続されている。 Further, in the present embodiment, the diode 15 is connected between the drain electrode 12 and the source electrode 11 of the JFET 10. Although specifically described later, in the JFET 10, as shown in FIG. 5, a P-type body layer 116 is formed in the N − -type channel layer 114. The diode 15 is configured to include the body layer 116. The cathode of the diode 15 is electrically connected to the drain electrode 12, and the anode is electrically connected to the source electrode 11.
　また、ＭＯＳＦＥＴ２０のドレイン電極２２とソース電極２１との間には、ダイオード２５が接続されている。このダイオード２５は、ＭＯＳＦＥＴ２０の構成上で形成される寄生ダイオードであり、カソードがドレイン電極２２と電気的に接続され、アノードがソース電極２１と電気的に接続される。 Further, a diode 25 is connected between the drain electrode 22 and the source electrode 21 of the MOSFET 20. The diode 25 is a parasitic diode formed on the configuration of the MOSFET 20, the cathode is electrically connected to the drain electrode 22, and the anode is electrically connected to the source electrode 21.
　以上が本実施形態における半導体装置の回路構成である。次に、このようにカスコード接続された半導体装置の基本的な作動について説明する。このような半導体装置は、ノーマリオフであるＭＯＳＦＥＴ２０を有しているため、全体としてノーマリオフとして作動する。 The above is the circuit configuration of the semiconductor device in this embodiment. Next, the basic operation of the cascode-connected semiconductor device will be described. Such a semiconductor device operates as a normally off as a whole since it has the MOSFET 20 which is normally off.
　まず、半導体装置をスイッチングオン動作させてオン状態とするには、例えば、第１端子３１に正の電圧が印加され、第２端子３２が接地される。そして、ＭＯＳＦＥＴ２０のゲート電極２３には、ゲート駆動回路５１から所定の正のゲート電圧が印加される。これにより、ノーマリオフ型のＭＯＳＦＥＴ２０がオン状態となる。また、ＪＦＥＴ１０は、ゲート層１３が第２端子３２と接続されている。このため、ノーマリオン型のＪＦＥＴ１０は、ゲート層１３とソース電極１１との電位差がほぼゼロとなり、オン状態となる。したがって、第１端子３１と第２端子３２との間に電流が流れ、半導体装置が最終的にオン状態となる。 First, in order to cause the semiconductor device to perform the switching on operation to be in the on state, for example, a positive voltage is applied to the first terminal 31, and the second terminal 32 is grounded. Then, a predetermined positive gate voltage is applied to the gate electrode 23 of the MOSFET 20 from the gate drive circuit 51. As a result, the normally-off MOSFET 20 is turned on. Further, in the JFET 10, the gate layer 13 is connected to the second terminal 32. Therefore, in the normally-on JFET 10, the potential difference between the gate layer 13 and the source electrode 11 becomes almost zero, and the on state is achieved. Therefore, current flows between the first terminal 31 and the second terminal 32, and the semiconductor device is finally turned on.
　なお、ＪＦＥＴ１０は、スイッチングオン動作する場合は、第１抵抗回路４２１（すなわち、第１抵抗４２１ｂ）によって当該ＪＦＥＴのゲート充電電流が調整される。つまり、本実施形態では、ＪＦＥ１０は、スイッチングオン動作する場合は、ゲート層１３が第１抵抗回路４２１を介して第２端子３２と接続される。すなわち、第１抵抗回路４２１がＪＦＥＴ１０におけるスイッチングオン動作用の速度調整抵抗として機能する。 When the JFET 10 performs switching on operation, the gate charging current of the JFET is adjusted by the first resistance circuit 421 (that is, the first resistor 421 b). That is, in the present embodiment, when the JFE 10 performs switching on operation, the gate layer 13 is connected to the second terminal 32 via the first resistance circuit 421. That is, the first resistance circuit 421 functions as a speed adjustment resistor for switching on operation in the JFET 10.
　ここで、カスコード回路は、一般的に上段側に高耐圧な素子が配置される。すなわち、ＪＦＥＴ１０がＭＯＳＦＥＴ２０より高耐圧とされている。このため、カスコード回路では、ＭＯＳＦＥＴ用調整抵抗４１でスイッチングオン動作の速度調整を行おうとすると、次の現象が発生し得る。すなわち、ＪＦＥＴ１０がＭＯＳＦＥＴ２０より高耐圧とされているため、ＪＦＥＴ１０が少しでもオンすると、オフからオンへの遷移状態にあるＭＯＳＦＥＴ２０が耐圧ブレークして一気にオンしてしまう。つまり、このようなカスコード回路では、ＭＯＳＦＥＴ用調整抵抗４１によってスイッチングオン動作の速度調整を行うことが困難である。したがって、カスコード回路におけるスイッチングオン動作の速度調整は、ＭＯＳＦＥＴ用調整抵抗４１の値を固定し、第１抵抗回路４２１によって調整することが好ましい。この場合、ＭＯＳＦＥＴ用調整抵抗４１は、ＭＯＳＦＥＴ２０が素早くオン状態となるように比較的小さい値とされることが好ましい。 Here, in the cascode circuit, a high breakdown voltage element is generally disposed on the upper side. That is, the JFET 10 has a breakdown voltage higher than that of the MOSFET 20. For this reason, in the cascode circuit, if it is attempted to adjust the speed of the switching-on operation by the MOSFET adjustment resistor 41, the following phenomenon may occur. That is, since the JFET 10 has a breakdown voltage higher than that of the MOSFET 20, if the JFET 10 is turned on even a little, the MOSFET 20 in the transition state from off to on will break and turn on at once. That is, in such a cascode circuit, it is difficult to adjust the speed of the switching-on operation by the MOSFET adjustment resistor 41. Therefore, it is preferable that the speed adjustment of the switching-on operation in the cascode circuit be adjusted by the first resistance circuit 421 while fixing the value of the MOSFET adjustment resistance 41. In this case, the MOSFET adjustment resistor 41 is preferably set to a relatively small value so that the MOSFET 20 can be turned on quickly.
　次に、半導体装置をスイッチングオフ動作させてオフ状態とするには、第１端子３１に正の電圧が印加され、第２端子３２が接地されたままの状態で、ＭＯＳＦＥＴ２０のゲート電極２３に印加されるゲート電圧が小さくされる（例えば、０Ｖにされる）。これにより、ノーマリオフ型のＭＯＳＦＥＴ２０は、オフ状態となる。また、ＭＯＳＦＥＴ２０がオフ状態となることでＭＯＳＦＥＴ２０のドレイン電極２２と、それに接続されたＪＦＥＴ１０のソース電極１１の電圧が上昇し、当該ソース電極１１と第２端子３２に接続されているＪＦＥＴ１０のゲート層１３との間に電位差が発生する。そして、ソース電極１１とゲート層１３との間の電位差が閾値に達することにより、ＪＦＥＴ１０がオフ状態となる。これにより、第１端子３１と第２端子３２との間に電流が流れなくなり、半導体装置が最終的にオフ状態となる。 Next, in order to turn off the semiconductor device to turn it off, a positive voltage is applied to the first terminal 31, and the second terminal 32 is applied to the gate electrode 23 of the MOSFET 20 while being grounded. Gate voltage is reduced (eg, brought to 0V). As a result, the normally-off MOSFET 20 is turned off. When the MOSFET 20 is turned off, the voltage of the drain electrode 22 of the MOSFET 20 and the source electrode 11 of the JFET 10 connected thereto are increased, and the gate layer of the JFET 10 connected to the source electrode 11 and the second terminal 32 A potential difference occurs with 13. Then, when the potential difference between the source electrode 11 and the gate layer 13 reaches the threshold, the JFET 10 is turned off. Thus, no current flows between the first terminal 31 and the second terminal 32, and the semiconductor device is finally turned off.
　なお、ＪＦＥＴ１０は、スイッチングオフ動作する場合は、第２抵抗回路４２２（すなわち、第２抵抗４２２ｂ）によって当該ＪＦＥＴ１０のゲート放電電流が調整される。つまり、本実施形態では、ＪＦＥ１０は、スイッチングオフ動作する場合は、ゲート層１３が第２抵抗回路４２２を介して第２端子３２と接続される。すなわち、第２抵抗回路４２２がＪＦＥＴ１０におけるスイッチングオフ動作用の速度調整抵抗として機能する。 When the JFET 10 performs a switching-off operation, the gate discharge current of the JFET 10 is adjusted by the second resistance circuit 422 (that is, the second resistor 422 b). That is, in the present embodiment, when the JFE 10 performs the switching-off operation, the gate layer 13 is connected to the second terminal 32 via the second resistance circuit 422. That is, the second resistance circuit 422 functions as a speed adjustment resistor for switching off operation in the JFET 10.
　ここで、カスコード回路におけるスイッチングオフ動作の速度調整は、スイッチングオン動作とは異なり、ＭＯＳＦＥＴ用調整抵抗４１によって調整されることが好ましい。これは、第２抵抗回路４２２でスイッチングオフ動作の速度調整を行おうとすると、ＭＯＳＦＥＴ２０がオフ状態になってもＪＦＥＴ１０が完全にオフ状態にならない限りＭＯＳＦＥＴ２０が耐圧ブレークし、信頼性が低下するためである。したがって、カスコード回路におけるスイッチングオフ動作の速度調整は、第２抵抗回路４２２における第２抵抗４２２ｂの値を固定し、ＭＯＳＦＥＴ用調整抵抗４１によって調整することが好ましい。この場合、第２抵抗４２２ｂは、ＪＦＥＴ１０が素早くオフ状態となるように比較的小さい値とされることが好ましい。 Here, unlike the switching on operation, it is preferable that the speed adjustment of the switching off operation in the cascode circuit be adjusted by the MOSFET adjusting resistor 41. This is because when the speed adjustment of the switching off operation is performed by the second resistance circuit 422, the MOSFET 20 withstands a breakdown as long as the JFET 10 is not completely turned off even when the MOSFET 20 is turned off, and the reliability is lowered. is there. Therefore, it is preferable to adjust the speed of the switching-off operation in the cascode circuit by fixing the value of the second resistor 422 b in the second resistor circuit 422 and adjusting it by the MOSFET adjustment resistor 41. In this case, the second resistor 422 b is preferably set to a relatively small value so that the JFET 10 is quickly turned off.
　以上が本実施形態における半導体装置の作動である。次に、本実施形態の半導体装置の構成について図２および図３を参照しつつ説明する。 The above is the operation of the semiconductor device in this embodiment. Next, the configuration of the semiconductor device of the present embodiment will be described with reference to FIGS. 2 and 3. FIG.
　半導体装置は、第１半導体チップ１００、第２半導体チップ２００、基板３００、第１端子３１、第２端子３２、第１～第３制御端子６１～６３、ＪＦＥＴ用調整抵抗４２等を有している。そして、これらが適宜モールド樹脂４００によって封止されることで構成されている。なお、具体的には後述するが、ＪＦＥＴ用調整抵抗４２は、モールド樹脂４００の外側に配置されている。また、本実施形態では、上記のように、第１半導体チップ１００にＪＦＥＴ１０が形成され、第２半導体チップ２００にＭＯＳＦＥＴ２０が形成されている。そして、図２は、半導体装置の平面図であるが、モールド樹脂４００内の構成を理解し易くするため、モールド樹脂４００内の構成等を実線で示し、モールド樹脂４００を破線で示している。 The semiconductor device includes a first semiconductor chip 100, a second semiconductor chip 200, a substrate 300, a first terminal 31, a second terminal 32, first to third control terminals 61 to 63, an adjustment resistor 42 for JFET, and the like. There is. And these are constituted by being suitably sealed by mold resin 400. Although specifically described later, the JFET adjustment resistor 42 is disposed outside the mold resin 400. Further, in the present embodiment, as described above, the JFET 10 is formed in the first semiconductor chip 100, and the MOSFET 20 is formed in the second semiconductor chip 200. Then, FIG. 2 is a plan view of the semiconductor device, but in order to make the configuration in the mold resin 400 easy to understand, the configuration in the mold resin 400 is shown by a solid line, and the mold resin 400 is shown by a broken line.
　基板３００は、本実施形態では、アルミナセラミックス基板にＣｕ（銅）で構成される配線パターン３０１～３０３がＤＣＢ（すなわち、Direct Copper Bond）法にて形成されたＤＣＢ基板を用いて構成されている。本実施形態では、基板３００には、一面３００ａに第１配線パターン３０１、第２配線パターン３０２、および第３配線パターン３０３が形成されている。そして、第１半導体チップ１００は、第１配線パターン３０１上に配置され、第２半導体チップ２００は、第２配線パターン３０２上に配置されている。 In the present embodiment, the substrate 300 is configured using a DCB substrate in which wiring patterns 301 to 303 made of Cu (copper) are formed on an alumina ceramic substrate by DCB (that is, Direct Copper Bond) method. . In the present embodiment, the first wiring pattern 301, the second wiring pattern 302, and the third wiring pattern 303 are formed on the first surface 300a of the substrate 300. The first semiconductor chip 100 is disposed on the first wiring pattern 301, and the second semiconductor chip 200 is disposed on the second wiring pattern 302.
　ここで、本実施形態の第１半導体チップ１００および第２半導体チップ２００の構成について説明する。まず、第１半導体チップ１００の構成について、図４および図５を参照しつつ説明する。 Here, configurations of the first semiconductor chip 100 and the second semiconductor chip 200 of the present embodiment will be described. First, the configuration of the first semiconductor chip 100 will be described with reference to FIGS. 4 and 5.
　第１半導体チップ１００は、図４に示されるように、平面矩形状とされており、セル領域１０１および当該セル領域１０１を囲む外周領域１０２を有している。そして、セル領域１０１に、ＪＦＥＴ１０が形成されている。 As shown in FIG. 4, the first semiconductor chip 100 is rectangular in plan view, and has a cell area 101 and an outer peripheral area 102 surrounding the cell area 101. Then, in the cell region 101, the JFET 10 is formed.
　具体的には、第１半導体チップ１００は、図５に示されるように、Ｎ＋＋型の炭化珪素（以下では、ＳｉＣという）基板で構成されるドレイン層１１１を有する半導体基板１１０を備えている。そして、ドレイン層１１１上には、ドレイン層１１１よりも低不純物濃度とされたＮ＋型のバッファ層１１２が配置され、バッファ層１１２上には、バッファ層１１２よりも低不純物濃度とされたＮ－型のドリフト層１１３が配置されている。なお、バッファ層１１２は、第１半導体チップ１００のスイッチング時における電圧振動を抑制するために備えられているが、備えられていなくてもよい。また、バッファ層１１２およびドリフト層１１３は、ドレイン層１１１を構成するＳｉＣ基板上にＳｉＣのエピタキシャル膜を成長させることで構成される。 Specifically, as shown in FIG. 5, the first semiconductor chip 100 includes a semiconductor substrate 110 having a drain layer 111 formed of an N ++ -type silicon carbide (hereinafter referred to as SiC) substrate. . Then, an N + -type buffer layer 112 having an impurity concentration lower than that of the drain layer 111 is disposed on the drain layer 111, and an N concentration lower than that of the buffer layer 112 on the buffer layer 112. - drift layer 113 of the mold is disposed. Although the buffer layer 112 is provided to suppress voltage oscillation at the time of switching of the first semiconductor chip 100, the buffer layer 112 may not be provided. The buffer layer 112 and the drift layer 113 are formed by growing an epitaxial film of SiC on the SiC substrate constituting the drain layer 111.
　ドリフト層１１３上には、ドリフト層１１３と不純物濃度が等しくされたＮ－型のチャネル層１１４が配置され、チャネル層１１４の表層部にチャネル層１１４よりも高不純物濃度とされたＮ＋型のソース層１１５が形成されている。なお、チャネル層１１４は、ＳｉＣのエピタキシャル膜を成長させることで構成され、ソース層１１５は、例えば、Ｎ型の不純物がイオン注入されて熱処理されることで構成される。 An N − -type channel layer 114 having an impurity concentration equal to that of the drift layer 113 is disposed on the drift layer 113, and the surface layer of the channel layer 114 has an N + -type impurity concentration higher than that of the channel layer 114. Source layer 115 is formed. The channel layer 114 is configured by growing an epitaxial film of SiC, and the source layer 115 is configured by, for example, ion implantation of an N-type impurity and heat treatment.
　さらに、ソース層１１５を貫通するように、チャネル層１１４よりも高不純物濃度とされたＰ＋型のゲート層（すなわち、ゲート電極）１３およびＰ＋型のボディ層１１６が形成されている。これらゲート層１３およびボディ層１１６は、例えば、ソース層１１５を貫通するようにトレンチが形成され、当該トレンチ内に埋め込まれるようにＳｉＣのエピタキシャル膜を成長させることで構成される。 Furthermore, a P + -type gate layer (that is, a gate electrode) 13 and a P + -type body layer 116 having a higher impurity concentration than the channel layer 114 are formed so as to penetrate the source layer 115. The gate layer 13 and the body layer 116 are formed, for example, by forming a trench so as to penetrate the source layer 115 and growing an epitaxial film of SiC so as to be embedded in the trench.
　本実施形態では、ゲート層１３およびボディ層１１６は、半導体基板１１０の面方向における一方向に延設されており、当該面方向であって延設方向と直交する方向に交互に配置されている。つまり、図５中では、ゲート層１３およびボディ層１１６は、紙面垂直方向に延設されている。また、ゲート層１３よびボディ層１１６は、紙面左右方向に交互に配置されている。 In the present embodiment, the gate layers 13 and the body layers 116 extend in one direction in the surface direction of the semiconductor substrate 110, and are alternately arranged in the surface direction and in a direction orthogonal to the extension direction. . That is, in FIG. 5, the gate layer 13 and the body layer 116 extend in the direction perpendicular to the paper surface. The gate layers 13 and the body layers 116 are alternately arranged in the left-right direction in the drawing.
　ゲート層１３およびボディ層１１６は、本実施形態では、不純物濃度が互いに等しくされていると共に、配列方向に沿った幅が互いに等しくされている。しかしながら、ボディ層１１６は、ゲート層１３よりも深い位置まで形成されている。つまり、ボディ層１１６は、ゲート層１３よりもドレイン層１１１側に突出した構成とされている。 In the present embodiment, the gate layer 13 and the body layer 116 have the same impurity concentration and the same width along the arrangement direction. However, the body layer 116 is formed to a position deeper than the gate layer 13. That is, the body layer 116 protrudes toward the drain layer 111 more than the gate layer 13.
　また、半導体基板１１０の一面１１０ａ上には、層間絶縁膜１１７が形成されている。そして、層間絶縁膜１１７には、ソース層１１５およびボディ層１１６を露出させるコンタクトホール１１７ａが形成されている。層間絶縁膜１１７上には、コンタクトホール１１７ａを通じてソース層１１５およびボディ層１１６と電気的に接続されるソース電極１１が形成されている。 Further, an interlayer insulating film 117 is formed on the one surface 110 a of the semiconductor substrate 110. Then, in the interlayer insulating film 117, a contact hole 117a for exposing the source layer 115 and the body layer 116 is formed. On interlayer insulating film 117, source electrode 11 electrically connected to source layer 115 and body layer 116 through contact hole 117a is formed.
　なお、ソース電極１１は、セル領域１０１の全面を含んで形成されている。つまり、ソース電極１１は、いわゆるベタ状に形成されている。このため、ソース電極１１は、後述するゲート配線１１８と比較して、断面積が十分に大きくされているといえる。言い換えると、ソース電極１１は、後述するゲート配線１１８より電流容量が十分に大きくされているといえる。 The source electrode 11 is formed to include the entire surface of the cell region 101. That is, the source electrode 11 is formed in a so-called solid shape. For this reason, it can be said that the cross-sectional area of the source electrode 11 is sufficiently large compared to the gate wiring 118 described later. In other words, it can be said that the current capacity of the source electrode 11 is sufficiently larger than that of the gate wiring 118 described later.
　半導体基板１１０の他面１１０ｂ側には、ドレイン層１１１と電気的に接続されるドレイン電極１２が形成されている。 A drain electrode 12 electrically connected to the drain layer 111 is formed on the other surface 110 b side of the semiconductor substrate 110.
　また、外周領域１０２には、図４に示されるように、ゲートパッド１４およびゲート配線１１８が形成されている。そして、ゲート配線１１８は、ゲートパッド１４と接続されていると共に、図５とは別断面において、ゲート層１３と電気的に接続されている。なお、特に図示しないが、外周領域１０２には、耐圧向上を図ることができるように、半導体基板１１０の表層部に、セル領域１０１を囲むように環状のＰ型のウェル領域や複数のＰ型のガードリングが多重リング構造として形成されている。 Further, as shown in FIG. 4, the gate pad 14 and the gate wiring 118 are formed in the outer peripheral region 102. The gate wiring 118 is connected to the gate pad 14 and electrically connected to the gate layer 13 in a cross section different from that in FIG. 5. Although not particularly illustrated, in the outer surface area of the semiconductor substrate 110, an annular P-type well area or a plurality of P-types are provided so as to surround the cell area 101 so that the withstand voltage can be improved. Guard rings are formed as a multiple ring structure.
　以上が本実施形態における第１半導体チップ１００の構成である。なお、本実施形態の第１半導体チップ１００では、Ｎ－型、Ｎ型、Ｎ＋型、Ｎ＋＋型が第１導電型に相当し、Ｐ＋型が第２導電型に相当している。また、本実施形態では、上記のように、ドレイン層１１１、バッファ層１１２、ドリフト層１１３、チャネル層１１４、ソース層１１５、ゲート層１３、およびボディ層１１６を含んで半導体基板１１０が構成されている。そして、本実施形態では、上記のように、ドレイン層１１１は、ＳｉＣ基板で構成されており、バッファ層１１２、ドリフト層１１３、チャネル層１１４等は、ＳｉＣのエピタキシャル膜を成長させることで構成されている。このため、本実施形態の半導体装置は、ＳｉＣ半導体装置であるともいえる。また、本実施形態では、第１半導体チップ１００は、Ｐ型のボディ層１１６が形成されている。このため、図１中のダイオード１５は、ボディ層１１６とドリフト層１１３とを有して構成されるダイオードである。 The above is the configuration of the first semiconductor chip 100 in the present embodiment. In the first semiconductor chip 100 of the present embodiment, the N − -type, the N-type, the N + -type, and the N ++ -type correspond to the first conductivity type, and the P + -type corresponds to the second conductivity type. Further, in the present embodiment, as described above, the semiconductor substrate 110 is configured to include the drain layer 111, the buffer layer 112, the drift layer 113, the channel layer 114, the source layer 115, the gate layer 13, and the body layer 116. There is. Further, in the present embodiment, as described above, the drain layer 111 is formed of a SiC substrate, and the buffer layer 112, the drift layer 113, the channel layer 114, and the like are formed by growing an epitaxial film of SiC. ing. Therefore, it can be said that the semiconductor device of the present embodiment is a SiC semiconductor device. Further, in the present embodiment, the first semiconductor chip 100 is formed with a P-type body layer 116. Therefore, the diode 15 in FIG. 1 is a diode configured to include the body layer 116 and the drift layer 113.
　本実施形態では、このようにボディ層１１６を備えている。このため、サージが発生した際、ゲート層１３を介して断面積が小さいゲート配線１１８にサージ電流が流れ難くなり、ゲート配線１１８が溶断して第１半導体チップ１００が破壊されることを抑制できる。 In the present embodiment, the body layer 116 is thus provided. Therefore, when a surge occurs, it becomes difficult for a surge current to flow through the gate layer 13 to the gate wiring 118 having a small cross section, and it is possible to suppress breakage of the first semiconductor chip 100 due to melting of the gate wiring 118. .
　すなわち、上記図１で説明したように、ソース電極１１は、ＭＯＳＦＥＴ２０と接続される。このため、図５に示されるように、ＭＯＳＦＥＴ２０の耐圧をＢｖｄ、ボディ層１１６とゲート層１３との間の耐圧をＢｖｇｂ、ゲート配線１１８の抵抗値をＲｊ、当該ゲート配線１１８を流れる電流をＩｇａｔｅとすると、Ｂｖｄ＝Ｒｊ×Ｉｇａｔｅ＋Ｂｖｇｂで示される。つまり、Ｉｇａｔｅ＝（Ｂｖｄ－Ｂｖｇｂ）／Ｒｊとなる。例えば、Ｂｖｄ＝４０Ｖ、Ｂｖｇｂ＝２０Ｖ、Ｒｊが１０Ωである場合、Ｉｇａｔｅは２Ａとなる。つまり、ゲート配線１１８に流れる電流は、サージ電流の大小（例えば、数百～数千アンペア）に関わらずに一定電流となり、ゲート層１３およびゲート配線１１８を保護できる。 That is, as described in FIG. 1 above, the source electrode 11 is connected to the MOSFET 20. Therefore, as shown in FIG. 5, the withstand voltage of the MOSFET 20 is Bvd, the withstand voltage between the body layer 116 and the gate layer 13 is Bvgb, the resistance value of the gate wiring 118 is Rj, and the current flowing through the gate wiring 118 is Igate. Assuming that Bvd = Rj × Igate + Bvgb. That is, Igate = (Bvd-Bvgb) / Rj. For example, if Bvd = 40V, Bvgb = 20V, and Rj is 10Ω, Igate is 2A. That is, the current flowing through the gate wiring 118 becomes a constant current regardless of the magnitude of the surge current (for example, several hundred to several thousand amperes), and the gate layer 13 and the gate wiring 118 can be protected.
　一方、本実施形態のようにボディ層１１６を備えない場合、サージ電流の多くがゲート層を介してゲート配線に流れるため、ゲート配線が破壊（すなわち、溶断）される懸念がある。 On the other hand, when the body layer 116 is not provided as in the present embodiment, most of the surge current flows to the gate wiring through the gate layer, and there is a concern that the gate wiring may be broken (that is, melted).
　つまり、本実施形態では、ボディ層１１６を備えることにより、ボディ層１１６を備えない場合と比較して、ゲート層１３にサージ電流が流れ難くなる構成とできる。なお、ボディ層１１６へと流れ込んだサージ電流は、ボディ層１１６を介してソース電極１１へと流れ込む。しかしながら、ソース電極１１は、ベタ状に形成されており、ゲート配線１１８に比べて十分に大きくされているため、ソース電極１１が溶断してしまう可能性は低い。 That is, in the present embodiment, the provision of the body layer 116 makes it possible to make the surge current less likely to flow through the gate layer 13 as compared to the case where the body layer 116 is not provided. The surge current that has flowed into the body layer 116 flows into the source electrode 11 via the body layer 116. However, since the source electrode 11 is formed in a solid shape and is sufficiently large compared to the gate wiring 118, the possibility of the source electrode 11 being fused is low.
　また、本実施形態では、ボディ層１１６は、ゲート層１３よりも深くまで形成されている。つまり、ボディ層１１６は、半導体基板１１０の一面１１０ａから底面までの長さが、半導体基板１１０の一面１１０ａからゲート層１３の底面までの長さより長くされている。つまり、ボディ層１１６は、ゲート層１３よりもドレイン層１１１側に突出した状態となっている。このため、電界強度は、ゲート層１３の底部側よりもボディ層１１６の底部側の方が高くなり易い。したがって、サージが発生した際、ボディ層１１６の底部側の領域でブレークダウンが発生し易くなり、サージ電流はボディ層１１６へと流れ込み易くなる。このため、本実施形態では、さらにゲート層１３にサージ電流が流れ込み難くなり、さらにゲート配線１１８を流れるサージ電流を低減できる。 Further, in the present embodiment, the body layer 116 is formed deeper than the gate layer 13. That is, the length of the body layer 116 from the one surface 110 a to the bottom of the semiconductor substrate 110 is longer than the length from the one surface 110 a of the semiconductor substrate 110 to the bottom of the gate layer 13. That is, the body layer 116 protrudes to the drain layer 111 side more than the gate layer 13. Therefore, the electric field strength tends to be higher on the bottom side of the body layer 116 than on the bottom side of the gate layer 13. Therefore, when a surge occurs, breakdown tends to occur in the region on the bottom side of body layer 116, and the surge current tends to flow into body layer 116. Therefore, in the present embodiment, the surge current is less likely to flow into the gate layer 13, and the surge current flowing through the gate wiring 118 can be further reduced.
　次に、第２半導体チップ２００の構成について図６および図７を参照しつつ説明する。 Next, the configuration of the second semiconductor chip 200 will be described with reference to FIGS. 6 and 7.
　第２半導体チップ２００は、図６に示されるように、平面矩形状とされており、セル領域２０１およびセル領域２０１を囲む外周領域２０２を有している。そして、セル領域２０１にＭＯＳＦＥＴ２０が形成されている。 As shown in FIG. 6, the second semiconductor chip 200 is rectangular in plan view, and has a cell area 201 and an outer peripheral area 202 surrounding the cell area 201. Then, the MOSFET 20 is formed in the cell region 201.
　具体的には、第２半導体チップ２００は、図７に示されるように、Ｎ＋型のシリコン（以下では、Ｓｉという）基板で構成されるドレイン層２１１を有する半導体基板２１０を備えている。そして、ドレイン層２１１上には、ドレイン層２１１よりも低不純物濃度とされたＮ－型のドリフト層２１２が配置されている。ドリフト層２１２上には、ドリフト層２１２より高不純物濃度とされたＰ型のチャネル層２１３が配置されている。 Specifically, as shown in FIG. 7, the second semiconductor chip 200 includes a semiconductor substrate 210 having a drain layer 211 formed of an N + -type silicon (hereinafter referred to as Si) substrate. Then, on the drain layer 211, an N − -type drift layer 212 having an impurity concentration lower than that of the drain layer 211 is disposed. On the drift layer 212, a P-type channel layer 213 having a higher impurity concentration than the drift layer 212 is disposed.
　また、半導体基板２１０には、チャネル層２１３を貫通してドリフト層２１２に達するように複数のトレンチ２１４が形成され、このトレンチ２１４によってチャネル層２１３が複数個に分離されている。本実施形態では、複数のトレンチ２１４は、半導体基板２１０の一面２１０ａの面方向のうちの一方向（図７中紙面奥行き方向）に沿って等間隔にストライプ状に形成されている。なお、複数のトレンチ２１４は、先端部が引き回されることで環状構造とされていてもよい。 Further, in the semiconductor substrate 210, a plurality of trenches 214 are formed so as to penetrate the channel layer 213 and reach the drift layer 212, and the channel layer 213 is separated into a plurality by the trenches 214. In the present embodiment, the plurality of trenches 214 are formed in stripes at equal intervals along one of the surface directions of the one surface 210 a of the semiconductor substrate 210 (the depth direction in FIG. 7). The plurality of trenches 214 may have an annular structure by being drawn around the tip.
　また、各トレンチ２１４内は、各トレンチ２１４の壁面を覆うように形成されたゲート絶縁膜２１５と、このゲート絶縁膜２１５の上に形成されたポリシリコン等により構成されるゲート電極２３とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。 Further, the inside of each trench 214 is embedded by a gate insulating film 215 formed to cover the wall surface of each trench 214 and a gate electrode 23 formed of polysilicon or the like formed on the gate insulating film 215. It is done. Thus, a trench gate structure is configured.
　そして、チャネル層２１３には、Ｎ＋型のソース層２１６と、ソース層２１６に挟まれるようにＰ＋型のコンタクト層２１７とが形成されている。ソース層２１６は、ドリフト層２１２よりも高不純物濃度で構成され、チャネル層２１３内において終端し、かつ、トレンチ２１４の側面に接するように形成されている。コンタクト層２１７は、チャネル層２１３よりも高不純物濃度で構成され、ソース層２１６と同様に、チャネル層２１３内において終端するように形成されている。 In the channel layer 213, an N + -type source layer 216 and a P + -type contact layer 217 are formed so as to be sandwiched between the source layers 216. The source layer 216 is configured to have a higher impurity concentration than the drift layer 212, is terminated in the channel layer 213, and formed to be in contact with the side surface of the trench 214. The contact layer 217 is configured to have a higher impurity concentration than the channel layer 213, and is formed to end in the channel layer 213, like the source layer 216.
　より詳しくは、ソース層２１６は、トレンチ２１４間の領域において、トレンチ２１４の長手方向に沿ってトレンチ２１４の側面に接するように棒状に延設され、トレンチ２１４の先端よりも内側で終端する構造とされている。また、コンタクト層２１７は、２つのソース層２１６に挟まれてトレンチ２１４の長手方向（すなわち、ソース層２１６）に沿って棒状に延設されている。なお、本実施形態のコンタクト層２１７は、半導体基板２１０の一面２１０ａを基準としてソース層２１６よりも深く形成されている。 More specifically, the source layer 216 extends in a rod shape along the longitudinal direction of the trench 214 so as to contact the side surface of the trench 214 in the region between the trenches 214 and terminates inside the tip of the trench 214 It is done. Further, the contact layer 217 is sandwiched between the two source layers 216 and extends in a rod-like shape along the longitudinal direction of the trench 214 (ie, the source layer 216). The contact layer 217 in the present embodiment is formed deeper than the source layer 216 with reference to the one surface 210 a of the semiconductor substrate 210.
　チャネル層２１３（すなわち、半導体基板２１０の一面２１０ａ）上には、層間絶縁膜２１８が形成されている。そして、層間絶縁膜２１８には、ソース層２１６の一部およびコンタクト層２１７を露出させるコンタクトホール２１８ａが形成されている。層間絶縁膜２１８上には、コンタクトホール２１８ａを通じてソース層２１６およびコンタクト層２１７と電気的に接続されるソース電極２１が形成されている。 An interlayer insulating film 218 is formed on the channel layer 213 (that is, one surface 210 a of the semiconductor substrate 210). Then, in the interlayer insulating film 218, a contact hole 218a for exposing a part of the source layer 216 and the contact layer 217 is formed. On interlayer insulating film 218, source electrode 21 electrically connected to source layer 216 and contact layer 217 through contact hole 218a is formed.
　半導体基板２１０の他面２１０ｂ側には、ドレイン層２１１と電気的に接続されるドレイン電極２２が形成されている。 A drain electrode 22 electrically connected to the drain layer 211 is formed on the other surface 210 b side of the semiconductor substrate 210.
　また、外周領域２０２には、図６に示されるように、ゲートパッド２４およびゲート配線２１９が形成されている。そして、ゲート配線２１９は、図７とは別断面において、ゲート電極２３と電気的に接続されている。なお、特に図示しないが、外周領域２０２には、耐圧向上を図ることができるように、半導体基板２１０の表層部に、セル領域２０１を囲むように環状のＰ型のウェル領域や複数のＰ型のガードリングが多重リング構造として形成されている。 Further, as shown in FIG. 6, the gate pad 24 and the gate wiring 219 are formed in the outer peripheral region 202. The gate wiring 219 is electrically connected to the gate electrode 23 in a cross section different from that in FIG. 7. Although not particularly illustrated, in the outer surface region of the semiconductor substrate 210, an annular P-type well region or a plurality of P-type regions surrounding the cell region 201 can be provided so that the withstand voltage can be improved. Guard rings are formed as a multiple ring structure.
　以上が第２半導体チップ２００の構成である。なお、本実施形態では、上記のように、ドレイン層２１１、ドリフト層２１２、チャネル層２１３、ソース層２１６、コンタクト層２１７を含んで半導体基板２１０が構成されている。 The above is the configuration of the second semiconductor chip 200. In the present embodiment, as described above, the semiconductor substrate 210 is configured to include the drain layer 211, the drift layer 212, the channel layer 213, the source layer 216, and the contact layer 217.
　そして、図２および図３に示されるように、第１半導体チップ１００は、基板３００の一面３００ａ上に、ドレイン電極１２が第１配線パターン３０１と接合部材５０１を介して接続されるように搭載されている。つまり、第１半導体チップ１００は、ゲートパッド１４および図示しないソース電極１１が第１配線パターン３０１側と反対側となるように搭載されている。第２半導体チップ２００は、基板３００の一面３００ａ上に、ドレイン電極２２が第２配線パターン３０２と接合部材５０２を介して接続されるように搭載されている。つまり、第２半導体チップ２００は、ゲートパッド２４および図示しないソース電極２１が第２配線パターン３０２側と反対側となるように搭載されている。なお、第１半導体チップ１００および第２半導体チップ２００は、基板３００と熱的にも接続されている。 Then, as shown in FIGS. 2 and 3, the first semiconductor chip 100 is mounted on the one surface 300 a of the substrate 300 such that the drain electrode 12 is connected to the first wiring pattern 301 via the bonding member 501. It is done. That is, the first semiconductor chip 100 is mounted such that the gate pad 14 and the not-shown source electrode 11 are on the opposite side to the first wiring pattern 301 side. The second semiconductor chip 200 is mounted on the one surface 300 a of the substrate 300 such that the drain electrode 22 is connected to the second wiring pattern 302 via the bonding member 502. That is, the second semiconductor chip 200 is mounted such that the gate pad 24 and the not-shown source electrode 21 are on the opposite side to the second wiring pattern 302 side. The first semiconductor chip 100 and the second semiconductor chip 200 are also thermally connected to the substrate 300.
　また、第１半導体チップ１００のソース電極１１と第２半導体チップ２００のドレイン電極２２とは、接続部材５０３を介して電気的に接続されている。接続部材５０３は、本実施形態では、長手方向を有するＣｕリボン等で構成されており、一端部がソース電極１１と接合部材５０４を介して接続され、他端部が第２配線パターン３０２（すなわち、ドレイン電極２２）と接合部材５０５を介して接続されている。なお、本実施形態では、各接合部材５０１、５０２、５０４、５０５は、例えば、それぞれはんだ等が用いられる。 Further, the source electrode 11 of the first semiconductor chip 100 and the drain electrode 22 of the second semiconductor chip 200 are electrically connected via the connection member 503. In the present embodiment, the connection member 503 is formed of a Cu ribbon or the like having a longitudinal direction, one end portion is connected to the source electrode 11 via the bonding member 504, and the other end portion is the second wiring pattern 302 (that is, , And the drain electrode 22) via a bonding member 505. In the present embodiment, for example, solder or the like is used for each of the bonding members 501, 502, 504, and 505, for example.
　また、第２半導体チップ２００のソース電極２１は、第３配線パターン３０３と接続部材５０６を介して接続されている。そして、第１配線パターン３０１は、接続部材５０７を介して第１端子３１と接続されている。第３配線パターン３０３は、接続部材５０８を介して第２端子３２と接続されている。 In addition, the source electrode 21 of the second semiconductor chip 200 is connected to the third wiring pattern 303 via the connection member 506. The first wiring pattern 301 is connected to the first terminal 31 via the connection member 507. The third wiring pattern 303 is connected to the second terminal 32 via the connection member 508.
　なお、第１端子３１および第２端子３２は、それぞれ平板状とされており、一端部側が基板３００側に配置され、他端部側が基板３００と反対側に配置されている。そして、第１端子３１は、一端部が接続部材５０７と接続され、第２端子３２は、一端部側が接続部材５０８と接続されている。また、接続部材５０６～５０８は、例えば、Ｃｕリボン等が用いられ、それぞれはんだ等を介して接続されている。さらに、第３配線パターン３０３は、接続部材５０７と接続部材５０８とが同一平面に対して実装されるようにするためのものである。このため、第３配線パターン３０３および接続部材５０８を備えず、第２半導体チップ２００のソース電極２１と第２端子３２とを接続部材５０６を介して直接接続するようにしてもよい。 The first terminal 31 and the second terminal 32 are each in a flat plate shape, one end side is disposed on the substrate 300 side, and the other end side is disposed on the opposite side to the substrate 300. One end of the first terminal 31 is connected to the connection member 507, and one end of the second terminal 32 is connected to the connection member 508. Also, for example, a Cu ribbon or the like is used as the connection members 506 to 508, and they are connected via solder or the like. Furthermore, the third wiring pattern 303 is for mounting the connection member 507 and the connection member 508 on the same plane. Therefore, the source electrode 21 and the second terminal 32 of the second semiconductor chip 200 may be directly connected via the connection member 506 without the third wiring pattern 303 and the connection member 508.
　第１～第３制御端子６１～６３は、それぞれ平板状とされており、一端部側が基板３００側に配置され、他端部側が基板３００と反対側に配置されている。そして、第１制御端子６１は、一端部側が第２半導体チップ２００のゲートパッド２４とボンディングワイヤ７１を介して電気的に接続され、他端部側がゲート駆動回路５１とＭＯＳＦＥＴ用調整抵抗４１を介して接続されている。 The first to third control terminals 61 to 63 are each in a flat plate shape, one end side is disposed on the substrate 300 side, and the other end side is disposed on the opposite side to the substrate 300. The first control terminal 61 is electrically connected to the gate pad 24 of the second semiconductor chip 200 via the bonding wire 71 at one end, and the other end via the gate drive circuit 51 and the MOSFET adjustment resistor 41. Is connected.
　第２制御端子６２は、一端部側が第２半導体チップ２００のソース電極２１とボンディングワイヤ７２を介して電気的に接続され、他端部側がゲート駆動回路５１と接続されている。 One end of the second control terminal 62 is electrically connected to the source electrode 21 of the second semiconductor chip 200 via the bonding wire 72, and the other end is connected to the gate drive circuit 51.
　第３制御端子６３は、一端部側が第１半導体チップ１００のゲートパッド１４とボンディングワイヤ７３を介して電気的に接続されている。また、第３制御端子６３は、他端部側において、第２制御端子６２の他端部とＪＦＥＴ用調整抵抗４２を介して接続されている。これにより、上記図１に示されるように、ＭＯＳＦＥＴ２０のソース電極２１と、ＪＦＥＴ１０のゲート層１３とがＪＦＥＴ用調整抵抗４２を介して接続された構成となる。なお、ＪＦＥＴ用調整抵抗４２は、上記のように第１半導体チップ１００および第２半導体チップ２００とは別部品として構成された外付部品である。 One end portion of the third control terminal 63 is electrically connected to the gate pad 14 of the first semiconductor chip 100 via the bonding wire 73. The third control terminal 63 is connected to the other end of the second control terminal 62 via the JFET adjustment resistor 42 on the other end side. As a result, as shown in FIG. 1, the source electrode 21 of the MOSFET 20 and the gate layer 13 of the JFET 10 are connected via the JFET adjustment resistor 42. The JFET adjustment resistor 42 is an externally attached component configured as a separate component from the first semiconductor chip 100 and the second semiconductor chip 200 as described above.
　そして、第１半導体チップ１００、第２半導体チップ２００、基板３００、第１端子３１、第２端子３２、第１～第３制御端子６１～６３等は、モールド樹脂４００に封止されて一体化されている。具体的には、これらは、基板３００の一面３００ａと反対側の他面３００ｂ、第１端子３１、第２端子３２、第１～第３制御端子６１～６３の他端部側が露出するように、モールド樹脂４００によって封止されている。これにより、本実施形態では、基板３００におけるモールド樹脂４００から露出する部分において、第１、第２半導体チップ１００、２００に発生した熱が放出される。すなわち、本実施形態の半導体装置は、いわゆる片面放熱構造とされている。また、ＪＦＥＴ用調整抵抗４２は、第２制御端子６２および第３制御端子６３のうちのモールド樹脂４００から露出する部分に備えられている。つまり、ＪＦＥＴ用調整抵抗４２は、容易に着脱、交換可能な状態で備えられている。 Then, the first semiconductor chip 100, the second semiconductor chip 200, the substrate 300, the first terminal 31, the second terminal 32, the first to third control terminals 61 to 63, etc. are sealed in the mold resin 400 and integrated. It is done. Specifically, these are such that the other surface 300b opposite to the one surface 300a of the substrate 300, the first terminal 31, the second terminal 32, and the other end sides of the first to third control terminals 61 to 63 are exposed. , And is sealed by the mold resin 400. As a result, in the present embodiment, the heat generated in the first and second semiconductor chips 100 and 200 is released in the portion of the substrate 300 exposed from the mold resin 400. That is, the semiconductor device of this embodiment has a so-called single-sided heat dissipation structure. Further, the adjustment resistance for JFET 42 is provided in a portion of the second control terminal 62 and the third control terminal 63 exposed from the mold resin 400. That is, the JFET adjustment resistor 42 is provided in a state where it can be easily attached and detached and exchanged.
　以上説明したように、本実施形態では、ＪＦＥＴ用調整抵抗４２は、モールド樹脂４００から露出するように配置されている。このため、用途に応じ、抵抗値を調整したＪＦＥＴ用調整抵抗４２を容易に着脱、交換できる。したがって、汎用性の高い半導体装置とできる。 As described above, in the present embodiment, the adjustment resistor for JFET 42 is disposed so as to be exposed from the mold resin 400. Therefore, the JFET adjustment resistor 42 whose resistance value is adjusted can be easily attached and detached and replaced according to the application. Therefore, a highly versatile semiconductor device can be obtained.
　さらに、ＪＦＥＴ用調整抵抗４２は、第１抵抗回路４２１と第２抵抗回路４２２とを有している。このため、半導体装置をスイッチングオン動作させる際およびスイッチングオフ動作させる場合において、それぞれ所望のスイッチング速度となるように個別に調整できる。したがって、信頼性の高い半導体装置とできる。 Furthermore, the JFET adjustment resistor 42 includes a first resistor circuit 421 and a second resistor circuit 422. Therefore, when the semiconductor device is switched on and switched off, it is possible to individually adjust the switching speed to a desired one. Therefore, a highly reliable semiconductor device can be obtained.
　また、ＪＦＥＴ用調整抵抗４２は、第２抵抗４２２ｂが第１抵抗４２１ｂより小さな値とされている。このため、例えば、第２抵抗４２２ｂが第１抵抗４２１ｂより大きな値とされている場合と比較して、スイッチングオフ動作する際のスイッチング速度を速くできる。そして、ＪＦＥＴ１０のスイッチングオフ動作をＭＯＳＦＥＴ２０のスイッチングオフ動作に素早く追従させることができる。したがって、ＭＯＳＦＥＴ２０がスイッチングオフしてもＪＦＥＴ１０がスイッチングオフしないために、ＭＯＳＦＥＴ２０に過電圧が印加されてしまうという事態が発生することを抑制できる。これにより、ＭＯＳＦＥＴ２０でアバランシェ降伏が発生することを抑制でき、半導体装置の信頼性を向上できる。 Further, in the JFET adjustment resistor 42, the second resistor 422b has a smaller value than the first resistor 421b. For this reason, for example, compared with the case where the second resistor 422b has a value larger than that of the first resistor 421b, the switching speed at the time of the switching-off operation can be increased. Then, the switching-off operation of the JFET 10 can quickly follow the switching-off operation of the MOSFET 20. Therefore, even when the MOSFET 20 is switched off, the switching of the JFET 10 is not switched off, so that occurrence of an overvoltage applied to the MOSFET 20 can be suppressed. As a result, the occurrence of avalanche breakdown in the MOSFET 20 can be suppressed, and the reliability of the semiconductor device can be improved.
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対して、第１半導体チップ１００に温度センスを備えると共に、第２半導体チップ２００に電流センスを備えるようにしたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。 Second Embodiment
The second embodiment will be described. This embodiment is different from the first embodiment in that the first semiconductor chip 100 is provided with a temperature sense, and the second semiconductor chip 200 is provided with a current sense. The description is omitted here because it is similar.
　本実施形態では、図８および図９に示されるように、第１半導体チップ１００には、第１半導体チップ１００の温度を検出する温度センス１２０が形成されていると共に、温度センス１２０と電気的に接続される温度センスパッド１２１、１２２が形成されている。なお、図８は、半導体装置の平面図であるが、モールド樹脂４００内の構成を理解し易くするため、モールド樹脂４００内の構成等を実線で示し、モールド樹脂４００を破線で示している。 In the present embodiment, as shown in FIGS. 8 and 9, the first semiconductor chip 100 is formed with the temperature sense 120 for detecting the temperature of the first semiconductor chip 100, and is electrically connected to the temperature sense 120. The temperature sense pads 121 and 122 connected to each other are formed. Although FIG. 8 is a plan view of the semiconductor device, in order to make the configuration in the mold resin 400 easy to understand, the configuration in the mold resin 400 is indicated by a solid line and the mold resin 400 is indicated by a broken line.
　第２半導体チップ２００には、第２半導体チップ２００に流れる電流を検出するための電流センス２２０が形成されていると共に、電流センス２２０と電気的に接続される電流センスパッド２２１が形成されている。さらに、第２半導体チップ２００には、ＭＯＳＦＥＴ２０のソース層１１５と電気的に接続され、ソース層１１５と同電位とされたケルビンソースパッド２２２が形成されている。 In the second semiconductor chip 200, a current sense 220 for detecting a current flowing to the second semiconductor chip 200 is formed, and a current sense pad 221 electrically connected to the current sense 220 is formed. . Furthermore, in the second semiconductor chip 200, a Kelvin source pad 222 electrically connected to the source layer 115 of the MOSFET 20 and having the same potential as the source layer 115 is formed.
　また、本実施形態では、第１半導体チップ１００および第２半導体チップ２００は、第１半導体チップ１００の方が第２半導体チップ２００よりオン抵抗が高くされている。つまり、ＪＦＥＴ１０の方がＭＯＳＦＥＴ２０よりオン抵抗が高くされている。 Further, in the present embodiment, in the first semiconductor chip 100 and the second semiconductor chip 200, the ON resistance of the first semiconductor chip 100 is higher than that of the second semiconductor chip 200. That is, the ON resistance of the JFET 10 is higher than that of the MOSFET 20.
　基板３００の周囲には、第１、第３制御端子６１、６３に加え、第４～第７制御端子６４～６７が配置されている。なお、第４～第７制御端子６４～６７は、第１、第３制御端子６１、６３と同様に、平板状とされ、一端部側が基板３００側に配置され、他端部側が基板３００と反対側に配置されている。 In addition to the first and third control terminals 61 and 63, fourth to seventh control terminals 64 to 67 are disposed around the substrate 300. The fourth to seventh control terminals 64 to 67 are flat like the first and third control terminals 61 and 63, one end side is disposed on the substrate 300 side, and the other end side is disposed on the substrate 300 It is located on the opposite side.
　そして、第４制御端子６４は、一端部側が第２半導体チップ２００の電流センスパッド２２１とボンディングワイヤ７４を介して電気的に接続され、他端部側がゲート駆動回路５１と電気的に接続されている。これにより、電流センス２２０で検出された検出結果がゲート駆動回路５１に入力される。 One end of the fourth control terminal 64 is electrically connected to the current sense pad 221 of the second semiconductor chip 200 via the bonding wire 74, and the other end is electrically connected to the gate driving circuit 51. There is. As a result, the detection result detected by the current sense 220 is input to the gate drive circuit 51.
　第５制御端子６５は、一端部側が第２半導体チップ２００のケルビンソースパッド２２２とボンディングワイヤ７５を介して電気的に接続され、他端部側がゲート駆動回路５１と接続されている。また、第５制御端子６５は、他端部側において、第３制御端子６３の他端部とＪＦＥＴ用調整抵抗４２を介して接続されている。さらに、第５制御端子６５は、他端部側において、第４制御端子６４と抵抗器４３を介して接続されている。 One end of the fifth control terminal 65 is electrically connected to the Kelvin source pad 222 of the second semiconductor chip 200 via the bonding wire 75, and the other end is connected to the gate drive circuit 51. The fifth control terminal 65 is connected to the other end of the third control terminal 63 via the JFET adjustment resistor 42 on the other end side. Furthermore, the fifth control terminal 65 is connected to the fourth control terminal 64 via the resistor 43 on the other end side.
　第６、第７制御端子６６、６７は、それぞれ一端部側が第１半導体チップ１００の温度センスパッド１２１、１２２とボンディングワイヤ７６、７７を介して電気的に接続されている。また、第６、第７制御端子６６、６７は、他端部側がゲート駆動回路５１と電気的に接続されている。これにより、温度センス１２０で検出された検出結果がゲート駆動回路５１に入力される。 One ends of the sixth and seventh control terminals 66 and 67 are electrically connected to the temperature sense pads 121 and 122 of the first semiconductor chip 100 via the bonding wires 76 and 77, respectively. The other ends of the sixth and seventh control terminals 66 and 67 are electrically connected to the gate drive circuit 51. As a result, the detection result detected by the temperature sense 120 is input to the gate drive circuit 51.
　ゲート駆動回路５１は、電流センス２２０の検出結果、および温度センス１２０の検出結果と閾値とを比較し、各検出結果が閾値未満である場合、外部回路からの入力信号に基づいて印加するゲート電圧を制御する。つまり、ゲート駆動回路５１は、外部回路からの入力信号に基づいて半導体装置をスイッチングオン動作させる場合、またはオン状態に維持する場合には、半導体装置に流れる電流量が適切であって第１半導体チップ１００が適切な温度であるか否かを判定する。そして、ゲート駆動回路５１は、半導体装置に流れる電流量が適切であって第１半導体チップ１００が適切な温度であると判定すると、所定の正のゲート電圧を印加する。一方、ゲート駆動回路５１は、電流センス２２０の検出結果または温度センス１２０の検出結果が閾値以上であると判定した場合、外部回路からの入力信号に関わらず、ゲート電圧を小さくし（例えば、０Ｖ）、半導体装置をオフ状態にする。つまり、ゲート駆動回路５１は、半導体装置に流れる電流が異常電流（すなわち、過電流）であり、第１半導体チップ１００が異常温度であると判定した場合、外部回路からの入力信号に関わらず、ゲート電圧を小さくし、半導体装置をオフ状態にする。 The gate drive circuit 51 compares the detection result of the current sense 220 and the detection result of the temperature sense 120 with the threshold, and when each detection result is less than the threshold, the gate voltage applied based on the input signal from the external circuit. Control. That is, in the case where the gate drive circuit 51 causes the semiconductor device to perform the switching on operation based on the input signal from the external circuit or to maintain the semiconductor device in the on state, the amount of current flowing through the semiconductor device is appropriate. It is determined whether the chip 100 is at an appropriate temperature. The gate drive circuit 51 applies a predetermined positive gate voltage when it determines that the amount of current flowing through the semiconductor device is appropriate and the first semiconductor chip 100 has an appropriate temperature. On the other hand, when the gate drive circuit 51 determines that the detection result of the current sense 220 or the detection result of the temperature sense 120 is equal to or higher than the threshold, the gate drive circuit 51 reduces the gate voltage regardless of the input signal from the external circuit (for example, 0 V ), The semiconductor device is turned off. That is, when the gate drive circuit 51 determines that the current flowing through the semiconductor device is an abnormal current (that is, an overcurrent) and the first semiconductor chip 100 has an abnormal temperature, regardless of the input signal from the external circuit, The gate voltage is reduced and the semiconductor device is turned off.
　以上説明したように、本実施形態では、第１半導体チップ１００に温度センス１２０が形成され、第２半導体チップ２００に電流センス２２０が形成されている。このため、まず、第１半導体チップ１００および第２半導体チップ２００にそれぞれ電流センス２２０を形成する場合と比較して、第１半導体チップ１００内の領域を有効に利用できる。また、第１半導体チップ１００および第２半導体チップ２００にそれぞれ温度センス１２０を形成する場合と比較して、第２半導体チップ２００内の領域を有効に利用できる。 As described above, in the present embodiment, the temperature sense 120 is formed in the first semiconductor chip 100, and the current sense 220 is formed in the second semiconductor chip 200. For this reason, first, as compared with the case where the current sense 220 is formed in each of the first semiconductor chip 100 and the second semiconductor chip 200, the region in the first semiconductor chip 100 can be effectively used. Further, as compared with the case where the temperature sense 120 is formed in each of the first semiconductor chip 100 and the second semiconductor chip 200, the region in the second semiconductor chip 200 can be effectively used.
　また、第２半導体チップ２００に電流センス２２０が配置されている。そして、本実施形態では、第２半導体チップ２００は、Ｓｉ基板を用いて構成されており、ＳｉＣ基板を用いて構成される第１半導体チップ１００より製造工程が容易になり易い。したがって、コストの低減を図ることができる。つまり、第２半導体チップ２００に電流センス２２０を備えることにより、半導体装置全体のコストの低減を図ることができる。 In addition, the current sense 220 is disposed in the second semiconductor chip 200. And in this embodiment, the 2nd semiconductor chip 200 is constituted using a Si substrate, and a manufacturing process becomes easy to become easy rather than the 1st semiconductor chip 100 constituted using a SiC substrate. Therefore, the cost can be reduced. That is, by providing the current sense 220 in the second semiconductor chip 200, the cost of the entire semiconductor device can be reduced.
　また、オン抵抗の高い第１半導体チップ１００に温度センス１２０を配置している。つまり、温度（すなわち、発熱量）は、オン抵抗に依存し、オン抵抗が大きくなるほど大きくなるため、温度が高くなり易い第１半導体チップ１００に温度センス１２０を形成している。したがって、温度が高い第１半導体チップ１００の温度に基づいてゲート電圧を調整することにより、第１半導体チップ１００が破壊されることを抑制できる。つまり、半導体装置が破壊されることを抑制できる。 Further, the temperature sense 120 is disposed on the first semiconductor chip 100 having a high on-resistance. That is, since the temperature (that is, the amount of heat generation) depends on the on resistance and increases as the on resistance increases, the temperature sense 120 is formed in the first semiconductor chip 100 in which the temperature tends to be high. Therefore, by adjusting the gate voltage based on the high temperature of the first semiconductor chip 100, the destruction of the first semiconductor chip 100 can be suppressed. That is, destruction of the semiconductor device can be suppressed.
　（第３実施形態）
　第３実施形態について説明する。本実施形態は、第２実施形態に対して、第２半導体チップ２００に温度センス１２０を形成したものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。 Third Embodiment
A third embodiment will be described. The present embodiment is the same as the second embodiment except that the temperature sense 120 is formed in the second semiconductor chip 200 with respect to the second embodiment, and the other respects are the same as the second embodiment, and thus the description thereof is omitted here.
　本実施形態では、図１０に示されるように、温度センス１２０は、第２半導体チップ２００に形成されている。そして、第２半導体チップ２００には、温度センス１２０に加え、温度センスパッド１２１、１２２も配置されている。つまり、本実施形態では、温度センス１２０にて第２半導体チップ２００の温度が検出されるようになっている。なお、図１０は、半導体装置の平面図であるが、モールド樹脂４００内の構成を理解し易くするため、モールド樹脂４００内の構成等を実線で示し、モールド樹脂４００を破線で示している。 In the present embodiment, as shown in FIG. 10, the temperature sense 120 is formed in the second semiconductor chip 200. In addition to the temperature sense 120, temperature sense pads 121 and 122 are also arranged in the second semiconductor chip 200. That is, in the present embodiment, the temperature of the second semiconductor chip 200 is detected by the temperature sense 120. Although FIG. 10 is a plan view of the semiconductor device, in order to make the configuration in the mold resin 400 easy to understand, the configuration in the mold resin 400 is shown by a solid line, and the mold resin 400 is shown by a broken line.
　次に、本実施形態のゲート駆動回路５１について図１１を参照しつつ説明する。本実施形態のゲート駆動回路５１は、図１１に示されるように、第１半導体チップ温度導出回路（以下では、単に温度導出回路という）５１ａ、過熱保護回路５１ｂ、過電流保護回路５１ｃ、ゲート出力回路５１ｄ等を有している。 Next, the gate drive circuit 51 of the present embodiment will be described with reference to FIG. As shown in FIG. 11, the gate drive circuit 51 of this embodiment includes a first semiconductor chip temperature deriving circuit (hereinafter simply referred to as a temperature deriving circuit) 51a, an overheat protection circuit 51b, an overcurrent protection circuit 51c, and a gate output. It has a circuit 51d and the like.
　温度導出回路５１ａは、図示しない記憶部および導出部等を有している。そして、第２半導体チップ２００に形成された温度センス１２０からの検出信号が入力されると、第２半導体チップ２００の温度に基づいて第１半導体チップ１００の温度を導出する。なお、記憶部は、例えば、メモリ等の非遷移的実体的記憶媒体が用いられる。 The temperature derivation circuit 51a has a storage unit and a derivation unit (not shown). Then, when a detection signal from the temperature sense 120 formed in the second semiconductor chip 200 is input, the temperature of the first semiconductor chip 100 is derived based on the temperature of the second semiconductor chip 200. For the storage unit, for example, a non-transitional substantial storage medium such as a memory is used.
　具体的には、ＪＦＥＴ１０（すなわち、第１半導体チップ１００）とＭＯＳＦＥＴ２０（すなわち、第２半導体チップ２００）は、図１２に示されるように、流れる電流によって温度変化ΔＴが異なる。そして、図１３に示されるように、ＭＯＳＦＥＴ２０の温度変化ΔＴとＪＦＥＴ１０の温度変化ΔＴとの関係は、図１２の関係から導出することができる。したがって、記憶部には、ＭＯＳＦＥＴ２０の温度変化ΔＴと、ＪＦＥＴ１０の温度変化ΔＴとの関係が予め記憶されている。例えば、図１３に示されるＭＯＳＦＥＴ２０の温度変化ΔＴとＪＦＥＴ１０の温度変化ΔＴの関係は、ＭＯＳＦＥＴ２０の温度変化ΔＴの４倍がＪＦＥＴ１０の温度変化ΔＴとなる。 Specifically, as shown in FIG. 12, the temperature change ΔT of the JFET 10 (that is, the first semiconductor chip 100) and the MOSFET 20 (that is, the second semiconductor chip 200) differ depending on the flowing current. Then, as shown in FIG. 13, the relationship between the temperature change ΔT of the MOSFET 20 and the temperature change ΔT of the JFET 10 can be derived from the relationship of FIG. 12. Therefore, in the storage unit, the relationship between the temperature change ΔT of the MOSFET 20 and the temperature change ΔT of the JFET 10 is stored in advance. For example, in the relationship between the temperature change ΔT of the MOSFET 20 and the temperature change ΔT of the JFET 10 shown in FIG. 13, the temperature change ΔT of the JFET 10 is four times the temperature change ΔT of the MOSFET 20.
　このため、温度導出回路５１ａは、温度センス１２０からの検出信号が入力されると、当該検出信号からＭＯＳＦＥＴ２０の温度変化ΔＴを演算する。そして、温度導出回路５１ａは、ＭＯＳＦＥＴ２０の温度変化ΔＴからＪＦＥＴ１０の温度変化ΔＴを演算し、当該温度変化ΔＴからＪＦＥＴ１０の温度を導出して過熱保護回路５１ｂに出力する。 Therefore, when the detection signal from the temperature sense 120 is input, the temperature derivation circuit 51a calculates the temperature change ΔT of the MOSFET 20 from the detection signal. Then, the temperature deriving circuit 51a calculates the temperature change ΔT of the JFET 10 from the temperature change ΔT of the MOSFET 20, derives the temperature of the JFET 10 from the temperature change ΔT, and outputs the temperature to the overheat protection circuit 51b.
　過熱保護回路５１ｂは、第２半導体チップ２００に形成された温度センス１２０から検出信号が入力されると、第２半導体チップ２００の温度が閾値温度以上であるか否かを判定する。また、過熱保護回路５１ｂは、温度導出回路５１ａから第１半導体チップ１００の温度が入力されると、第１半導体チップ１００の温度が閾値以上であるか否かを判定する。そして、過熱保護回路５１ｂは、少なくともいずれか一方の温度が閾値以上であると判定すると、異常温度であることを示す信号をゲート出力回路５１ｄに出力する。 When the detection signal is input from the temperature sense 120 formed in the second semiconductor chip 200, the overheat protection circuit 51b determines whether the temperature of the second semiconductor chip 200 is equal to or higher than a threshold temperature. When the temperature of the first semiconductor chip 100 is input from the temperature deriving circuit 51a, the overheat protection circuit 51b determines whether the temperature of the first semiconductor chip 100 is equal to or higher than a threshold. When the overheat protection circuit 51b determines that at least one of the temperatures is equal to or higher than the threshold value, the overheat protection circuit 51b outputs a signal indicating an abnormal temperature to the gate output circuit 51d.
　過電流保護回路５１ｃは、第２半導体チップ２００に形成された電流センス２２０から検出信号が入力されると、第２半導体チップ２００に流れる電流（すなわち、半導体装置に流れる電流）が閾値電流以上であるか否かを判定する。そして、過電流保護回路５１ｃは、第２半導体チップ２００に流れる電流が閾値以上であると判定すると、異常電流が流れていることを示す信号をゲート出力回路５１ｄに出力する。 When a detection signal is input from the current sense 220 formed in the second semiconductor chip 200, the overcurrent protection circuit 51c causes the current flowing in the second semiconductor chip 200 (that is, the current flowing in the semiconductor device) to exceed the threshold current. Determine if there is. Then, when it is determined that the current flowing through the second semiconductor chip 200 is equal to or greater than the threshold value, the overcurrent protection circuit 51c outputs a signal indicating that an abnormal current is flowing to the gate output circuit 51d.
　ゲート出力回路５１ｄは、外部回路５２からの入力信号等に基づいてＭＯＳＦＥＴ２０のゲート電極２３に印加するゲート電圧を制御する。この際、過熱保護回路５１ｂから異常温度であることを示す信号、または過電流保護回路５１ｃから異常電流であることを示す信号を受信した場合には、外部回路５２からの入力信号に関わらず、ＭＯＳＦＥＴ２０のゲート電極２３に印加するゲート電圧を小さくする（例えば、０Ｖにする）。つまり、本実施形態では、温度センス１２０が形成されていない第１半導体チップ１００の温度も加味してゲート電圧を制御する。これにより、上記第２実施形態と同様に、半導体装置が破壊されることを抑制できる。 The gate output circuit 51 d controls the gate voltage applied to the gate electrode 23 of the MOSFET 20 based on an input signal from the external circuit 52 and the like. Under the present circumstances, when the signal which shows that it is abnormal temperature from the overheat protection circuit 51b, or the signal which shows that it is abnormal current from the overcurrent protection circuit 51c is received, regardless of the input signal from the external circuit 52, The gate voltage applied to the gate electrode 23 of the MOSFET 20 is reduced (for example, 0 V). That is, in the present embodiment, the gate voltage is controlled in consideration of the temperature of the first semiconductor chip 100 in which the temperature sense 120 is not formed. Thus, as in the second embodiment, destruction of the semiconductor device can be suppressed.
　以上説明したように、本実施形態では、第２半導体チップ２００に温度センス１２０が形成されている。このため、上記のように、第２半導体チップ２００は、Ｓｉ基板を用いて構成されており、ＳｉＣ基板を用いて構成される第１半導体チップ１００より製造工程が容易になり易い。したがって、コストの低減を図ることができる。 As described above, in the present embodiment, the temperature sense 120 is formed in the second semiconductor chip 200. Therefore, as described above, the second semiconductor chip 200 is configured using the Si substrate, and the manufacturing process is easier than the first semiconductor chip 100 configured using the SiC substrate. Therefore, the cost can be reduced.
　（第４実施形態）
　第４実施形態について説明する。本実施形態は、第１実施形態に対して、第１半導体チップ１００のソース電極１１と第２配線パターン３０２とをボンディングワイヤで接続するようにしたものである。また、本実施形態は、第１実施形態に対して、第２半導体チップ２００のソース電極２１と第３配線パターン３０３とをボンディングワイヤで接続するようにしたものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。 Fourth Embodiment
A fourth embodiment will be described. In this embodiment, the source electrode 11 of the first semiconductor chip 100 and the second wiring pattern 302 are connected to each other by a bonding wire in the first embodiment. Further, in the present embodiment, the source electrode 21 of the second semiconductor chip 200 and the third wiring pattern 303 are connected to each other by bonding wires in the first embodiment. The other aspects are the same as in the first embodiment, and thus the description thereof is omitted here.
　本実施形態では、図１４に示されるように、第１半導体チップ１００と第２配線パターン３０２は、接続部材５０３としての複数のボンディングワイヤで接続されている。また、第２半導体チップ２００と第３配線パターン３０３は、接続部材５０６としての複数のボンディングワイヤで接続されている。なお、図１４は、半導体装置の平面図であるが、モールド樹脂４００内の構成を理解し易くするため、モールド樹脂４００内の構成等を実線で示し、モールド樹脂４００を破線で示している。 In the present embodiment, as shown in FIG. 14, the first semiconductor chip 100 and the second wiring pattern 302 are connected by a plurality of bonding wires as the connection member 503. The second semiconductor chip 200 and the third wiring pattern 303 are connected by a plurality of bonding wires as the connection member 506. Although FIG. 14 is a plan view of the semiconductor device, in order to facilitate understanding of the configuration in the mold resin 400, the configuration and the like in the mold resin 400 are indicated by solid lines and the mold resin 400 is indicated by broken lines.
　このように、接続部材５０３、５０６をボンディングワイヤで構成するようにしてもよい。なお、接続部材５０３、５０６をボンディングワイヤで接続する場合、ボンディングワイヤの本数を変更することによってインダクタンスが変化し、スイッチング速度が変化する。このため、本実施形態では、ボンディングワイヤの本数を調整することによっても容易にスイッチング速度を変化させることができる。 As described above, the connection members 503 and 506 may be configured by bonding wires. When the connection members 503 and 506 are connected by bonding wires, the inductance changes and the switching speed changes by changing the number of bonding wires. Therefore, in the present embodiment, the switching speed can be easily changed also by adjusting the number of bonding wires.
　（第５実施形態）
　第５実施形態について説明する。本実施形態は、第１実施形態に対して、複数の第１半導体チップ１００と複数の第２半導体チップ２００とを備えたものであり、その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。 Fifth Embodiment
A fifth embodiment will be described. The present embodiment is different from the first embodiment in that the plurality of first semiconductor chips 100 and the plurality of second semiconductor chips 200 are provided, and the others are the same as the first embodiment. The description is omitted here.
　本実施形態では、図１５に示されるように、第１配線パターン３０１上には、３つの第１半導体チップ１００が搭載されている。そして、各第１半導体チップ１００は、ドレイン電極１２が第１配線パターン３０１と電気的に接続されている。また、第２配線パターン３０２上には、３つの第２半導体チップ２００が搭載されている。そして、各第２半導体チップ２００は、ドレイン電極２２が第２配線パターン３０２と電気的に接続されている。 In the present embodiment, as shown in FIG. 15, three first semiconductor chips 100 are mounted on the first wiring pattern 301. The drain electrode 12 of each first semiconductor chip 100 is electrically connected to the first wiring pattern 301. In addition, three second semiconductor chips 200 are mounted on the second wiring pattern 302. The drain electrode 22 of each second semiconductor chip 200 is electrically connected to the second wiring pattern 302.
　また、各第１半導体チップ１００は、各ソース電極１１が第２配線パターン３０２と接続部材５０３を介して電気的に接続されている。また、各第２半導体チップ２００は、各ソース電極２１が第３配線パターン３０３と接続部材５０６を介して電気的に接続されている。つまり、各第１半導体チップ１００および第２半導体チップ２００は、それぞれ並列接続されている。 Further, in each first semiconductor chip 100, each source electrode 11 is electrically connected to the second wiring pattern 302 via the connection member 503. In each second semiconductor chip 200, each source electrode 21 is electrically connected to the third wiring pattern 303 via the connection member 506. That is, the first semiconductor chips 100 and the second semiconductor chips 200 are connected in parallel, respectively.
　なお、図１５は、第１端子３１、第２端子３２、ＪＦＥＴ用調整抵抗４２、第１～第３制御端子６１～６３、モールド樹脂４００等を省略して示してある。 In FIG. 15, the first terminal 31, the second terminal 32, the adjustment resistor for JFET, the first to third control terminals 61 to 63, the mold resin 400 and the like are omitted.
　このように、複数の第１半導体チップ１００および第２半導体チップ２００を基板３００上に搭載した半導体装置としてもよい。また、このように複数の第１半導体チップ１００および複数の第２半導体チップ２００を配置することにより、同じようなサイズとなる１つの第１、第２半導体チップ１００、２００を配置した場合と比較して、ウェハの良品効率を高くすることができる。 As described above, a semiconductor device in which the plurality of first semiconductor chips 100 and the plurality of second semiconductor chips 200 are mounted on the substrate 300 may be used. Also, by arranging a plurality of first semiconductor chips 100 and a plurality of second semiconductor chips 200 in this way, it is compared with the case where one first and second semiconductor chips 100 and 200 having the same size are arranged. Thus, the non-defective efficiency of the wafer can be increased.
　すなわち、各第１半導体チップ１００および各第２半導体チップ２００は、通常、ウェハに対して所定の製造処理が実行された後、チップ単位に分割されることで構成される。このため、例えば、図１６に示されるように、０．１ｃｍ２である半導体チップの有効面積率（すなわち、歩留まり）が９５％である場合、０．５ｃｍ２の半導体チップを３つ用いると、１．５ｃｍ２の半導体チップを用いた場合より有効面積率を約２倍高くできる。つまり、本実施形態によれば、ウェハの良品効率を高くすることでコストの低減を図ることができる。 That is, each first semiconductor chip 100 and each second semiconductor chip 200 are usually configured by being divided into chip units after a predetermined manufacturing process is performed on a wafer. Therefore, for example, as shown in FIG. 16, when the effective area ratio (ie, yield) of the semiconductor chip having 0.1 cm 2 is 95%, three semiconductor chips having 0.5 cm 2 are used. The effective area ratio can be approximately doubled as compared with the case of using a semiconductor chip of 1.5 cm 2 . That is, according to the present embodiment, the cost can be reduced by increasing the non-defective product efficiency of the wafer.
　（第６実施形態）
　第６実施形態について説明する。第６実施形態は、第５実施形態に第２実施形態を組み合わせたものであり、その他に関しては第５実施形態と同様であるため、ここでは説明を省略する。 Sixth Embodiment
A sixth embodiment will be described. The sixth embodiment is a combination of the fifth embodiment and the second embodiment, and is otherwise the same as the fifth embodiment, and therefore the description thereof is omitted here.
　本実施形態では、図１７に示されるように、３つの第１半導体チップ１００は、基板３００の面方向における一方向（すなわち、図１７中の紙面左右方向）に沿って配置されている。そして、３つの第１半導体チップ１００のうちの配列方向に沿って中心に位置する第１半導体チップ１００には、温度センスパッド１２１、１２２が形成されている。なお、温度センスパッド１２１、１２２が形成されている第１半導体チップ１００には、図示していないが、上記温度センス１２０も形成されている。つまり、本実施形態では、３つの第１半導体チップ１００のうち、隣合う第１半導体チップ１００の発熱の影響を受けて最も温度が高くなり易い第１半導体チップ１００に、温度センス１２０および温度センスパッド１２１、１２２が形成されている。 In the present embodiment, as shown in FIG. 17, the three first semiconductor chips 100 are arranged along one direction in the surface direction of the substrate 300 (that is, in the left-right direction in FIG. 17). The temperature sense pads 121 and 122 are formed on the first semiconductor chip 100 located at the center along the arrangement direction of the three first semiconductor chips 100. Although not shown, the temperature sense 120 is also formed on the first semiconductor chip 100 in which the temperature sense pads 121 and 122 are formed. That is, in the present embodiment, the temperature sense 120 and the temperature sense are applied to the first semiconductor chip 100 in which the temperature is most likely to be raised by the influence of the heat generation of the adjacent first semiconductor chips 100 among the three first semiconductor chips 100. Pads 121 and 122 are formed.
　また、３つの第２半導体チップ２００は、基板３００の面方向における一方向（すなわち、図１７中の紙面左右方向）に沿って配置されている。そして、３つの第２半導体チップ２００のうちの１つには、電流センスパッド２２１およびケルビンソースパッド２２２が形成されている。なお、電流センスパッド２２１が形成されている第２半導体チップ２００には、図示していないが、上記電流センス２２０も形成されている。また、図１７は、第１端子３１、第２端子３２、ＪＦＥＴ用調整抵抗４２、第１～第３制御端子６１～６３、モールド樹脂４００等を省略して示してある。 Further, the three second semiconductor chips 200 are arranged along one direction in the surface direction of the substrate 300 (that is, the left-right direction in the drawing of FIG. 17). The current sense pad 221 and the kelvin source pad 222 are formed on one of the three second semiconductor chips 200. Although not shown, the current sense 220 is also formed on the second semiconductor chip 200 in which the current sense pad 221 is formed. In FIG. 17, the first terminal 31, the second terminal 32, the adjustment resistor for JFET, the first to third control terminals 61 to 63, the mold resin 400 and the like are omitted.
　このように、第５実施形態に第２実施形態を組み合わせ、温度センス１２０および電流センス２２０を備えるようにしてもよい。また、本実施形態では、１つの第１半導体チップ１００のみに温度センス１２０を形成しているため、残りの第１半導体チップ１００の面積効率を向上できる。同様に、１つの第２半導体チップ２００のみに電流センス２２０を形成しているため、残りの第２半導体チップ２００の面積効率を向上できる。 As described above, the fifth embodiment may be combined with the second embodiment to include the temperature sense 120 and the current sense 220. Further, in the present embodiment, since the temperature sense 120 is formed only on one first semiconductor chip 100, the area efficiency of the remaining first semiconductor chips 100 can be improved. Similarly, since the current sense 220 is formed only in one second semiconductor chip 200, the area efficiency of the remaining second semiconductor chips 200 can be improved.
　また、温度センス１２０は、最も温度が高くなり易い第１半導体チップ１００のみに形成されている。このため、各第１半導体チップ１００のうちの最も高温となる温度を検出しつつ、他の第１半導体チップ１００では面積を有効に利用できる。 Further, the temperature sense 120 is formed only on the first semiconductor chip 100 where the temperature tends to be the highest. For this reason, while detecting the temperature which becomes the highest temperature among the first semiconductor chips 100, the area can be effectively used in the other first semiconductor chips 100.
　（第７実施形態）
　第７実施形態について説明する。第７実施形態は、第１実施形態に対して両面放熱構造としたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。 Seventh Embodiment
A seventh embodiment will be described. The seventh embodiment has a double-sided heat radiation structure with respect to the first embodiment, and the other parts are the same as the first embodiment, so the description will be omitted here.
　本実施形態では、図１８に示されるように、第１半導体チップ１００は、ドレイン電極１２側が第１下側ヒートシンク６０１に接合部材６１１を介して接続されている。また、第２半導体チップ２００は、ドレイン電極２２側が第２下側ヒートシンク６０２に接合部材６１２を介して接続されている。 In the present embodiment, as shown in FIG. 18, the drain electrode 12 side of the first semiconductor chip 100 is connected to the first lower heat sink 601 via the bonding member 611. Further, the drain electrode 22 side of the second semiconductor chip 200 is connected to the second lower heat sink 602 via the bonding member 612.
　また、第１半導体チップ１００上には、接合部材６１３を介して直方体状の第１金属ブロック６０３が搭載され、第１金属ブロック６０３上には、接合部材６１４を介して第１上側ヒートシンク６０４が配置されている。なお、第１金属ブロック６０３は、第１半導体チップ１００に形成されたソース電極１１上に配置され、ソース電極１１の平面形状とほぼ等しい平面形状とされる。 In addition, the rectangular parallelepiped first metal block 603 is mounted on the first semiconductor chip 100 via the bonding member 613, and the first upper heat sink 604 is formed on the first metal block 603 via the bonding member 614. It is arranged. The first metal block 603 is disposed on the source electrode 11 formed in the first semiconductor chip 100, and has a planar shape substantially equal to the planar shape of the source electrode 11.
　第２半導体チップ２００上には、接合部材６１５を介して直方体状の第２金属ブロック６０５が搭載され、第２金属ブロック６０５上には、接合部材６１６を介して第２上側ヒートシンク６０６が配置されている。なお、第２金属ブロック６０５は、第２半導体チップ２００に形成されたソース電極２１上に配置され、ソース電極２１の平面形状とほぼ等しい平面形状とされる。 A rectangular second metal block 605 is mounted on the second semiconductor chip 200 via a bonding member 615, and a second upper heat sink 606 is disposed on the second metal block 605 via a bonding member 616. ing. The second metal block 605 is disposed on the source electrode 21 formed in the second semiconductor chip 200, and has a planar shape substantially equal to the planar shape of the source electrode 21.
　つまり、本実施形態では、第１半導体チップ１００は、対向して配置される第１下側ヒートシンク６０１と第１上側ヒートシンク６０４との間に配置されている。また、第２半導体チップ２００は、対向して配置される第２下側ヒートシンク６０２と第２上側ヒートシンク６０６との間に配置されている。そして、第１上側ヒートシンク６０４と第２下側ヒートシンク６０２とは、中間部材６０７によって接続されている。本実施形態では、中間部材６０７は、第２下側ヒートシンク６０２と一体的に形成されており、第１上側ヒートシンク６０４と接合部材６１７を介して接合されている。 That is, in the present embodiment, the first semiconductor chip 100 is disposed between the first lower heat sink 601 and the first upper heat sink 604 which are disposed to face each other. Further, the second semiconductor chip 200 is disposed between the second lower heat sink 602 and the second upper heat sink 606 which are disposed to face each other. The first upper heat sink 604 and the second lower heat sink 602 are connected by an intermediate member 607. In the present embodiment, the intermediate member 607 is integrally formed with the second lower heat sink 602, and is joined to the first upper heat sink 604 via the joining member 617.
　なお、第１下側ヒートシンク６０１、第２下側ヒートシンク６０２、第１上側ヒートシンク６０４、第２上側ヒートシンク６０６、第１金属ブロック６０３、および第２金属ブロック６０５は、例えば、Ｃｕ等を用いて構成される。また、各接合部材６１１～６１７は、例えば、はんだを用いて構成される。 The first lower heat sink 601, the second lower heat sink 602, the first upper heat sink 604, the second upper heat sink 606, the first metal block 603, and the second metal block 605 are made of, for example, Cu or the like. Be done. Also, each of the bonding members 611 to 617 is configured using, for example, a solder.
　第１半導体チップ１００のゲートパッド１４は、第３制御端子６３とボンディングワイヤ７３を介して電気的に接続されている。第２半導体チップ２００のゲートパッド２４は、第１制御端子６１とボンディングワイヤ７１を介して電気的に接続されている。 The gate pad 14 of the first semiconductor chip 100 is electrically connected to the third control terminal 63 via the bonding wire 73. The gate pad 24 of the second semiconductor chip 200 is electrically connected to the first control terminal 61 via the bonding wire 71.
　なお、図１８とは別断面において、第２半導体チップ２００のソース電極２１と電気的に接続される第２制御端子６２が配置されており、当該第２制御端子６２と第３制御端子６３との間にＪＦＥＴ用調整抵抗４２が配置されている。また、図１８とは別断面において、第１下側ヒートシンク６０１は、第１端子３１と接続されており、第２上側ヒートシンク６０６は、第２端子３２と接続されている。但し、第１端子３１は、第１下側ヒートシンク６０１の一部で構成されていてもよいし、第２端子３２は、第２上側ヒートシンク６０６の一部で構成されていてもよい。また、中間部材６０７は、第２下側ヒートシンク６０２とは別部材として構成され、第２下側ヒートシンク６０２に接合部材を介して接合されるようにしてもよい。さらに、中間部材６０７は、第１上側ヒートシンク６０４と一体化され、第２下側ヒートシンク６０２と接合部材を介して接合されるようにしてもよい。 Note that, in a cross section different from FIG. 18, the second control terminal 62 electrically connected to the source electrode 21 of the second semiconductor chip 200 is disposed, and the second control terminal 62 and the third control terminal 63 are provided. The adjustment resistance 42 for JFET is arrange | positioned among these. Further, in a cross section different from FIG. 18, the first lower heat sink 601 is connected to the first terminal 31, and the second upper heat sink 606 is connected to the second terminal 32. However, the first terminal 31 may be configured as a part of the first lower heat sink 601, and the second terminal 32 may be configured as a part of the second upper heat sink 606. Further, the intermediate member 607 may be configured as a separate member from the second lower heat sink 602 and may be joined to the second lower heat sink 602 via a joining member. Furthermore, the intermediate member 607 may be integrated with the first upper heat sink 604 and be joined to the second lower heat sink 602 via a joining member.
　そして、モールド樹脂４００は、第１下側ヒートシンク６０１および第１上側ヒートシンク６０４のうちの第１半導体チップ１００側と反対側の部分が露出するように備えられている。また、モールド樹脂４００は、第２下側ヒートシンク６０２および第２上側ヒートシンク６０６のうちの第２半導体チップ２００側と反対側の部分が露出するように備えられている。これにより、本実施形態では、第１、第２下側ヒートシンク６０１、６０２および第１、第２上側ヒートシンク６０４、６０６におけるモールド樹脂４００から露出する部分において、第１、第２半導体チップ１００、２００に発生した熱が放出される。すなわち、本実施形態の半導体装置は、いわゆる両面放熱構造とされている。 The mold resin 400 is provided so that the portion of the first lower heat sink 601 and the first upper heat sink 604 opposite to the first semiconductor chip 100 is exposed. In addition, the mold resin 400 is provided so that the portion of the second lower heat sink 602 and the second upper heat sink 606 on the opposite side to the second semiconductor chip 200 is exposed. Thus, in the present embodiment, the first and second semiconductor chips 100 and 200 are exposed at portions of the first and second lower heat sinks 601 and 602 and the first and second upper heat sinks 604 and 606 exposed from the mold resin 400. The heat generated by is released. That is, the semiconductor device of this embodiment has a so-called double-sided heat radiation structure.
　このような構成としても、上記図１に示す回路構成を実現でき、上記第１実施形態と同様の効果を得ることができる。また、両面放熱構造とすることにより、第１半導体チップ１００および第２半導体チップ２００の熱を放出し易くなり、高温になることによって第１半導体チップ１００および第２半導体チップ２００が破壊されることを抑制できる。 Even with such a configuration, the circuit configuration shown in FIG. 1 can be realized, and the same effect as that of the first embodiment can be obtained. Further, the heat is easily released from the first semiconductor chip 100 and the second semiconductor chip 200 by adopting the double-sided heat radiation structure, and the first semiconductor chip 100 and the second semiconductor chip 200 are broken when the temperature becomes high. Can be suppressed.
　なお、ここでは、第１下側ヒートシンク６０１および第２下側ヒートシンク６０２を備える構成としたが、上記第１実施形態のように、基板３００を備え、第１半導体チップ１００および第２半導体チップ２００は、基板３００上に搭載されるようにしてもよい。 Here, although the first lower heat sink 601 and the second lower heat sink 602 are provided, the substrate 300 is provided as in the first embodiment, and the first semiconductor chip 100 and the second semiconductor chip 200 are provided. May be mounted on the substrate 300.
　（第８実施形態）
　第８実施形態について説明する。第８実施形態は、第７実施形態に対し、第１半導体チップ１００と第２半導体チップ２００とを積層して配置したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。 Eighth Embodiment
An eighth embodiment will be described. The eighth embodiment is the same as the first embodiment except that the first semiconductor chip 100 and the second semiconductor chip 200 are stacked and arranged with respect to the seventh embodiment. I omit explanation.
　本実施形態では、図１９に示されるように、下側ヒートシンク６０１上に、接合部材６１１を介して第１半導体チップ１００が積層され、第１半導体チップ１００上に接合部材６１３を介して第１金属ブロック６０３が配置されている。そして、第１金属ブロック６０３上には、はんだ等で構成される接合部材６１８を介して第２半導体チップ２００が配置されている。つまり、第１半導体チップ１００上に第２半導体チップ２００が積層されて配置されている。 In the present embodiment, as shown in FIG. 19, the first semiconductor chip 100 is stacked on the lower heat sink 601 via the bonding member 611, and the first semiconductor chip 100 is stacked on the first semiconductor chip 100 via the bonding member 613. A metal block 603 is disposed. The second semiconductor chip 200 is disposed on the first metal block 603 via a bonding member 618 formed of solder or the like. That is, the second semiconductor chip 200 is stacked and disposed on the first semiconductor chip 100.
　第２半導体チップ２００上には、接合部材６１５を介して第２金属ブロック６０５が配置され、第２金属ブロック６０５上には、接合部材６１６を介して上側ヒートシンク６０４が配置されている。 The second metal block 605 is disposed on the second semiconductor chip 200 via the bonding member 615, and the upper heat sink 604 is disposed on the second metal block 605 via the bonding member 616.
　また、本実施形態では、第１半導体チップ１００は、第２半導体チップ２００より平面形状が大きくされている。そして、第１半導体チップ１００は、第１半導体チップ１００と第２半導体チップ２００との積層方向から視たとき、ゲートパッド１４が第２半導体チップの外側に位置するように配置されている。 Further, in the present embodiment, the first semiconductor chip 100 has a planar shape larger than that of the second semiconductor chip 200. The first semiconductor chip 100 is arranged such that the gate pad 14 is located outside the second semiconductor chip when viewed in the stacking direction of the first semiconductor chip 100 and the second semiconductor chip 200.
　第１半導体チップ１００は、第３制御端子６３とボンディングワイヤ７３を介して接続されている。第２半導体チップ２００は、第１制御端子６１とボンディングワイヤ７１を介して接続されている。なお、本実施形態では、上記第７実施形態と同様に、図１９とは別断面において、第２半導体チップ２００のソース電極２１と電気的に接続される第２制御端子６２が配置されている。そして、第２制御端子６２と第３制御端子６３との間には、ＪＦＥＴ用調整抵抗４２が配置されている。 The first semiconductor chip 100 is connected to the third control terminal 63 via a bonding wire 73. The second semiconductor chip 200 is connected to the first control terminal 61 via a bonding wire 71. In the present embodiment, as in the seventh embodiment, the second control terminal 62 electrically connected to the source electrode 21 of the second semiconductor chip 200 is disposed in a cross section different from that of FIG. . The JFET adjustment resistor 42 is disposed between the second control terminal 62 and the third control terminal 63.
　また、モールド樹脂４００は、下側ヒートシンク６０１および上側ヒートシンク６０４のうちの第１、第２半導体チップ１００、２００側と反対側の部分が露出するように備えられている。 In addition, the mold resin 400 is provided so that the portion of the lower heat sink 601 and the upper heat sink 604 opposite to the first and second semiconductor chips 100 and 200 is exposed.
　以上説明したように、第１半導体チップ１００と第２半導体チップ２００とが積層されて配置される構成としても、上記第７実施形態と同様の効果を得ることができる。 As described above, even when the first semiconductor chip 100 and the second semiconductor chip 200 are stacked and arranged, the same effect as that of the seventh embodiment can be obtained.
　（第９実施形態）
　第９実施形態について説明する。第９実施形態は、第８実施形態に対し、第１半導体チップ１００を第２半導体チップ２００より小さくしたものであり、その他に関しては第８実施形態と同様であるため、ここでは説明を省略する。 The ninth embodiment
A ninth embodiment will be described. The ninth embodiment is the same as the eighth embodiment except that the first semiconductor chip 100 is smaller than the second semiconductor chip 200 with respect to the eighth embodiment, so the description will be omitted here. .
　本実施形態では、図２０に示されるように、第１半導体チップ１００は、第２半導体チップ２００より小さくされている。このため、直方体状の第１金属ブロック６０３をそのまま第１半導体チップ１００上に配置し、第１金属ブロック６０３上に第２半導体チップ２００を配置すると、次の構成となる。すなわち、第２半導体チップ２００のドレイン電極２２の一部が第１金属ブロック６０３と接続されない構成となる。この場合、第１金属ブロック６０３と第２半導体チップ２００との間で電気的、機械的な接続不良が発生する可能性がある。 In the present embodiment, as shown in FIG. 20, the first semiconductor chip 100 is smaller than the second semiconductor chip 200. Therefore, when the rectangular first metal block 603 is disposed as it is on the first semiconductor chip 100 and the second semiconductor chip 200 is disposed on the first metal block 603, the following configuration is obtained. That is, a part of the drain electrode 22 of the second semiconductor chip 200 is not connected to the first metal block 603. In this case, electrical and mechanical connection failures may occur between the first metal block 603 and the second semiconductor chip 200.
　このため、本実施形態では、第１半導体チップ１００と第１金属ブロック６０３との間には、スペーサ６０８が配置されている。そして、第１金属ブロック６０３は、はんだ等で構成される接合部材６１９を介してスペーサ６０８と接合されている。 Therefore, in the present embodiment, the spacer 608 is disposed between the first semiconductor chip 100 and the first metal block 603. The first metal block 603 is bonded to the spacer 608 via a bonding member 619 made of solder or the like.
　スペーサ６０８は、Ｃｕ等で構成され、平面形状が第１半導体チップ１００に対応する形状とされている。詳しくは、スペーサ６０８は、平面形状が第１半導体チップ１００におけるソース電極１１の大きさとほぼ等しくされている。また、第１金属ブロック６０３は、平面形状が第２半導体チップ２００に対応する形状とされている。詳しくは、第１金属ブロック６０３は、平面形状が第２半導体チップ２００におけるドレイン電極２２の大きさとほぼ等しくされている。これにより、第２半導体チップ２００が第１金属ブロック６０３と確実に接合され、電気的、機械的な接合不良が発生することが抑制される。 The spacer 608 is made of Cu or the like, and has a planar shape corresponding to the first semiconductor chip 100. Specifically, the spacer 608 has a planar shape substantially equal to the size of the source electrode 11 in the first semiconductor chip 100. Further, the first metal block 603 has a planar shape corresponding to the second semiconductor chip 200. Specifically, the first metal block 603 has a planar shape substantially equal to the size of the drain electrode 22 in the second semiconductor chip 200. As a result, the second semiconductor chip 200 is securely bonded to the first metal block 603, and the occurrence of electrical and mechanical bonding defects is suppressed.
　なお、本実施形態では、上記第７実施形態と同様に、図２０とは別断面において、第２半導体チップ２００のソース電極２１と電気的に接続される第２制御端子６２が配置されている。そして、当該第２制御端子６２と第３制御端子６３との間には、ＪＦＥＴ用調整抵抗４２が配置されている。 In the present embodiment, as in the seventh embodiment, the second control terminal 62 electrically connected to the source electrode 21 of the second semiconductor chip 200 is disposed in a cross section different from that in FIG. . The JFET adjustment resistor 42 is disposed between the second control terminal 62 and the third control terminal 63.
　以上説明したように、本実施形態では、第１半導体チップ１００の方が第２半導体チップ２００より平面形状が小さくされているが、第１半導体チップ１００と第１金属ブロック６０３との間には、スペーサ６０８が配置されている。このため、第１金属ブロック６０３と第２半導体チップ２００におけるドレイン電極２２との接合面積を十分に確保できる。 As described above, in the present embodiment, the planar shape of the first semiconductor chip 100 is smaller than that of the second semiconductor chip 200. However, between the first semiconductor chip 100 and the first metal block 603, , Spacer 608 is disposed. Therefore, a junction area between the first metal block 603 and the drain electrode 22 in the second semiconductor chip 200 can be sufficiently secured.
　また、スペーサ６０８を配置することにより、第１半導体チップ１００と第１金属ブロック６０３との間隔を広くすることもできる。このため、第１半導体チップ１００のゲートパッド１４と第３制御端子６３とを接続するボンディングワイヤ７３が配置される空間を確保できる。 Further, by disposing the spacer 608, the distance between the first semiconductor chip 100 and the first metal block 603 can be widened. Therefore, it is possible to secure a space where the bonding wire 73 connecting the gate pad 14 of the first semiconductor chip 100 and the third control terminal 63 is arranged.
　さらに、第１半導体チップ１００として第２半導体チップ２００より平面形状が小さいものを用いることもでき、設計の自由度の向上を図ることもできる。 Furthermore, a chip whose planar shape is smaller than that of the second semiconductor chip 200 can be used as the first semiconductor chip 100, and the degree of freedom in design can be improved.
　（第１０実施形態）
　第１０実施形態について説明する。第１０実施形態は、第７実施形態の半導体装置を並べて配置したものであり、その他に関しては第７実施形態と同様であるため、ここでは説明を省略する。 Tenth Embodiment
Tenth embodiment will be described. The tenth embodiment is one in which the semiconductor devices of the seventh embodiment are arranged side by side, and the other parts are the same as the seventh embodiment, so the description will be omitted here.
　本実施形態では、図２１に示されるように、上記第７実施形態で説明したモールド樹脂４００を除く部分の構成を構成部材とすると、２つの構成部材６３１、６３２が並べて配置されている。そして、各構成部材６３１、６３２がモールド樹脂４００で封止されることで構成されている。 In the present embodiment, as shown in FIG. 21, assuming that the configuration of the portion excluding the mold resin 400 described in the seventh embodiment is a component, two components 631 and 632 are arranged side by side. The respective constituent members 631 and 632 are sealed by the mold resin 400.
　また、構成部材６３１における第２上側ヒートシンク６０６と、構成部材６３２における第１下側ヒートシンク６０１とは、中間部材６０９によって接続されている。本実施形態では、中間部材６０９は、構成部材６３２における第１下側ヒートシンク６０１と一体的に形成されており、構成部材６３１における第１上側ヒートシンク６０４と接合部材６２０を介して接合されている。 Further, the second upper heat sink 606 in the component member 631 and the first lower heat sink 601 in the component member 632 are connected by the intermediate member 609. In the present embodiment, the intermediate member 609 is integrally formed with the first lower heat sink 601 in the component member 632, and is joined to the first upper heat sink 604 in the component member 631 via the joining member 620.
　なお、中間部材６０９は、構成部材６３２における第１下側ヒートシンク６０１とは別部材として構成され、構成部材６３２における第１下側ヒートシンク６０１に接合部材を介して接合されるようにしてもよい。また、中間部材６０９は、構成部材６３１における第１上側ヒートシンク６０４と一体化され、構成部材６３２における第１下側ヒートシンク６０１と接合部材を介して接合されるようにしてもよい。さらに、図２１とは別断面において、構成部材６３１の第２半導体チップ２００と接続される第１、第２制御端子６１、６２が配置されている。また、構成部材６３２の第１半導体チップ１００と接続される第３制御端子６３、構成部材６３２の第２半導体チップ２００と接続される第２制御端子６２が配置されている。そして、各構成部材６３１、６３２における第２制御端子６２と第３制御端子６３との間には、ＪＦＥＴ用調整抵抗４２が配置されている。 The intermediate member 609 may be configured as a separate member from the first lower heat sink 601 in the component member 632 and may be joined to the first lower heat sink 601 in the component member 632 via a joining member. Further, the intermediate member 609 may be integrated with the first upper heat sink 604 in the component member 631 and may be joined to the first lower heat sink 601 in the component member 632 via a joining member. Furthermore, in the cross section different from FIG. 21, the first and second control terminals 61 and 62 connected to the second semiconductor chip 200 of the component 631 are disposed. In addition, a third control terminal 63 connected to the first semiconductor chip 100 of the component member 632 and a second control terminal 62 connected to the second semiconductor chip 200 of the component member 632 are disposed. The JFET adjustment resistor 42 is disposed between the second control terminal 62 and the third control terminal 63 in each of the component members 631, 632.
　このように、２つの構成部材６３１、６３２を備える半導体装置としてもよい。なお、ここでは、２つの構成部材６３１、６３２を備える構成について説明したが、さらに複数の構成部材が備えられていてもよい。 Thus, the semiconductor device may be provided with the two components 631 and 632. In addition, although the structure provided with the two structural members 631, 632 was demonstrated here, the several structural member may be further provided.
　（第１１実施形態）
　第１１実施形態について説明する。第１１実施形態は、第８実施形態の半導体装置を並べて配置したものであり、その他に関しては第８実施形態と同様であるため、ここでは説明を省略する。 Eleventh Embodiment
An eleventh embodiment will be described. The eleventh embodiment is an arrangement in which the semiconductor devices of the eighth embodiment are arranged side by side, and the other respects are the same as those of the eighth embodiment, and thus the description thereof is omitted here.
　本実施形態では、図２２に示されるように、上記第８実施形態で説明したモールド樹脂４００を除く部分の構成を構成部材とすると、２つの構成部材６３３、６３４が並べて配置されている。そして、各構成部材６３３、６３４がモールド樹脂４００で封止されることで構成されている。 In the present embodiment, as shown in FIG. 22, assuming that the configuration of the portion excluding the mold resin 400 described in the eighth embodiment is a component member, two component members 633 and 634 are arranged side by side. The respective constituent members 633 and 634 are sealed by the mold resin 400.
　また、構成部材６３３における上側ヒートシンク６０４と、構成部材６３４における下側ヒートシンク６０１とは、中間部材６１０によって接続されている。本実施形態では、中間部材６１０は、構成部材６３４における下側ヒートシンク６０１と一体的に形成されており、構成部材６３３における上側ヒートシンク６０４と接合部材６２１を介して接合されている。 Further, the upper heat sink 604 in the component 633 and the lower heat sink 601 in the component 634 are connected by the intermediate member 610. In the present embodiment, the intermediate member 610 is integrally formed with the lower heat sink 601 in the component member 634, and is joined to the upper heat sink 604 in the component member 633 via the joining member 621.
　なお、中間部材６１０は、構成部材６３４における下側ヒートシンク６０１とは別部材として構成され、構成部材６３４における下側ヒートシンク６０１に接合部材を介して接合されるようにしてもよい。また、中間部材６１０は、構成部材６３３における上側ヒートシンク６０４と一体化され、構成部材６３４における下側ヒートシンク６０１と接合部材を介して接合されるようにしてもよい。さらに、図２２とは別断面において、構成部材６３３、６３４の第２半導体チップ２００と接続される各第２制御端子６２が配置されている。そして、各構成部材６３３、６３４における第２制御端子６２と第３制御端子６３との間には、ＪＦＥＴ用調整抵抗４２が配置されている。 The intermediate member 610 may be configured as a separate member from the lower heat sink 601 in the component member 634, and may be joined to the lower heat sink 601 in the component member 634 via a joining member. In addition, the intermediate member 610 may be integrated with the upper heat sink 604 in the component 633 and may be joined to the lower heat sink 601 in the component 634 via a joining member. Furthermore, in the cross section different from FIG. 22, each second control terminal 62 connected to the second semiconductor chip 200 of the component 633, 634 is disposed. The JFET adjustment resistor 42 is disposed between the second control terminal 62 and the third control terminal 63 in each of the constituent members 633 and 634.
　このように、２つの構成部材６３３、６３４を備える半導体装置としてもよい。なお、ここでは、２つの構成部材６３４、６３４を備える構成について説明したが、さらに複数の構成部材が備えられていてもよい。 Thus, the semiconductor device may be provided with two component members 633 and 634. In addition, although the structure provided with the two structural members 634 and 634 was demonstrated here, the several structural member may be further provided.
　（第１２実施形態）
　第１２実施形態について説明する。本実施形態は、第１実施形態に対して、ＭＯＳＦＥＴ用調整抵抗４１の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。 (Twelfth embodiment)
A twelfth embodiment will be described. The present embodiment is the same as the first embodiment except that the configuration of the MOSFET adjustment resistor 41 is changed, and the other parts are the same as the first embodiment, and thus the description thereof is omitted here.
　本実施形態では、図２３に示されるように、ＭＯＳＦＥＴ用調整抵抗４１は、次の構成とされている。すなわち、ＭＯＳＦＥＴ用調整抵抗４１は、第３ダイオード４１１ａと第３抵抗４１１ｂとが直列に接続された第３抵抗回路４１１と、第４ダイオード４１２ａと第４抵抗４１２ｂとが直列に接続された第４抵抗回路４１２とを有している。そして、第３抵抗回路４１１および第４抵抗回路４１２は、第３ダイオード４１１ａのカソードおよび第４ダイオード４１２ａのアノードがそれぞれＭＯＳＦＥＴ２０のゲート電極２３と接続されるように、並列に配置されている。 In the present embodiment, as shown in FIG. 23, the MOSFET adjustment resistor 41 has the following configuration. That is, the MOSFET adjustment resistor 41 is a fourth resistor circuit 411 in which the third diode 411a and the third resistor 411b are connected in series, and a fourth resistor circuit in which the fourth diode 412a and the fourth resistor 412b are connected in series. And a resistor circuit 412. The third resistance circuit 411 and the fourth resistance circuit 412 are arranged in parallel so that the cathode of the third diode 411a and the anode of the fourth diode 412a are connected to the gate electrode 23 of the MOSFET 20, respectively.
　なお、本実施形態のＭＯＳＦＥＴ用調整抵抗４１は、第３抵抗回路４１１および第４抵抗回路４１２を含んでパッケージ化された部品であり、第１半導体チップ１００および第２半導体チップ２００と異なる別部品として構成された外付部品である。つまり、ＭＯＳＦＥＴ用調整抵抗４１は、モールド樹脂４００から露出するように配置される。このため、用途に応じ、抵抗値を調整したＭＯＳＦＥＴ用調整抵抗４１を容易に着脱、交換できる。 The MOSFET adjustment resistor 41 according to this embodiment is a component packaged including the third resistor circuit 411 and the fourth resistor circuit 412, and is a separate component different from the first semiconductor chip 100 and the second semiconductor chip 200. It is an external part configured as That is, the MOSFET adjustment resistor 41 is disposed so as to be exposed from the mold resin 400. Therefore, the MOSFET adjustment resistor 41 whose resistance value is adjusted can be easily attached and detached and replaced according to the application.
　また、本実施形態では、第４抵抗４１２ｂは、第３抵抗４１１ｂより大きな値とされている。詳しくは、第４抵抗４１２ｂは、後述するように半導体装置をオフ状態にする際のスイッチング速度を制御するものであり、要求される所望の用途に応じた抵抗値とされる。 Further, in the present embodiment, the fourth resistor 412 b has a larger value than the third resistor 411 b. More specifically, the fourth resistor 412 b controls the switching speed when the semiconductor device is turned off as described later, and has a resistance value according to the desired desired application.
　本実施形態では、このようなＭＯＳＦＥＴ用調整抵抗４１を介してＭＯＳＦＥＴ２０のゲート電極２３とゲート駆動回路５１が接続されている。このため、ＭＯＳＦＥＴ２０は、スイッチングオン動作する場合とスイッチングオフ動作する場合とにおいて、異なる抵抗回路によってスイッチング速度が調整される。 In the present embodiment, the gate electrode 23 of the MOSFET 20 and the gate drive circuit 51 are connected via such a MOSFET adjustment resistor 41. Therefore, the switching speed of the MOSFET 20 is adjusted by different resistance circuits in the switching on operation and the switching off operation.
　具体的には、ＭＯＳＦＥＴ２０のゲート電極２３は、スイッチングオン動作する際には、第３抵抗回路４１１を介してゲート駆動回路５１と接続された状態となる。すなわち、第３抵抗回路４１１がＭＯＳＦＥＴ２０のスイッチングオン動作用の速度調整抵抗として機能する。また、ＭＯＳＦＥＴ２０のゲート電極２３は、スイッチングオフ動作する際には、第４抵抗回路４１２を介してゲート駆動回路５１と接続された状態となる。すなわち、第４抵抗回路４１２がＭＯＳＦＥＴ２０のスイッチングオフ動作用の速度調整抵抗として機能する。このため、各抵抗回路４１１、４１２の抵抗値を調整することにより、ＭＯＳＦＥＴ２０のスイッチング速度を適宜調整できる。 Specifically, the gate electrode 23 of the MOSFET 20 is connected to the gate drive circuit 51 via the third resistance circuit 411 when performing the switching on operation. That is, the third resistance circuit 411 functions as a speed adjustment resistor for the switching on operation of the MOSFET 20. In addition, the gate electrode 23 of the MOSFET 20 is connected to the gate drive circuit 51 via the fourth resistance circuit 412 when performing the switching off operation. That is, the fourth resistance circuit 412 functions as a speed adjustment resistor for the switching off operation of the MOSFET 20. Therefore, by adjusting the resistance values of the respective resistance circuits 411 and 412, the switching speed of the MOSFET 20 can be appropriately adjusted.
　以上が本実施形態における半導体装置の構成である。このような半導体装置は、例えば、図２４に示されるように、三相モータを駆動するインバータ回路のスイッチング素子として用いられる。 The above is the configuration of the semiconductor device in this embodiment. Such a semiconductor device is used, for example, as a switching element of an inverter circuit for driving a three-phase motor as shown in FIG.
　すなわち、図２４に示されるように、インバータ回路は、電源７００からの電圧Ｖｃｃが印加される電源ライン７１０とグランドに接続されるグランドライン７２０との間にＵ相、Ｖ相、Ｗ相の３回路が備えられた構成とされている。そして、各層は、それぞれゲート駆動回路５１および三相モータＭと接続されている。以下、Ｕ層の詳細な構成について、図２５を参照しつつ説明する。なお、Ｖ層、Ｗ層の詳細な構成は、Ｕ層と同じであるため、省略する。また、図２５では、理解をし易くするため、第１半導体チップ１００、第２半導体チップ２００、ＭＯＳＦＥＴ用調整抵抗４１、ＪＦＥＴ用調整抵抗４２等を示す囲い線を省略している。 That is, as shown in FIG. 24, the inverter circuit has three U, V and W phases between power supply line 710 to which voltage Vcc from power supply 700 is applied and ground line 720 connected to ground. A circuit is provided. Each layer is connected to the gate drive circuit 51 and the three-phase motor M, respectively. Hereinafter, the detailed configuration of the U layer will be described with reference to FIG. In addition, since the detailed structure of V layer and W layer is the same as that of U layer, it is abbreviate | omitted. Further, in FIG. 25, in order to facilitate understanding, a surrounding line showing the first semiconductor chip 100, the second semiconductor chip 200, the MOSFET adjustment resistance 41, the JFET adjustment resistance 42 and the like is omitted.
　図２５に示されるように、Ｕ層は、図２３に示す半導体装置が２つ備えられた構成とされている。そして、Ｕ層は、上側アームにおけるＪＦＥＴ１０のドレイン電極１２が第１端子３１を介して電源ライン７１０と接続されていると共に、下側アームにおけるＭＯＳＦＥＴ２０のソース電極２１が第２端子３２を介してグランドライン７２０と接続されている。また、上側アームにおけるＭＯＳＦＥＴ２０は、ソース電極２１が下側アームにおけるＪＦＥＴ１０のドレイン電極１２と電気的に接続されている。つまり、上側アームの第２端子３２が下側アームの第１端子３１と電気的に接続されている。そして、上側アームの第２端子３２と下側アームの第１端子３１との間が三相モータＭと接続されている。また、上側アームおよび下側アームにおける各ＭＯＳＦＥＴ２０は、それぞれゲート電極２３がゲート駆動回路５１と接続されている。 As shown in FIG. 25, the U layer has a configuration in which two semiconductor devices shown in FIG. 23 are provided. In the U layer, the drain electrode 12 of the JFET 10 in the upper arm is connected to the power supply line 710 via the first terminal 31, and the source electrode 21 of the MOSFET 20 in the lower arm is grounded via the second terminal 32. It is connected to the line 720. The source electrode 21 of the MOSFET 20 in the upper arm is electrically connected to the drain electrode 12 of the JFET 10 in the lower arm. That is, the second terminal 32 of the upper arm is electrically connected to the first terminal 31 of the lower arm. The three-phase motor M is connected between the second terminal 32 of the upper arm and the first terminal 31 of the lower arm. The gate electrodes 23 of the MOSFETs 20 in the upper and lower arms are connected to the gate drive circuit 51, respectively.
　このように、本実施形態の半導体装置をインバータ回路のスイッチング素子として用いることでもきる。 Thus, the semiconductor device of this embodiment can be used as a switching element of an inverter circuit.
　以上説明したように、本実施形態では、ＭＯＳＦＥＴ２０のゲート電極２３は、スイッチングオン動作する際には、第３抵抗回路４１１を介してゲート駆動回路５１と接続される。また、ＭＯＳＦＥＴ２０のゲート電極２３は、スイッチングオフ動作する際には、第４抵抗回路４１２を介してゲート駆動回路５１と接続される。このため、半導体装置をスイッチングオン動作させる際およびスイッチングオフ動作させる場合において、それぞれ所望のスイッチング速度となるように調整できる。したがって、さらに信頼性の高い半導体装置とできる。 As described above, in the present embodiment, the gate electrode 23 of the MOSFET 20 is connected to the gate drive circuit 51 via the third resistance circuit 411 when performing the switching on operation. The gate electrode 23 of the MOSFET 20 is connected to the gate drive circuit 51 via the fourth resistance circuit 412 when the switching off operation is performed. Therefore, when the semiconductor device is to be switched on and off, it is possible to adjust the semiconductor device to have a desired switching speed. Therefore, a semiconductor device with higher reliability can be obtained.
　なお、上記では、第１２実施形態の半導体装置が三相モータＭを駆動するインバータ回路に用いられる例について説明したが、もちろん上記第１実施形態の半導体装置等も三相モータＭを駆動するインバータ回路に用いられることもできる。 Although the example in which the semiconductor device of the twelfth embodiment is used for the inverter circuit for driving the three-phase motor M has been described above, the semiconductor device of the first embodiment also naturally drives the three-phase motor M It can also be used in circuits.
　（第１３実施形態）
　第１３実施形態について説明する。本実施形態は、第１２実施形態に対して、ＭＯＳＦＥＴ用調整抵抗４１およびＪＦＥＴ用調整抵抗４２の構成を変更したものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。 (13th Embodiment)
A thirteenth embodiment will be described. The present embodiment is the same as the second embodiment except that the configurations of the MOSFET adjustment resistor 41 and the JFET adjustment resistor 42 are modified with respect to the twelfth embodiment. I omit it.
　本実施形態では、図２６に示されるように、半導体装置の基本的な構成は第１２実施形態と同様である。但し、本実施形態では、ＪＦＥＴ用調整抵抗４２は、第２抵抗４２２ｂが配線抵抗や寄生抵抗等で構成され、外付け抵抗が使用されていない。例えば、第１抵抗４２１ｂは、数十から数百Ωとされ、第２抵抗４２２ｂは、数Ωのオーダとされる。 In the present embodiment, as shown in FIG. 26, the basic configuration of the semiconductor device is the same as that of the twelfth embodiment. However, in the present embodiment, in the JFET adjustment resistor 42, the second resistor 422b is formed of a wiring resistance, a parasitic resistance or the like, and an external resistance is not used. For example, the first resistance 421b is in the order of tens to hundreds of ohms, and the second resistance 422b is in the order of several ohms.
　また、ＭＯＳＦＥＴ用調整抵抗４１は、第３抵抗４１１ｂが配線抵抗や寄生抵抗等で構成され、外付け抵抗が使用されていない。例えば、第３抵抗４１１ｂは、数Ωとされ、第４抵抗４１２ｂは、数十から数百Ωのオーダとされる。 Further, in the MOSFET adjustment resistor 41, the third resistor 411b is formed of a wiring resistor, a parasitic resistor, etc., and an external resistor is not used. For example, the third resistor 411b is several ohms, and the fourth resistor 412b is on the order of tens to hundreds of ohms.
　そして、本実施形態では、ＪＦＥＴ用調整抵抗４２では、第１抵抗回路４２１に第１ダイオード４２１ａが備えられていない。同様に、ＭＯＳＦＥＴ用調整抵抗４１では、第４抵抗回路４１２に第４ダイオード４１２ａが備えられていない。 And in this embodiment, the 1st resistance circuit 421 is not equipped with the 1st diode 421a in adjustment resistance 42 for JFETs. Similarly, in the MOSFET adjustment resistor 41, the fourth resistor circuit 412 is not provided with the fourth diode 412a.
　このような半導体装置では、第２抵抗４２２ｂが第１抵抗４２１ｂよりも極小の値とされている。このため、ＪＦＥＴ１０がスイッチングオフ動作する場合には、第１抵抗回路４２１に第１ダイオード４２１ａを配置しなくても、ＪＦＥＴ１０のゲート層１３が実質的に第２抵抗４２２ｂを介してＭＯＳＦＥＴ２０のソース電極２１と接続された状態となる。同様に、第３抵抗４１１ｂが第４抵抗４１２ｂより極小の値とされている。このため、ＭＯＳＦＥＴ２０をスイッチングオン動作する際には、第４ダイオード４１２ａを配置しなくても、ＭＯＳＦＥＴ２０のゲート電極２３が実質的に第３抵抗４１１ｂを介してゲート駆動回路５１と接続された状態となる。 In such a semiconductor device, the second resistor 422b is smaller than the first resistor 421b. Therefore, when the JFET 10 performs the switching off operation, the gate layer 13 of the JFET 10 substantially functions as the source electrode of the MOSFET 20 through the second resistor 422 b without arranging the first diode 421 a in the first resistance circuit 421. 21 and connected. Similarly, the third resistor 411b is set to a smaller value than the fourth resistor 412b. Therefore, when the MOSFET 20 is switched on, the gate electrode 23 of the MOSFET 20 is substantially connected to the gate drive circuit 51 via the third resistor 411 b without arranging the fourth diode 412 a. Become.
　このため、本実施形態によれば、部品点数の削減を図りつつ、上記第１２実施形態と同様の効果を得ることができる。なお、本実施形態は、ＭＯＳＦＥＴ用調整抵抗４１およびＪＦＥＴ用調整抵抗４２のいずれか一方のみに対しても適用可能である。つまり、例えば、ＪＦＥＴ用調整抵抗４２の第１抵抗回路４２１に第１ダイオード４２１ａが配置されていない構成とし、ＭＯＳＦＥＴ用調整抵抗４１の第４抵抗回路４１２には第４ダイオード４１２ａが配置されるようにしてもよい。また、ＭＯＳＦＥＴ用調整抵抗４１は、上記第１実施形態のように、抵抗成分のみで構成されるようにしてもよい。 Therefore, according to the present embodiment, it is possible to obtain the same effect as the twelfth embodiment while reducing the number of parts. The present embodiment is also applicable to only one of the MOSFET adjustment resistor 41 and the JFET adjustment resistor 42. That is, for example, the first diode 421a is not disposed in the first resistor circuit 421 of the JFET adjustment resistor 42, and the fourth diode 412a is disposed in the fourth resistor circuit 412 of the MOSFET adjustment resistor 41. You may Further, as in the first embodiment, the MOSFET adjustment resistor 41 may be configured of only a resistance component.
　（他の実施形態）
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。 (Other embodiments)
Although the present disclosure has been described in accordance with the embodiment, it is understood that the present disclosure is not limited to the embodiment or the structure. The present disclosure also includes various modifications and variations within the equivalent range. In addition, various combinations and forms, and further, other combinations and forms including only one element, or more or less than these elements are also within the scope and the scope of the present disclosure.
　例えば、上記各実施形態において、第１半導体チップ１００（すなわち、ＪＦＥＴ１０）は、ボディ層１１６を備えない構成としてもよい。 For example, in each of the above embodiments, the first semiconductor chip 100 (that is, the JFET 10) may be configured not to include the body layer 116.
　また、上記各実施形態において、ボディ層１１６の底部側の方がゲート層１３の底部側より電界強度が高くなり易い構成であれば、ボディ層１１６をゲート層１３より深くしなくてもよい。例えば、ボディ層１１６の底部を先細り形状にしたり、ボディ層１１６の幅をゲート層１３の幅より狭くすることにより、ボディ層１１６の底部側の方がゲート層１３の底部側より電界強度が高くなり易い構成としてもよい。また、ボディ層１１６の底面と繋がる領域をゲート層１３の底面と繋がる領域より不純物濃度が高いＮ型領域とすることにより、ボディ層１１６の底部側の方がゲート層１３の底部側より電界強度が高くなり易い構成としてもよい。 In each of the above embodiments, the body layer 116 may not be deeper than the gate layer 13 as long as the bottom side of the body layer 116 is likely to have a higher electric field strength than the bottom side of the gate layer 13. For example, the bottom side of the body layer 116 has a higher electric field strength than the bottom side of the gate layer 13 by making the bottom of the body layer 116 tapered or making the width of the body layer 116 narrower than the width of the gate layer 13. The configuration may be easy. Further, by making the region connected to the bottom of the body layer 116 an N-type region having a higher impurity concentration than the region connected to the bottom of the gate layer 13, the electric field strength of the bottom of the body layer 116 is higher than the bottom of the gate 13. May be configured to be high.
　さらに、上記各実施形態において、ＪＦＥＴ用調整抵抗４２の構成を変更してもよい。例えば、スイッチを備え、半導体装置をスイッチングオン動作させる際に第１抵抗４２１ｂによってゲート電流が調整されるようにし、スイッチングオフ動作させる際に第２抵抗４２２ｂによってゲート電流が調整されるようにしてもよい。 Furthermore, in each of the above embodiments, the configuration of the adjustment resistor for JFET 42 may be changed. For example, even if a switch is provided and the gate current is adjusted by the first resistor 421b when the semiconductor device is switched on, the gate current is adjusted by the second resistor 422b when switched off. Good.
　そして、上記各実施形態において、ＪＦＥＴ１０およびＭＯＳＦＥＴ２０は、適宜Ｐチャネル型とされていてもよい。 In each of the above-described embodiments, the JFET 10 and the MOSFET 20 may be appropriately P-channel type.
　さらに、上記第２実施形態において、第１半導体チップ１００および第２半導体チップ２００にそれぞれ温度センス１２０および電流センス２２０等を備えるようにしてもよい。 Furthermore, in the second embodiment, the first semiconductor chip 100 and the second semiconductor chip 200 may be provided with the temperature sense 120 and the current sense 220, respectively.
　また、上記第３実施形態では、第１半導体チップ１００の方が第２半導体チップ２００より温度が高くなり易いため、過熱保護回路５１ｂは、温度導出回路５１ａで導出された第１半導体チップ１００の温度のみを判定するようにしてもよい。 Further, in the third embodiment, since the temperature of the first semiconductor chip 100 tends to be higher than that of the second semiconductor chip 200, the overheat protection circuit 51b is formed of the first semiconductor chip 100 derived by the temperature deriving circuit 51a. Only the temperature may be determined.
　そして、上記第６実施形態において、各第１半導体チップ１００にそれぞれ温度センス１２０および温度センスパッド１２１、１２２を形成するようにしてもよい。また、各第２半導体チップ２００にそれぞれ電流センス２２０、電流センスパッド２２１、およびケルビンソースパッド２２２を備えるようにしてもよい。 In the sixth embodiment, the temperature sense 120 and the temperature sense pads 121 and 122 may be formed on each of the first semiconductor chips 100. In addition, each second semiconductor chip 200 may be provided with a current sense 220, a current sense pad 221, and a Kelvin source pad 222.
　さらに、上記第９実施形態において、第１金属ブロック６０３とスペーサ６０８とは一体化されていてもよい。例えば、第１金属ブロック６０３は、第１半導体チップ１００側の部分が適宜切削や研磨等されることにより、スペーサ６０８として機能する突出部を有する構成とされていてもよい。 Furthermore, in the ninth embodiment, the first metal block 603 and the spacer 608 may be integrated. For example, the first metal block 603 may be configured to have a projection that functions as the spacer 608 by appropriately cutting or polishing the portion on the first semiconductor chip 100 side.
　そして、上記各実施形態において、ＪＦＥＴ１０はノーマリオフとなる構成とされていてもよいし、ＭＯＳＦＥＴ２０はノーマリオンとなる構成とされていてもよい。 In each of the above embodiments, the JFET 10 may be configured to be normally off, and the MOSFET 20 may be configured to be normally on.
　さらに、上記各実施形態において、ＪＦＥＴ用調整抵抗４２は、第１抵抗回路４２１および第２抵抗回路４２２を有していれば、モールド樹脂４００内に配置されていてもよい。 Furthermore, in each of the above embodiments, the JFET adjustment resistor 42 may be disposed in the mold resin 400 as long as it has the first resistor circuit 421 and the second resistor circuit 422.
　また、上記第１～第１２実施形態において、第１抵抗４２１ｂと第２抵抗４２２ｂとは、同じ大きさとされていてもよいし、第１抵抗４２１ｂが第２抵抗４２２ｂより小さくされていてもよい。同様に、上記第１２実施形態では、第３抵抗４１１ｂと第４抵抗４１２ｂとは、同じ大きさとされていてもよいし、第３抵抗４１１ｂが第４抵抗４１２ｂより小さくされていてもよい。 In the first to twelfth embodiments, the first resistor 421b and the second resistor 422b may have the same size, or the first resistor 421b may be smaller than the second resistor 422b. . Similarly, in the twelfth embodiment, the third resistor 411b and the fourth resistor 412b may have the same size, or the third resistor 411b may be smaller than the fourth resistor 412b.
　また、上記各実施形態が適宜組み合わされていてもよい。例えば、上記第２実施形態を上記第７～第１３実施形態に組み合わせ、温度センス１２０や電流センス２２０等を形成するようにしてもよい。同様に、上記第３実施形態を上記第６～第１３実施形態に組み合わせ、温度センス１２０および電流センス２２０等を第２半導体チップ２００に形成するようにしてもよい。また、上記第５、第６実施形態を上記第７～第１３実施形態に組み合わせ、複数の第１半導体チップ１００および第２半導体チップ２００を備えるようにしてもよい。そして、上記第７～第１１実施形態を上記第１２、第１３実施形態に組み合わせるようにしてもよい。さらに、上記各実施形態を組み合わせたもの同士をさらに組み合わせるようにしてもよい。 Moreover, each said embodiment may be combined suitably. For example, the second embodiment may be combined with the seventh to thirteenth embodiments to form the temperature sense 120, the current sense 220, and the like. Similarly, the third embodiment may be combined with the sixth to thirteenth embodiments to form the temperature sense 120, the current sense 220, etc. in the second semiconductor chip 200. Further, the fifth and sixth embodiments may be combined with the seventh to thirteenth embodiments to provide a plurality of first semiconductor chips 100 and second semiconductor chips 200. The seventh to eleventh embodiments may be combined with the twelfth and thirteenth embodiments. Furthermore, combinations of the above embodiments may be further combined.

Claims (14)

  1. 　接合型ＦＥＴ（１０）が形成された第１半導体チップ（１００）とＭＯＳＦＥＴ（２０）が形成された第２半導体チップ（２００）とを有する半導体装置であって、
    　前記接合型ＦＥＴが形成された前記第１半導体チップと、
    　前記ＭＯＳＦＥＴが形成された前記第２半導体チップと、
    　前記接合型ＦＥＴのゲート電極（１３）と前記ＭＯＳＦＥＴのソース電極（２１）との間に配置された接合型ＦＥＴ用調整抵抗（４２）と、を備え、
    　前記接合型ＦＥＴと前記ＭＯＳＦＥＴは、前記接合型ＦＥＴのソース電極（１１）と前記ＭＯＳＦＥＴのドレイン電極（２２）とが電気的に接続されてカスコード接続されており、
    　前記接合型ＦＥＴ用調整抵抗は、スイッチングオン動作用の第１抵抗回路（４２１）およびスイッチングオフ動作用の第２抵抗回路（４２２）を有している半導体装置。     A semiconductor device having a first semiconductor chip (100) in which a junction type FET (10) is formed, and a second semiconductor chip (200) in which a MOSFET (20) is formed,
    The first semiconductor chip on which the junction type FET is formed;
    The second semiconductor chip on which the MOSFET is formed;
    And a junction-type FET adjustment resistance (42) disposed between the gate electrode (13) of the junction-type FET and the source electrode (21) of the MOSFET.
    In the junction type FET and the MOSFET, a source electrode (11) of the junction type FET and a drain electrode (22) of the MOSFET are electrically connected and cascode connected.
    The semiconductor device, wherein the adjustment resistor for junction type FET has a first resistance circuit (421) for switching on operation and a second resistance circuit (422) for switching off operation.
  2. 　前記第１半導体チップおよび前記第２半導体チップを封止するモールド樹脂（４００）を備え、
    　前記接合型ＦＥＴ用調整抵抗は、前記モールド樹脂から露出する状態で配置されている請求項１に記載の半導体装置。     A mold resin (400) for sealing the first semiconductor chip and the second semiconductor chip;
    The semiconductor device according to claim 1, wherein the adjustment resistance for junction type FET is disposed in a state of being exposed from the mold resin.
  3. 　前記第１抵抗回路は、第１ダイオード（４２１ａ）と第１抵抗（４２１ｂ）とを有し、前記第１ダイオードと前記第１抵抗とが直列に接続され、
    　前記第２抵抗回路は、第２ダイオード（４２２ａ）と第２抵抗（４２２ｂ）とを有し、前記第２ダイオードと前記第２抵抗とが直列に接続され、
    　前記第１抵抗回路および前記第２抵抗回路は、前記第１ダイオードのカソードおよび前記第２ダイオードのアノードが前記接合型ＦＥＴのゲート電極と接続されるように並列に接続されている請求項１または２に記載の半導体装置。     The first resistor circuit includes a first diode (421a) and a first resistor (421b), and the first diode and the first resistor are connected in series.
    The second resistor circuit includes a second diode (422a) and a second resistor (422b), and the second diode and the second resistor are connected in series.
    The first resistance circuit and the second resistance circuit are connected in parallel such that the cathode of the first diode and the anode of the second diode are connected to the gate electrode of the junction FET. 2. The semiconductor device according to 2.
  4. 　前記ＭＯＳＦＥＴのゲート電極（２３）とゲート駆動回路（５１）との間に配置されるＭＯＳＦＥＴ用調整抵抗（４１）を有し、
    　前記ＭＯＳＦＥＴ用調整抵抗は、スイッチングオン動作用の第３抵抗回路（４１１）およびスイッチングオフ動作用の第４抵抗回路（４１２）を有している請求項１ないし３のいずれか１つに記載の半導体装置。     A MOSFET adjustment resistor (41) disposed between the gate electrode (23) of the MOSFET and the gate drive circuit (51);
    The MOSFET adjustment resistor according to any one of claims 1 to 3, further comprising a third resistor circuit (411) for switching on operation and a fourth resistor circuit (412) for switching off operation. Semiconductor device.
  5. 　前記第３抵抗回路は、第３ダイオード（４１１ａ）と第３抵抗（４１１ｂ）とを有し、前記第３ダイオードと前記第３抵抗とが直列に接続され、
    　前記第４抵抗回路は、第４ダイオード（４１２ａ）と第４抵抗（４１２ｂ）とを有し、前記第４ダイオードと前記第４抵抗とが直列に接続され、
    　前記第３抵抗回路および前記第４抵抗回路は、前記第３ダイオードのカソードおよび前記第４ダイオードのアノードが前記ＭＯＳＦＥＴのゲート電極と接続されるように並列に接続されている請求項４に記載の半導体装置。     The third resistor circuit includes a third diode (411a) and a third resistor (411b), and the third diode and the third resistor are connected in series.
    The fourth resistor circuit includes a fourth diode (412a) and a fourth resistor (412b), and the fourth diode and the fourth resistor are connected in series.
    The third resistor circuit and the fourth resistor circuit are connected in parallel such that the cathode of the third diode and the anode of the fourth diode are connected to the gate electrode of the MOSFET. Semiconductor device.
  6. 　前記第１半導体チップは、
    　第１導電型のドリフト層（１１３）と、
    　前記ドリフト層上に配置された第１導電型のチャネル層（１１４）と、
    　前記チャネル層の表層部に形成され、前記チャネル層よりも高不純物濃度とされた第１導電型のソース層（１１５）と、
    　前記チャネル層に前記ソース層よりも深くまで形成され、前記ゲート電極としての第２導電型のゲート層（１３）と、
    　前記ドリフト層を挟んで前記ソース層と反対側に配置されるドレイン層（１１１）と、
    　前記ゲート層と電気的に接続されるゲート配線（１１８）と、
    　前記ソース層と電気的に接続される前記ソース電極と、
    　前記ドレイン層と電気的に接続されるドレイン電極（１２）と、を備え、
    　前記チャネル層には、前記ソース層よりも深くまで形成され、前記ソース電極と電気的に接続される第２導電型のボディ層（１１６）が形成されている請求項１ないし５のいずれか１つに記載の半導体装置。     The first semiconductor chip is
    A drift layer (113) of the first conductivity type,
    A first conductivity type channel layer (114) disposed on the drift layer;
    A source layer (115) of a first conductivity type formed in a surface layer portion of the channel layer and having an impurity concentration higher than that of the channel layer;
    A gate layer (13) of a second conductivity type formed in the channel layer to a depth deeper than the source layer, and as the gate electrode;
    A drain layer (111) disposed opposite to the source layer with the drift layer interposed therebetween;
    A gate line (118) electrically connected to the gate layer;
    The source electrode electrically connected to the source layer;
    A drain electrode (12) electrically connected to the drain layer;
    The body layer (116) of the second conductivity type formed in the channel layer to a depth deeper than the source layer and electrically connected to the source electrode. Semiconductor device according to claim 1.
  7. 　前記ボディ層の底部側では、前記ゲート層の底部側よりも電界強度が高くなる請求項６に記載の半導体装置。 The semiconductor device according to claim 6, wherein the electric field strength is higher on the bottom side of the body layer than on the bottom side of the gate layer.
  8. 　前記第１半導体チップおよび前記第２半導体チップには、いずれか一方に温度を検出する温度センス（１２０）が形成されていると共に、いずれか一方に電流を検出する電流センス（２２０）が形成されており、
    　前記ＭＯＳＦＥＴのゲート電極（２３）には、前記電流センスの検出結果および前記温度センスの検出結果に基づいたゲート電圧が印加される請求項１ないし７のいずれか１つに記載の半導体装置。     In one of the first semiconductor chip and the second semiconductor chip, a temperature sense (120) for detecting a temperature is formed, and a current sense (220) for detecting a current is formed in one of the first and second semiconductor chips. Yes,
    The semiconductor device according to any one of claims 1 to 7, wherein a gate voltage based on the detection result of the current sense and the detection result of the temperature sense is applied to the gate electrode (23) of the MOSFET.
  9. 　前記第１半導体チップは、炭化珪素基板を用いて構成され、
    　前記第２半導体チップは、シリコン基板を用いて構成され、
    　前記電流センスは、前記第２半導体チップに形成されている請求項８に記載の半導体装置。     The first semiconductor chip is configured using a silicon carbide substrate,
    The second semiconductor chip is configured using a silicon substrate,
    The semiconductor device according to claim 8, wherein the current sense is formed in the second semiconductor chip.
  10. 　前記第１半導体チップは、前記第２半導体チップよりオン抵抗が高くされており、
    　前記温度センスは、前記第１半導体チップに形成されている請求項８または９に記載の半導体装置。     The first semiconductor chip has a higher on resistance than the second semiconductor chip,
    The semiconductor device according to claim 8, wherein the temperature sense is formed in the first semiconductor chip.
  11. 　前記第１半導体チップは、前記第２半導体チップよりオン抵抗が高くされており、
    　前記温度センスは、前記第２半導体チップに形成され、
    　前記ＭＯＳＦＥＴのゲート電極に前記ゲート電圧を印加するゲート駆動回路（５１）を有し、
    　前記ゲート駆動回路は、前記温度センスで検出された温度から前記第１半導体チップの温度を導出する温度導出回路（５１ａ）を有し、前記温度導出回路で導出された前記第１半導体チップの温度も加味した前記ゲート電圧を印加する請求項８または９に記載の半導体装置。     The first semiconductor chip has a higher on resistance than the second semiconductor chip,
    The temperature sense is formed on the second semiconductor chip.
    A gate drive circuit (51) for applying the gate voltage to the gate electrode of the MOSFET;
    The gate drive circuit has a temperature deriving circuit (51a) for deriving the temperature of the first semiconductor chip from the temperature detected by the temperature sensing, and the temperature of the first semiconductor chip derived by the temperature deriving circuit The semiconductor device according to claim 8 or 9, wherein the gate voltage is also applied.
  12. 　対向して配置された第１下側ヒートシンク（６０１）および第１上側ヒートシンク（６０４）と、
    　対向して配置された第２下側ヒートシンク（６０２）および第２上側ヒートシンク（６０６）と、
    　前記第１半導体チップおよび前記第２半導体チップを封止するモールド樹脂（４００）と、を有し、
    　前記第１半導体チップは、前記第１下側ヒートシンクおよび前記第１上側ヒートシンクとの間に配置されて前記第１下側ヒートシンクおよび前記第１上側ヒートシンクと電気的、および熱的に接続されており、
    　前記第２半導体チップは、前記第２下側ヒートシンクおよび前記第２上側ヒートシンクとの間に配置されて前記第２下側ヒートシンクおよび前記第２上側ヒートシンクと電気的、および熱的に接続されており、
    　前記第１上側ヒートシンクと前記第２下側ヒートシンクとが電気的に接続され、
    　前記モールド樹脂は、前記第１下側ヒートシンクおよび前記第１上側ヒートシンクのうちの前記第１半導体チップ側と反対側の部分、および前記第２下側ヒートシンクおよび前記第２上側ヒートシンクのうちの前記第２半導体チップ側と反対側の部分が露出する状態で、前記第１半導体チップおよび前記第２半導体チップを封止している請求項１ないし１１のいずれか１つに記載の半導体装置。     A first lower heat sink (601) and a first upper heat sink (604) disposed opposite to each other;
    A second lower heat sink (602) and a second upper heat sink (606) disposed opposite to each other;
    A mold resin (400) for sealing the first semiconductor chip and the second semiconductor chip;
    The first semiconductor chip is disposed between the first lower heat sink and the first upper heat sink and is electrically and thermally connected to the first lower heat sink and the first upper heat sink. ,
    The second semiconductor chip is disposed between the second lower heat sink and the second upper heat sink, and is electrically and thermally connected to the second lower heat sink and the second upper heat sink. ,
    The first upper heat sink and the second lower heat sink are electrically connected;
    The mold resin is a portion of the first lower heat sink and the first upper heat sink on the side opposite to the first semiconductor chip, and the second of the second lower heat sink and the second upper heat sink. The semiconductor device according to any one of claims 1 to 11, wherein the first semiconductor chip and the second semiconductor chip are sealed in a state where a portion opposite to the semiconductor chip side is exposed.
  13. 　対向して配置された下側ヒートシンク（６０１）および上側ヒートシンク（６０４）と、
    　前記第１半導体チップおよび前記第２半導体チップを封止するモールド樹脂（４００）と、を有し、
    　前記第１半導体チップおよび前記第２半導体チップは、前記下側ヒートシンクと前記上側ヒートシンクとの間に積層されて配置され、
    　前記モールド樹脂は、前記下側ヒートシンクおよび前記上側ヒートシンクのうちの前記第１半導体チップおよび前記第２半導体チップ側と反対側の部分が露出する状態で、前記第１半導体チップおよび前記第２半導体チップを封止している請求項１ないし１１のいずれか１つに記載の半導体装置。     A lower heat sink (601) and an upper heat sink (604) disposed opposite to each other;
    A mold resin (400) for sealing the first semiconductor chip and the second semiconductor chip;
    The first semiconductor chip and the second semiconductor chip are stacked and disposed between the lower heat sink and the upper heat sink,
    The mold resin may be used to form the first semiconductor chip and the second semiconductor chip in a state in which a portion of the lower heat sink and the upper heat sink opposite to the first semiconductor chip and the second semiconductor chip is exposed. The semiconductor device according to any one of claims 1 to 11, wherein the semiconductor device is sealed.
  14. 　前記第１半導体チップは、前記第２半導体チップより平面形状が小さくされており、
    　前記第１半導体チップと前記第２半導体チップとの間には、前記第１半導体チップ側に、前記第１半導体チップと接続されると共に前記第１半導体チップの平面形状に対応する形状のスペーサ（６０８）が配置され、前記スペーサと前記第２半導体チップとの間に、前記第２半導体チップと接続されると共に前記第２半導体チップの平面形状に対応する形状の金属ブロック（６０３）が配置されている請求項１３に記載の半導体装置。     The first semiconductor chip has a smaller planar shape than the second semiconductor chip,
    Between the first semiconductor chip and the second semiconductor chip, on the side of the first semiconductor chip, a spacer connected to the first semiconductor chip and having a shape corresponding to the planar shape of the first semiconductor chip ( 608), and between the spacer and the second semiconductor chip, a metal block (603) having a shape corresponding to the planar shape of the second semiconductor chip and connected to the second semiconductor chip is disposed. The semiconductor device according to claim 13.
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