JP2014220434A

JP2014220434A - Semiconductor device

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Publication number: JP2014220434A
Application number: JP2013099664A
Authority: JP
Inventors: 上野　勝典; Katsunori Ueno; 勝典上野
Original assignee: Furukawa Electric Co Ltd; Fuji Electric Co Ltd
Current assignee: Furukawa Electric Co Ltd; Fuji Electric Co Ltd
Priority date: 2013-05-09
Filing date: 2013-05-09
Publication date: 2014-11-20
Anticipated expiration: 2033-05-09
Also published as: JP6160216B2

Abstract

PROBLEM TO BE SOLVED: To provide a highly-reliable semiconductor device.SOLUTION: A vertical semiconductor device composed of a semiconductor having a wider bandgap than silicon comprises: a drain region 2 of a first conductivity type; a drift region 3 of a first conductivity type formed adjacent to the drain region 2; a gate region 4 of a second conductivity type formed inside the drift region 3; a source region 6 of a first conductivity type formed adjacent to the side opposite to the drain region 2 of the drift region 3; and a region 8 of a second conductivity type formed adjacent to the gate region 4 inside the drift region 3, electrically in contact with the source region 6, and having an extension part extending closer to the drain region 2 side than the gate region 4. A channel region is formed between the gate region 4 and the region 8 of the second conductivity type so as to linearly connect the drain region 2 and the source region 6.

Description

本発明は、半導体装置に関するものである。 The present invention relates to a semiconductor device.

従来から、高周波デバイス用半導体素子には、半導体材料として窒化ガリウム（ＧａＮ）系化合物半導体が用いられている（以下、ＧａＮ系半導体素子とする）。ＧａＮ系半導体素子では、半導体基板の表面に、例えば有機金属化学気相蒸着（ＭＯＣＶＤ：Ｍｅｔａｌ−ＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法を用いて形成されたバッファ層やＧａＮドープ層が設けられている。最近では、高周波用途に加え、電力用のパワーデバイスにも適用可能であるという認識から、高耐圧、大電流を扱うデバイスの検討も行われている。一方、ＧａＮとは別に、ＳｉＣ（炭化珪素）も、ＧａＮ系化合物半導体と同様に、シリコンよりもバンドギャップが広く、絶縁破壊電圧が大きいことから、シリコンの次世代パワーデバイス材料として期待され、応用されている。 Conventionally, gallium nitride (GaN) -based compound semiconductors have been used as semiconductor materials in high-frequency device semiconductor elements (hereinafter referred to as GaN-based semiconductor elements). In a GaN-based semiconductor element, a buffer layer or a GaN doped layer formed by using, for example, a metal-organic chemical vapor deposition (MOCVD) method is provided on the surface of a semiconductor substrate. Recently, in view of the fact that it can be applied to power devices for electric power in addition to high-frequency applications, devices that handle high withstand voltage and large current have been studied. On the other hand, apart from GaN, SiC (silicon carbide), like GaN compound semiconductors, is expected to be a next-generation power device material for silicon because it has a wider band gap and a higher dielectric breakdown voltage than silicon. Has been.

ＧａＮ系化合物半導体では、主にシリコンやＳｉＣなどの異種半導体基板上に成長させた半導体結晶を用いて、横型の高耐圧パワーデバイスが製作されているが、昨今、ＧａＮバルク単結晶技術が進展し、大口径の単結晶基板が提供されつつある。それにともない、電流を基板の主表面とは垂直の方向に流す、いわゆる縦型構造のパワーデバイスの検討も行われるようになってきた。一方、ＳｉＣにおいては、もともとパワーデバイス用途に結晶が開発されてきたことから、縦型構造のパワーデバイスが開発されている。 In GaN-based compound semiconductors, horizontal high-voltage power devices are manufactured using semiconductor crystals grown mainly on different types of semiconductor substrates such as silicon and SiC. Recently, GaN bulk single crystal technology has advanced. Large-diameter single crystal substrates are being provided. Along with this, studies have been made on so-called vertical structure power devices in which current flows in a direction perpendicular to the main surface of the substrate. On the other hand, in SiC, since crystals have been originally developed for power device applications, power devices having a vertical structure have been developed.

縦型構造の半導体素子として、ＰＮ接合をゲートに用いた縦型のＪＦＥＴ(接合型電界効果トランジスタ)がある（非特許文献１参照）。図１０は、公知のＪＦＥＴの一例の模式的な断面図である。図１０に示すように、ＪＦＥＴ１０００は、裏面にドレイン電極１が形成されたＮ^＋型のＧａＮ基板からなるドレイン領域２と、ドレイン領域２上に形成されたＮ型のＧａＮからなるドリフト領域３と、ドリフト領域３の内部に形成されたＰ型のＧａＮならなる複数のゲート領域４と、ドリフト領域３の表面に形成されたＮ^＋型のＧａＮからなるソース領域６と、ソース領域６に電気的に接触するように形成されたソース電極７と、を備えている。ドレイン電極１はドレイン端子１１と接続している。ゲート領域４は不図示のゲート電極を介してゲート端子１２と接続している。ソース電極７はソース端子１３と接続している。電源Ｖ１はＪＦＥＴ１０００に対してソース−ドレイン電圧を印加する電源であり、電源Ｖ２はゲート抵抗Ｌを介してソース−ゲート電圧を印加する電源である。 As a vertical semiconductor device, there is a vertical JFET (junction field effect transistor) using a PN junction as a gate (see Non-Patent Document 1). FIG. 10 is a schematic cross-sectional view of an example of a known JFET. As shown in FIG. 10, the JFET 1000 includes a drain region 2 made of an N ⁺ -type GaN substrate having a drain electrode 1 formed on the back surface, and a drift region 3 made of N-type GaN formed on the drain region 2. A plurality of gate regions 4 made of P-type GaN formed inside the drift region 3, a source region 6 made of N ⁺ -type GaN formed on the surface of the drift region 3, and the source region 6 electrically And a source electrode 7 formed so as to be in contact with each other. The drain electrode 1 is connected to the drain terminal 11. The gate region 4 is connected to the gate terminal 12 through a gate electrode (not shown). The source electrode 7 is connected to the source terminal 13. The power source V1 is a power source that applies a source-drain voltage to the JFET 1000, and the power source V2 is a power source that applies a source-gate voltage via a gate resistor L.

このＪＦＥＴ１０００では、２つのゲート領域４の間のドリフト領域３の領域がチャネル領域となり、ソース−ドレイン電圧を印加するとドレイン電流がチャネル領域をドレイン領域２側からソース領域６へ向かって流れる。また、ソース領域６に対して負電圧となるようにゲート領域４にソース−ゲート電圧を印加すると、ドリフト領域３のチャネル領域にゲート領域４とのＰＮ接合から空乏層が広がり、チャネルをピンチオフして、電流を遮断する。これによって、ＪＦＥＴ１０００がオフ状態となる。なお、逆バイアス時のＪＦＥＴ１０００の耐圧は、この空乏層の広がりによって維持される。 In this JFET 1000, the region of the drift region 3 between the two gate regions 4 becomes a channel region, and when a source-drain voltage is applied, a drain current flows through the channel region from the drain region 2 side toward the source region 6. Further, when a source-gate voltage is applied to the gate region 4 so as to be a negative voltage with respect to the source region 6, a depletion layer spreads from the PN junction with the gate region 4 in the channel region of the drift region 3, and the channel is pinched off. Cut off the current. As a result, the JFET 1000 is turned off. Note that the breakdown voltage of the JFET 1000 at the time of reverse bias is maintained by the spread of the depletion layer.

このようなＪＦＥＴは、ゲート電圧が０Ｖの場合にチャネルが開いているノーマリオン特性を有する。ただし、ゲート間距離（ゲート領域４の間の距離）を狭くすると、ゲート電圧が０Ｖの場合でもチャネルが開いていないノーマリオフ特性を有するように設計することができる。このようなＪＦＥＴは、ＭＯＳＦＥＴのようにチャネル領域にゲート絶縁膜を使用しない構成なので、たとえば絶縁膜の破壊や、絶縁膜と半導体との界面の界面準位に依存したチャネル特性などの問題がなく、ＰＮ接合技術のみで素子を構成することができる。またＪＦＥＴは、ＭＯＳＦＥＴなどと比較してチャネル抵抗が小さく、素子のオン抵抗が小さくできることなど、パワーデバイスとしてのメリットを有している。 Such a JFET has a normally-on characteristic in which the channel is open when the gate voltage is 0V. However, when the gate-to-gate distance (distance between the gate regions 4) is narrowed, it can be designed to have a normally-off characteristic where the channel is not open even when the gate voltage is 0V. Since such a JFET does not use a gate insulating film in the channel region like a MOSFET, there are no problems such as breakdown of the insulating film and channel characteristics depending on the interface state of the interface between the insulating film and the semiconductor. The element can be configured only by the PN junction technology. In addition, JFET has advantages as a power device, such as a smaller channel resistance and a smaller on-resistance of the element compared to a MOSFET or the like.

また、ＧａＮやＳｉＣはバンドギャップが広いため、ＭＯＳＦＥＴのように絶縁膜を使用する場合、半導体に対する絶縁膜のバリアの高さの差がシリコンの場合より狭くなってしまい、絶縁膜へのキャリアの注入が発生しやすい。このため高温での絶縁膜劣化を引き起こしやすい。このことにより、特にＧａＮやＳｉＣなどの広バンドギャップ半導体を利用したパワーデバイスにおいては、縦型ＪＦＥＴ構造は有利である。 Also, since GaN and SiC have a wide band gap, when an insulating film is used like a MOSFET, the difference in barrier height of the insulating film with respect to the semiconductor becomes narrower than in the case of silicon, and carriers to the insulating film are Injection is likely to occur. For this reason, it is easy to cause deterioration of the insulating film at a high temperature. Therefore, the vertical JFET structure is advantageous particularly in a power device using a wide band gap semiconductor such as GaN or SiC.

高塚他、「ＳｉＣ−ＢＧＳＩＴのノーマリオフ実現と大容量化」、応用物理学会ＳｉＣ及び関連ワイドギャップ半導体研究会第１９回講演会予稿集、Ｐ−４９、２０１０年１０月２１日−２２日Takatsuka et al., “Realization of normally-off SiC-BGSIT and large capacity”, Applied Physics Society, SiC and related wide gap semiconductor research meeting, 19th Lecture Proceedings, P-49, October 21-22, 2010

しかしながら、このような縦型のＪＦＥＴ１０００は、ゲート領域４が主たるＰＮ接合を形成しており、耐圧を維持するためのＰＮ接合（図１０の領域Ａ）と直接接続される構造となっている。このため、たとえば、アバランシェ降伏などによりＰＮ接合に流れるリーク電流はゲート領域４を介してゲート電極へと流れ込む（図１０の電流Ｃ）。したがって、ＰＮ接合がなんらかの原因で破壊した場合、ドレイン側に接続された電源から大きな電流がゲート回路に流れ込むおそれがある。その場合にはゲート回路が大きく破損し、場合によっては近接するほかのパワーデバイスに接続されたゲート回路も破壊するおそれがある。また、オフ状態においてＪＦＥＴ１０００がＰＮ接合の耐圧に達してＰＮ接合がアバランシェ降伏した場合、その電流はゲート領域４に流れ込む。このとき、ゲート抵抗によってゲート領域４に正電圧がバイアスされると、チャネルが開いてソース・ドレイン間が短絡するという誤動作が発生する。この状況は、ドレイン電圧が上がってドレイン電流が増加すると、素子のインピーダンスが下がる現象であることから、負性抵抗が生じ、電流が素子内の局部的に集中しやすくなる。このように電流が局部的に集中すると局部的に半導体の温度が上昇して素子破壊を招くため、素子の信頼性を低下させる要因となる。 However, such a vertical JFET 1000 has a structure in which the gate region 4 forms a main PN junction and is directly connected to a PN junction (region A in FIG. 10) for maintaining a withstand voltage. For this reason, for example, a leak current flowing in the PN junction due to avalanche breakdown or the like flows into the gate electrode through the gate region 4 (current C in FIG. 10). Therefore, when the PN junction is broken for some reason, a large current may flow into the gate circuit from the power source connected to the drain side. In that case, the gate circuit is greatly damaged, and in some cases, the gate circuit connected to another adjacent power device may be destroyed. Further, when the JFET 1000 reaches the breakdown voltage of the PN junction and the PN junction breaks down in the off state, the current flows into the gate region 4. At this time, if a positive voltage is biased to the gate region 4 by the gate resistance, a malfunction occurs in which the channel is opened and the source and drain are short-circuited. This situation is a phenomenon in which when the drain voltage increases and the drain current increases, the impedance of the element decreases. Therefore, a negative resistance occurs, and the current tends to concentrate locally in the element. When the current is concentrated locally in this way, the temperature of the semiconductor is locally increased to cause element destruction, which causes a reduction in element reliability.

本発明は、上記に鑑みてなされたものであって、信頼性の高い半導体装置を提供することを目的とする。 The present invention has been made in view of the above, and an object thereof is to provide a highly reliable semiconductor device.

上述した課題を解決し、目的を達成するために、本発明に係る半導体装置は、シリコンよりもバンドギャップが広い半導体で構成された縦型の半導体装置であって、第１導電型のドレイン領域と、前記ドレイン領域に隣接して形成された第１導電型のドリフト領域と、前記ドリフト領域の内部に形成された第２導電型のゲート領域と、前記ドリフト領域の前記ドレイン領域とは反対側に隣接して形成された第１導電型のソース領域と、前記ドリフト領域の内部に前記ゲート領域に隣接して形成され、前記ソース領域と電気的に接触するとともに、前記ゲート領域よりも前記ドレイン領域側に延伸している延伸部を有する第２導電型領域と、を備え、前記ゲート領域と前記第２導電型領域との間に、前記ドレイン領域と前記ソース領域とを直線的に結ぶようにチャネル領域が形成されることを特徴とする。 In order to solve the above-described problems and achieve the object, a semiconductor device according to the present invention is a vertical semiconductor device composed of a semiconductor having a wider band gap than silicon, and has a first conductivity type drain region. A drift region of a first conductivity type formed adjacent to the drain region, a gate region of a second conductivity type formed inside the drift region, and a side of the drift region opposite to the drain region A source region of a first conductivity type formed adjacent to the gate region, and formed in the drift region adjacent to the gate region, in electrical contact with the source region, and more in contact with the drain than the gate region. A second conductivity type region having an extension extending to the region side, and the drain region and the source region are linearly connected between the gate region and the second conductivity type region. Wherein the channel region is formed so as to connect to.

本発明に係る半導体装置は、上記発明において、前記チャネル領域は前記ドレイン領域と前記ソース領域とが広がっている方向に垂直な方向から０度〜３０度の角度を成す方向に沿って形成されることを特徴とする。 In the semiconductor device according to the present invention, in the above invention, the channel region is formed along a direction that forms an angle of 0 degree to 30 degrees with respect to a direction perpendicular to a direction in which the drain region and the source region extend. It is characterized by that.

本発明に係る半導体装置は、上記発明において、前記第２導電型領域の延伸部と、前記ドリフト領域とは、前記ドレイン領域と前記ソース領域とが広がっている方向において交互に配列されており、超接合構造を形成していることを特徴とする。 In the semiconductor device according to the present invention, in the above invention, the extending portion of the second conductivity type region and the drift region are alternately arranged in a direction in which the drain region and the source region are spread, A super-junction structure is formed.

本発明に係る半導体装置は、上記発明において、前記ソース領域に電気的に接触するソース電極をさらに備え、前記ソース電極は、前記ソース領域側から前記第２導電型領域まで掘込まれた溝を通じて前記第２導電型領域と電気的に接触していることを特徴とする。 The semiconductor device according to the present invention further includes a source electrode in electrical contact with the source region, wherein the source electrode passes through a trench dug from the source region side to the second conductivity type region. It is in electrical contact with the second conductivity type region.

本発明に係る半導体装置は、上記発明において、当該半導体装置を構成する半導体は窒化物系半導体または炭化珪素系半導体であることを特徴とする。 The semiconductor device according to the present invention is characterized in that, in the above invention, the semiconductor constituting the semiconductor device is a nitride semiconductor or a silicon carbide semiconductor.

本発明によれば、信頼性の高い半導体装置を実現できるという効果を奏する。 According to the present invention, it is possible to realize a highly reliable semiconductor device.

図１は、実施の形態１に係る半導体装置の電極配置を示す模式的な平面図である。FIG. 1 is a schematic plan view showing an electrode arrangement of the semiconductor device according to the first embodiment. 図２は、図１に示す半導体装置のＡ−Ａ線断面図である。2 is a cross-sectional view taken along line AA of the semiconductor device shown in FIG. 図３は、図１に示す半導体装置のＢ−Ｂ線断面図である。FIG. 3 is a cross-sectional view of the semiconductor device shown in FIG. 図４は、実施の形態１に係る半導体装置の製造方法の一例を示す図である。FIG. 4 is a diagram illustrating an example of a method for manufacturing the semiconductor device according to the first embodiment. 図５は、実施の形態１に係る半導体装置の製造方法の一例を示す図である。FIG. 5 is a diagram illustrating an example of a method for manufacturing the semiconductor device according to the first embodiment. 図６は、実施の形態２に係る半導体装置の模式的な断面図である。FIG. 6 is a schematic cross-sectional view of the semiconductor device according to the second embodiment. 図７は、実施の形態３に係る半導体装置の模式的な断面図である。FIG. 7 is a schematic cross-sectional view of the semiconductor device according to the third embodiment. 図８は、実施の形態３に係る半導体装置の製造方法の一例を示す図である。FIG. 8 is a diagram illustrating an example of a method of manufacturing a semiconductor device according to the third embodiment. 図９は、実施の形態４に係る半導体装置の模式的な断面図である。FIG. 9 is a schematic cross-sectional view of the semiconductor device according to the fourth embodiment. 図１０は、公知のＪＦＥＴの一例の模式的な断面図である。FIG. 10 is a schematic cross-sectional view of an example of a known JFET.

以下に、図面を参照して本発明に係る半導体装置の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。 Embodiments of a semiconductor device according to the present invention will be described below in detail with reference to the drawings. Note that the present invention is not limited to the embodiments. Moreover, in each drawing, the same code | symbol is attached | subjected suitably to the same or corresponding element. Furthermore, it should be noted that the drawings are schematic, and dimensional relationships between elements may differ from actual ones. Even between the drawings, there are cases in which portions having different dimensional relationships and ratios are included.

（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の電極配置を示す模式的な平面図である。図２は、図１に示す半導体装置のＡ−Ａ線断面図である。図３は、図１に示す半導体装置のＢ−Ｂ線断面図である。この半導体装置１００は、縦型構造のＪＦＥＴであり、図１に示すように、上面はほぼソース電極７で覆われており、その周囲にゲート電極５が配置されている。また、図１に示すように、この半導体装置１００は、ＪＦＥＴの単位セルが図１の紙面左右方向に複数配置された構成を有する。 (Embodiment 1)
FIG. 1 is a schematic plan view showing the electrode arrangement of the semiconductor device according to the first embodiment of the present invention. 2 is a cross-sectional view taken along line AA of the semiconductor device shown in FIG. FIG. 3 is a cross-sectional view of the semiconductor device shown in FIG. The semiconductor device 100 is a JFET having a vertical structure. As shown in FIG. 1, the upper surface is substantially covered with a source electrode 7, and a gate electrode 5 is disposed around the upper surface. As shown in FIG. 1, the semiconductor device 100 has a configuration in which a plurality of JFET unit cells are arranged in the left-right direction in FIG.

つぎに、図２、３を参照して半導体装置１００の構成を説明する。この半導体装置１００は、裏面にドレイン電極１が形成されたＮ^＋型（第１導電型）のＧａＮ基板からなるドレイン領域２と、ドレイン領域２の上側に隣接して形成されたＮ型のＧａＮからなるドリフト領域３と、ドリフト領域３の内部に形成されたＰ型（第２導電型）のＧａＮからなる複数のゲート領域４と、ドリフト領域３の、ドレイン領域２とは反対側である上側に隣接して形成されたＮ^＋型のＧａＮからなるソース領域６と、ソース領域６の表面にソース領域６と電気的に接触するように形成されたソース電極７とを備えている。 Next, the configuration of the semiconductor device 100 will be described with reference to FIGS. The semiconductor device 100 includes a drain region 2 made of an N ⁺ type (first conductivity type) GaN substrate having a drain electrode 1 formed on the back surface, and an N type GaN formed adjacent to the upper side of the drain region 2. A drift region 3 made of GaN, a plurality of gate regions 4 made of P-type (second conductivity type) GaN formed inside the drift region 3, and an upper side of the drift region 3 opposite to the drain region 2 A source region 6 made of N ⁺ -type GaN formed adjacent to the source region 6 and a source electrode 7 formed on the surface of the source region 6 so as to be in electrical contact with the source region 6.

ドレイン電極１はドレイン端子１１と接続している。また、図１、３に示すように、ドリフト領域３の一部がメサ状に形成されてゲート領域４が露出している。露出したゲート領域４上には、ゲート電極５が形成されており、ゲート領域４はゲート電極５を介してゲート端子１２と接続している。ソース電極７はソース端子１３と接続している。 The drain electrode 1 is connected to the drain terminal 11. As shown in FIGS. 1 and 3, a part of the drift region 3 is formed in a mesa shape, and the gate region 4 is exposed. A gate electrode 5 is formed on the exposed gate region 4, and the gate region 4 is connected to the gate terminal 12 through the gate electrode 5. The source electrode 7 is connected to the source terminal 13.

半導体装置１００は、さらに、ドリフト領域３内に形成された第２導電型領域であるＰ型領域８を備えている。このＰ型領域８は、２つのソース領域６と電気的に接触するように配置されている。さらに、Ｐ型領域８は、ゲート領域４に隣接して配置されており、ゲート領域４よりもドレイン領域２側に延伸している延伸部８ａを有している。 The semiconductor device 100 further includes a P-type region 8 that is a second conductivity type region formed in the drift region 3. The P-type region 8 is disposed so as to be in electrical contact with the two source regions 6. Further, the P-type region 8 is disposed adjacent to the gate region 4 and has an extending portion 8 a extending from the gate region 4 to the drain region 2 side.

この半導体装置１００では、ゲート領域４とＰ型領域８との間に、ドレイン領域２とソース領域６とを直線的に結ぶように矢印Ａｒ１の方向にチャネル領域が形成され、ソース−ドレイン電圧を印加するとドレイン電流が矢印Ａｒ１の方向に沿ってチャネル領域を流れる。矢印Ａｒ１の方向は、ドレイン領域２とソース領域６とが広がっている矢印Ａｒ２の方向に略垂直である。この矢印Ａｒ２の方向は、ドレイン領域２およびソース領域６とドリフト領域３との境界面に沿った方向であり、かつドレイン領域２を構成する基板の主表面に沿った方向である。また、負電圧のソース−ゲート電圧を印加すると、ドリフト領域３のチャネル領域にゲート領域４とのＰＮ接合から空乏層が広がり、チャネルをピンチオフして、電流を遮断する。これによって、半導体装置１００はオフ状態となる。 In this semiconductor device 100, a channel region is formed in the direction of an arrow Ar1 so as to linearly connect the drain region 2 and the source region 6 between the gate region 4 and the P-type region 8, and the source-drain voltage is increased. When applied, the drain current flows through the channel region along the direction of the arrow Ar1. The direction of the arrow Ar1 is substantially perpendicular to the direction of the arrow Ar2 in which the drain region 2 and the source region 6 are spread. The direction of the arrow Ar 2 is a direction along the boundary surface between the drain region 2 and the source region 6 and the drift region 3, and a direction along the main surface of the substrate constituting the drain region 2. When a negative source-gate voltage is applied, a depletion layer spreads from the PN junction with the gate region 4 in the channel region of the drift region 3, pinching off the channel, and blocking the current. As a result, the semiconductor device 100 is turned off.

この半導体装置１００では、Ｐ型領域８は、ゲート領域４よりもドレイン領域２側に延伸している延伸部８ａを有しているので、Ｐ型領域８とドリフト領域３とによるＰＮ接合も、ゲート領域４とドリフト領域３とによるＰＮ接合よりもドレイン領域２側に近い部分がある。このため、ドレイン領域２に高い負電圧を印加した場合に、もっとも電界強度が強くなるのは、Ｐ型領域８のドレイン領域２側の端部となり、アバランシェ降伏はその部分で発生する。 In this semiconductor device 100, the P-type region 8 has the extending portion 8a extending to the drain region 2 side with respect to the gate region 4, so that the PN junction between the P-type region 8 and the drift region 3 is There is a portion closer to the drain region 2 side than the PN junction formed by the gate region 4 and the drift region 3. For this reason, when a high negative voltage is applied to the drain region 2, the electric field strength becomes strongest at the end of the P-type region 8 on the drain region 2 side, and avalanche breakdown occurs in that portion.

ここで、上述したように、図１０に示す構成の半導体装置１０００では、アバランシェ降伏により発生した正孔電流はゲート領域４を介してゲート電極へ流れる。 Here, as described above, in the semiconductor device 1000 having the configuration shown in FIG. 10, the hole current generated by the avalanche breakdown flows to the gate electrode through the gate region 4.

これに対して、本実施の形態１に係る半導体装置１００では、アバランシェ降伏により発生した正孔電流はＰ型領域８を経由してソース電極７へ、電子はドレイン側へと流れるため、ゲート電極５への電流の流れ込みはほとんど発生しない。このため、半導体装置１００がオフ状態のゲートバイアス状態は維持される。したがって、半導体装置１００のブレークダウン特性は単純なＰＮ接合のアバランシェ特性を示すだけであり、上述したような負性抵抗は発生せず、電流の集中は発生しない。よって、半導体装置１００の破壊を引き起こすことは無い。もちろん、ゲート回路への電流の流れ込みも無いので、ゲート回路への負担もない。 On the other hand, in the semiconductor device 100 according to the first embodiment, the hole current generated by the avalanche breakdown flows to the source electrode 7 via the P-type region 8 and the electrons flow to the drain side. Almost no current flows into 5. For this reason, the gate bias state in which the semiconductor device 100 is off is maintained. Therefore, the breakdown characteristic of the semiconductor device 100 only shows a simple PN junction avalanche characteristic, the negative resistance as described above does not occur, and the current concentration does not occur. Therefore, the semiconductor device 100 is not destroyed. Of course, since no current flows into the gate circuit, there is no burden on the gate circuit.

なお、延伸部８ａの長さｄ１については、０μｍよりも大きければ、アバランシェ電流のゲート電極５への流れ込みを防止する効果があるが、アバランシェ電流をゲート領域４ではなく延伸部８ａへ効果的に流れ込むようにするためには、ゲート領域４の横幅Ｄ（矢印Ａｒ２方向の幅）と同程度あるのが好ましく、例えば０．５μｍ以上２μｍ以下の範囲であれば十分な効果が得られる。 As long as the length d1 of the extending portion 8a is larger than 0 μm, there is an effect of preventing the avalanche current from flowing into the gate electrode 5, but the avalanche current is effectively applied not to the gate region 4 but to the extending portion 8a. In order to make it flow, it is preferable that the width is approximately the same as the lateral width D (width in the direction of the arrow Ar2) of the gate region 4.

以上説明したように、本実施の形態１に係る半導体装置１００は、破壊しにくく、ゲート回路への負担も少ない、信頼性が高い半導体装置である。 As described above, the semiconductor device 100 according to the first embodiment is a highly reliable semiconductor device that is not easily broken and has a low burden on the gate circuit.

つぎに、半導体装置１００の製造方法の一例について説明する。図４、５は、半導体装置１００の製造方法の一例を示す図である。 Next, an example of a method for manufacturing the semiconductor device 100 will be described. 4 and 5 are diagrams illustrating an example of a method for manufacturing the semiconductor device 100. FIG.

はじめに、図４（ａ）に示すように、ＧａＮ基板からなるドレイン領域２上に、たとえばＭＯＣＶＤ法を用いたエピタキシャル成長などによって、ドリフト領域３の一部となるＮ型のＧａＮ層３ａ、ゲート領域４を形成するためのＰ型のＧａＮ層１６を順次形成する。 First, as shown in FIG. 4A, an N-type GaN layer 3a that becomes a part of the drift region 3 and a gate region 4 are formed on the drain region 2 made of a GaN substrate by, for example, epitaxial growth using the MOCVD method. A P-type GaN layer 16 is sequentially formed.

つぎに、図４（ｂ）に示すように、ＧａＮ層１６上に、ゲート領域４の形状を形成するためのエッチング用のマスクＭ１を形成し、ドライエッチング等によってＧａＮ層１６，３ａをメサ形状にエッチングする。これによって所望の形状のゲート領域４が形成される。その後、マスクＭ１を除去する。 Next, as shown in FIG. 4B, an etching mask M1 for forming the shape of the gate region 4 is formed on the GaN layer 16, and the GaN layers 16 and 3a are formed in a mesa shape by dry etching or the like. Etch into. As a result, a gate region 4 having a desired shape is formed. Thereafter, the mask M1 is removed.

つぎに、図４（ｃ）に示すように、エピタキシャル成長などによって、ドリフト領域３の残りの部分となるＧａＮ層３ｂ、およびＰ型領域８を形成するためのＰ型のＧａＮ層１７を順次形成し、図４（ｂ）に示す工程で形成したメサ形状を埋め込む。 Next, as shown in FIG. 4C, a GaN layer 3b which becomes the remaining portion of the drift region 3 and a P-type GaN layer 17 for forming the P-type region 8 are sequentially formed by epitaxial growth or the like. The mesa shape formed in the step shown in FIG.

つぎに、図４（ｄ）に示すように、エッチングまたは研磨によってＧａＮ層１７の表面側を除去し、所望の形状のＰ型領域８を形成する。 Next, as shown in FIG. 4D, the surface side of the GaN layer 17 is removed by etching or polishing to form a P-type region 8 having a desired shape.

つぎに、図５（ａ）に示すように、Ｐ型領域８上の一部領域にイオン注入用のマスクＭ２を形成し、シリコンや酸素等のＮ型の不純物のイオンＩをイオン注入する。その後、不純物の活性化のための熱処理を行って、図５（ｂ）に示すようにソース領域６を形成する。その後、エッチングによって、所定の領域でドリフト領域３の一部を除去し、ゲート領域４を露出させる（図３参照）。 Next, as shown in FIG. 5A, a mask M2 for ion implantation is formed in a partial region on the P-type region 8, and ions I of N-type impurities such as silicon and oxygen are ion-implanted. Thereafter, a heat treatment for activating the impurity is performed to form the source region 6 as shown in FIG. Thereafter, a part of the drift region 3 is removed in a predetermined region by etching to expose the gate region 4 (see FIG. 3).

つぎに、図５（ｃ）に示すように、ドレイン領域２側にドレイン電極１、ソース領域６側にソース電極７を形成し、露出したゲート領域４上にはゲート電極５（図１、３参照）を形成する。ドレイン電極１、ソース電極７、およびゲート電極５はいずれもオーミック電極とし、たとえばＴｉなどの金属で構成する。その後、素子分離等の必要な処理を行って、半導体装置１００が完成する。 Next, as shown in FIG. 5C, the drain electrode 1 is formed on the drain region 2 side, the source electrode 7 is formed on the source region 6 side, and the gate electrode 5 (FIGS. 1, 3) is formed on the exposed gate region 4. Reference). The drain electrode 1, the source electrode 7, and the gate electrode 5 are all ohmic electrodes and are made of a metal such as Ti. Thereafter, necessary processing such as element isolation is performed to complete the semiconductor device 100.

（実施の形態２）
図６は、本発明の実施の形態２に係る半導体装置の模式的な断面図であって、実施の形態１に係る半導体装置１００における図２に示す断面図に相当する図である。 (Embodiment 2)
6 is a schematic cross-sectional view of the semiconductor device according to the second embodiment of the present invention, and corresponds to the cross-sectional view shown in FIG. 2 in the semiconductor device 100 according to the first embodiment.

この半導体装置２００は、半導体装置１００において、Ｐ型領域８をＰ型領域８Ａに置き換えた構成を有する。 The semiconductor device 200 has a configuration in which the P-type region 8 in the semiconductor device 100 is replaced with a P-type region 8A.

ドリフト領域３内に形成された第２導電型領域であるＰ型領域８Ａは、２つのソース領域６と電気的に接触するように、かつゲート領域４に隣接して配置されている。さらに、Ｐ型領域８Ａは、ゲート領域４よりもドレイン領域２側に延伸している延伸部８Ａａを有している。延伸部８Ａａは、半導体装置１００の延伸部８ａよりもさらにドレイン領域２に近接するように延伸している。 The P-type region 8A, which is the second conductivity type region formed in the drift region 3, is disposed so as to be in electrical contact with the two source regions 6 and adjacent to the gate region 4. Further, the P-type region 8 A has an extending portion 8 Aa extending to the drain region 2 side than the gate region 4. The extending portion 8 Aa extends so as to be closer to the drain region 2 than the extending portion 8 a of the semiconductor device 100.

この半導体装置２００においても、ゲート領域４とＰ型領域８Ａとの間に、ドレイン領域２とソース領域６とを直線的に結ぶようにチャネル領域が形成され、ソース−ドレイン電圧を印加するとドレイン電流がチャネル領域を流れる。電流が流れる方向は、ドレイン領域２とソース領域６とが広がっている方向である矢印Ａｒ２の方向に略垂直である。また、負電圧のソース−ゲート電圧を印加すると、ドリフト領域３のチャネル領域にゲート領域４とのＰＮ接合から空乏層が広がり、チャネルをピンチオフして、電流を遮断する。これによって、半導体装置２００はオフ状態となる。 Also in this semiconductor device 200, a channel region is formed between the gate region 4 and the P-type region 8A so as to linearly connect the drain region 2 and the source region 6, and when a source-drain voltage is applied, the drain current Flows through the channel region. The direction in which the current flows is substantially perpendicular to the direction of the arrow Ar2, which is the direction in which the drain region 2 and the source region 6 are spread. When a negative source-gate voltage is applied, a depletion layer spreads from the PN junction with the gate region 4 in the channel region of the drift region 3, pinching off the channel, and blocking the current. As a result, the semiconductor device 200 is turned off.

この半導体装置２００でも、Ｐ型領域８Ａは、ゲート領域４よりもドレイン領域２側に延伸している延伸部８Ａａを有しているので、アバランシェ降伏により発生した正孔電流はＰ型領域８Ａを経由してソース電極７へ流れるため、ゲート電極５への電流の流れ込みはほとんど発生しない。 Also in this semiconductor device 200, the P-type region 8A has the extending portion 8Aa extending to the drain region 2 side than the gate region 4, so that the hole current generated by the avalanche breakdown causes the P-type region 8A. Since the current flows to the source electrode 7 via, the current hardly flows into the gate electrode 5.

さらに、この半導体装置２００では、領域Ｓにおいて、Ｐ型領域８Ａの延伸部８Ａａと、ドリフト領域３とは、矢印Ａｒ２の方向において交互に配列されており、超接合構造を形成している。その結果、半導体装置２００に負の高電圧を印加したときに、Ｐ型である延伸部８ＡａとＮ型であるドリフト領域３の両方に空乏層が広がるので、高い耐圧を実現することができる。なお、この超接合構造を採用した半導体装置２００では、Ｐ型領域にはほとんど空乏層が広がらない半導体装置１００の構成と比較して、ドリフト領域３を、より高い不純物濃度（すなわちより低い電気抵抗値）としても、同程度の耐圧を実現することができる。すなわち、半導体装置２００は、半導体装置１００と同程度の耐圧でありながら、オン抵抗がより低い装置とできる。 Further, in the semiconductor device 200, in the region S, the extending portions 8Aa of the P-type region 8A and the drift region 3 are alternately arranged in the direction of the arrow Ar2, thereby forming a superjunction structure. As a result, when a negative high voltage is applied to the semiconductor device 200, a depletion layer spreads in both the P-type extension portion 8Aa and the N-type drift region 3, so that a high breakdown voltage can be realized. In the semiconductor device 200 employing this superjunction structure, the drift region 3 has a higher impurity concentration (that is, lower electrical resistance) than the configuration of the semiconductor device 100 in which the depletion layer hardly extends in the P-type region. Value), the same breakdown voltage can be realized. In other words, the semiconductor device 200 can be a device having a lower on-resistance while having a breakdown voltage comparable to that of the semiconductor device 100.

領域Ｓにおいて延伸部８Ａａとドリフト領域３との全体に空乏層を広げるためには、延伸部８Ａａに含まれるＰ型キャリアの総数とドリフト領域３に含まれるＮ型キャリアの総数が等しいことが好ましい。したがって、延伸部８Ａａの幅ｗ１とＰ型キャリア濃度との積と、ドリフト領域３の幅ｗ２とＮ型キャリア濃度との積と、が等しいことが好ましい。また、延伸部８Ａａの長さｄ２はたとえば耐圧が６００Ｖの場合は５μｍ程度、１２００Ｖの場合は１０μｍ程度が好ましい。 In order to spread the depletion layer over the entire extending portion 8Aa and the drift region 3 in the region S, it is preferable that the total number of P-type carriers included in the extending portion 8Aa is equal to the total number of N-type carriers included in the drift region 3. . Therefore, it is preferable that the product of the width w1 of the extending portion 8Aa and the P-type carrier concentration is equal to the product of the width w2 of the drift region 3 and the N-type carrier concentration. Further, the length d2 of the extending portion 8Aa is preferably about 5 μm when the withstand voltage is 600V, for example, and about 10 μm when it is 1200V.

また、延伸部８ＡａのＰ型キャリア濃度については、上記超接合構造を実現するための濃度とし、延伸部８Ａａよりもソース領域６側のＰ型領域８ＡのＰ型キャリア濃度については、延伸部８ＡａのＰ型キャリア濃度よりも高い濃度としてもよい。これによってオン抵抗をよりいっそう低くできる。 Further, the P-type carrier concentration of the extending portion 8Aa is set to a concentration for realizing the superjunction structure, and the P-type carrier concentration of the P-type region 8A on the source region 6 side with respect to the extending portion 8Aa is set to the extending portion 8Aa. The concentration may be higher than the P-type carrier concentration. As a result, the on-resistance can be further reduced.

なお、超接合構造を図１０に示すＪＦＥＴ構造の半導体装置１０００に適用しようとしたときの最大の問題点は、超接合構造ではＰＮ接合面積が増大するため、図１０からもわかるように、ゲートの入力容量が増大してしまう。したがって、上述した課題に加えて、入力容量が増大してゲート駆動電力が大幅に増大するという問題が追加される。しかしながら、本実施の形態２においては、超接合構造のＰＮ接合を、ソース領域６に接続するＰ型領域８Ａの延伸部８Ａａによって形成しているため、超接合構造による容量は、ソース−ドレイン間での出力容量となる。そのため、ゲート回路への負担は増加せず、ゲート制御が容易である。 Note that the greatest problem when applying the superjunction structure to the semiconductor device 1000 having the JFET structure shown in FIG. 10 is that the PN junction area increases in the superjunction structure. Will increase the input capacity. Therefore, in addition to the above-described problems, the problem that the input capacity increases and the gate drive power increases significantly is added. However, in the second embodiment, since the PN junction having the superjunction structure is formed by the extending portion 8Aa of the P-type region 8A connected to the source region 6, the capacitance due to the superjunction structure is between the source and the drain. Output capacity. Therefore, the burden on the gate circuit does not increase and gate control is easy.

なお、本実施の形態２に係る半導体装置２００は、上述した実施の形態１に係る半導体装置１００の製造方法と同様の方法で製造することができる。 The semiconductor device 200 according to the second embodiment can be manufactured by a method similar to the method for manufacturing the semiconductor device 100 according to the first embodiment described above.

（実施の形態３）
図７は、本発明の実施の形態３に係る半導体装置の模式的な断面図であって、実施の形態１に係る半導体装置１００における図２に示す断面図に相当する図である。 (Embodiment 3)
FIG. 7 is a schematic cross-sectional view of the semiconductor device according to the third embodiment of the present invention, and corresponds to the cross-sectional view shown in FIG. 2 in the semiconductor device 100 according to the first embodiment.

この半導体装置３００は、半導体装置１００において、Ｐ型領域８、ソース電極７をそれぞれソース電極７Ａ、Ｐ型領域８Ｂに置き換えた構成を有する。 The semiconductor device 300 has a configuration in which the P-type region 8 and the source electrode 7 in the semiconductor device 100 are replaced with a source electrode 7A and a P-type region 8B, respectively.

Ｐ型領域８Ｂは、ゲート領域４よりもドレイン領域２側に延伸している延伸部を有している。ソース電極７Ａは、ソース領域６側からＰ型領域８Ａまで掘込まれた溝Ｇを通じてＰ型領域８Ａと電気的に接触している。なお、ソース電極７Ａは、ドリフト領域３のうち溝Ｇの側壁を形成する領域３ｃに対してはショットキー接触する。 The P-type region 8 B has an extending portion that extends to the drain region 2 side than the gate region 4. The source electrode 7A is in electrical contact with the P-type region 8A through a groove G dug from the source region 6 side to the P-type region 8A. The source electrode 7 A is in Schottky contact with the region 3 c that forms the sidewall of the groove G in the drift region 3.

この半導体装置３００は、実施の形態１に係る半導体装置１００において得られる効果と同様の効果が得られ、破壊しにくく、ゲート回路への負担も少ない、信頼性が高い半導体装置である。また、それに加え、半導体装置３００では、ソース電極７ＡがＰ型領域８Ｂに向かって伸びている。この伸びている部分については、半導体装置１００の場合と比較して、半導体の電気抵抗から金属電極の電気抵抗に置き換わっているので、電気抵抗が低くなる。このような電気抵抗の低減は、半導体装置３００における容量の寄生効果を低減する効果が有るので、高速スイッチング特性の向上に寄与する。 This semiconductor device 300 is a highly reliable semiconductor device that has the same effects as those obtained in the semiconductor device 100 according to the first embodiment, is less likely to be destroyed, and has less burden on the gate circuit. In addition, in the semiconductor device 300, the source electrode 7A extends toward the P-type region 8B. As compared with the case of the semiconductor device 100, the extended portion is replaced with the electrical resistance of the metal electrode from the electrical resistance of the semiconductor, and thus the electrical resistance is lowered. Such reduction in electrical resistance has an effect of reducing the parasitic effect of capacitance in the semiconductor device 300, and thus contributes to improvement in high-speed switching characteristics.

つぎに、半導体装置３００の製造方法の一例について説明する。図８は、半導体装置３００の製造方法の一例を示す図である。 Next, an example of a method for manufacturing the semiconductor device 300 will be described. FIG. 8 is a diagram illustrating an example of a method for manufacturing the semiconductor device 300.

はじめに、ＧａＮ基板からなるドレイン領域２上に、たとえばＭＯＣＶＤ法を用いたエピタキシャル成長などによって、ドリフト領域３の一部となるＮ型のＧａＮ層３ｄと、ゲート領域４、Ｐ型領域８Ｂを形成するためのＰ型のＧａＮ層２１とを順次形成する。つぎに、ＧａＮ層２１上に、エッチング用のマスクＭ１を形成し、ドライエッチング等によってＧａＮ層２１，３ｄをメサ形状にエッチングする。これによって、図８（ａ）に示すように、所望の形状のゲート領域４と、Ｐ型領域８Ｂを形成するためのＧａＮ層２１の形状とが形成される。その後、マスクＭ１を除去する。 First, in order to form the N-type GaN layer 3d, the gate region 4, and the P-type region 8B, which become a part of the drift region 3, on the drain region 2 made of the GaN substrate, for example, by epitaxial growth using the MOCVD method. The P-type GaN layer 21 is sequentially formed. Next, an etching mask M1 is formed on the GaN layer 21, and the GaN layers 21 and 3d are etched into a mesa shape by dry etching or the like. As a result, as shown in FIG. 8A, the gate region 4 having a desired shape and the shape of the GaN layer 21 for forming the P-type region 8B are formed. Thereafter, the mask M1 is removed.

つぎに、図８（ｂ）に示すように、ＧａＮ層２１の表面以外の領域を覆うようにイオン注入用のマスクＭ２を形成し、マグネシウム等のＰ型の不純物のイオンＩをイオン注入する。その後、不純物の活性化のための熱処理を行って、延伸部を形成してＰ型領域８Ｂとする。 Next, as shown in FIG. 8B, a mask M2 for ion implantation is formed so as to cover a region other than the surface of the GaN layer 21, and ions I of P-type impurities such as magnesium are ion-implanted. Thereafter, a heat treatment for activating the impurities is performed to form an extended portion to form a P-type region 8B.

つぎに、図８（ｃ）に示すように、エピタキシャル成長などによって、ドリフト領域３の残りの部分となるＧａＮ層３ｅを順次形成し、メサ形状を埋め込む。 Next, as shown in FIG. 8C, a GaN layer 3e that will be the remaining portion of the drift region 3 is sequentially formed by epitaxial growth or the like, and a mesa shape is embedded.

その後は、上述した実施の形態１に係る半導体装置１００の製造方法と同様の方法で、ソース領域６、ドレイン電極１、ソース電極７Ａ、およびゲート電極５を形成する。なお、ソース電極７Ａを形成する際は、エッチングによってドリフト領域３に、Ｐ型領域８Ｂに到達する深さの溝Ｇを形成した後に、ソース電極７Ａの形成を行う。その後、素子分離等の必要な処理を行って、半導体装置３００が完成する。 Thereafter, the source region 6, the drain electrode 1, the source electrode 7A, and the gate electrode 5 are formed by the same method as the method for manufacturing the semiconductor device 100 according to the first embodiment described above. When forming the source electrode 7A, the source electrode 7A is formed after the groove G having a depth reaching the P-type region 8B is formed in the drift region 3 by etching. Thereafter, necessary processing such as element isolation is performed to complete the semiconductor device 300.

（実施の形態４）
図９は、本発明の実施の形態４に係る半導体装置の模式的な断面図であって、実施の形態１に係る半導体装置１００における図２に示す断面図に相当する図である。 (Embodiment 4)
FIG. 9 is a schematic cross-sectional view of the semiconductor device according to the fourth embodiment of the present invention, and corresponds to the cross-sectional view shown in FIG. 2 in the semiconductor device 100 according to the first embodiment.

この半導体装置４００は、実施の形態３に係る半導体装置３００において、Ｐ型領域８ＢをＰ型領域８Ｃに置き換えた構成を有する。 The semiconductor device 400 has a configuration in which the P-type region 8B is replaced with the P-type region 8C in the semiconductor device 300 according to the third embodiment.

Ｐ型領域８Ｃは、実施の形態１に係る半導体装置１００のＰ型領域８と同様の構成を有する。ソース電極７Ａは、ソース領域６側からＰ型領域８Ｃ内に掘込まれた溝Ｇを通じてＰ型領域８Ｃと電気的に接触している。 P-type region 8C has the same configuration as P-type region 8 of semiconductor device 100 according to the first embodiment. The source electrode 7A is in electrical contact with the P-type region 8C through the groove G dug into the P-type region 8C from the source region 6 side.

この半導体装置４００は、半導体装置３００において得られる効果と同様の効果が得られ、破壊しにくく、ゲート回路への負担も少ない、信頼性が高く、かつオン抵抗が低い半導体装置である。また、それに加え、半導体装置４００では、半導体装置３００ではソース電極７Ａが領域３ｃとショットキー接触していた部分が、Ｐ型領域８Ｃに置き換わっており、この部分ではソース電極７ＡはＰ型領域８Ｃとオーミック接触している。その結果、半導体装置４００では、ソース電極７ＡとＰ型領域８Ｃとのオーミック接触の面積が半導体装置３００の場合よりも広くなるので、より電気抵抗が低くなる。その結果、半導体装置４００における容量の寄生効果の低減効果はさらに大きくなるので、高速スイッチング特性がさらに向上する。 The semiconductor device 400 is a semiconductor device that has the same effects as those obtained in the semiconductor device 300, is less likely to be destroyed, has less burden on the gate circuit, has high reliability, and has low on-resistance. In addition, in the semiconductor device 400, the portion where the source electrode 7A was in Schottky contact with the region 3c in the semiconductor device 300 is replaced with the P-type region 8C, and in this portion, the source electrode 7A is replaced with the P-type region 8C. And ohmic contact. As a result, in the semiconductor device 400, the area of the ohmic contact between the source electrode 7A and the P-type region 8C is larger than that in the semiconductor device 300, so that the electrical resistance is further reduced. As a result, the effect of reducing the parasitic effect of capacitance in the semiconductor device 400 is further increased, so that the high-speed switching characteristics are further improved.

上記実施の形態に係る半導体装置は、破壊のない高い信頼性の要求されるインバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置として特に有用である。 The semiconductor device according to the above-described embodiment is particularly useful as a power semiconductor device used for a power conversion device such as an inverter and a power supply device such as various industrial machines that require high reliability without destruction.

なお、上記実施の形態に係る半導体装置は、シリコンよりもバンドギャップが広い半導体であるＧａＮで構成しているが、各半導体装置においてＧａＮで構成している領域は、シリコンよりもバンドギャップが広い半導体で構成すれば特に限定されず、たとえばＧａＮ以外の窒化物系半導体、または炭化珪素系半導体で構成してもよい。半導体領域を炭化珪素系半導体で構成する場合には、Ｎ型不純物はたとえば窒素やリンとする。上記各半導体装置をＧａＮ系半導体や炭化珪素系半導体で形成する場合、シリコン系半導体で形成する場合に比べてＰ型領域を浅い位置に形成することができるため、製造プロセスが容易になるため好ましい。 Note that the semiconductor device according to the above embodiment is formed of GaN, which is a semiconductor having a wider band gap than silicon, but the region formed of GaN in each semiconductor device has a wider band gap than silicon. If it comprises with a semiconductor, it will not specifically limit, For example, you may comprise with nitride type semiconductors other than GaN, or a silicon carbide type semiconductor. When the semiconductor region is formed of a silicon carbide based semiconductor, the N-type impurity is, for example, nitrogen or phosphorus. When each of the semiconductor devices is formed of a GaN-based semiconductor or a silicon carbide-based semiconductor, the P-type region can be formed at a shallower position than when formed of a silicon-based semiconductor, which is preferable because the manufacturing process is facilitated. .

また、上記実施の形態に係る半導体装置では、ドレイン領域２とソース領域６とを直線的に結ぶようにチャネル領域が形成され、チャネル領域の伸びる方向は、ドレイン領域２とソース領域６とが広がっている矢印Ａｒ２の方向に略垂直である。しかしながら、チャネル領域は形成される方向が略垂直に限られず、矢印Ａｒ２の方向に垂直な方向から０度〜３０度の角度を成す方向に沿って形成されていれば、装置の矢印Ａｒ２の方向におけるサイズの増大が抑制されるので好ましい。 In the semiconductor device according to the above embodiment, the channel region is formed so as to linearly connect the drain region 2 and the source region 6, and the drain region 2 and the source region 6 extend in the extending direction of the channel region. It is substantially perpendicular to the direction of the arrow Ar2. However, the direction in which the channel region is formed is not limited to a substantially vertical direction and is formed along a direction that forms an angle of 0 degrees to 30 degrees with respect to the direction perpendicular to the direction of the arrow Ar2. This is preferable because an increase in size is suppressed.

また、上記実施の形態に係る半導体装置では、第１導電型がＮ型、第２導電型がＰ型であるが、第１導電型がＰ型、第２導電型がＮ型でもよい。 In the semiconductor device according to the above embodiment, the first conductivity type is N type and the second conductivity type is P type. However, the first conductivity type may be P type and the second conductivity type may be N type.

なお、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。たとえば、実施の形態３、４に係る半導体装置に、実施の形態２の超接合構造を適用してもよい。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。 The present invention is not limited to the above embodiment. What was comprised combining each component mentioned above suitably is also contained in this invention. For example, the superjunction structure of the second embodiment may be applied to the semiconductor device according to the third and fourth embodiments. Further effects and modifications can be easily derived by those skilled in the art. Therefore, the broader aspect of the present invention is not limited to the above-described embodiment, and various modifications can be made.

１ドレイン電極
２ドレイン領域
３ドリフト領域
３ａ,３ｂ,３ｄ,３ｅ,１６,１７,２１ＧａＮ層
３ｃ領域
４ゲート領域
５ゲート電極
６ソース領域
７,７Ａソース電極
８,８Ａ,８Ｂ,８ＣＰ型領域
８ａ,８Ａａ延伸部
１１ドレイン端子
１２ゲート端子
１３ソース端子
１００,２００,３００,４００半導体装置
Ａｒ１,Ａｒ２矢印
Ｇ溝
Ｉイオン
Ｍ１,Ｍ２マスク
Ｓ領域 DESCRIPTION OF SYMBOLS 1 Drain electrode 2 Drain region 3 Drift region 3a, 3b, 3d, 3e, 16, 17, 21 GaN layer 3c region 4 Gate region 5 Gate electrode 6 Source region 7, 7A Source electrode 8, 8A, 8B, 8C P-type region 8a, 8Aa Extension part 11 Drain terminal 12 Gate terminal 13 Source terminal 100, 200, 300, 400 Semiconductor device Ar1, Ar2 Arrow G Groove I Ion M1, M2 Mask S region

Claims

A vertical semiconductor device composed of a semiconductor having a wider band gap than silicon,
A drain region of a first conductivity type;
A first conductivity type drift region formed adjacent to the drain region;
A gate region of a second conductivity type formed inside the drift region;
A source region of a first conductivity type formed adjacent to the opposite side of the drift region to the drain region;
A second conductivity type region formed inside the drift region adjacent to the gate region, in electrical contact with the source region, and having an extension extending toward the drain region than the gate region When,
And a channel region is formed between the gate region and the second conductivity type region so as to linearly connect the drain region and the source region.

2. The semiconductor according to claim 1, wherein the channel region is formed along a direction that forms an angle of 0 degree to 30 degrees with respect to a direction perpendicular to a direction in which the drain region and the source region extend. apparatus.

The extending portion of the second conductivity type region and the drift region are alternately arranged in a direction in which the drain region and the source region are spread to form a superjunction structure, The semiconductor device according to claim 1 or 2.

A source electrode that is in electrical contact with the source region is further provided, and the source electrode is in electrical contact with the second conductivity type region through a trench dug from the source region side to the second conductivity type region. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device.

5. The semiconductor device according to claim 1, wherein the semiconductor constituting the semiconductor device is a nitride semiconductor or a silicon carbide semiconductor.