JP6567390B2 - Ｄｃ／ｄｃコンバータおよびその制御回路、システム電源 - Google Patents

Description

本発明は、ＤＣ／ＤＣコンバータに関する。

さまざまな電子機器において、ある電圧値の直流電圧を別の電圧値の直流電圧に変換するＤＣ／ＤＣコンバータが使用される。ＤＣ／ＤＣコンバータの入力電流のリップルを抑制するために、マルチフェーズのＤＣ／ＤＣコンバータが用いられる。図１は、マルチフェーズの昇圧（Ｂｏｏｓｔ）ＤＣ／ＤＣコンバータ（単にＤＣ／ＤＣコンバータと称する）９００の回路図である。ＤＣ／ＤＣコンバータ９００は、入力ライン９０２に直流入力電圧Ｖ_ＩＮを受け、出力ライン９０４に昇圧された出力電圧Ｖ_ＯＵＴを発生する。ＤＣ／ＤＣコンバータ９００は、Ｍチャンネル（Ｍは２以上の整数）で構成される。ＤＣ／ＤＣコンバータ９００はチャンネルごとに、スイッチングトランジスタＭ１、インダクタＬ１および整流素子Ｄ１を有し、Ｍチャンネルに共通の出力キャパシタＣ１を有する。なお、本明細書において必要に応じてチャンネル番号を添え字で示す。

コントローラ９１０は、Ｍチャンネルで共通のエラーアンプ９１２と、チャンネルごとに設けられたピーク電流モードのパルス変調器９１４＿１〜９１４＿Ｍと、チャンネルごとに設けられたドライバ９２２＿１〜９２２＿Ｍと、を備える。抵抗Ｒ１１、Ｒ１２は、出力電圧Ｖ_ＯＵＴを分圧し、出力電圧Ｖ_ＯＵＴに応じたフィードバック信号Ｖ_ＦＢを生成する。エラーアンプ９１２は、フィードバック信号Ｖ_ＦＢとその目標値である基準電圧Ｖ_ＲＥＦの誤差を増幅し、誤差に応じた誤差信号Ｖ_ＥＲＲを生成する。誤差信号Ｖ_ＥＲＲは、複数チャンネルのパルス変調器９１４＿１〜９１４＿Ｍに供給される。

パルス変調器９１４は、ＰＷＭ（パルス幅変調）コンパレータ９１６、ロジック回路９１８、スロープ補償器９２０を備える。電流センス抵抗Ｒ１は、スイッチングトランジスタＭ１のオン期間においてスイッチングトランジスタＭ１に流れる電流を検出するために設けられ、電流を示す電流検出信号Ｖ_ＩＳを生成する。スロープ補償器９２０は、電流検出信号Ｖ_ＩＳにスロープ信号Ｖ_{ＳＬＯＰＥ}を重畳する。ＰＷＭコンパレータ９１６は、電流検出信号Ｖ_ＩＳと誤差信号Ｖ_ＥＲＲを比較し、電流検出信号Ｖ_ＩＳが誤差信号Ｖ_ＥＲＲに達すると、リセット信号（オフ信号ともいう）ＩＣＭＰをアサート（たとえばハイレベル）する。ロジック回路９１８は、リセット信号ＩＣＭＰに応答して、ＰＷＭ信号Ｓ_ＰＷＭをスイッチングトランジスタＭ１のオフを指示するオフレベル（たとえばローレベル）に遷移させる。またロジック回路９１８は所定の周期毎にアサートされるＰＷＭクロック（セット信号、オン信号ともいう）に応答してＰＷＭ信号Ｓ_ＰＷＭをスイッチングトランジスタＭ１のオンを指示するオンレベル（たとえばハイレベル）に遷移させる。ドライバ９２２は、ＰＷＭ信号Ｓ_ＰＷＭに応じてスイッチングトランジスタＭ１を駆動する。

図１のＤＣ／ＤＣコンバータ９００をマルチフェーズ動作させるとき、複数チャンネルのパルス変調器９１４＿１〜９１４＿Ｍは、異なる位相で動作する。たとえばＭフェーズで動作する場合、パルス変調器９１４＿１〜９１４＿Ｍの位相差は、３６０°／Ｍとなる。

図２は、マルチフェーズ動作するマルチチャンネルＤＣ／ＤＣコンパレータの動作波形図である。本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。ここでは理解の容易化のため、Ｍ＝４チャンネル、４フェーズのコンバータ９００について説明する。ピーク電流モードのＤＣ／ＤＣコンバータは、出力電圧Ｖ_ＯＵＴを目標値Ｖ_{ＯＵＴ（ＲＥＦ）}に安定化するメジャーループと、スイッチングトランジスタＭ１に流れる電流Ｉ_Ｍ１（つまりコイル電流Ｉ_Ｌ）のピークを制御するマイナーループが存在する。メジャーループについては全チャンネル共通で動作するが、マイナーループについてはチャンネル毎に個別に動作する。

図１のＤＣ／ＤＣコンバータ９００では、複数のインダクタＬ１のインダクタンスがばらついたりすると、複数チャンネルのコイル電流Ｉ_Ｌ１〜Ｉ_Ｌ４のバランスが崩れ、特定のチャンネルのインダクタＬ１に電流が集中するという問題が生じうる。このような問題は昇圧ＤＣ／ＤＣコンバータのみでなく、降圧ＤＣ／ＤＣ（Ｂｕｃｋ）コンバータ、あるいは昇降圧コンバータにおいても生じうる。

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、チャンネル間の電流バランスを改善したマルチフェーズＤＣ／ＤＣコンバータおよびその制御回路の提供にある。

本発明のある態様は、マルチフェーズのＤＣ／ＤＣコンバータの制御回路に関する。ＤＣ／ＤＣコンバータは、チャンネルごとに設けられたスイッチングトランジスタ、インダクタ、整流素子を有する。制御回路は、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号とその目標値の誤差を増幅し、誤差信号を生成するエラーアンプと、複数のチャンネルに対応するピーク電流モードの複数のパルス幅変調器であって、それぞれが、対応するスイッチングトランジスタに流れる電流を示す電流検出信号を誤差信号と比較するコンパレータと、コンパレータの出力に応じてＰＷＭ（Pulse Width Modulation）信号をオフレベルに遷移させるロジック回路と、を含む、複数のパルス幅変調器と、複数のチャンネルに対応し、それぞれが対応するＰＷＭ信号に応じて、対応するスイッチングトランジスタを駆動する、複数のドライバと、複数のチャンネルそれぞれについて、対応する電流検出信号と、複数のチャンネルの電流検出信号の平均との差分に応じた補正信号を、対応するコンパレータの２つの入力のうち少なくとも一方に重畳する電流バランス回路と、複数のチャンネルの電流検出信号の平均を示す電流情報を外部に出力する電流情報出力端子と、外部から電流情報を受ける電流情報入力端子と、誤差信号を外部に出力し、外部から受けるためのフィードバック端子と、エラーアンプとフィードバック端子の間に設けられたスイッチと、を備える。制御回路は複数個を組み合わせて、ひとつをマスターＩＣとして、その他をスレーブＩＣとして動作可能である。スレーブＩＣの電流情報入力端子は、マスターＩＣの電流情報出力端子と接続される。スレーブＩＣの電流バランス回路におけるチャンネルごとの補正信号は、スレーブＩＣにおける電流検出信号の平均に応じている第１平均電流と、電流情報入力端子に入力される電流情報に応じた第２平均電流との差分に応じた成分をさらに含む。
この態様によれば、マスターＩＣ、スレーブＩＣそれぞれにおいて、各チャンネルのコイル電流を、同じＩＣに対応する複数チャンネルのコイル電流の平均に近づけることができる。さらにスレーブＩＣに対応する複数のコイル電流の平均を、マスターＩＣに対応する複数チャンネルのコイル電流の平均に近づけることができる。

電流バランス回路は、複数のチャンネルそれぞれについて、補正信号を誤差信号側の入力に重畳してもよい。これにより、回路の安定性を損なわずに、電流バランスを保つことができる。

電流バランス回路は、複数のチャンネルに対応し、それぞれが、対応する前記電流検出信号に応じた個別電流を生成する、複数の個別電流生成回路と、同じＩＣ内の複数のチャンネルの個別電流の平均に相当する第１平均電流を生成する第１平均電流生成回路と、電流情報出力端子に入力される電流情報に応じた前記第２平均電流を生成する第２平均電流生成回路と、複数のチャンネルに対応し、それぞれが、対応する個別電流と第１平均電流との差分に相当する第１差分電流を生成する、複数の第１差分電流生成回路と、第１平均電流と第２平均電流の差分に相当する第２差分電流を生成する第２差分電流生成回路と、電流情報を生成する電流情報生成回路と、複数のチャンネルに対応する複数の重畳回路であって、（i）マスターＩＣにおいては、それぞれが補正信号として、対応する第１差分電流に応じたオフセット電圧を対応するコンパレータの２つの入力のうち少なくとも一方に重畳し、（ii）スレーブＩＣにおいては、それぞれが補正信号として、対応する第１差分電流に加えて第２差分電流に応じたオフセット電圧を対応するコンパレータの２つの入力のうち少なくとも一方に重畳する、複数の重畳回路と、を含んでもよい。

複数の重畳回路はそれぞれ、第１端がエラーアンプの出力と接続され、第２端が対応するコンパレータの入力と接続されるオフセット用抵抗を含み、（i）マスターＩＣにおいては対応する第１差分電流を、（ii）スレーブＩＣにおいては対応する第１差分電流に加えて第２差分電流を、オフセット用抵抗の第２端にソースおよび／またはシンクしてもよい。オフセット用抵抗の抵抗値に応じて、電流バランスのゲインを調節できる。

複数の重畳回路はそれぞれ、オフセット用抵抗と並列に接続される第３キャパシタを含んでもよい。第３キャパシタの容量に応じて、電流バランスの応答速度を調節できる。

複数の個別電流生成回路はそれぞれ、対応する電流検出信号を電流信号に変換する電圧／電流変換回路と、電流信号を３系統にコピーし、１系統を第１平均電流生成回路に、１系統を対応する第１差分電流生成回路に、１系統を電流情報生成回路に供給する電流分配回路と、を含んでもよい。

複数のチャンネルがＭであるとき、第１平均電流生成回路は、サイズ比がＭ：１である入力トランジスタと出力トランジスタを含むカレントミラー回路を含み、入力トランジスタに複数のチャンネルの個別電流が入力され、出力トランジスタに流れる電流を、第１平均電流として出力してもよい。

電流情報生成回路は、複数のチャンネルの個別電流の合計電流の経路上に設けられた第１変換抵抗を含み、第１変換抵抗の電圧降下に応じた電流情報を出力してもよい。

電流バランス回路は、複数のチャンネルに対応し、それぞれが、対応する電流検出信号を、各周期内の所定のタイミングでサンプリングする、複数のサンプルホールド回路を含んでもよい。

複数のサンプルホールド回路はそれぞれ、対応する電流検出信号を、ピークまたはボトムのタイミングでサンプリングしてもよい。
この場合、サンプルホールド回路の動作を、対応するチャンネルのスイッチングトランジスタのオン、オフ、つまりＰＷＭ信号と同期させればよいため、制御を簡易化できる。

複数のサンプルホールド回路はそれぞれ、電流検出信号を受ける入力端子と、出力端子と、入力端子と出力端子の間に直列に設けられる第１スイッチおよび第２スイッチと、第１スイッチおよび第２スイッチの接続ノードと接続される第１キャパシタと、出力端子と接続される第２キャパシタと、を含んでもよい。第２キャパシタの容量は第１キャパシタの容量より大きくてもよい。
この構成では、第１キャパシタと第２キャパシタの容量に応じて、電流バランスの応答速度を調節できる。

ある態様において制御回路はひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

本発明の別の態様はＤＣ／ＤＣコンバータに関する。ＤＣ／ＤＣコンバータは上述のいずれかの制御回路を備える。

本発明の別の態様は、システム電源に関する。システム電源は、上述ＤＣ／ＤＣコンバータを備えてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、チャンネル間の電流バランスを改善できる。

マルチフェーズの昇圧ＤＣ／ＤＣコンバータの回路図である。 マルチフェーズ動作するマルチチャンネルＤＣ／ＤＣコンパレータの動作波形図である。 第１の実施の形態に係る制御回路を備えるＤＣ／ＤＣコンバータの回路図である。 図４（ａ）、（ｂ）は、図３のＤＣ／ＤＣコンバータの動作波形図である。 電流バランス回路の構成例を示す回路図である。 重畳回路の構成例を示す回路図である。 サンプルホールド回路の構成例を示す回路図である。 図７のサンプルホールド回路の動作波形図である。 個別電流生成回路、平均電流生成回路、差分電流生成回路の構成例を示す回路図である。 第２の実施の形態に係る制御回路の回路図である。 図１１（ａ）は、図１０のマスターＩＣである制御回路の動作波形であり、図１１（ｂ）は、図１０のスレーブＩＣである制御回路の動作波形図である。 図１０の電流バランス回路の回路図である。 第２平均電流生成回路、電流情報生成回路、第２差分電流生成回路の構成例を示す回路図である。 実施の形態に係るＤＣ／ＤＣコンバータを利用したシステム電源のブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。

（第１の実施の形態）
図３は、第１の実施の形態に係る制御回路２００を備えるＤＣ／ＤＣコンバータ１００の回路図である。ＤＣ／ＤＣコンバータ１００は、図１と同様に、マルチチャンネル、マルチフェーズの昇圧（Ｂｏｏｓｔ）コンバータであり、入力ライン１０２に直流入力電圧Ｖ_ＩＮを受け、出力ライン１０４に昇圧された出力電圧Ｖ_ＯＵＴを発生する。ＤＣ／ＤＣコンバータ１００は、Ｍチャンネル（Ｍは２以上の整数）で構成される。チャンネル数Ｍは任意であり、２チャンネル、３チャンネル、４チャンネル、６チャンネル、８チャンネル、１２チャンネル、１６チャンネルなど、ＤＣ／ＤＣコンバータ１００の用途に応じて決めればよい。

ＤＣ／ＤＣコンバータ１００は、出力回路１１０および制御回路２００を備える。出力回路１１０は、チャンネルごとに、スイッチングトランジスタＭ１、インダクタＬ１、整流素子Ｄ１、電流センス抵抗Ｒ１を有し、Ｍチャンネルに共通の出力キャパシタＣ１および抵抗Ｒ１１，Ｒ１２を有する。チャンネルごとの電流センス抵抗Ｒ１は、対応するスイッチングトランジスタＭ１と接地の間に設けられ、スイッチングトランジスタＭ１のオン期間においてスイッチングトランジスタＭ１に流れる電流（すなわちコイル電流）に比例した電圧降下が発生する。電流センス抵抗Ｒ１の電圧降下は、電流検出信号Ｖ_ＩＳとして、対応するＣＳ端子に入力される。

制御回路２００は、単一の半導体基板に集積化された機能ＩＣ（Integrated Circuit）である。制御回路２００は、チャンネルごとに、出力（ＯＵＴ）端子、電流検出（ＣＳ）端子を有する。また制御回路２００は、全チャンネルで共通のフィードバック（ＦＢ）端子を有する。ＦＢ端子には出力電圧Ｖ_ＯＵＴに応じたフィードバック信号Ｖ_ＦＢがフィードバックされる。制御回路２００は、フィードバック信号Ｖ_ＦＢがその目標値Ｖ_ＲＥＦに近づくように、複数チャンネルＣＨ１〜ＣＨＭのスイッチングトランジスタＭ１_１〜Ｍ１_Ｍを制御する。なお、スイッチングトランジスタＭ１は制御回路２００に集積化されてもよい。また電流センス抵抗Ｒ１は制御回路２００に集積化されてもよい。

制御回路２００は、エラーアンプ２０２、パルス幅変調器２０４＿１〜２０４＿Ｍ、ドライバ２１２＿１〜２１２＿Ｍ、電流バランス回路２２０を備える。エラーアンプ２０２は、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴに応じたフィードバック信号Ｖ_ＦＢとその目標値Ｖ_ＲＥＦの誤差を増幅し、誤差信号Ｖ_ＥＲＲを生成する。

複数のパルス幅変調器２０４＿１〜２０４＿Ｍは、複数のチャンネルに対応しており、ピーク電流モードの構成を有する。各パルス幅変調器２０４は、ＰＷＭコンパレータ２０６、ロジック回路２０８、スロープ補償器２１０を含む。ｉ番目（１≦ｉ≦Ｍ）のチャンネルのＰＷＭコンパレータ２０６は、対応するスイッチングトランジスタＭ１に流れる電流Ｉ_Ｍ１を示す電流検出信号Ｖ_ＩＳを誤差信号Ｖ_ＥＲＲと比較する。ロジック回路２０８は、ＰＷＭコンパレータ２０６の出力（リセット信号）ＩＣＭＰに応じてＰＷＭ信号をオフレベル（たとえばローレベル）に遷移させる。またロジック回路２０８は、ＰＷＭ周期間隔にアサートされるＰＷＭクロック（セット信号）と同期して、ＰＷＭ信号をオンレベルに遷移させる。スロープ補償器２１０は、電流検出信号Ｖ_ＩＳまたは誤差信号Ｖ_ＥＲＲの一方に、スロープ電圧Ｖ_{ＳＬＯＰＥ}を重畳する。

複数のドライバ２１２＿１〜２１２＿Ｍは、複数のチャンネルＣＨ１〜ＣＨＭに対応する。ｉ番目のドライバ２１２＿ｉは、対応するパルス幅変調器２０４＿ｉからのＰＷＭ信号Ｓ_ＰＷＭに応じて、対応するスイッチングトランジスタＭ１＿１を駆動する。

電流バランス回路２２０は、複数のチャンネルＣＨ１〜ＣＨＭそれぞれについて、対応する電流検出信号Ｖ_ＩＳｉと、複数のチャンネルＣＨ１〜ＣＨＭの電流検出信号Ｖ_ＩＳ１〜Ｖ_ＩＳＭの平均値Ｖ_ＡＶＥとの差分に応じた補正信号Ｖ_ＣＭＰｉを、対応するＰＷＭコンパレータ２０６＿ｉの２つの入力のうち少なくとも一方に重畳する。

好ましくは電流バランス回路２２０は、複数のチャンネルＣＨ１〜ＣＨＭそれぞれについて、補正信号Ｖ_ＣＭＰ１〜Ｖ_ＣＭＰＭを誤差信号Ｖ_ＥＲＲ側の入力（図３においてＰＷＭコンパレータ２０６の反転入力端子側）に重畳する。つまりＰＷＭコンパレータ２０６＿ｉは、補正信号Ｖ_ＣＭＰｉが重畳された誤差信号Ｖ_ＥＲＲｉを電流検出信号Ｖ_ＩＳｉと比較し、Ｖ_ＩＳｉ＞Ｖ_ＥＲＲｉとなるとＩＣＭＰ信号をアサートする。

たとえば電流バランス回路２２０は、複数のチャンネルＣＨ１〜ＣＨＭの電流検出信号Ｖ_ＩＳ１〜Ｖ_ＩＳＭのピークをサンプリングし、サンプリングされた電流検出信号Ｖ_ＩＳ１’〜Ｖ_ＩＳＭ’にもとづいて補正信号Ｖ_ＣＭＰ１〜Ｖ_ＣＭＰＭを生成することができる。ｉ番目のチャンネルにおいて電流検出信号Ｖ_ＩＳｉがピークとなるのは、スイッチングトランジスタＭ１がターンオフするタイミング、すなわちＩＣＭＰ信号がアサートされるタイミングである。したがってピークをホールドするようにすることで、タイミング信号としてＩＣＭＰ信号あるいはＰＷＭ信号を用いることができるため、制御を簡易化できる。

以上が制御回路２００およびそれを備えるＤＣ／ＤＣコンバータ１００の構成である。続いてその動作を説明する。図４（ａ）、（ｂ）は、図３のＤＣ／ＤＣコンバータ１００の動作波形図である。図４（ａ）には、電流バランス回路２２０を動作させないときの波形が示される。第１チャンネルＣＨ１に着目したとき、図４（ａ）に示すように、誤差信号Ｖ_ＥＲＲに応じて定まるコイル電流Ｉ_Ｌ１のピーク値Ｉ_{ＰＥＡＫ（ＦＢ）}は、全チャンネルのコイル電流のピーク値の平均Ｉ_ＡＶＥよりも、偏差δＩ_１、小さくなっているとする。

図４（ｂ）を参照し、電流バランス回路２２０の動作を説明する。電流バランス回路２２０は、偏差δＩ_１に応じた補正信号Ｖ_ＣＭＰ１を生成し、誤差信号Ｖ_ＥＲＲに重畳する。ＰＷＭコンパレータ２０６は、補正された誤差信号Ｖ_ＥＲＲ１を電流検出信号Ｖ_ＩＳ１と比較し、Ｖ_ＩＳ１＞Ｖ_ＥＲＲ１となるとＩＣＭＰ信号をアサートし、スイッチングトランジスタＭ１がターンオフする。電流バランス回路２２０は、その他のチャンネルＣＨ２〜ＣＨＭについても同様の補正を行う。以上が制御回路２００の動作である。

この制御回路２００によれば、電流バランス回路２２０によって、各チャンネルＣＨｉのコイル電流Ｉ_Ｌｉのピークが、全チャンネルＣＨ１〜ＣＨＭのコイル電流Ｉ_Ｌ１〜Ｉ_ＬＭのピークの平均値Ｉ_ＡＶＥに近づくように補正され、ひいては全チャンネルのコイル電流のピークが一致することとなり、チャンネル間の電流バランスを改善することができる。

なおＰＷＭコンパレータ２０６の反転入力端子（−）側の誤差信号Ｖ_ＥＲＲに補正信号Ｖ_ＣＭＰを重畳することと、ＰＷＭコンパレータ２０６の非反転入力端子（＋）側の電流検出信号Ｖ_ＩＳに逆極性で補正信号Ｖ_ＣＭＰを重畳することは等価であり、いずれの方式を採用してもよい。ところで電流バランス回路２２０を設けることは、新たな制御系を導入することに他ならないため、ＤＣ／ＤＣコンバータ１００の安定性に少なからず影響を及ぼす。本発明者が検討したところ、いくつかの回路においては、前者の方（誤差信号Ｖ_ＥＲＲに重畳）が系の安定性が高まることが確認されている。したがって、補正信号Ｖ_ＣＭＰを誤差信号Ｖ_ＥＲＲ側に重畳することにより、系の安定性を損なわずに、電流バランスを改善できる。なお、補正信号Ｖ_ＣＭＰを電流検出信号Ｖ_ＩＳ側に重畳したからといって必ずしも系の安定性が低下するとは限らず、安定性の低下が問題とならない場合には、補正信号Ｖ_ＣＭＰを電流検出信号Ｖ_ＩＳ側に重畳してもよい。

本発明は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例を説明する。

図５は、電流バランス回路２２０の構成例（２２０ａ）を示す回路図である。電流バランス回路２２０ａは、複数チャンネルに対応する複数のサンプルホールド回路２２２＿１〜２２２＿Ｍを備える。ｉ番目のサンプルホールド回路２２２＿ｉは、対応する電流検出信号Ｖ_ＩＳｉを、各ＰＷＭ周期内の所定のタイミングでサンプリングする。たとえば上述のように、コイル電流Ｉ_Ｌのピークを一致させる場合、サンプルホールド回路２２２＿ｉは、電流検出信号Ｖ_ＩＳｉのピークにて、サンプリングを行えばよい。サンプリングのタイミングは、対応するチャンネルのＩＣＭＰ信号あるいはＰＷＭ信号Ｓ_ＰＷＭのネガティブエッジを利用して生成することができる。

なお、全チャンネルのコイル電流Ｉ_Ｌ１〜Ｉ_ＬＭのピークを揃えるかわりに、それらのボトムを揃えてもよい。この場合、サンプルホールド回路２２２＿ｉは、電流検出信号Ｖ_ＩＳｉのボトムにて、言い換えれば、スイッチングトランジスタＭ１がターンオンした直後のタイミングでサンプリングを行えばよい。たとえばサンプリングのタイミングは、ＰＷＭ信号Ｓ_ＰＷＭのポジティブエッジを利用して生成することができる。あるいは、サンプリングのタイミングは、ＰＷＭ周期内の任意の位置（２０％、４０％、５０％、８０％など）に設定してもよい。

電流バランス回路２２０ａは、さらに、複数の個別電流生成回路２２４＿１〜２２４＿Ｍ、平均電流生成回路２２６、複数の差分電流生成回路２２８＿１〜２２８＿Ｍ、複数の重畳回路２３０＿１〜２３０＿Ｍを備える。

複数の個別電流生成回路２２４＿１〜２２４＿Ｍは、複数のチャンネルＣＨ１〜ＣＨＭに対応する。ｉ番目の個別電流生成回路２２４＿ｉは、対応する電流検出信号Ｖ_ＩＳに応じた個別電流Ｉ_ｉを生成する。平均電流生成回路２２６は、複数のチャンネルＣＨ１〜ＣＨＭの個別電流Ｉ_１〜Ｉ_Ｍの平均に相当する平均電流Ｉ_ＡＶＥを生成する。
Ｉ_ＡＶＥ＝（Ｉ_１＋Ｉ_２＋・・・＋Ｉ_Ｍ）／Ｍ

複数の差分電流生成回路２２８＿１〜２２８＿Ｍは、複数のチャンネルＣＨ１〜ＣＨＭに対応する。ｉ番目の差分電流生成回路２２８＿ｉは、対応する個別電流Ｉ_ｉと平均電流Ｉ_ＡＶＥとの差分電流ΔＩ_ｉを生成する。差分電流ΔＩ_ｉは、図４の波形図の電流偏差δＩ_１に相当する。

複数の重畳回路２３０＿１〜２３０＿Ｍは、複数のチャンネルＣＨ１〜ＣＨＭに対応する。ｉ番目の重畳回路２３０＿ｉは、補正信号Ｖ_ＣＭＰｉとして、対応する差分電流ΔＩ_ｉに応じたオフセット電圧Ｖ_ＯＦＳｉを、対応するＰＷＭコンパレータ２０６の非反転入力端子（＋）、反転入力端子（−）のうち少なくとも一方に重畳する。

図６は、重畳回路２３０の構成例を示す回路図である。重畳回路２３０＿ｉは、オフセット用抵抗Ｒ２１＿ｉ、第３キャパシタＣ２１＿ｉを含む。オフセット用抵抗Ｒ２１は、第１端Ｅ１がエラーアンプ２０２の出力と接続され、第２端Ｅ２が、対応するＰＷＭコンパレータ２０６＿ｉの反転入力端子（−）と接続される。第３キャパシタＣ２１＿ｉは、オフセット用抵抗Ｒ２１＿ｉと並列に接続される。重畳回路２３０＿ｉは、対応する差分電流ΔＩ_ｉを、オフセット用抵抗Ｒ２１＿ｉの第２端にソースおよび／またはシンクする。

この重畳回路２３０においては、ＰＷＭコンパレータ２０６の反転入力端子（−）の電圧は、式（１）で与えられる。
Ｖ_ＥＲＲｉ＝Ｖ_ＥＲＲ＋ΔＶ_ＯＦＳｉ＝Ｖ_ＥＲＲ＋Ｒ_２１×ΔＩ_ｉ …（１）
つまり共通の誤差信号Ｖ_ＥＲＲに対して、チャンネルごとに独立して、差分電流ΔＩ_ｉに比例したオフセット電圧Ｖ_ＯＦＳｉを重畳することができる。すなわち、各チャンネルの差分電流ΔＩ_ｉは、もとの誤差信号Ｖ_ＥＲＲに影響を及ぼさない。

またオフセット用抵抗Ｒ２１の抵抗値に応じて、電流バランスのゲインを調節できる。また第３キャパシタＣ２１の容量に応じて、電流バランスの応答速度を調節できる。

図７は、サンプルホールド回路２２２の構成例を示す回路図である。サンプルホールド回路２２２の入力端子Ｐｉは、ＣＳｉ端子と接続され、電流検出信号Ｖ_ＩＳを受ける。第１スイッチＳＷ３１および第２スイッチＳＷ３２は、入力端子Ｐｉと出力端子Ｐｏの間に直列に設けられる。第１キャパシタＣ３１は、第１スイッチＳＷ３１および第２スイッチＳＷ３２の接続ノードと接続される。第２キャパシタＣ３２は、出力端子Ｐｏと接続される。

図８は、図７のサンプルホールド回路２２２の動作波形図である。Ｖ_ＬＸは、図３のインダクタＬ１とスイッチングトランジスタＭ１の接続ノードの電圧、Ｖｘは第１キャパシタＣ３１の電圧を、Ｖｙは第２キャパシタＣ３２の電圧を示す。第１キャパシタＣ３１および第２キャパシタＣ３２それぞれの容量の比に応じて、サンプルホールド回路２２２のゲインおよび時定数を設定することができる。つまり第２キャパシタＣ３２の容量が小さいほど、サンプルホールド回路２２２のゲインは高く、また応答性が速くなるが、高すぎるゲインは、系を不安定にする場合がある。そこで第２キャパシタＣ３２の容量を第１キャパシタＣ３１の容量より大きくすることで、適切なゲイン、時定数を実現できる。

図９は、個別電流生成回路２２４、平均電流生成回路２２６、差分電流生成回路２２８の構成例を示す回路図である。複数の個別電流生成回路２２４は同様に構成されるため、第１チャンネルの構成を説明する。個別電流生成回路２２４＿１は、Ｖ／Ｉ変換回路２３２および電流分配回路２３４を含む。Ｖ／Ｉ変換回路２３２は、対応する電流検出信号Ｖ_ＩＳ１を電流信号Ｉ_１Ｃに変換する。Ｖ／Ｉ変換回路２３２の構成は特に限定されず、さまざまな公知技術を用いることができる。電流分配回路２３４は、電流信号Ｉ_１Ｃを２系統にコピーし、１系統の電流Ｉ_１Ａを平均電流生成回路２２６に、１系統の電流Ｉ_１Ｂを対応する差分電流生成回路２２８＿１に供給する。

たとえば電流分配回路２３４は、Ｖ／Ｉ変換回路２３２のトランジスタＭ４１のレプリカＭ４２，Ｍ４３、Ｖ／Ｉ変換回路２３２の抵抗Ｒ４１のレプリカＲ４２，Ｒ４３を含んでもよい。トランジスタＭ４１，Ｍ４２，Ｍ４３のゲートは共通に接続される。電流分配回路２３４の構成は特に限定されず、カレントミラー回路を用いることもできる。

平均電流生成回路２２６は、カレントミラー回路を含む。カレントミラー回路は、入力トランジスタＭ５０と、複数の出力トランジスタＭ５１〜Ｍ５Ｍを含む。入力トランジスタＭ５０には、複数のチャンネルＣＨ１〜ＣＨＭの個別電流Ｉ_１Ａ〜Ｉ_ＭＡが入力される。入力トランジスタＭ５０と、複数の出力トランジスタＭ５１〜Ｍ５Ｍのサイズは、Ｍ：１であり、複数の出力トランジスタＭ５１〜Ｍ５Ｍそれぞれに流れる電流が、平均電流Ｉ_ＡＶＥとなる。

差分電流生成回路２２８＿ｉは、平均電流Ｉ_ＡＶＥが流れる配線２３６と、個別電流Ｉ_ｉＢが流れる配線２３８と、重畳回路２３０に至る配線２４０の結線である。配線２４０には、差分電流ΔＩ_ｉ＝Ｉ_ＡＶＥ−Ｉ_ｉＢが流れる。

なお、サンプルホールド回路２２２、個別電流生成回路２２４、平均電流生成回路２２６、差分電流生成回路２２８、重畳回路２３０それぞれの構成は特に限定されず、公知の回路を用いることができる。

（第２の実施の形態）
図１０は、第２の実施の形態に係る制御回路２００ｂの回路図である。第２の実施の形態において制御回路２００ｂは、複数個を組み合わせることにより、チャンネル数をＭより大きく拡張可能である。図１０には、２個の制御回路２００ｂ＿１，２００ｂ＿２を組み合わせた例が示される。複数の制御回路２００ｂ＿１，２００ｂ＿２は、一方２００ｂ＿１がマスターＩＣ、他方２００ｂ＿２がスレーブＩＣとして動作する。スレーブＩＣのＦＢ端子は非接続（ＮＣ）とされる。制御回路２００ｂは同様に構成され、設定によりマスターＩＣ、スレーブＩＣが切りかえ可能となっている。制御回路２００ｂの基本構成は、図３の制御回路２００と同様であるため、相違点を説明する。マスターＩＣとスレーブＩＣの同期動作のため、マスターＩＣからスレーブＩＣへは、クロック信号ＣＬＫが供給され、スレーブＩＣ内のオシレータは停止する。

制御回路２００ｂは、電流情報出力（ＩＳ＿ＯＵＴ）端子、電流情報入力（ＩＳ＿ＩＮ）端子、エラー（ＥＲＲ）端子、をさらに備える。ＩＳ＿ＯＵＴ端子は、複数のチャンネルＣＨ１〜ＣＨＭの電流検出信号Ｖ_ＩＳ１〜Ｖ_ＩＳＭの平均（言い換えれば複数チャンネルのコイル電流の平均）を示す電流情報Ｖ_{ＡＶＥ＿ＭＳＴＲ}を外部に出力するために設けられる。電流情報Ｖ_{ＡＶＥ＿ＭＳＴＲ}は、電圧信号であってもよい。たとえば電流バランス回路２２０は、電流検出信号Ｖ_ＩＳ１〜Ｖ_ＩＳＭの平均（あるいは合計）に応じた電流情報Ｖ_{ＡＶＥ＿ＭＳＴＲ}を生成する電圧平均回路あるいはアナログ加算器）を含んでもよい。

スレーブＩＣのＩＳ＿ＩＮ端子は、マスターＩＣのＩＳ＿ＯＵＴ端子と接続され、スレーブＩＣは、ＩＳ＿ＯＵＴ端子に、マスターＩＣ側の平均電流を示す電流情報Ｖ_{ＡＶＥ＿ＭＳＴＲ}を受ける。ＦＢ端子は、誤差信号Ｖ_ＥＲＲを外部に出力し、外部から受けるために設けられる。またＦＢ端子には、位相補償用の抵抗およびキャパシタが接続されてもよい。スイッチＳＷ１は、エラーアンプ２０２の出力とＦＢ端子の間に設けられる。マスターＩＣのスイッチＳＷ１はオン、スレーブＩＣのスイッチＳＷ１はオフとなる。したがってスレーブＩＣ側のエラーアンプ２０２は使用されない。

マスターＩＣにおける電流バランス回路２２０ｂの動作は図３の電流バランス回路２２０と同様である。スレーブＩＣの電流バランス回路２２０ｂにおけるチャンネルＣＨｉの補正信号Ｖ_ＣＭＰｉは、スレーブＩＣにおける電流検出信号Ｖ_ＩＳ１〜Ｖ_ＩＳＭの平均に応じている第１平均電流Ｉ_{ＡＶＥ＿ＳＬＶ}と、電流情報Ｖ_{ＡＶＥ＿ＭＳＴＲ}に応じた第２平均電流Ｉ_{ＡＶＥ＿ＭＳＴＲ}との差分ΔＩ_ＡＶＥ（＝Ｉ_{ＡＶＥ＿ＳＬＶ}−Ｉ_{ＡＶＥ＿ＭＳＴＲ}）に応じた成分をさらに含む。

以上が制御回路２００ｂの構成である。続いてその動作を説明する。図１１（ａ）は、図１０のマスターＩＣである制御回路２００ｂ＿１の動作波形であり、図１１（ｂ）は、図１０のスレーブＩＣである制御回路２００ｂ＿２の動作波形図である。それぞれ、例示的に第１チャンネルＣＨ１の動作が示される。

マスターＩＣの動作は図４（ｂ）と同様であり、各チャンネルの電流検出信号Ｖ_ＩＳｉと、複数の電流検出信号Ｖ_ＩＳ１〜Ｖ_ＩＳＭの平均との差分に応じて補正信号Ｖ_ＣＭＰｉが生成され、パルス幅変調器２０４のＰＷＭコンパレータ２０６の入力に重畳される。これにより各チャンネルＣＨｉのコイル電流Ｉ_Ｌ１のピークは、マスターＩＣの複数のチャンネルのコイル電流のピークの平均Ｉ_{ＡＶＥ＿ＭＳＴＲ}に一致し、電流バランスが改善される。

図１１（ｂ）を参照する。スレーブＩＣにおいては、各チャンネルの電流検出信号Ｖ_ＩＳｉと、複数の電流検出信号Ｖ_ＩＳ１〜Ｖ_ＩＳＭの平均との差分に応じて補正信号Ｖ_ＣＭＰｉの成分Ｖｘが生成され、パルス幅変調器２０４のＰＷＭコンパレータ２０６の入力に重畳される。これにより各チャンネルＣＨｉのコイル電流Ｉ_Ｌ１のピークが、スレーブＩＣの複数のチャンネルのコイル電流のピークの平均Ｉ_{ＡＶＥ＿ＳＬＶ}に近づくように補正される。

加えてスレーブＩＣにおいては、マスター側のピークの平均Ｉ_{ＡＶＥ＿ＭＳＴＲ}とスレーブ側のピークの平均Ｉ_{ＡＶＥ＿ＳＬＶ}の差分に応じて補正信号Ｖ_ＣＭＰｉの成分Ｖｙが生成され、パルス幅変調器２０４のＰＷＭコンパレータ２０６の入力に重畳される。これによりスレーブＩＣのコイル電流Ｉ_Ｌのピークの平均Ｉ_{ＡＶＥ＿ＳＬＶ}が、マスターＩＣのコイル電流のピークの平均Ｉ_{ＡＶＥ＿ＭＳＴＲ}に近づくように補正される。その結果、マスターＩＣとスレーブＩＣの全チャンネルの電流をバランスさせることができる。

現実問題として、マスターＩＣの制御回路２００ｂ＿１とスレーブＩＣの制御回路２００ｂ＿２が別個のＩＣである以上、それらの特性の不一致は避けられない。したがって、２つの制御回路２００ｂ＿１，２００ｂ＿２が完全に独立に、何の情報も共有すること無く電流バランス回路を動作させると、マスターＩＣの出力回路のコイル電流と、スレーブＩＣの出力回路のコイル電流に偏りが生じる。図１０の制御回路２００ｂによれば、マスターＩＣとスレーブＩＣで電流情報を共有することで、コイル電流の偏りを解消でき、複数のＩＣを跨ぐ全チャンネルの電流をバランスさせることができる。

図１２は、図１０の電流バランス回路２２０ｂの回路図である。電流バランス回路２２０ｂは、図５の電流バランス回路２２０ａに加えて、第２平均電流生成回路２２６Ｂ、電流情報生成回路２２７、第２差分電流生成回路２２８Ｂを備える。電流情報生成回路２２７はマスターＩＣ側で使用され、第２平均電流生成回路２２６Ｂ、第２差分電流生成回路２２８Ｂは、スレーブＩＣ側で使用される。

各チャンネルの個別電流生成回路２２４＿ｉは、３系統の個別電流Ｉ_ｉＡ〜Ｉ_ｉＣを生成する。個別電流Ｉ_ｉＣは、電流情報生成回路２２７に供給される。電流情報生成回路２２７は、複数チャンネルの個別電流Ｉ_１Ｃ〜Ｉ_ＭＣを受け、それらの平均値に応じた電流情報Ｖ_{ＡＶＥ＿ＭＳＴＲ}を生成する。第１平均電流生成回路２２６Ａは、同じＩＣ内の複数のチャンネルの個別電流Ｉ_１Ａ〜Ｉ_ＭＡの平均に相当する第１平均電流Ｉ_ＡＶＥを生成する。第２平均電流生成回路２２６Ｂは、電流情報出力端子に入力される電流情報Ｖ_{ＡＶＥ＿ＭＳＴＲ}を受け、電流情報Ｖ_{ＡＶＥ＿ＭＳＴＲ}に応じた第２平均電流Ｉ_{ＡＶＥ＿ＭＳＴＲ}を生成する。第２差分電流生成回路２２８Ｂは、第１平均電流Ｉ_{ＡＶＥ＿ＳＬＶ}と第２平均電流Ｉ_{ＡＶＥ＿ＭＳＴＲ}の差分に相当する第２差分電流ΔＩ_ＡＶＥを生成する。

重畳回路２３０は、マスターＩＣとスレーブＩＣで異なる動作をする。すなわちマスターＩＣ側の重畳回路２３０＿ｉは、補正信号Ｖ_ＣＭＰｉとして、対応する第１差分電流ΔＩ_ｉに応じたオフセット電圧Ｖ_ＯＦＳｉを、対応するＰＷＭコンパレータの２つの入力のうち少なくとも一方に重畳する。またスレーブＩＣ側の重畳回路２３０＿ｉは、補正信号Ｖ_ＣＭＰｉとして、対応する第１差分電流ΔＩ_ｉおよび第２差分電流ΔＩ_ＡＶＥに応じたオフセット電圧Ｖ_ＯＦＳを、対応するＰＷＭコンパレータの２つの入力のうち少なくとも一方に重畳する。

図１３は、第２平均電流生成回路２２６Ｂ、電流情報生成回路２２７、第２差分電流生成回路２２８Ｂの構成例を示す回路図である。第２平均電流生成回路２２６Ｂは、電流情報Ｖ_{ＡＶＥ＿ＭＳＴＲ}を電流信号に変換するＶ／Ｉ変換回路で構成することができる。第２平均電流生成回路２２６Ｂは、第２変換抵抗Ｒ５２を含み、第２平均電流Ｉ_{ＡＶＥ＿ＭＳＴＲ}を生成する。
Ｉ_{ＡＶＥ＿ＭＳＴＲ}＝Ｖ_{ＡＶＥ＿ＭＳＴＲ}／Ｒ５２

電流情報生成回路２２７は、Ｉ／Ｖ変換回路で構成することができる。電流情報生成回路２２７は、第１変換抵抗Ｒ５１およびバッファ２４２を含む。第１変換抵抗Ｒ５１は、複数のチャンネルの個別電流Ｉ_１Ｃ〜Ｉ_ＭＣの合成電流の経路上に設けられる。第１変換抵抗Ｒ５１には、電圧降下Ｖ_Ｒ５１が発生する。
Ｖ_Ｒ５１＝Ｒ５１×（Ｉ_１Ｃ＋Ｉ_２Ｃ＋・・・＋Ｉ_ＭＣ）
バッファ２４２は電圧降下Ｖ_Ｒ５１をＩＳ＿ＯＵＴから出力する。個別電流Ｉ_１Ｃ〜Ｉ_ＭＣは、図９の電流分配回路２３４の出力を１系統追加することで生成できる。

第２差分電流生成回路２２８Ｂは、第１平均電流Ｉ_{ＡＶＥ＿ＳＬＶ}が流れる配線２４４と、第２平均電流Ｉ_{ＡＶＥ＿ＳＬＶ}が流れる配線２４６と、重畳回路２３０に至る配線２４８の結線である。配線２４８には、差分電流ΔＩ_ＡＶＥ（＝Ｉ_{ＡＶＥ＿ＳＬＶ}−Ｉ_{ＡＶＥ＿ＭＳＴＲ}）が流れる。

なお図１３の構成は例示であり、当業者によれば各ブロックについてさまざまな変形例が存在すること、さまざまな変形例が本発明の範囲に含まれることが理解される。

最後にＤＣ／ＤＣコンバータの例示的な用途を説明する。図１４は、実施の形態に係るＤＣ／ＤＣコンバータを利用したシステム電源のブロック図である。

システム電源３００は、多系統（この実施の形態では３系統）構成を有しており、系統ＳＹＳ１〜ＳＹＳ３ごとに異なる電源電圧Ｖ_ＯＵＴを発生し、さまざまな負荷に供給可能となっている。

システム電源３００は、降圧コンバータ、昇圧コンバータ、リニアレギュレータの任意の組み合わせを含みうる。図１４では、第１系統ＳＹＳ１が降圧コンバータ４１０であり、第２系統ＳＹＳ２が昇圧コンバータ４２０であり、第３系統ＳＹＳ３はリニアレギュレータ（ＬＤＯ：Low Drop Output）４３０である。リニアレギュレータは複数チャンネル分、設けられてもよい。降圧コンバータ４１０あるいは昇圧コンバータ４２０は、実施の形態で説明したＤＣ／ＤＣコンバータ１００に対応する。図１４では、ＤＣ／ＤＣコンバータをシングルチャンネルとして示すが、マルチチャンネルマルチフェーズであってもよい。

システム電源３００は、パワーマネージメントＩＣ３０２と、その他の周辺回路部品を含む。パワーマネージメントＩＣ４００は、降圧コンバータ４１０の制御回路２００、昇圧コンバータ４２０の制御回路２００、リニアレギュレータ４０２、インタフェース回路４０４、シーケンサ４０６等を含む。そのほかパワーマネージメントＩＣ４００には、各種保護回路などが内蔵される。

インタフェース回路４０４は、外部のホストプロセッサとの間で、制御信号やデータを送受信するために設けられる。たとえばインタフェース回路４０４は、Ｉ^２Ｃ（Inter IC）バスに準拠してもよい。シーケンサ４０６は、多系統の電源回路の起動の順序やタイミングを制御する。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
図５の電流バランス回路２２０ａに関して、サンプルホールド回路２２２に代えて、電流検出信号Ｖ_ＩＳの平均を生成する平均化回路を設けてもよい。平均化回路としては、ローパスフィルタを用いてもよい。

（第２変形例）
実施の形態ではダイオード整流型のＤＣ／ＤＣコンバータを説明したが、同期整流型であってもよい。また昇圧ＤＣ／ＤＣコンバータではなく、降圧ＤＣ／ＤＣコンバータや、昇降圧ＤＣ／ＤＣコンバータにも本発明は適用可能である。この場合、図２の出力回路１１０のトポロジーを変更すればよい。

（第３変形例）
図２においてコイル電流Ｉ_Ｌの検出方法は特に限定されない。たとえば電流センス抵抗Ｒ１に代えて、スイッチングトランジスタＭ１のオン抵抗を利用してもよい。あるいはスイッチングトランジスタＭ１に比例した電流が流れるように接続されるスイッチングトランジスタＭ１のレプリカを設け、レプリカに流れる電流を検出してもよい。

（第４変形例）
図５の電流バランス回路２２０ａあるいは図１２の電流バランス回路２２０ｂでは、電圧信号である電流検出信号Ｖ_ＩＳ１〜Ｖ_ＩＳＭを電流信号に変換した後に、加算、減算あるいは平均演算を行っているが、本発明はそれには限定されない。電圧信号である電流検出信号Ｖ_ＩＳ１〜Ｖ_ＩＳＭのまま、加算、減算あるいは平均演算を行ってもよい。そのほかの信号についても同様である。

（第５変形例）
図１０を参照する。スレーブＩＣの電流バランス回路２２０ｂは、複数のチャンネルそれぞれＣＨｉについて、対応する電流検出信号Ｖ_ＩＳｉに応じた個別電流と、ＩＳ＿ＩＮ端子に入力される電流情報Ｖ_{ＡＶＥ＿ＭＳＴＲ}に応じた第２平均電流の差分に応じた補正信号を、対応するＰＷＭコンパレータの２つの入力のうち少なくとも一方に重畳してもよい。この変形例によれば、スレーブＩＣ側の電流バランス回路２２０ｂの個別電流が、マスターＩＣの平均電流に近づくように制御される。

（第６変形例）
図１０では、１個のマスターＩＣである制御回路２００ｂ＿１と、１個のスレーブＩＣである制御回路２００ｂ＿２の組み合わせを説明したが、スレーブＩＣの個数は２個以上に増やすことが可能である。

（第７変形例）
第２の実施の形態において制御回路２００ｂは、マスターＩＣとスレーブＩＣとで切りかえて使用可能としたが、マスターＩＣ用の制御回路２００ｂ、スレーブＩＣ用の制御回路２００ｂを専用に設計してもよい。また図１０のＩＳ＿ＯＵＴ端子とＩＳ＿ＩＮ端子は共通の端子としてもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００…ＤＣ／ＤＣコンバータ、１０２…入力ライン、１０４…出力ライン、１１０…出力回路、Ｍ１…スイッチングトランジスタ、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｄ１…整流素子、２００…制御回路、２０２…エラーアンプ、２０４…パルス幅変調器、２０６…ＰＷＭコンパレータ、２０８…ロジック回路、２１０…スロープ補償器、２１２…ドライバ、２２０…電流バランス回路、２２２…サンプルホールド回路、２２４…個別電流生成回路、２２６…平均電流生成回路、２２６Ａ…第１平均電流生成回路、２２６Ｂ…第２平均電流生成回路、２２７…電流情報生成回路、２２８…差分電流生成回路、２２８Ｂ…第２差分電流生成回路、２３０…重畳回路、Ｒ２１…オフセット用抵抗、Ｃ２１…第３キャパシタ、２３２…Ｖ／Ｉ変換回路、２３４…電流分配回路、ＳＷ３１…第１スイッチ、ＳＷ３２…第２スイッチ、Ｃ３１…第１キャパシタ、Ｃ３２…第２キャパシタ、３００…システム電源、４００…パワーマネージメントＩＣ、４０２…リニアレギュレータ、４０４…インタフェース回路、４０６…シーケンサ。

Claims (14)

1. マルチフェーズのＤＣ／ＤＣコンバータの制御回路であって、
   前記ＤＣ／ＤＣコンバータは、チャンネルごとに設けられたスイッチングトランジスタ、インダクタ、整流素子を有しており、
   前記制御回路は、
   前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号とその目標値の誤差を増幅し、誤差信号を生成するエラーアンプと、
   複数のチャンネルに対応するピーク電流モードの複数のパルス幅変調器であって、それぞれが、対応するスイッチングトランジスタに流れる電流を示す電流検出信号を前記誤差信号と比較するコンパレータと、前記コンパレータの出力に応じてＰＷＭ（Pulse Width Modulation）信号をオフレベルに遷移させるロジック回路と、を含む、複数のパルス幅変調器と、
   複数のチャンネルに対応し、それぞれが対応する前記ＰＷＭ信号に応じて、対応する前記スイッチングトランジスタを駆動する、複数のドライバと、
   複数のチャンネルそれぞれについて、対応する前記電流検出信号と前記複数のチャンネルの前記電流検出信号の平均との差分に応じた補正信号を、対応する前記コンパレータの２つの入力のうち少なくとも一方に重畳する電流バランス回路と、
   前記複数のチャンネルの前記電流検出信号の平均を示す電流情報を外部に出力する電流情報出力端子と、
   外部から前記電流情報を受ける電流情報入力端子と、
   前記誤差信号を外部に出力し、外部から受けるためのフィードバック端子と、
   前記エラーアンプと前記フィードバック端子の間に設けられたスイッチと、
   を備え、
   前記制御回路は複数個を組み合わせて、ひとつをマスターＩＣとして、その他をスレーブＩＣとして動作可能であり、前記スレーブＩＣの前記電流情報入力端子は、前記マスターＩＣの前記電流情報出力端子と接続され、
   前記スレーブＩＣの前記電流バランス回路におけるチャンネルごとの補正信号は、前記スレーブＩＣにおける前記電流検出信号の平均に応じている第１平均電流と、前記電流情報入力端子に入力される前記電流情報に応じた第２平均電流との差分に応じた成分をさらに含むことを特徴とする制御回路。
2. 前記電流バランス回路は、前記複数のチャンネルそれぞれについて、前記補正信号を前記誤差信号側の入力に重畳することを特徴とする請求項１に記載の制御回路。
3. 前記電流バランス回路は、
   前記複数のチャンネルに対応し、それぞれが、対応する前記電流検出信号に応じた個別電流を生成する、複数の個別電流生成回路と、
   同じＩＣ内の複数のチャンネルの個別電流の平均に相当する第１平均電流を生成する第１平均電流生成回路と、
   前記電流情報出力端子に入力される前記電流情報に応じた前記第２平均電流を生成する第２平均電流生成回路と、
   前記複数のチャンネルに対応し、それぞれが、対応する前記個別電流と前記第１平均電流との差分に相当する第１差分電流を生成する、複数の第１差分電流生成回路と、
   前記第１平均電流と前記第２平均電流の差分に相当する第２差分電流を生成する第２差分電流生成回路と、
   前記電流情報を生成する電流情報生成回路と、
   前記複数のチャンネルに対応する複数の重畳回路であって、（i）前記マスターＩＣにおいては、それぞれが前記補正信号として、対応する前記第１差分電流に応じたオフセット電圧を対応する前記コンパレータの２つの入力のうち少なくとも一方に重畳し、（ii）前記スレーブＩＣにおいては、それぞれが前記補正信号として、対応する前記第１差分電流に加えて前記第２差分電流に応じたオフセット電圧を対応する前記コンパレータの２つの入力のうち少なくとも一方に重畳する、複数の重畳回路と、
   を含むことを特徴とする請求項１または２に記載の制御回路。
4. 前記複数の重畳回路はそれぞれ、第１端が前記エラーアンプの出力と接続され、第２端が対応する前記コンパレータの入力と接続されるオフセット用抵抗を含み、（i）前記マスターＩＣにおいては対応する前記第１差分電流を、（ii）前記スレーブＩＣにおいては対応する前記第１差分電流に加えて前記第２差分電流を、前記オフセット用抵抗の前記第２端にソースおよび／またはシンクすることを特徴とする請求項３に記載の制御回路。
5. 前記複数の個別電流生成回路はそれぞれ、
   対応する電流検出信号を電流信号に変換する電圧／電流変換回路と、
   前記電流信号を３系統にコピーし、１系統を前記第１平均電流生成回路に、１系統を対応する前記第１差分電流生成回路に、１系統を前記電流情報生成回路に供給する電流分配回路と、
   を含むことを特徴とする請求項３または４に記載の制御回路。
6. 前記複数のチャンネルがＭであるとき、前記第１平均電流生成回路は、サイズ比がＭ：１である入力トランジスタと出力トランジスタを含むカレントミラー回路を含み、
   前記入力トランジスタに前記複数のチャンネルの個別電流が入力され、前記出力トランジスタに流れる電流を、前記第１平均電流として出力することを特徴とする請求項３から５のいずれかに記載の制御回路。
7. 前記電流情報生成回路は、前記複数のチャンネルの前記個別電流の合計電流の経路上に設けられた第１変換抵抗を含み、前記第１変換抵抗の電圧降下に応じた前記電流情報を出力することを特徴とする請求項３から６のいずれかに記載の制御回路。
8. 前記電流バランス回路は、複数のチャンネルに対応し、それぞれが、対応する前記電流検出信号を、各周期内の所定のタイミングでサンプリングする、複数のサンプルホールド回路を含むことを特徴とする請求項１から７のいずれかに記載の制御回路。
9. 前記複数のサンプルホールド回路はそれぞれ、対応する前記電流検出信号を、ピークまたはボトムのタイミングでサンプリングすることを特徴とする請求項８に記載の制御回路。
10. 前記複数のサンプルホールド回路はそれぞれ、
    前記電流検出信号を受ける入力端子と、
    出力端子と、
    前記入力端子と前記出力端子の間に直列に設けられる第１スイッチおよび第２スイッチと、
    前記第１スイッチおよび前記第２スイッチの接続ノードと接続される第１キャパシタと、
    前記出力端子と接続される第２キャパシタと、
    を含み、前記第２キャパシタの容量は前記第１キャパシタの容量より大きいことを特徴とする請求項８または９に記載の制御回路。
11. マルチフェーズのＤＣ／ＤＣコンバータの制御回路であって、
    前記ＤＣ／ＤＣコンバータは、チャンネルごとに設けられたスイッチングトランジスタ、インダクタ、整流素子を有しており、
    前記制御回路は、
    前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号とその目標値の誤差を増幅し、誤差信号を生成するエラーアンプと、
    複数のチャンネルに対応するピーク電流モードの複数のパルス幅変調器であって、それぞれが、対応するスイッチングトランジスタに流れる電流を示す電流検出信号を前記誤差信号と比較するコンパレータと、前記コンパレータの出力に応じてＰＷＭ（Pulse Width Modulation）信号をオフレベルに遷移させるロジック回路と、を含む、複数のパルス幅変調器と、
    複数のチャンネルに対応し、それぞれが対応する前記ＰＷＭ信号に応じて、対応する前記スイッチングトランジスタを駆動する、複数のドライバと、
    複数のチャンネルそれぞれについて、対応する前記電流検出信号と、前記複数のチャンネルの前記電流検出信号の平均との差分に応じた補正信号を、対応する前記コンパレータの２つの入力のうち少なくとも一方に重畳する電流バランス回路と、
    前記複数のチャンネルの前記電流検出信号の平均を示す電流情報を外部に出力する電流情報出力端子と、
    外部から前記電流情報を受ける電流情報入力端子と、
    前記誤差信号を外部に出力し、外部から受けるためのフィードバック端子と、
    前記エラーアンプと前記フィードバック端子の間に設けられたスイッチと、
    を備え、
    前記制御回路は複数個を組み合わせて、ひとつをマスターＩＣとして、その他をスレーブＩＣとして動作可能であり、前記スレーブＩＣの前記電流情報入力端子は、前記マスターＩＣの前記電流情報出力端子と接続され、
    前記スレーブＩＣの前記電流バランス回路は、複数のチャンネルそれぞれについて、対応する前記電流検出信号に応じた個別電流と、前記電流情報入力端子に入力される前記電流情報に応じた第２平均電流の差分に応じた補正信号を、対応する前記コンパレータの２つの入力のうち少なくとも一方に重畳することを特徴とする制御回路。
12. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１１のいずれかに記載の制御回路。
13. 請求項１から１２のいずれかに記載の制御回路を備えることを特徴とするＤＣ／ＤＣコンバータ。
14. 請求項１３に記載のＤＣ／ＤＣコンバータを備えることを特徴とするシステム電源。

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