JP6980366B2 - Dc/dcコンバータ及びその制御回路、システム電源 - Google Patents
Dc/dcコンバータ及びその制御回路、システム電源 Download PDFInfo
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Description
以下、本明細書中に開示されている種々の発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であり、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
図3は、DC/DCコンバータの第1実施形態を示す回路図である。本実施形態のDC/DCコンバータ100は、図1と同様、マルチフェーズの昇圧(Boost)コンバータであり、入力ライン102に直流入力電圧VINを受けて出力ライン104に昇圧された出力電圧VOUTを発生する。DC/DCコンバータ100は、Mチャンネル(Mは2以上の整数)で構成される。チャンネル数Mは任意であり、2チャンネル、3チャンネル、4チャンネル、6チャンネル、8チャンネル、12チャンネル、16チャンネルなど、DC/DCコンバータ100の用途に応じて決めればよい。
図7は、第1実施形態における制御回路200の一構成例を示す回路図である。本構成例の制御回路200aは、ソフトシェディング回路260としても機能する電流バランス回路220を備える。電流バランス回路220は、複数のチャンネルCH1〜CHMそれぞれについて、対応する電流検出信号VISiと、複数のチャンネルCH1〜CHMの電流検出信号VIS1〜VISMの平均値VAVEとの差分に応じた補償信号VCMPiを、対応するPWMコンパレータ206_iの2つの入力のうち少なくとも一方に重畳する。
IM1=ILOAD
IM2=0
である。これを、たとえば、
IM1=ILOAD
IM2=K×ILOAD
とみなして、電流バランス回路220を動作させる。ただしK>1を満たす。このときの平均電流は、
IAVE=(1+K)/2×ILOAD
となる。K>1であるとき、この場合、第1チャンネルCH1については、個別電流IM1(=ILOAD)が、平均電流IAVEより小さいとみなされるため、平均電流に近づくように、つまりデューティ比が増加するように補正信号VCMP1が生成される。反対に、第2チャンネルCH2については、個別電流IM1(=K×ILOAD)が、平均電流IAVEより大きいとみなされるため、平均電流に近づくように、つまりデューティ比が減少するように補正信号VCMP2が生成される。
IM1=ILOAD
IM2=0
IM3=0
IM4=0
である。これを、たとえば、
IM1=ILOAD
IM2=K×ILOAD
IM3=K×ILOAD
IM4=K×ILOAD
とみなして、電流バランス回路220を動作させる。ただしK>1を満たす。このときの平均電流は、
IAVE=(1+3K)/4×ILOAD
となる。第1チャンネルCH1については、個別電流IM1(=ILOAD)が、平均電流IAVEより小さいとみなされるため、平均電流に近づくように、つまりデューティ比が増加するように補正信号VCMP1が生成される。反対に、第2チャンネルCH2〜第4チャンネルCH4については、個別電流(=K×ILOAD)が、平均電流IAVEより大きいとみなされるため、平均電流に近づくように、つまりデューティ比が減少するように補正信号VCMPが生成される。
IM1=ILOAD/2
IM2=ILOAD/2
IM3=0
IM4=0
である。これを、たとえば、
IM1=ILOAD/2
IM2=ILOAD/2
IM3=K×ILOAD/2
IM4=K×ILOAD/2
とみなして、電流バランス回路220を動作させる。ただしK>1を満たす。このときの平均電流は、
IAVE=(1+K)/4×ILOAD
となる。第1チャンネルCH1、第2チャンネルCH2については、個別電流IM(=ILOAD/2)が、平均電流IAVEより小さいとみなされるため、平均電流に近づくように、つまりデューティ比が増加するように補正信号VCMPが生成される。反対に、第3チャンネルCH3、第4チャンネルCH4については、個別電流(=K×ILOAD/2)が、平均電流IAVEより大きいとみなされるため、平均電流に近づくように、つまりデューティ比が減少するように補正信号VCMPが生成される。
IAVE=(I1+I2+・・・+IM)/M
VERRi=VERR+ΔVOFSi=VERR+R21×ΔIi …(1)
つまり共通のフィードバック電圧VERRに対して、チャンネルごとに独立して、差分電流ΔIiに比例したオフセット電圧VOFSiを重畳することができる。すなわち、各チャンネルの差分電流ΔIiは、もとの誤差信号VERRに影響を及ぼさない。
次に、DC/DCコンバータの例示的な用途を説明する。図15は、DC/DCコンバータを利用したシステム電源のブロック図である。システム電源300は、多系統(本図の例では3系統)構成を有しており、系統SYS1〜SYS3ごとに異なる電源電圧VOUTを発生し、さまざまな負荷に供給可能となっている。
図10の電流バランス回路220aに関して、サンプルホールド回路222に代えて、電流検出信号VISの平均値を生成する平均化回路を設けてもよい。平均化回路としてはローパスフィルタを用いてもよい。
上記の実施形態ではダイオード整流型のDC/DCコンバータを説明したが、同期整流型であってもよい。また昇圧DC/DCコンバータではなく、降圧DC/DCコンバータや、昇降圧DC/DCコンバータにも上記発明は適用可能である。この場合、図3の出力回路110のトポロジーを変更すればよい。
図3においてコイル電流ILの検出方法は特に限定されない。たとえば電流センス抵抗R1に代えて、スイッチングトランジスタM1のオン抵抗を利用してもよい。あるいはスイッチングトランジスタM1に比例した電流が流れるように接続されるスイッチングトランジスタM1のレプリカを設け、レプリカに流れる電流を検出してもよい。
図16は、第4変形例に係る電流バランス回路220の一部の回路図である。電流バランス回路220は、各チャンネルのダミー電圧VDを生成するダミー電圧生成部221をさらに備える。たとえばダミー電圧生成部221は、あるチャンネルCHiが無効となると、緩やかに増加し、無効である期間、一定値を維持し、そのチャンネルCHiが再び有効となると、ゼロに向かって低下するダミー電圧VDiを生成する。たとえばダミー電圧生成部221は、A/Dコンバータを含んでもよく、ダミー電圧VDiはデジタル制御されてもよい。
図17は、DC/DCコンバータの第2実施形態を示す回路図である。本実施形態のDC/DCコンバータ100bは、先に説明した第1実施形態(図3または図7)と同様、Mチャンネル(ただしM≧2)のスイッチング出力段CH1〜CHMと、それらを所定の位相差(=360°/M)で駆動する制御回路200bと、を備えている。
図19は、負荷に応じて有効チャンネル数を切り替えると同時に位相補償係数を切り替えた場合(=切替遅延なしの場合)における出力電圧VOUTの過渡応答波形図である。また、図20は、図19の領域α(=時刻t10付近)における出力電圧VOUTとコイル電流IL1(実線)及びコイルIL2(破線)の過渡応答波形図である。
図22は、位相補償係数の切替遅延により誤差信号VERRの動作点変動が抑制される様子を示す波形図(VERR:実線、VERR1:一点鎖線、VERR2:二点鎖線、COMP:破線)である。また、図23は、図22の領域β(=時刻t10付近)と領域γ(=時刻t11付近)における出力電圧VOUTとコイル電流IL1(実線)及びコイルIL2(破線)の過渡応答波形図である。
以上、実施の形態にもとづき、具体的な語句を用いて本明細書中に開示されている種々の発明について説明したが、実施の形態は、本明細書中に開示されている種々の発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
Claims (9)
- 複数チャンネルのスイッチング出力段を備えたマルチフェーズのDC/DCコンバータを制御する制御回路であって、
前記DC/DCコンバータの出力電圧がその目標値と一致するように各スイッチング出力段の帰還制御を行う出力帰還制御部と、
負荷に応じて前記DC/DCコンバータの有効チャンネル数を切り替えるマルチフェーズコントローラと、
を有し、
前記出力帰還制御部は、
前記出力電圧に応じたフィードバック信号と所定の基準電圧との差分を増幅して誤差信号を生成するエラーアンプと、
前記誤差信号に応じて各チャンネルのPWM[pulse width modulation]信号をそれぞれ生成する複数のパルス幅変調器と、
各チャンネルのPWM信号に応じて各チャンネルのスイッチング出力段をそれぞれ駆動する複数のドライバと、
前記エラーアンプの出力端と基準電位端との間に直列接続された位相補償抵抗と位相補償容量により前記エラーアンプの位相補償を行う位相補償部と、
を含み、
前記マルチフェーズコントローラは、前記有効チャンネル数を切り替えてから所定の遅延時間が経過したときに、前記有効チャンネル数に応じて前記位相補償抵抗の抵抗値と前記位相補償容量の容量値のうち少なくとも一つを切り替え、
前記遅延時間は、前記誤差信号と、前記位相補償抵抗と前記位相補償容量との接続点に現れる電圧との電位差が十分に小さくなるまでの時間である、制御回路。 - 前記遅延時間は、前記有効チャンネル数を切り替えてから前記誤差信号が減少に転じるまでの所要時間よりも長い、請求項1に記載の制御回路。
- 前記複数のパルス幅変調器は、それぞれ、
対応するチャンネルのスイッチング出力段に流れる電流に応じた電流検出信号と前記誤差信号の一方にスロープ信号を重畳するスロープ補償部と、
前記電流検出信号と前記誤差信号のうち前記スロープ信号を重畳した一方に相当する第1入力信号と、前記電流検出信号と前記誤差信号のうち前記スロープ信号を重畳していない他方に相当する第2入力信号とを比較してオフ信号を生成するコンパレータと、
所定周波数のオン信号に応じて前記PWM信号をオンレベルとし前記オフ信号に応じて前記PWM信号をオフレベルとするロジック回路と、
を含む、請求項1または請求項2に記載の制御回路。 - 複数のチャンネルそれぞれについて、対応する前記電流検出信号と前記複数のチャンネルの前記電流検出信号の平均値との差分に応じた補償信号を、対応する前記コンパレータの前記第1入力信号及び前記第2入力信号のうちいずれか一方に重畳する電流バランス回路をさらに有する、請求項3に記載の制御回路。
- 前記電流バランス回路は、前記マルチフェーズコントローラにより前記有効チャンネル数が切り替えられる際に少なくとも一つのチャンネルを補正対象として補正信号を生成し、対応する前記コンパレータの前記第1入力信号及び前記第2入力信号のうちいずれか一方に前記補正信号を重畳するソフトシェディング回路として動作し、前記補償信号が前記補正信号を兼ねる、請求項4に記載の制御回路。
- 複数チャンネルのスイッチング出力段を備えたマルチフェーズのDC/DCコンバータを制御する制御回路であって、
前記DC/DCコンバータの出力電圧がその目標値と一致するように各スイッチング出力段の帰還制御を行う出力帰還制御部と、
負荷に応じて前記DC/DCコンバータの有効チャンネル数を切り替えるマルチフェーズコントローラと、
を有し、
前記出力帰還制御部は、
前記出力電圧に応じたフィードバック信号と所定の基準電圧との差分を増幅して誤差信号を生成するエラーアンプと、
前記誤差信号に応じて各チャンネルのPWM[pulse width modulation]信号をそれぞれ生成する複数のパルス幅変調器と、
各チャンネルのPWM信号に応じて各チャンネルのスイッチング出力段をそれぞれ駆動する複数のドライバと、
前記エラーアンプの出力端と基準電位端との間に直列接続された位相補償抵抗と位相補償容量により前記エラーアンプの位相補償を行う位相補償部と、
を含み、
前記複数のパルス幅変調器は、それぞれ、
対応するチャンネルのスイッチング出力段に流れる電流に応じた電流検出信号と前記誤差信号の一方にスロープ信号を重畳するスロープ補償部と、
前記電流検出信号と前記誤差信号のうち前記スロープ信号を重畳した一方に相当する第1入力信号と、前記電流検出信号と前記誤差信号のうち前記スロープ信号を重畳していない他方に相当する第2入力信号とを比較してオフ信号を生成するコンパレータと、
所定周波数のオン信号に応じて前記PWM信号をオンレベルとし前記オフ信号に応じて前記PWM信号をオフレベルとするロジック回路と、
を含み、
前記マルチフェーズコントローラにより前記有効チャンネル数が切り替えられる際に少なくとも一つのチャンネルを補正対象として補正信号を生成し、対応する前記コンパレータの前記第1入力信号及び前記第2入力信号のうちいずれか一方に前記補正信号を重畳するソフトシェディング回路をさらに有する、制御回路。 - 単一の半導体基板に一体集積化される、請求項1〜請求項6のいずれか一項に記載の制御回路。
- 複数チャンネルのスイッチング出力段と、
請求項1〜請求項7のいずれか一項に記載の制御回路と、
を有する、DC/DCコンバータ。 - 請求項8に記載のDC/DCコンバータを有する、システム電源。
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