JP2018014855A - Ｄｃ／ｄｃコンバータ及びその制御回路、システム電源 - Google Patents

Abstract

【課題】有効チャンネル数の切替制御時における出力安定性や負荷応答性を高める。【解決手段】制御回路２００ｂは、複数のスイッチング出力段ＣＨ１〜ＣＨＭを備えたマルチフェーズのＤＣ／ＤＣコンバータ１００ｂを制御するものであり、出力電圧ＶＯＵＴに応じたフィードバック信号ＶＦＢがその目標値ＶＲＥＦと一致するように各スイッチング出力段の帰還制御を行う出力帰還制御部（エラーアンプ２０２、パルス幅変調部２０４＿１〜Ｍ、ドライバ２１２＿１〜Ｍ、及び、位相補償部２７０を含む）と、負荷に応じてＤＣ／ＤＣコンバータ１００ｂの有効チャンネル数を切り替えるマルチフェーズコントローラ２５０と、を有する。特に、マルチフェーズコントローラ２５０は、有効チャンネル数に応じて出力帰還制御部の位相補償係数を切り替える機能を備えている。位相補償係数は、有効チャンネル数を切り替えてから所定の遅延時間が経過した後に切り替えるとよい。【選択図】図１７

Description

本明細書中に開示されている発明は、ＤＣ／ＤＣコンバータに関する。

さまざまな電子機器において、ある電圧値の直流電圧を別の電圧値の直流電圧に変換するＤＣ／ＤＣコンバータが使用される。ＤＣ／ＤＣコンバータの入力電流のリップルを抑制するために、マルチフェーズ（マルチチャンネル）のＤＣ／ＤＣコンバータが用いられる。図１は、マルチフェーズの昇圧（Ｂｏｏｓｔ）ＤＣ／ＤＣコンバータ（単にＤＣ／ＤＣコンバータと称する）９００の回路図である。ＤＣ／ＤＣコンバータ９００は、入力ライン９０２に直流入力電圧Ｖ_ＩＮを受け、出力ライン９０４に昇圧された出力電圧Ｖ_ＯＵＴを発生する。ＤＣ／ＤＣコンバータ９００は、Ｍチャンネル（Ｍは２以上の整数）で構成される。ＤＣ／ＤＣコンバータ９００はチャンネルごとに、スイッチングトランジスタＭ１、インダクタＬ１および整流棄子Ｄ１を有し、Ｍチャンネルに共通の出力キャパシタＣ１を有する。なお、本明細書において必要に応じてチャンネル番号を添え字で示す。

コントローラ９１０は、Ｍチャンネルで共通のエラーアンプ９１２と、チャンネルごとに設けられたピーク電流モードのパルス変調器９１４＿１〜９１４＿Ｍと、チャンネルごとに設けられたドライバ９２２＿１〜９２２＿Ｍと、を備える。抵抗Ｒ１１、Ｒ１２は、出力電圧Ｖ_ＯＵＴを分圧し、出力電圧Ｖ_ＯＵＴに応じたフィードバック信号Ｖ_ＦＢを生成する。エラーアンプ９１２は、フィードバック信号Ｖ_ＦＢとその目標値である基準電圧Ｖ_ＲＥＦの誤差を増幅し、誤差に応じた誤差信号Ｖ_ＥＲＲを生成する。誤差信号Ｖ_ＥＲＲは、複数チャンネルのパルス変調器９１４＿１〜９１４＿Ｍに供給される。

パルス変調器９１４は、ＰＷＭ（パルス幅変調［pulse width modulation］）コンパレータ９１６、ロジック回路９１８、スロープ補償器９２０を備える。電流センス抵抗Ｒ１は、スイッチングトランジスタＭ１のオン期間においてスイッチングトランジスタＭ１に流れる電流を検出するために設けられており、電流に応じた電流検出信号Ｖ_ＩＳを生成する。スロープ補償器９２０は、電流検出信号Ｖ_ＩＳにスロープ信号Ｖ_{ＳＬＯＰＥ}を重畳する。ＰＷＭコンパレータ９１６は、電流検出信号Ｖ_ＩＳと誤差信号Ｖ_ＥＲＲを比較し、電流検出信号Ｖ_ＩＳが誤差信号Ｖ_ＥＲＲに達すると、リセット信号（オフ信号ともいう）ＩＣＭＰをアサート（たとえばハイレベル）する。ロジック回路９１８は、リセット信号ＩＣＭＰに応答して、ＰＷＭ信号Ｓ_ＰＷＭをスイッチングトランジスタＭ１のオフを指示するオフレベル（たとえばローレベル）に遷移させる。また、ロジック回路９１８は所定の周期毎にアサートされるＰＷＭクロック（セット信号、オン信号ともいう）に応答してＰＷＭ信号Ｓ_ＰＷＭをスイッチングトランジスタＭ１のオンを指示するオンレベル（例えばハイレベル）に遷移させる。ドライバ９２２は、ＰＷＭ信号Ｓ_ＰＷＭに応じてスイッチングトランジスタＭ１を駆動する。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１５−１４６７１１号公報

マルチフェーズのＤＣ／ＤＣコンバータは、負荷電流（出力電流）Ｉ_ＬＯＡＤに応じて、有効チャンネル数（＝動作させるチャンネル数）を増減させるものが存在する（シェディング：Shedding）。図２は、図１のＤＣ／ＤＣコンバータ９００のシェディングを説明する図である。ここでは理解の容易化のため、Ｍ＝４チャンネルのＤＣ／ＤＣコンバータ９００について説明する。ＤＣ／ＤＣコンバータ９００には、２つのしきい値Ｉ_ＴＨ１、Ｉ_ＴＨ２が規定されており、Ｉ_ＬＯＡＤ＜Ｉ_ＴＨ１の状態において、第１チャンネルＣＨ１のみ有効（アクティブ、動作状態）となり、Ｉ_ＴＨ１＜Ｉ_ＬＯＡＤ＜Ｉ_ＴＨ２の状態において、第１チャンネルＣＨ１および第２チャンネルＣＨ２が有効となり、Ｉ_ＴＨ２＜Ｉ_ＬＯＡＤの状態において、全チャンネルＣＨ１〜ＣＨ４が有効となる。以下、有効なチャンネルを有効チャンネル、無効なチャンネルを無効チャンネルと称する。図２のＣＨ１〜ＣＨ４には、各チャンネルの理想的な平均コイル電流量、言い換えれば理想的なスイッチングのデューティ比が一点鎖線で示される。図２のように、有効チャンネル、無効チャンネルを論理的に切りかえる制御をハードシェディングと称する。ハードシェディングは、負荷応答性に優れるという利点を有するが、本願の発明者が検討したところ、以下で説明するように出力電圧Ｖ_ＯＵＴの安定性に欠けることを認識するに至った。

図２のＣＨ１〜ＣＨ４には、実際の平均コイル電流量（スイッチングのデューティ比）が実線で示される。時刻ｔ０において、１チャンネル動作から２チャンネル動作に切りかわる。エラーアンプ９１２の応答遅れによって、誤差信号Ｖ_ＥＲＲは実線のように緩やかに変化する。これにより第１チャンネルＣＨ１の電流量は、実線で示す波形となり、ハッチングを付した過剰な電流が出力キャパシタＣ１に供給される。

また、各チャンネルのデューティ比は、共通の誤差信号Ｖ_ＥＲＲによって規定される。したがって時刻ｔ０における第２チャンネルＣＨ２の電流量は、第１チャンネルＣＨ１と同じ電流量であり、理想的な電流量よりも多くなる。つまり第２チャンネルＣＨ２に関しても、ハッチングを付した過剰な電流が出力キャパシタＣ１に供給される。

つまり、負荷電流Ｉ_ＬＯＡＤが増加する際には、各チャンネルにおいてデューティ比が過剰となり、余剰なコイル電流が生成され、出力電圧Ｖ_ＯＵＴがオーバーシュートする。

反対に負荷電流Ｉ_ＬＯＡＤが減少する際には、各チャンネルにおいてデューティ比が過小となり、コイル電流が不足し、出力電圧Ｖ_ＯＵＴがアンダーシュートする。このような問題は昇圧ＤＣ／ＤＣコンバータのみでなく、降圧ＤＣ／ＤＣ（Ｂｕｃｋ）コンバータ、あるいは昇降圧コンバータにおいても生じうる。

また、シェディング機能を備えた従来のＤＣ／ＤＣコンバータでは、有効チャンネル数に関わらず、位相補償係数が固定値とされていた。そのため、有効チャンネル数を切り替えると、位相余裕が乏しくなったり、負荷応答性が低下したりするおそれがあった。

本明細書中に開示されている発明は、本願の発明者が見出した上記の課題に鑑み、有効チャンネル数の切替制御時における出力安定性や負荷応答性を高めることのできるＤＣ／ＤＣコンバータ、及び、その制御回路を提供することも目的とする。

本明細書中に開示されている制御回路は、複数チャンネルのスイッチング出力段を備えたマルチフェーズのＤＣ／ＤＣコンバータを制御するものであって、前記ＤＣ／ＤＣコンバータの出力電圧がその目標値と一致するように各スイッチング出力段の帰還制御を行う出力帰還制御部と、負荷に応じて前記ＤＣ／ＤＣコンバータの有効チャンネル数を切り替えるマルチフェーズコントローラと、を有し、前記マルチフェーズコントローラは、前記有効チャンネル数に応じて前記出力帰還制御部の位相補償係数を切り替える構成（第１の構成）とされている。

なお、上記第１の構成から成る制御回路にて、前記マルチフェーズコントローラは、前記有効チャンネル数を切り替えてから所定の遅延時間が経過したときに前記位相補償係数を切り替える構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る制御回路において、前記出力帰還制御部は、前記出力電圧に応じたフィードバック信号と所定の基準電圧との差分を増幅して誤差信号を生成するエラーアンプと、前記誤差信号に応じて各チャンネルのＰＷＭ信号をそれぞれ生成する複数のパルス幅変調器と、各チャンネルのＰＷＭ信号に応じて各チャンネルのスイッチング出力段をそれぞれ駆動する複数のドライバと、位相補償抵抗と位相補償容量により前記エラーアンプの位相補償を行う位相補償部と、を含む構成（第３の構成）にするとよい。

また、上記第３の構成から成る制御回路において、前記複数のパルス幅変調器は、それぞれ、対応するチャンネルのスイッチング出力段に流れる電流に応じた電流検出信号と前記誤差信号とを比較してオフ信号を生成するコンパレータと、前記電流検出信号と前記誤差信号の一方にスロープ信号を重畳するスロープ補償部と、所定周波数のオン信号に応じて前記ＰＷＭ信号をオンレベルとし前記オフ信号に応じて前記ＰＷＭ信号をオフレベルとするロジック回路と、を含む構成（第４の構成）にするとよい。

また、上記第４の構成から成る制御回路にて、前記マルチフェーズコントローラは、前記位相補償抵抗の抵抗値、前記位相補償容量の容量値、前記誤差信号のゲイン、前記スロープ信号の傾き、及び、前記電流検出信号のゲインのうち少なくとも一つを調整して前記出力帰還制御部の位相補償係数を切り替える構成（第５の構成）にするとよい。

また、上記第４または第５の構成から成る制御回路は、複数のチャンネルそれぞれについて、対応する前記電流検出信号と前記複数のチャンネルの前記電流検出信号の平均値との差分に応じた補償信号を、対応する前記コンパレータの２つの入力のうち少なくとも一方に重畳する電流バランス回路をさらに有する構成（第６の構成）にするとよい。

また、上記第４〜第６いずれかの構成から成る制御回路は、前記マルチフェーズコントローラにより前記有効チャンネル数が切り替えられる際に少なくとも一つのチャンネルを補正対象として補正信号を生成し、対応する前記コンパレータの２つの入力のうち少なくとも一方に前記補正信号を重畳するソフトシェディング回路をさらに有する構成（第７の構成）にするとよい。

また、上記第１〜第７いずれかの構成から成る制御回路は、単一の半導体基板に一体集積化される構成（第８の構成）にするとよい。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、複数チャンネルのスイッチング出力段と、上記第１〜第８いずれかの構成から成る制御回路と、を有する構成（第９の構成）とされている。

また、本明細書中に開示されているシステム電源は、上記第９の構成から成るＤＣ／ＤＣコンバータを有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、有効チャンネル数の切替制御時における出力安定性や負荷応答性を高めることのできるＤＣ／ＤＣコンバータ、及び、その制御回路を提供することが可能となる。

マルチフェーズの昇圧ＤＣ／ＤＣコンバータの回路図 図１のＤＣ／ＤＣコンバータのシェディングを説明する図 ＤＣ／ＤＣコンバータの第１実施形態を示す回路図 第１実施形態におけるソフトシェディングを説明する図 第１実施形態において有効チャンネル数を減少させたときの動作波形図 第１実施形態において有効チャンネル数を増加させたときの動作波形図 第１実施形態における制御回路の構成例を示す回路図 図３のＤＣ／ＤＣコンバータの動作波形図 電流バランス回路によるソフトシェディングを示す波形図 電流バランス回路の構成例を示す回路図 重畳回路の構成例を示す回路図 サンプルホールド回路の構成例を示す回路図 図１２のサンプルホールド回路の動作波形図 個別電流生成回路、電流平均化回路、差分電流生成回路それぞれの構成例を示す回路図 ＤＣ／ＤＣコンバータを利用したシステム電源のブロック図 第４変形例に係る電流バランス回路の回路図 ＤＣ／ＤＣコンバータの第２実施形態を示す回路図 第２実施形態における制御回路の要部構成を示す回路図 有効チャンネル数を切り替えると同時に位相補償係数を切り替えた場合における出力電圧の過渡応答波形図 領域αにおける出力電圧及びコイル電流の過渡応答波形図 誤差信号の動作点変動が生じる様子を示す波形図 位相補償係数の切替遅延により動作点変動が抑制される様子を示す波形図 出力電圧及びコイル電流の過渡応答波形図（切替遅延あり） 出力電圧の過渡応答波形図（切替遅延あり／なし）

＜前書き＞
以下、本明細書中に開示されている種々の発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であり、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

また「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（ｉ）信号Ａが信号Ｂである場合、（ｉｉ）信号Ａが信号Ｂに比例する場合、（ｉｉｉ）信号Ａが信号Ｂをレベルシフトして得られる場合、（ｉｖ）信号Ａが信号Ｂを増幅して得られる場合、（ｖ）信号Ａが信号Ｂを反転して得られる場合、（ｖｉ）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。

＜ＤＣ／ＤＣコンバータ（第１実施形態）＞
図３は、ＤＣ／ＤＣコンバータの第１実施形態を示す回路図である。本実施形態のＤＣ／ＤＣコンバータ１００は、図１と同様、マルチフェーズの昇圧（Ｂｏｏｓｔ）コンバータであり、入力ライン１０２に直流入力電圧Ｖ_ＩＮを受けて出力ライン１０４に昇圧された出力電圧Ｖ_ＯＵＴを発生する。ＤＣ／ＤＣコンバータ１００は、Ｍチャンネル（Ｍは２以上の整数）で構成される。チャンネル数Ｍは任意であり、２チャンネル、３チャンネル、４チャンネル、６チャンネル、８チャンネル、１２チャンネル、１６チャンネルなど、ＤＣ／ＤＣコンバータ１００の用途に応じて決めればよい。

ＤＣ／ＤＣコンバータ１００は、出力回路１１０および制御回路２００を備える。出力回路１１０は、チャンネルごとに、スイッチングトランジスタＭ１、インダクタＬ１、整流素子Ｄ１、電流センス抵抗Ｒ１を有し、Ｍチャンネルに共通の出力キャパシタＣ１および抵抗Ｒ１１，Ｒ１２を有する。チャンネルごとの電流センス抵抗Ｒ１は、対応するスイッチングトランジスタＭ１と接地の間に設けられ、その両端間に、スイッチングトランジスタＭ１のオン期間においてスイッチングトランジスタＭ１に流れる電流（すなわちコイル電流）に比例した電圧降下が発生する。電流センス抵抗Ｒ１の電圧降下は、電流検出信号Ｖ_ＩＳとして、対応するＣＳ端子に入力される。

制御回路２００は、単一の半導体基板に集積化された機能ＩＣ［Integrated Circuit］である。制御回路２００は、チャンネルごとに、出力（ＯＵＴ）端子、電流検出（ＣＳ）端子を有する。また制御回路２００は、全チャンネルで共通の電圧検出（ＶＳ）端子を有する。ＶＳ端子には出力電圧Ｖ_ＯＵＴに応じたフィードバック信号Ｖ_ＦＢがフィードバックされる。制御回路２００は、フィードバック信号Ｖ_ＦＢがその目標値Ｖ_ＲＥＦに近づくように、複数チャンネルＣＨ１〜ＣＨＭのスイッチングトランジスタＭ１_１〜Ｍ１_Ｍを制御する。なお、スイッチングトランジスタＭ１は制御回路２００に集積化されてもよい。また電流センス抵抗Ｒ１は制御回路２００に集積化されてもよい。

制御回路２００は、エラーアンプ２０２、パルス幅変調器２０４＿１〜２０４＿Ｍ、ドライバ２１２＿１〜２１２＿Ｍ、マルチフェーズコントローラ２５０、ソフトシェディング回路２６０を備える。エラーアンプ２０２は、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴに応じたフィードバック信号Ｖ_ＦＢとその目標値Ｖ_ＲＥＦの誤差を増幅し、誤差信号Ｖ_ＥＲＲを生成する。

複数のパルス幅変調器２０４＿１〜２０４＿Ｍは、複数のチャンネルに対応しており、ピーク電流モードの構成を有する。各パルス幅変調器２０４は、ＰＷＭコンパレータ２０６、ロジック回路２０８、スロープ補償器２１０を含む。ｉ番目（１≦ｉ≦Ｍ）のチャンネルのＰＷＭコンパレータ２０６は、対応するスイッチングトランジスタＭ１に流れる電流Ｉ_Ｍ１を示す電流検出信号Ｖ_ＩＳを誤差信号Ｖ_ＥＲＲと比較する。ロジック回路２０８は、ＰＷＭコンパレータ２０６の出力（リセット信号）ＩＣＭＰに応じてＰＷＭ信号をオフレベル（たとえばローレベル）に遷移させる。またロジック回路２０８は、ＰＷＭ周期間隔にアサートされるＰＷＭクロック（セット信号）と同期して、ＰＷＭ信号をオンレベルに遷移させる。スロープ補償器２１０は、電流検出信号Ｖ_ＩＳまたは誤差信号Ｖ_ＥＲＲの一方に、スロープ電圧Ｖ_{ＳＬＯＰＥ}を重畳する。

複数のドライバ２１２＿１〜２１２＿Ｍは、複数のチャンネルＣＨ１〜ＣＨＭに対応する。ｉ番目のドライバ２１２＿ｉは、対応するパルス幅変調器２０４＿ｉからのＰＷＭ信号Ｓ_ＰＷＭに応じて、対応するスイッチングトランジスタＭ１＿１を駆動する。

マルチフェーズコントローラ２５０は、複数チャンネルＣＨ１〜ＣＨＭのうち、有効なチャンネルを、ＤＣ／ＤＣコンバータ１００や負荷の状態に応じて切りかえる。たとえばマルチフェーズコントローラ２５０は、ＤＣ／ＤＣコンバータ１００の負荷電流Ｉ_ＬＯＡＤにもとづいて有効チャンネル数および動作フェーズを制御する。具体的にはマルチフェーズコントローラ２５０は、負荷電流Ｉ_ＬＯＡＤが大きいほど、有効チャンネル数を増加させる。マルチフェーズコントローラ２５０は、負荷電流Ｉ_ＬＯＡＤを監視してもよいし、外部のマイコンからの制御指令、あるいは出力ライン１０４に接続される負荷からの制御信号にもとづいて、有効チャンネル数を変化させてもよい。

ソフトシェディング回路２６０は、マルチフェーズコントローラ２５０が有効なチャンネル数を切りかえる際に、少なくともひとつのチャンネルを補正チャンネルとし、補正チャンネルに対応するＰＷＭコンパレータ２０６の２つの入力（非反転入力端子、反転入力端子）のうち少なくとも一方に、補正信号_ＣＯＲＲを重畳する。

好ましくは、ソフトシェディング回路２６０は、複数のチャンネルＣＨ１〜ＣＨＭのうち、補正チャンネルについて、補償信号Ｖ_ＣＯＲＲを誤差信号Ｖ_ＥＲＲ側の入力（図３においてＰＷＭコンパレータ２０６の反転入力端子側）に重畳する。つまりＰＷＭコンパレータ２０６＿ｉは、補正信号Ｖ_{ＣＯＲＲｉ}が重畳された誤差信号Ｖ_ＥＲＲｉを電流検出信号Ｖ_ＩＳｉと比較し、Ｖ_ＩＳｉ＞Ｖ_ＥＲＲｉとなるとＩＣＭＰ信号をアサートする。

以上が制御回路２００およびそれを備えるＤＣ／ＤＣコンバータ１００の構成である。続いてその動作を説明する。本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。図４は、図３のＤＣ／ＤＣコンバータ１００のソフトシェディングを説明する図である。ソフトシェディング回路２６０は、有効チャンネル数を減少させる際に、切りかえ後において無効となるチャンネルについて、デューティ比が時間とともに減少するように、補正信号Ｖ_ＣＯＲＲを重畳する。またソフトシェディング回路２６０は、有効チャンネル数を増加させる際に、新たに有効となるチャンネルについて、デューティ比がゼロから増大するように補正信号Ｖ_ＣＯＲＲを重畳する。

図５（ａ）、（ｂ）は、図３のＤＣ／ＤＣコンバータ１００において有効チャンネル数を減少させたときの動作波形図である。図５（ａ）と図５（ｂ）とでは、横軸の時間スケールが異なっている。ここでは理解の容易化、説明の簡潔化のため、２チャンネルから１チャンネルの切りかえを説明する。時刻ｔ０より前に、第１チャンネルＣＨ１、第２チャンネルＣＨ２が有効であり、時刻ｔ０において負荷電流Ｉ_ＬＯＡＤがしきい値Ｉ_ＴＨ１より小さくなると、第２チャンネルＣＨ２が無効に切りかえられる。図中、ＣＨ１，ＣＨ２は、各チャンネルの電流供給能力を示す。

ソフトシェディング回路２６０によって、第２チャンネルＣＨ２の誤差信号Ｖ_ＥＲＲに補正信号Ｖ_{ＣＯＲＲ２}を重畳することにより、第２チャンネルＣＨ２の実効的な誤差信号Ｖ_ＥＲＲ２がシフトし、スイッチングのデューティ比が補正される。具体的には、切りかえ後において無効となるチャンネルＣＨ２について、デューティ比が時間とともに減少するように補正信号Ｖ_{ＣＯＲＲ２}を重畳する。これにより、時刻ｔ０においてチャンネルＣＨ２をオフするハードシェディングを行った場合に比べて、出力電圧Ｖ_ＯＵＴのアンダーシュートを抑制できる。

なお第１チャンネルＣＨ１についても、誤差信号Ｖ_ＥＲＲに補正信号Ｖ_{ＣＯＲＲ１}を重畳して実効的な誤差信号Ｖ_ＥＲＲをシフトさせ、スイッチングのデューティ比を補正してもよい。

なお補正信号Ｖ_{ＣＯＲＲ１}，Ｖ_{ＣＯＲＲ２}の重畳後の誤差信号Ｖ_ＥＲＲ１、Ｖ_ＥＲＲ２が高速すぎると系が不安定となる。そこで、補正信号Ｖ_{ＣＯＲＲ１}，Ｖ_{ＣＯＲＲ２}は、ある時定数で誤差信号Ｖ_ＥＲＲに重畳されることが望ましい。

図６（ａ）、（ｂ）は、図３のＤＣ／ＤＣコンバータ１００において有効チャンネル数を増加させたときの動作波形図である。図６（ａ）と図６（ｂ）とでは、横軸の時間スケールが異なっている。時刻ｔ０より前に、第１チャンネルＣＨ１が有効であり、時刻ｔ０において負荷電流Ｉ_ＬＯＡＤがしきい値Ｉ_ＴＨ１を超えると、第２チャンネルＣＨ２が有効となる。有効チャンネル数を増加させる場合においては、第２チャンネルＣＨ２の実効的な誤差信号Ｖ_ＥＲＲ２をシフトさせることで、スイッチングのデューティ比が補正される。

具体的には、新たに有効となるチャンネルＣＨ２について、デューティ比がゼロから増大するように補正信号Ｖ_{ＣＯＲＲ２}が重畳される。これにより、時刻ｔ０においてチャンネルＣＨ２を、誤差信号Ｖ_ＥＲＲに応じたデューティ比でオンするハードシェディングを行った場合に比べて、出力電圧Ｖ_ＯＵＴのオーバーシュートを抑制できる。

なお第１チャンネルＣＨ１についても、誤差信号Ｖ_ＥＲＲに補正信号Ｖ_{ＣＯＲＲ１}を重畳して実効的な誤差信号Ｖ_ＥＲＲをシフトさせ、スイッチングのデューティ比を補正してもよい。

以上がＤＣ／ＤＣコンバータ１００およびその制御回路２００の動作である。この制御回路２００によれば、エラーアンプによるフィードバック制御とは別に、それより高速に動作するソフトシェディング回路２６０を設け、ＰＷＭコンパレータ２０６の入力に補正信号Ｖ_ＣＯＲＲを重畳することにより、各チャンネルのデューティ比ひいては電流供給能力を補正し、オーバーシュートやアンダーシュートを抑制することができる。

なお、補正対象とするチャンネルは限定されず、オーバーシュートやアンダーシュートを抑制できるように定めればよい。同様に、補正チャンネルごとの補正信号Ｖ_ＣＯＲＲの量については、オーバーシュートやアンダーシュートが減少するように、あらかじめ決められた値を用いてもよい。あるいは後述する図７の制御回路２００ａのように、自動的に変化させてもよい。

なおＰＷＭコンパレータ２０６の反転入力端子（−）側の誤差信号Ｖ_ＥＲＲに補正信号Ｖ_ＣＯＲＲを重畳することと、ＰＷＭコンパレータ２０６の非反転入力端子（＋）側の電流検出信号Ｖ_ＩＳに逆極性で補正信号Ｖ_ＣＯＭＰを重畳することは等価であり、いずれの方式を採用してもよい。ところでソフトシェディング回路２６０を設けることは、新たな制御系を導入することに他ならないため、ＤＣ／ＤＣコンバータ１００の安定性に少なからず影響を及ぼす。本願の発明者が検討したところ、いくつかの回路においては、前者の方（誤差信号Ｖ_ＥＲＲに重畳）が系の安定性が高まることが確認されている。したがって、補正信号Ｖ_ＣＯＲＲを誤差信号Ｖ_ＥＲＲ側に重畳することにより、系の安定性を損なわずに、オーバーシュートやアンダーシュートを抑制できる。なお、補正信号Ｖ_ＣＯＲＲを電流検出信号Ｖ_ＩＳ側に重畳したからといって必ずしも系の安定性が低下するとは限らず、安定性の低下が問題とならない場合には、補正信号Ｖ_ＣＯＲＲを電流検出信号Ｖ_ＩＳ側に重畳してもよい。

第１実施形態に係る発明は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれる様々な装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、第１実施形態に係る発明の技術的範囲を狭めるためではなく、当該発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例を説明する。

＜制御回路＞
図７は、第１実施形態における制御回路２００の一構成例を示す回路図である。本構成例の制御回路２００ａは、ソフトシェディング回路２６０としても機能する電流バランス回路２２０を備える。電流バランス回路２２０は、複数のチャンネルＣＨ１〜ＣＨＭそれぞれについて、対応する電流検出信号Ｖ_ＩＳｉと、複数のチャンネルＣＨ１〜ＣＨＭの電流検出信号Ｖ_ＩＳ１〜Ｖ_ＩＳＭの平均値Ｖ_ＡＶＥとの差分に応じた補償信号Ｖ_ＣＭＰｉを、対応するＰＷＭコンパレータ２０６＿ｉの２つの入力のうち少なくとも一方に重畳する。

好ましくは電流バランス回路２２０は、複数のチャンネルＣＨ１〜ＣＨＭそれぞれについて、補償信号Ｖ_ＣＭＰ１〜Ｖ_ＣＭＰＭを誤差信号Ｖ_ＥＲＲ側の入力（図３においてＰＷＭコンパレータ２０６の反転入力端子側）に重畳する。つまりＰＷＭコンパレータ２０６＿ｉは、補償信号Ｖ_ＣＭＰｉが重畳された誤差信号Ｖ_ＥＲＲｉを電流検出信号Ｖ_ＩＳｉと比較し、Ｖ_ＩＳｉ＞Ｖ_ＥＲＲｉとなるとＩＣＭＰ信号をアサートする。

例えば電流バランス回路２２０は、複数のチャンネルＣＨ１〜ＣＨＭの電流検出信号Ｖ_ＩＳ１〜Ｖ_ＩＳＭのピークをサンプリングし、サンプリングされた電流検出信号Ｖ_ＩＳ１’〜Ｖ_ＩＳＭ’にもとづいて補償信号Ｖ_ＣＭＰ１〜Ｖ_ＣＭＰＭを生成することができる。ｉ番目のチャンネルにおいて電流検出信号Ｖ_ＩＳ１がピークとなるのは、スイッチングトランジスタＭ１がターンオフするタイミング、すなわちＩＣＭＰ信号がアサートされるタイミングである。したがってピークをホールドするようにすることで、タイミング信号としてＩＣＭＰ信号あるいはＰＷＭ信号を用いることができるため、制御を簡易化できる。

電流バランス回路２２０の基本動作を説明する。図８（ａ）、（ｂ）は、図３のＤＣ／ＤＣコンバータ１００の動作波形図である。図８（ａ）には、電流バランス回路２２０を動作させないときの波形が示される。第１チャンネルＣＨ１に着目したとき、図８（ａ）に示すように、コイル電流Ｉ_Ｌ１のピーク値は、全チャンネルのコイル電流のピーク値の平均Ｉ_{ＰＥＡＫＡＶＥ}よりも、偏差δＩ_１、小さくなっているとする。

図８（ｂ）を参照し、電流バランス回路２２０の動作を説明する。電流バランス回路２２０は、偏差δＩ_１に応じた補償信号Ｖ_ＣＭＰ１を生成し、誤差信号Ｖ_ＥＲＲに重畳する。ＰＷＭコンパレータ２０６は、補正された誤差信号Ｖ_ＥＲＲ１を電流検出信号Ｖ_ＩＳ１と比較し、Ｖ_ＩＳ１＞Ｖ_ＥＲＲ１となるとＩＣＭＰ信号をアサートし、スイッチングトランジスタＭ１がターンオフする。電流バランス回路２２０は、その他のチャンネルＣＨ２〜ＣＨＭについても同様の補正を行う。以上が制御回路２００の動作である。

この制御回路２００ａによれば、電流バランス回路２２０によって各チャンネルＣＨｉのコイル電流Ｉ_Ｌｉのピークが全チャンネルＣＨ１〜ＣＨＭのコイル電流Ｉ_Ｌ１〜Ｉ_ＬＭのピークの平均値Ｉ_{ＰＥＡＫＡＶＥ}に近づくように補正され、ひいては全チャンネルのコイル電流のピークが一致することとなり、チャンネル間の電流バランスを改善することができる。

なおＰＷＭコンパレータ２０６の反転入力端子（−）側の誤差信号Ｖ_ＥＲＲに補償信号Ｖ_ＣＭＰを重畳することと、ＰＷＭコンパレータ２０６の非反転入力端子（＋）側の電流検出信号Ｖ_ＩＳに逆極性で補償信号Ｖ_ＣＭＰを重畳することは等価であり、いずれの方式を採用してもよい。ところで、電流バランス回路２２０を設けることは、新たな制御系を導入することに他ならないため、ＤＣ／ＤＣコンバータ１００の安定性に少なからず影響を及ぼす。本願の発明者が検討したところ、いくつかの回路においては、前者の方（誤差信号Ｖ_ＥＲＲに重畳）が系の安定性が高まることが確認されている。したがって、補償信号Ｖ_ＣＭＰを誤差信号Ｖ_ＥＲＲ側に重畳することにより、系の安定性を損なわずに、電流バランスを改善できる。なお、補償信号Ｖ_ＣＭＰを電流検出信号Ｖ_ＩＳ側に重畳したからといって必ずしも系の安定性が低下するとは限らず、安定性の低下が問題とならない場合には、補償信号Ｖ_ＣＭＰを電流検出信号Ｖ_ＩＳ側に重畳してもよい。

図７の制御回路２００ａでは、電流バランス回路２２０がソフトシェディング回路２６０として動作し、補償信号Ｖ_ＣＭＰが補正信号Ｖ_ＣＯＲＲを兼ねることとなる。以下、電流バランス回路２２０のソフトシェディング回路２６０としての機能、動作を説明する。

電流バランス回路２２０は、無効チャンネルについて、電流が流れているもの擬制して動作する。はじめにＭ＝２の場合を説明する。つまり、シングルチャンネル動作における実際の電流は、
Ｉ_Ｍ１＝Ｉ_ＬＯＡＤ
Ｉ_Ｍ２＝０
である。これを、たとえば、
Ｉ_Ｍ１＝Ｉ_ＬＯＡＤ
Ｉ_Ｍ２＝Ｋ×Ｉ_ＬＯＡＤ
とみなして、電流バランス回路２２０を動作させる。ただしＫ＞１を満たす。このときの平均電流は、
Ｉ_ＡＶＥ＝（１＋Ｋ）／２×Ｉ_ＬＯＡＤ
となる。Ｋ＞１であるとき、この場合、第１チャンネルＣＨ１については、個別電流Ｉ_Ｍ１（＝Ｉ_ＬＯＡＤ）が、平均電流Ｉ_ＡＶＥより小さいとみなされるため、平均電流に近づくように、つまりデューティ比が増加するように補正信号Ｖ_ＣＭＰ１が生成される。反対に、第２チャンネルＣＨ２については、個別電流Ｉ_Ｍ１（＝Ｋ×Ｉ_ＬＯＡＤ）が、平均電流Ｉ_ＡＶＥより大きいとみなされるため、平均電流に近づくように、つまりデューティ比が減少するように補正信号Ｖ_ＣＭＰ２が生成される。

Ｍ＝４の場合は、以下のように動作させればよい。シングルチャンネル動作における実際の電流は、
Ｉ_Ｍ１＝Ｉ_ＬＯＡＤ
Ｉ_Ｍ２＝０
Ｉ_Ｍ３＝０
Ｉ_Ｍ４＝０
である。これを、たとえば、
Ｉ_Ｍ１＝Ｉ_ＬＯＡＤ
Ｉ_Ｍ２＝Ｋ×Ｉ_ＬＯＡＤ
Ｉ_Ｍ３＝Ｋ×Ｉ_ＬＯＡＤ
Ｉ_Ｍ４＝Ｋ×Ｉ_ＬＯＡＤ
とみなして、電流バランス回路２２０を動作させる。ただしＫ＞１を満たす。このときの平均電流は、
Ｉ_ＡＶＥ＝（１＋３Ｋ）／４×Ｉ_ＬＯＡＤ
となる。第１チャンネルＣＨ１については、個別電流Ｉ_Ｍ１（＝Ｉ_ＬＯＡＤ）が、平均電流Ｉ_ＡＶＥより小さいとみなされるため、平均電流に近づくように、つまりデューティ比が増加するように補正信号Ｖ_ＣＭＰ１が生成される。反対に、第２チャンネルＣＨ２〜第４チャンネルＣＨ４については、個別電流（＝Ｋ×Ｉ_ＬＯＡＤ）が、平均電流Ｉ_ＡＶＥより大きいとみなされるため、平均電流に近づくように、つまりデューティ比が減少するように補正信号Ｖ_ＣＭＰが生成される。

２チャンネル動作における実際の電流は、
Ｉ_Ｍ１＝Ｉ_ＬＯＡＤ／２
Ｉ_Ｍ２＝Ｉ_ＬＯＡＤ／２
Ｉ_Ｍ３＝０
Ｉ_Ｍ４＝０
である。これを、たとえば、
Ｉ_Ｍ１＝Ｉ_ＬＯＡＤ／２
Ｉ_Ｍ２＝Ｉ_ＬＯＡＤ／２
Ｉ_Ｍ３＝Ｋ×Ｉ_ＬＯＡＤ／２
Ｉ_Ｍ４＝Ｋ×Ｉ_ＬＯＡＤ／２
とみなして、電流バランス回路２２０を動作させる。ただしＫ＞１を満たす。このときの平均電流は、
Ｉ_ＡＶＥ＝（１＋Ｋ）／４×Ｉ_ＬＯＡＤ
となる。第１チャンネルＣＨ１、第２チャンネルＣＨ２については、個別電流Ｉ_Ｍ（＝Ｉ_ＬＯＡＤ／２）が、平均電流Ｉ_ＡＶＥより小さいとみなされるため、平均電流に近づくように、つまりデューティ比が増加するように補正信号Ｖ_ＣＭＰが生成される。反対に、第３チャンネルＣＨ３、第４チャンネルＣＨ４については、個別電流（＝Ｋ×Ｉ_ＬＯＡＤ／２）が、平均電流Ｉ_ＡＶＥより大きいとみなされるため、平均電流に近づくように、つまりデューティ比が減少するように補正信号Ｖ_ＣＭＰが生成される。

図９は、電流バランス回路２２０によるソフトシェディングを示す波形図である。図９の前半は、Ｍ＝２のＤＣ／ＤＣコンバータにおいて、有効チャンネル数を２から１に減少させるときの動作を、後半は、有効チャンネル数を１から２に増加させるときの動作を示す。時刻ｔ０より前は、全チャンネルが有効であり、したがって各チャンネルの電流が、平均電流Ｉ_ＡＶＥに近づくように電流バランス回路２２０が動作する。

平均電流Ｉ_ＡＶＥは、簡略化して示している。時刻ｔ０に、負荷電流Ｉ_ＬＯＡＤが減少すると、電流バランス回路２２０がソフトシェディング回路２６０としての動作を開始する。第２チャンネルＣＨ２に関して、実際の電流Ｉ_Ｍ２よりも大きい仮想的な電流Ｉ_Ｍ２’が流れるものとして、電流バランス回路２２０の内部あるいは入力の状態が設定される。これにより、実際の平均電流Ｉ_ＡＶＥよりも大きい仮想的な平均電流Ｉ_ＡＶＥ’にもとづいて電流バランスが行われる。その結果、第２チャンネルＣＨ２に関して、大きな電流Ｉ_Ｍ２’が平均電流Ｉ_ＡＶＥ’に近づくように動作するため、誤差信号Ｖ_ＥＲＲ２が緩やかに低下していき、その電流Ｉ_Ｍ２も緩やかに減少していく。第１チャンネルＣＨ１については、電流バランス回路２２０による電流バランス制御にもとづいて、誤差信号Ｖ_ＥＲＲ１が変化し、電流量Ｉ_Ｍ１が変化する。

時刻ｔ１に、負荷電流Ｉ_ＬＯＡＤが増加すると、電流バランス回路２２０が、再びソフトシェディング回路２６０としての動作を開始する。具体的には第２チャンネルＣＨ２に関して、仮想的な電流Ｉ_Ｍ２’の値が、実際の電流Ｉ_Ｍ２に緩やかに戻され、実際の平均電流Ｉ_ＡＶＥにもとづく電流バランスに戻る。

続いて、電流バランス回路２２０を、ソフトシェディング回路２６０として動作させるための構成例を説明する。図１０は、電流バランス回路２２０の構成例（２２０ａ）を示す回路図である。電流バランス回路２２０ａは、複数チャンネルに対応する複数のサンプルホールド回路２２２＿１〜２２２＿Ｍを備える。ｉ番目のサンプルホールド回路２２２＿ｉは、対応する電流検出信号Ｖ_ＩＳｉを、各ＰＷＭ周期内の所定のタイミングでサンプリングする。たとえば上述のように、コイル電流Ｉ_Ｌのピークを一致させる場合、サンプルホールド回路２２２＿ｉは、電流検出信号Ｖ_ＩＳｉのピークにて、サンプリングを行えばよい。サンプリングのタイミングは、対応するチャンネルのＩＣＭＰ信号あるいはＰＷＭ信号Ｓ_ＰＷＭのネガティブエッジを利用して生成することができる。なお、サンプルホールド回路に代えて、トラックホールド回路などを用いてもよい。

なお、全チャンネルのコイル電流Ｉ_Ｌ１〜Ｉ_ＬＭのピークを揃えるかわりに、それらのボトムを揃えてもよい。この場合、サンプルホールド回路２２２＿ｉは、電流検出信号Ｖ_ＩＳｉのボトムにて、言い換えれば、スイッチングトランジスタＭ１がターンオンした直後のタイミングでサンプリングを行えばよい。たとえばサンプリングのタイミングは、ＰＷＭ信号Ｓ_ＰＷＭのポジティブエッジを利用して生成することができる。

電流バランス回路２２０ａは、さらに、複数の個別電流生成回路２２４＿１〜２２４＿Ｍ、電流平均化回路２２６、複数の差分電流生成回路２２８＿１〜２２８＿Ｍ、複数の重畳回路２３０＿１〜２３０＿Ｍを備える。

複数の個別電流生成回路２２４＿１〜２２４＿Ｍは、複数のチャンネルＣＨ１〜ＣＨＭに対応する。ｉ番目の個別電流生成回路２２４＿ｉは、対応する電流検出信号Ｖ_ＩＳに応じた個別電流Ｉ_ｉを生成する。電流平均化回路２２６は、複数のチャンネルＣＨ１〜ＣＨＭの個別電流Ｉ_１〜Ｉ_Ｍの平均に相当する平均電流Ｉ_ＡＶＥを生成する。
Ｉ_ＡＶＥ＝（Ｉ_１＋Ｉ_２＋・・・＋Ｉ_Ｍ）／Ｍ

複数の差分電流生成回路２２８＿１〜２２８＿Ｍは、複数のチャンネルＣＨ１〜ＣＨＭに対応する。ｉ番目の差分電流生成回路２２８＿ｉは、対応する個別電流Ｉ_ｉと平均電流Ｉ_ＡＶＥとの差分電流ΔＩ_ｉを生成する。差分電流ΔＩ_ｉは、図５の波形図の電流偏差δＩ_１に相当する。

複数の重畳回路２３０＿１〜２３０＿Ｍは、複数のチャンネルＣＨ１〜ＣＨＭに対応する。ｉ番目の重畳回路２３０＿ｉは、補償信号Ｖ_ＣＭＰｉとして、対応する差分電流ΔＩ_ｉに応じたオフセット電圧Ｖ_ＯＦＳｉを、対応するＰＷＭコンパレータ２０６の非反転入力端子（＋）、反転入力端子（−）のうち少なくとも一方に重畳する。

電流バランス回路２２０ａをソフトシェディング回路２６０として動作させる場合、以下の制御を行うことができる。

無効チャンネルの個別電流生成回路２２４＿１〜２２４＿Ｍへの入力Ｖ_ＩＳ’を、実際の電流を示すフィードバック信号Ｖ_ＩＳとは異なる値にセットされ、あるいは置換されてもよい。たとえばＭ＝２のコンバータにおいてシングルチャンネル動作させる場合、個別電流生成回路２２４＿２の入力に、Ｋ×Ｉ_ＬＯＡＤ×Ｒ_１に相当する電圧（ダミー電圧Ｖ_Ｄという）を与えればよい。

図１１は、重畳回路２３０の構成例を示す回路図である。重畳回路２３０＿ｉは、オフセット用抵抗Ｒ２１＿ｉ、第３キャパシタＣ２１＿ｉを含む。オフセット用抵抗Ｒ２１は第１端Ｅ１がエラーアンプ２０２の出力と接続され、第２端Ｅ２が、対応するＰＷＭコンパレータ２０６＿ｉの反転入力端子（−）と接続される。第３キャパシタＣ２１＿ｉは、オフセット用抵抗Ｒ２１＿ｉと並列に接続される。重畳回路２３０＿ｉは、対応する差分電流ΔＩ_ｉをオフセット用抵抗Ｒ２１＿ｉの第２端にソースおよび／またはシンクする。

この重畳回路２３０においては、ＰＷＭコンパレータ２０６の反転入力端子（−）の電圧は、式（１）で与えられる。
Ｖ_ＥＲＲｉ＝Ｖ_ＥＲＲ＋ΔＶ_ＯＦＳｉ＝Ｖ_ＥＲＲ＋Ｒ_２１×ΔＩ_ｉ …（１）
つまり共通のフィードバック電圧Ｖ_ＥＲＲに対して、チャンネルごとに独立して、差分電流ΔＩ_ｉに比例したオフセット電圧Ｖ_ＯＦＳｉを重畳することができる。すなわち、各チャンネルの差分電流ΔＩ_ｉは、もとの誤差信号Ｖ_ＥＲＲに影響を及ぼさない。

またオフセット用抵抗Ｒ２１の抵抗値に応じて、電流バランスのゲインを調節できる。また第３キャパシタＣ２１の容量に応じて、電流バランスの応答速度を調節できる。また電流バランス回路２２０をソフトシェディング回路２６０として動作させる際には、ソフトシェディングの時定数を、キャパシタＣ２１に応じて設定することが可能となる。

図１２（ａ）、（ｂ）は、サンプルホールド回路２２２の構成例を示す回路図である。サンプルホールド回路２２２の入力端子Ｐｉは、ＣＳｉ端子と接続され、電流検出信号Ｖ_ＩＳを受ける。第１スイッチＳＷ３１および第２スイッチＳＷ３２は、入力端子Ｐｉと出力端子Ｐｏの間に直列に設けられる。第１キャパシタＣ３１は、第１スイッチＳＷ３１および第２スイッチＳＷ３２の接続ノードと接続される。第２キャパシタＣ３２は、出力端子Ｐｏと接続される。

図１２（ａ）において、ソフトシェディング回路２６０としての動作と関連して、制御回路２００は、第２キャパシタＣ３２を、ダミー電圧Ｖ_Ｄに充電する電圧源（あるいは電流源、充電回路）２６２を備えてもよい。

あるいは図１２（ｂ）に示すように、サンプルホールド回路２２２の後段に、ダミー電圧Ｖ_Ｄｉとサンプルホールド回路２２２の出力電圧Ｖ_ＩＳｉ’を選択するセレクタ２６４を設けてもよい。

図１３は、図１２のサンプルホールド回路２２２の動作波形図である。Ｖ_ＬＸは、図３のインダクタＬ１とスイッチングトランジスタＭ１の接続ノードの電圧、Ｖｘは第１キャパシタＣ３１の電圧を、Ｖｙは第２キャパシタＣ３２の電圧を示す。第１キャパシタＣ３１および第２キャパシタＣ３２それぞれの容量の比に応じて、サンプルホールド回路２２２のゲインおよび時定数を設定することができる。つまり第２キャパシタＣ３２の容量が小さいほど、サンプルホールド回路２２２のゲインは高く、また応答性が速くなるが、高すぎるゲインは、系を不安定にする場合がある。そこで第２キャパシタＣ３２の容量を第１キャパシタＣ３１の容量より大きくすることで、適切なゲイン、時定数を実現できる。

図１４は、個別電流生成回路２２４、電流平均化回路２２６、差分電流生成回路２２８の構成例を示す回路図である。複数の個別電流生成回路２２４は同様に構成されるため、第１チャンネルの構成を説明する。個別電流生成回路２２４＿１は、Ｖ／Ｉ変換回路２３２および電流分配回路２３４を含む。Ｖ／Ｉ変換回路２３２は、対応する電流検出信号Ｖ_ＩＳ１を電流信号Ｉ_１Ｃに変換する。Ｖ／Ｉ変換回路２３２の構成は特に限定されず、さまざまな公知技術を用いることができる。電流分配回路２３４は、電流信号Ｉ_１Ｃを２系統にコピーし、１系統の電流Ｉ_１Ａを電流平均化回路２２６に、１系統の電流Ｉ_１Ｂを対応する差分電流生成回路２２８＿１に供給する。

たとえば電流分配回路２３４は、Ｖ／Ｉ変換回路２３２のトランジスタＭ４１のレプリカＭ４２，Ｍ４３、Ｖ／Ｉ変換回路２３２の抵抗Ｒ４１のレプリカＲ４２，Ｒ４３を含んでもよい。トランジスタＭ４１，Ｍ４２，Ｍ４３のゲートは共通に接続される。電流分配回路２３４の構成は特に限定されず、カレントミラー回路を用いることもできる。

電流平均化回路２２６は、カレントミラー回路を含む。カレントミラー回路は、入力トランジスタＭ５０と、複数の出力トランジスタＭ５１〜Ｍ５Ｍを含む。入力トランジスタＭ５０には、複数のチャンネルＣＨ１〜ＣＨＭの個別電流Ｉ_１Ａ〜Ｉ_ＭＡが入力される。入力トランジスタＭ５０と、複数の出力トランジスタＭ５１〜Ｍ５Ｍのサイズは、Ｍ：１であり、複数の出力トランジスタＭ５１〜Ｍ５Ｍそれぞれに流れる電流が、平均電流Ｉ_ＡＶＥとなる。

差分電流生成回路２２８＿ｉは、平均電流Ｉ_ＡＶＥが流れる配線２３６と、個別電流Ｉ_ｉＢが流れる配線２３８と、重畳回路２３０に至る配線２４０の結線である。配線２４０には、差分電流ΔＩ_ｉ＝Ｉ_ＡＶＥ−Ｉ_ｉＢが流れる。

なおサンプルホールド回路２２２、個別電流生成回路２２４、電流平均化回路２２６、差分電流生成回路２２８、重畳回路２３０それぞれの構成は特に限定されず、公知の回路を用いることができる。

＜システム電源＞
次に、ＤＣ／ＤＣコンバータの例示的な用途を説明する。図１５は、ＤＣ／ＤＣコンバータを利用したシステム電源のブロック図である。システム電源３００は、多系統（本図の例では３系統）構成を有しており、系統ＳＹＳ１〜ＳＹＳ３ごとに異なる電源電圧Ｖ_ＯＵＴを発生し、さまざまな負荷に供給可能となっている。

システム電源３００は、降圧コンバータ、昇圧コンバータ、リニアレギュレータの任意の組み合わせを含みうる。なお、図１５では、第１系統ＳＹＳ１が降圧コンバータ４１０であり、第２系統ＳＹＳ２が昇圧コンバータ４２０であり、第３系統ＳＹＳ３はリニアレギュレータ（ＬＤＯ：Low Drop Output）４３０である。リニアレギュレータは複数チャンネル分、設けられてもよい。降圧コンバータ４１０あるいは昇圧コンバータ４２０は、先に説明したＤＣ／ＤＣコンバータ１００に対応する。図１５では、ＤＣ／ＤＣコンバータをシングルフェーズとして示すが、マルチフェーズであってもよい。

システム電源３００は、パワーマネージメントＩＣ３０２と、その他の周辺回路部品を含む。パワーマネージメントＩＣ４００は、降圧コンバータ４１０の制御回路２００、昇圧コンバータ４２０の制御回路２００、リニアレギュレータ４０２、インタフェース回路４０４、シーケンサ４０６等を含む。そのほかパワーマネージメントＩＣ４００には、各種保護回路などが内蔵される。

インタフェース回路４０４は、外部のホストプロセッサとの間で制御信号やデータを送受信するために設けられる。たとえばインタフェース回路４０４は、Ｉ^２Ｃ［Inter IC］バスに準拠してもよい。シーケンサ４０６は、多系統の電源回路の起動の順序やタイミングを制御する。

以上、本明細書中に開示されている種々の発明について実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせに色々な変形例が可能なこと、またそうした変形例も、各実施形態に係る発明の技術的範囲に属することは当業者に理解されるところである。以下、こうした変形例について説明する。

＜第１変形例＞
図１０の電流バランス回路２２０ａに関して、サンプルホールド回路２２２に代えて、電流検出信号Ｖ_ＩＳの平均値を生成する平均化回路を設けてもよい。平均化回路としてはローパスフィルタを用いてもよい。

＜第２変形例＞
上記の実施形態ではダイオード整流型のＤＣ／ＤＣコンバータを説明したが、同期整流型であってもよい。また昇圧ＤＣ／ＤＣコンバータではなく、降圧ＤＣ／ＤＣコンバータや、昇降圧ＤＣ／ＤＣコンバータにも上記発明は適用可能である。この場合、図３の出力回路１１０のトポロジーを変更すればよい。

＜第３変形例＞
図３においてコイル電流Ｉ_Ｌの検出方法は特に限定されない。たとえば電流センス抵抗Ｒ１に代えて、スイッチングトランジスタＭ１のオン抵抗を利用してもよい。あるいはスイッチングトランジスタＭ１に比例した電流が流れるように接続されるスイッチングトランジスタＭ１のレプリカを設け、レプリカに流れる電流を検出してもよい。

＜第４変形例＞
図１６は、第４変形例に係る電流バランス回路２２０の一部の回路図である。電流バランス回路２２０は、各チャンネルのダミー電圧Ｖ_Ｄを生成するダミー電圧生成部２２１をさらに備える。たとえばダミー電圧生成部２２１は、あるチャンネルＣＨｉが無効となると、緩やかに増加し、無効である期間、一定値を維持し、そのチャンネルＣＨｉが再び有効となると、ゼロに向かって低下するダミー電圧Ｖ_Ｄｉを生成する。たとえばダミー電圧生成部２２１は、Ａ／Ｄコンバータを含んでもよく、ダミー電圧Ｖ_Ｄｉはデジタル制御されてもよい。

個別電流生成回路２２４の基本構成は、図１４のそれと同様である。この変形例において各チャンネルのＶ／Ｉ変換回路２３２の演算増幅器２３３は、２つの非反転入力端子を有し、一方には、対応する電流検出信号Ｖ_ＩＳｉが入力され、他方には、ダミー電圧Ｖ_Ｄｉが入力される。３入力の演算増幅器２３３は、２つの非反転入力端子の電圧のうち高い一方と、反転入力端子の誤差を増幅する。

Ｖ_Ｓｉ＞Ｖ_Ｄｉである期間、個別電流生成回路２２４＿ｉは、電流検出信号Ｖ_Ｓｉにもとづいて動作する。したがって電流バランス回路２２０は、本来の電流バランス回路として動作する。Ｖ_Ｓｉ＜Ｖ_Ｄｉである期間、個別電流生成回路２２４＿ｉは、ダミー電圧Ｖ_Ｄｉにもとづいて動作する。したがって電流バランス回路２２０は、ソフトシェディング回路として動作する。この変形例によれば、通常の電流バランス状態とソフトシェディング状態をシームレスに切りかえることが可能である。またホールド回路２２２やセレクタ２６４が不要となり、ソフトシェディングをデジタル制御できる。

さらなる変形例として、図１６のダミー電圧生成部２２１は、Ａ／Ｄコンバータに代えて、キャパシタと、キャパシタを充電してダミー電圧Ｖ_Ｄの上りスロープを生成する電流源と、キャパシタを放電してダミー電圧Ｖ_Ｄの下りスロープを生成する電流源と、を含んでもよい。

＜ＤＣ／ＤＣコンバータ（第２実施形態）＞
図１７は、ＤＣ／ＤＣコンバータの第２実施形態を示す回路図である。本実施形態のＤＣ／ＤＣコンバータ１００ｂは、先に説明した第１実施形態（図３または図７）と同様、Ｍチャンネル（ただしＭ≧２）のスイッチング出力段ＣＨ１〜ＣＨＭと、それらを所定の位相差（＝３６０°／Ｍ）で駆動する制御回路２００ｂと、を備えている。

制御回路２００ｂは、ＤＣ／ＤＣコンバータ１００ｂの出力電圧Ｖ_ＯＵＴに応じたフィードバック信号Ｖ_ＦＢがその目標値（基準電圧Ｖ_ＲＥＦ）と一致するようにスイッチング出力段ＣＨ１〜ＣＨＭの帰還制御を行う出力帰還制御部（本図の例ではエラーアンプ２０２、パルス幅変調部２０４＿１〜Ｍ、ドライバ２１２＿１〜Ｍ、及び、位相補償部２７０を含む）と、負荷に応じてＤＣ／ＤＣコンバータ１００ｂの有効チャンネル数を動的に切り替える機能（いわゆるシェディング機能）を備えたマルチフェーズコントローラ２５０と、を有する。これらの構成要素については、先の第１実施形態（図３または図７）と特に変わるところはないので、重複した説明は割愛する。

一方、本実施形態の制御回路２００ｂでは、有効チャンネル数の切替制御時における出力安定性や負荷応答性を高めるべく、マルチフェーズコントローラ２５０に新規な機能が追加されている。

より具体的に述べると、マルチフェーズコントローラ２５０は、上記のシェディング機能だけでなく、有効チャンネル数に応じて出力帰還制御部の位相補償係数（例えば位相補償部２７０の回路定数）を動的に切り替える機能を備えている。そこで、以下では、この新規な機能について重点的な説明を行う。

図１８は、第２実施形態における制御回路２００ｂの要部構成を示す回路図である。なお、本図では、図示の便宜上、チャンネル数Ｍを２とし、位相補償係数の切替機能に関連のある構成要素を中心に描写がされている。

エラーアンプ２０２は、反転入力端（＋）に入力されるフィードバック信号Ｖ_ＦＢと非反転入力端（−）に入力される基準電圧Ｖ_ＲＥＦとの差分を増幅して誤差信号Ｖ_ＥＲＲを生成する。これについては、先に説明した通りである。

パルス幅変調部２０４＿１及び２０４＿２は、それぞれ、誤差信号Ｖ_ＥＲＲ（本図の例では、電流バランス回路２２０を介して入力される誤差信号Ｖ_ＥＲＲ１及びＶ_ＥＲＲ２）に応じて各チャンネルのＰＷＭ信号Ｓ_ＰＷＭ１及びＳ_ＰＷＭ２（図１７を参照）をそれぞれ生成する。なお、本図では、パルス幅変調器２０４＿１及び２０４＿２の構成要素として、コンパレータ２０６＿１及び２０６＿２のみを描写しているが、実際には、先述のロジック回路２０８やスロープ補償部２１０（図１７を参照）も含まれている。

電流バランス回路２２０は、各チャンネルのスイッチング出力段ＣＨ１及びＣＨ２に流れるコイル電流が平衡するように、誤差信号Ｖ_ＥＲＲにオフセット電圧Ｖ_ＯＦＳ１及びＶ_ＯＦＳ２を与えて、誤差信号Ｖ_ＥＲＲ１及びＶ_ＥＲＲ２を生成する。本図では、図示の便宜上、電流バランス回路２２０のうち、図１１の重畳回路２３０＿１及び２３０＿２に相当する部分のみ（抵抗Ｒ２１＿１及びＲ２１＿２、上側電流源ＣＳ１＿１及びＣＳ１＿２、並びに、下側電流源ＣＳ２＿１及びＣＳ＿２）が描写されている。なお、電流バランス回路２２０は、マルチフェーズのＤＣ／ＤＣコンバータ１００ｂにとって重要な役割を果たすが、位相補償係数の切替機能とは直接関連していないので、これを省略しても位相補償係数の切替機能には特段支障を生じない。

位相補償部２７０は、誤差信号Ｖ_ＥＲＲの印加端と接地端との間に直列接続された位相補償抵抗Ｒｃｏｍｐ１及びＲｃｏｍｐ２と位相補償容量Ｃｃｏｍｐを含み、エラーアンプ２０２の位相補償を行うＲＣ時定数回路である。なお、位相補償抵抗Ｒｃｏｍｐ２の両端間には、マルチフェーズコントローラ２５０からの指示に応じてオン／オフされるスイッチＳＷが接続されている。すなわち、位相補償部２７０の位相補償係数は、スイッチＳＷのオン／オフに応じて動的に切り替えられる。以下、位相補償抵抗Ｒｃｏｍｐ１と位相補償抵抗Ｒｃｏｍｐ２との接続点に現れるノード電圧をＣＯＭＰ＿Ｒと呼び、位相補償抵抗Ｒｃｏｍｐ２と位相補償容量Ｃｃｏｍｐとの接続点に現れるノード電圧をＣＯＭＰと呼ぶ。

マルチフェーズコントローラ２５０は、負荷（例えば負荷電流Ｉ_ＬＯＡＤの大きさ）に応じてＤＣ／ＤＣコンバータ１００ｂの有効チャンネル数を切り替える際に、系全体の位相特性が変化することに鑑み、出力帰還制御部の位相補償係数（ここでは位相補償部２７０を形成する位相補償抵抗の抵抗値）を切り替える。

より具体的に述べると、マルチフェーズコントローラ２５０は、有効チャンネル数が１であるときにはスイッチＳＷをオフして位相補償抵抗Ｒｃｏｍｐ１及びＲｃｏｍｐ２の双方を位相補償部２７０に組み込む一方、有効チャンネル数が２であるときにはスイッチＳＷをオンして位相補償抵抗Ｒｃｏｍｐ１のみを位相補償部２７０に組み込む。

すなわち、有効チャンネル数を増やしたときには、インダクタの並列数が増えて系全体のゲインが増大することに鑑み、位相補償抵抗（＝零点抵抗）が引き下げられて系の出力安定性が高められる。逆に、有効チャンネル数を減らしたときには、位相補償抵抗が引き上げられて負荷応答性が高められる。

このような構成を採用することにより、負荷に応じて動的に切り替えられる有効チャンネル数に合わせて位相補償係数を最適化することができるので、位相補償係数が固定値とされていた場合と比べて、有効チャンネル数の切替制御時における出力安定性や負荷応答性を高めることが可能となる。

なお、位相補償係数を調整する手法としては、上記の例に限らず、位相補償抵抗Ｒｃｏｍｐの抵抗値、位相補償容量Ｃｃｏｍｐの容量値、誤差信号Ｖ_ＥＲＲのゲイン、スロープ信号Ｖ_{ＳＬＯＰＥ}の傾き、及び、電流検出信号Ｖ_ＩＳ１〜Ｖ_ＩＳＭのゲインのうち、少なくとも一つを調整すればよい。

ただし、例えば、複数の容量素子を選択的に切り替えて位相補償容量Ｃｃｏｍｐの容量値を切り替える場合には、非選択の容量素子をプリチャージしておく必要がある。また、スロープ信号Ｖ_{ＳＬＯＰＥ}の傾き、または、電流検出信号Ｖ_ＩＳ１〜Ｖ_ＩＳＭのゲインを調整する場合には、サブハーモニック発振を生じないように気を配るべきである。

また、図１７及び図１８において、ソフトシェディング回路２６０が描写されていないことからも分かるように、位相補償係数の切替機能を実装するに際して、ソフトシェディング回路２６０は必ずしも必須でない。すなわち、第１実施形態（図３または図７）と第２実施形態（図１７）については、それぞれを単独で実装することもできるし、両者を組み合わせて実装することも可能である。

＜切替遅延なし＞
図１９は、負荷に応じて有効チャンネル数を切り替えると同時に位相補償係数を切り替えた場合（＝切替遅延なしの場合）における出力電圧Ｖ_ＯＵＴの過渡応答波形図である。また、図２０は、図１９の領域α（＝時刻ｔ１０付近）における出力電圧Ｖ_ＯＵＴとコイル電流Ｉ_Ｌ１（実線）及びコイルＩ_Ｌ２（破線）の過渡応答波形図である。

時刻ｔ１０以前には、負荷が軽く、有効チャンネル数が「１」（＝ＣＨ１のみ）とされている。従って、コイル電流Ｉ_Ｌ１のみが流れており、コイル電流Ｉ_Ｌ２は流れていない。

負荷が重くなり、コイル電流Ｉ_Ｌ１が増大すると、時刻ｔ１０において、有効チャンネル数が「１」から「２」（＝ＣＨ１＋ＣＨ２）に切り替えられるので、コイル電流Ｉ_Ｌ１だけでなく、コイル電流Ｉ_Ｌ２も流れ始める。なお、コイル電流Ｉ_Ｌ１は、有効チャンネル数の増大に伴って一旦減少に転じた後、コイル電流Ｉ_Ｌ２と共に平衡状態に至る。

また、時刻ｔ１０では、有効チャンネル数が「１」から「２」に切り替えられると同時に、位相補償係数が有効チャンネル数「１」に対応する値から有効チャンネル数「２」に対応する値に切り替えられる。すなわち、有効チャンネル数に合わせて位相補償係数が最適化される。

ただし、時刻ｔ１０において、有効チャンネル数の切替動作と位相補償係数の切替動作を同時に行った場合には、両図で示したように、出力電圧Ｖ_ＯＵＴの波形が２段階のアンダーシュート波形となり、その下側ピーク値が不必要に大きくなってしまう。このような２段階のアンダーシュート波形は、負荷変動に伴う過渡応答波形（＝第１のアンダーシュート波形）と、位相補償係数の切替に伴う過渡応答波形（＝第２のアンダーシュート波形）が足し合わされることにより形成される。

上記第２のアンダーシュート波形は、位相補償係数の切替時に誤差信号Ｖ_ＥＲＲの動作点が変動することにより生じる。図２１は、先述の領域α（＝時刻ｔ１０付近）において、誤差信号Ｖ_ＥＲＲの動作点変動が生じる様子を示す波形図（Ｖ_ＥＲＲ：実線、Ｖ_ＥＲＲ１：一点鎖線、Ｖ_ＥＲＲ２：二点鎖線、ＣＯＭＰ：破線）を示している。

時刻ｔ１０では、その直前に生じた負荷の増大に伴い、誤差信号Ｖ_ＥＲＲ（並びに誤差信号Ｖ_ＥＲＲ１及びＶ_ＥＲＲ２）が急峻に上昇中である。当該過渡応答中には、エラーアンプ２０２から位相補償部２７０（位相補償容量Ｃｃｏｍｐ）に向けて大きな充電電流が流れているので、誤差信号Ｖ_ＥＲＲとノード電圧ＣＯＭＰとの電位差も大きくなっている。このような状況下で位相補償係数を切り替えるためにスイッチＳＷをオンすると、誤差信号Ｖ_ＥＲＲの動作点が大きく変動するので、上記第２のアンダーシュート波形が大きくなり、延いては、出力電圧Ｖ_ＯＵＴの下側ピーク値が不必要に大きくなってしまう。そこで、以下では、このような動作点変動を抑制する手法について提案する。

＜切替遅延あり＞
図２２は、位相補償係数の切替遅延により誤差信号Ｖ_ＥＲＲの動作点変動が抑制される様子を示す波形図（Ｖ_ＥＲＲ：実線、Ｖ_ＥＲＲ１：一点鎖線、Ｖ_ＥＲＲ２：二点鎖線、ＣＯＭＰ：破線）である。また、図２３は、図２２の領域β（＝時刻ｔ１０付近）と領域γ（＝時刻ｔ１１付近）における出力電圧Ｖ_ＯＵＴとコイル電流Ｉ_Ｌ１（実線）及びコイルＩ_Ｌ２（破線）の過渡応答波形図である。

両図で示すように、マルチフェーズコントローラ２５０は、時刻ｔ１０にて有効チャンネル数を切り替えてから、所定の遅延時間Ｔｄが経過した時刻ｔ１１において、位相補償係数を切り替える構成にするとよい。

なお、遅延時間Ｔｄについては、固定値としてもよいし、或いは、任意に調整可能な可変値としてもよい。例えば、第１実施形態（図３または図７）と第２実施形態（図１７）を組み合わせて採用する場合には、ソフトシェディングの完了タイミングに合わせて位相補償係数を切り替えるようにすればよい。

上記したように、切替遅延ありの構成（図２２及び図２３を参照）であれば、誤差信号Ｖ_ＥＲＲとノード電圧ＣＯＭＰとの電位差が十分に小さくなってから、スイッチＳＷをオンして位相補償係数を切り替えることができる。従って、切替遅延なしの構成（図１９及び図２０を参照）と比べて、誤差信号Ｖ_ＥＲＲの動作点変動を抑制することが可能となり、延いては、位相補償係数の切替に伴うアンダーシュートを小さく抑えることが可能となる。

もちろん、切替遅延ありの構成（図２２及び図２３を参照）であっても、位相補償係数の切替時には、誤差信号Ｖ_ＥＲＲ（延いては、誤差信号Ｖ_ＥＲＲ１及びＶ_ＥＲＲ２）に多少の切替段差が残る。ただし、この切替段差は、誤差信号Ｖ_ＥＲＲの収束点近傍で生じる。従って、出力電圧Ｖ_ＯＵＴの過渡応答波形において、負荷変動に伴う過渡応答波形（＝第１のアンダーシュート波形）と、位相補償係数の切替に伴う過渡応答波形（＝第２のアンダーシュート波形）が足し合わされることはない。

図２４は、出力電圧Ｖ_ＯＵＴの過渡応答波形図（実線：切替遅延あり、破線：切替遅延なし）である。本図で示したように、有効チャンネル数の切替動作と位相補償係数の切替動作を異なるタイミングで行うことにより、出力電圧Ｖ_ＯＵＴの波形が２段階のアンダーシュート波形とならない。従って、出力電圧Ｖ_ＯＵＴの下側ピーク値を小さく抑えて、負荷応答特性を高めることが可能となる。

なお、上記実施形態では、有効チャンネル数を増やす場合を例に挙げて、切替遅延の導入意義を述べたが、有効チャンネル数を減らす場合にも、上記と同様、有効チャンネル数を切り替えてから遅延時間Ｔｄが経過した時点で位相補償係数を切り替えるとよい。

また、切替遅延ありの構成（図２２及び図２３を参照）が採用されている場合、負荷の増大に応じて有効チャンネル数を増やしてから、遅延時間Ｔｄが経過するまでの間、位相補償係数が本来の最適値よりも高い値に維持される。従って、系の安定性が多少犠牲になるものの、負荷応答性が本来よりも高められることになる。一般に、負荷の増大時には、系の安定性向上よりも負荷応答性の向上を優先すべきことが多いので、上記の動作は非常に好都合であると言える。

逆に、負荷の減少に応じて有効チャンネル数を減らしたときには、遅延時間Ｔｄが経過するまでの間、位相補償係数が本来の最適値よりも低い値に維持される。従って、負荷応答性が多少犠牲になるものの、系の安定性が本来よりも高められることになる。一般に、負荷の減少時（例えば省電力モードへの移行時）において、高い負荷応答性が要求されることは少ないことから、特段の支障はないと言える。

＜その他の変形例＞
以上、実施の形態にもとづき、具体的な語句を用いて本明細書中に開示されている種々の発明について説明したが、実施の形態は、本明細書中に開示されている種々の発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

本明細書中に開示されているＤＣ／ＤＣコンバータは、様々なアプリケーションの電源手段として利用することが可能である。

１００…ＤＣ／ＤＣコンバータ、１０２…入力ライン、１０４…出力ライン、１１０…出力回路、Ｍ１…スイッチングトランジスタ、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｄ１…整流素子、２００…制御回路、２０２…エラーアンプ、２０４…パルス幅変調器、２０６…ＰＷＭコンパレータ、２０８…ロジック回路、２１０…スロープ補償器、２１２…ドライバ、２２０…電流バランス回路、２２２…サンプルホールド回路、２２４…個別電流生成回路、２２６…電流平均化回路、２２８…差分電流生成回路、２３０…重畳回路、Ｒ２１…オフセット用抵抗、Ｃ２１…第３キャパシタ、２３２…Ｖ／Ｉ変換回路、２３４…電流分配回路、２５０…マルチフェーズコントローラ、２６０…ソフトシェディング回路、２７０…位相補償部、ＳＷ３１…第１スイッチ、ＳＷ３２…第２スイッチ、Ｃ３１…第１キャパシタ、Ｃ３２…第２キャパシタ、３００…システム電源、４００…パワーマネージメントＩＣ、４０２…リニアレギュレータ、４０４…インタフェース回路、４０６…シーケンサ。

Claims (10)

1. 複数チャンネルのスイッチング出力段を備えたマルチフェーズのＤＣ／ＤＣコンバータを制御する制御回路であって、
   前記ＤＣ／ＤＣコンバータの出力電圧がその目標値と一致するように各スイッチング出力段の帰還制御を行う出力帰還制御部と、
   負荷に応じて前記ＤＣ／ＤＣコンバータの有効チャンネル数を切り替えるマルチフェーズコントローラと、
   を有し、
   前記マルチフェーズコントローラは、前記有効チャンネル数に応じて前記出力帰還制御部の位相補償係数を切り替えることを特徴とする制御回路。
2. 前記マルチフェーズコントローラは、前記有効チャンネル数を切り替えてから所定の遅延時間が経過したときに前記位相補償係数を切り替えることを特徴とする請求項１に記載の制御回路。
3. 前記出力帰還制御部は、
   前記出力電圧に応じたフィードバック信号と所定の基準電圧との差分を増幅して誤差信号を生成するエラーアンプと、
   前記誤差信号に応じて各チャンネルのＰＷＭ［pulse width modulation］信号をそれぞれ生成する複数のパルス幅変調器と、
   各チャンネルのＰＷＭ信号に応じて各チャンネルのスイッチング出力段をそれぞれ駆動する複数のドライバと、
   位相補償抵抗と位相補償容量により前記エラーアンプの位相補償を行う位相補償部と、
   を含むことを特徴とする請求項１または請求項２に記載の制御回路。
4. 前記複数のパルス幅変調器は、それぞれ、
   対応するチャンネルのスイッチング出力段に流れる電流に応じた電流検出信号と前記誤差信号とを比較してオフ信号を生成するコンパレータと、
   前記電流検出信号と前記誤差信号の一方にスロープ信号を重畳するスロープ補償部と、
   所定周波数のオン信号に応じて前記ＰＷＭ信号をオンレベルとし前記オフ信号に応じて前記ＰＷＭ信号をオフレベルとするロジック回路と、
   を含むことを特徴とする請求項３に記載の制御回路。
5. 前記マルチフェーズコントローラは、前記位相補償抵抗の抵抗値、前記位相補償容量の容量値、前記誤差信号のゲイン、前記スロープ信号の傾き、及び、前記電流検出信号のゲインのうち少なくとも一つを調整して前記出力帰還制御部の位相補償係数を切り替えることを特徴とする請求項４に記載の制御回路。
6. 複数のチャンネルそれぞれについて、対応する前記電流検出信号と前記複数のチャンネルの前記電流検出信号の平均値との差分に応じた補償信号を、対応する前記コンパレータの２つの入力のうち少なくとも一方に重畳する電流バランス回路をさらに有することを特徴とする請求項４または請求項５に記載の制御回路。
7. 前記マルチフェーズコントローラにより前記有効チャンネル数が切り替えられる際に少なくとも一つのチャンネルを補正対象として補正信号を生成し、対応する前記コンパレータの２つの入力のうち少なくとも一方に前記補正信号を重畳するソフトシェディング回路をさらに有することを特徴とする請求項４〜請求項６のいずれか一項に記載の制御回路。
8. 単一の半導体基板に一体集積化されることを特徴とする請求項１〜請求項７のいずれか一項に記載の制御回路。
9. 複数チャンネルのスイッチング出力段と、
   請求項１〜請求項８のいずれか一項に記載の制御回路と、
   を有することを特徴とするＤＣ／ＤＣコンバータ。
10. 請求項９に記載のＤＣ／ＤＣコンバータを有することを特徴とするシステム電源。

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