JP6545938B2 - 保護回路およびそれを用いたスイッチング電源の制御回路、電源回路、ならびに電子機器および基地局 - Google Patents

Description

本発明は、保護回路に関する。

半導体回路を構成する部品を保護するために、種々の保護回路が設けられる。保護回路としては、過電圧から回路素子を保護するための過電圧保護回路、過電流から回路素子を保護するための過電流保護回路などが例示される。そのほか、低電圧で回路が誤動作するのを防止するために低電圧を検出するＵＶＬＯ（低電圧ロックアウト回路）なども、保護回路の一種といえる。

たとえば過電流保護回路は、保護対象の回路素子に流れる電流を検出し、検出した電流を所定のしきい値と比較する。検出した電流がしきい値を超えると、回路の動作停止、電流の遮断などの保護処理が実行される。

こうした保護回路において、しきい値が複数設定され、保護が多重化される場合がある。たとえばスイッチング電源の制御回路に搭載される過電流保護回路は、コイルあるいはスイッチングトランジスタに流れる電流を検出する。そして、検出した電流が第１しきい値Ｉ_ＴＨ１を超えると、スイッチングトランジスタのスイッチングを、スイッチング周期を単位として停止する。さらに検出した電流が第１しきい値Ｉ_ＴＨ１より高い第２しきい値Ｉ_ＴＨ２を超えると、スイッチングトランジスタＭ１のスイッチングを完全に停止する。

特開２００７−００６６６３号公報 特開２００７−３３６６２０号公報

複数のしきい値を、保護回路の外部から自由に設定したい場合がある。図１は、本発明者らが検討した保護回路の回路図である。保護回路４０は、ＤＣ／ＤＣコンバータの過電流保護回路であり、制御回路１０に内蔵される。制御回路１０は、出力回路２０とともにスイッチング電源回路（単に電源回路という）２を構成する。出力回路２０は、スイッチング回路１０２、インダクタＬ１、出力キャパシタＣ１、抵抗Ｒ１１、Ｒ１２を含む。

制御回路１０は、スイッチング回路１０２に加えて、スイッチング回路１０２を制御するコントローラ１０４、過電流保護回路４０を備える。制御回路１０のフィードバック（ＦＢ）端子には、出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢが入力される。

コントローラ１０４は、フィードバック電圧Ｖ_ＦＢが所定の目標電圧と一致するように、スイッチング回路１０２のハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬのデューティ比を調節する。

過電流保護回路４０は、出力回路２０に流れる電流Ｉ_Ｓを検出し、電流Ｉ_Ｓを複数のしきい値Ｉ_ＴＨ１、Ｉ_ＴＨ２と比較する。過電流保護回路４０は、第１検出器４０２、第２検出器４０４、第１メモリ４０６、第２メモリ４０８、インタフェース回路４１０を備える。

第１メモリ４０６、第２メモリ４０８はそれぞれ、第１しきい値Ｉ_ＴＨ１、第２しきい値Ｉ_ＴＨ２の設定データＤ１、Ｄ２を保持する。第１検出器４０２は、検出電流Ｉ_Ｓを第１メモリ４０６の設定データＤ１に応じたしきい値Ｉ_ＴＨ１と比較する。第２検出器４０４は、検出電流Ｉ_Ｓを第２メモリ４０８の設定データＤ２に応じたしきい値Ｉ_ＴＨ２と比較する。インタフェース回路４１０は、外部のプロセッサから、設定データＤ１、Ｄ２を受け、第１メモリ４０６、第２メモリ４０８に書き込む。コントローラ１０４は、第１検出器４０２、第２検出器４０４の検出結果に応じて、異なる保護処理を行う。

なお、図１の過電流保護回路４０およびそれを備える制御回路１０を公知技術と認定してはならない。

本発明者は、このような保護回路について検討した結果、以下の課題を認識するに至った。

図１の過電流保護回路４０では、第１メモリ４０６および第２メモリ４０８が同一チップ、同一メモリ、同一セクタ内に設けられる。たとえば第１メモリ４０６と第２メモリ４０８は、隣接するアドレスであり得る。この場合、プロセッサ４からの設定データＤ１、Ｄ２は、同一の書き込みシーケンス内に、対応するメモリ４０６、４０８に実質的に同時に書き込まれることになる。

したがって書き込みシーケンス中に伝送エラーが発生すると、インタフェース回路４１０は、設定データＤ１、Ｄ２の両方を誤った値で受信するおそれがある。あるいはインタフェース回路４１０が設定データＤ１、Ｄ２を正しく受信した場合であっても、第１メモリ４０６、第２メモリ４０８への書き込み時あるいは書き込み後に強い電磁ノイズや宇宙線が混入すると、誤った値が書き込まれるおそれがある。
このように図１の過電流保護回路４０では、同一の誤り発生要因によって、第１検出器４０２と第２検出器４０４による保護機能が同時に失われることになる。

本発明のある態様は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、堅牢性を高めた保護回路の提供にある。

本発明のある態様は、保護回路に関する。保護回路は、監視対象の電気信号を第１しきい値と比較する第１検出器と、電気信号を第２しきい値と比較する第２検出器と、第１しきい値の設定データを格納する第１メモリと、第２しきい値の設定データを格納する第２メモリと、外部のプロセッサからのデータを受け、第１メモリ、第２メモリに書き込むインタフェース回路と、を備える。保護回路は、所定条件を満たすときのみ第１メモリにデータを書き込み可能に構成される。

この態様によると、第１メモリと第２メモリへの設定データの同時書き込みが禁止されるため、同一の誤り発生要因によって、２つしきい値を設定するための２つの設定データが両方同時に誤って書き込まれるのを防止できる。これにより、２つの検出器の機能が同時に失われるのを防止でき、堅牢性を高めることができる。

ある態様の制御回路は、所定条件を満たすとき許可モード、満たさないときに禁止モードとなるステートマシンをさらに備え、第１メモリへのアクセスが、モードに応じて許可・禁止されてもよい。

ステートマシンは、プロセッサから所定の制御データを受信したことを契機として、許可モードに遷移してもよい。
この場合、プロセッサは一旦、制御データを送信し、モードを切りかえた後でのみ、第１メモリに設定データを書き込み可能となるため、第１メモリと第２メモリへの同時アクセスを防止できる。

ステートマシンは、プロセッサが第２メモリにデータを書き込んだことを契機として、許可モードに遷移してもよい。
第２メモリへの書き込みが完了するまでは、第１メモリへのアクセスが禁止されるため、第１メモリと第２メモリへの同時アクセスを防止できる。

第１メモリと第２メモリは、保護回路が集積化される半導体基板（チップ）上に、物理的に離れた場所にレイアウトされてもよい。
第１メモリと第２メモリが物理的に離間して配置することにより、外部からの電磁ノイズや宇宙線によって、格納される設定データが同時に破壊される確率を低減できる。

第１メモリと第２メモリは、それぞれ別の半導体基板（チップ）に集積化されてもよい。
これにより、外部からの電磁ノイズや宇宙線によって、第１メモリと第２メモリそれぞれに格納される設定データが同時に破壊される確率を低減できる。

第１メモリと第２メモリは、異なる電源系統に属してもよい。これにより、電源ライン・グランドライン経由のノイズによるデータの同時破壊を防止できる。

本発明の別の態様もまた、保護回路である。この保護回路は、電気信号を第１しきい値と比較する第１検出器と、電気信号を第２しきい値と比較する第２検出器と、第１しきい値の設定データを格納する第１メモリと、第２しきい値の設定データを格納する第２メモリと、外部のプロセッサからのデータを受け、第１メモリ、第２メモリに書き込むインタフェース回路と、を備える。保護回路は、プロセッサによる第１メモリへの書き込みと、第２メモリへの書き込みに、異なる処理を要求するよう構成される。

本発明のさらに別の態様もまた、保護回路である。この保護回路は、第１メモリおよび第２メモリが、プロセッサからの一連の書き込み命令のシーケンスにより書き込みできないように構成される。

本発明のさらに別の態様もまた、保護回路である。この保護回路において、第１メモリおよび第２メモリへの書き込みは、排他的に許可される。

本発明のさらに別の態様もまた、保護回路である。この保護回路は、電気信号を第１しきい値と比較する第１検出器と、電気信号を第２しきい値と比較する第２検出器と、第１しきい値の設定データを格納する第１メモリと、第２しきい値の設定データを格納する第２メモリと、外部のプロセッサからのデータを受け、第１メモリ、第２メモリに書き込むインタフェース回路と、を備える。第１メモリおよび第２メモリは、保護回路が集積化される半導体基板上において、物理的に離れた場所にレイアウトされる。

保護回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

本発明の別の態様は、スイッチング電源の制御回路に関する。制御回路は、スイッチング電源のスイッチング素子を制御するスイッチングコントローラと、上述のいずれかの保護回路と、を備えてもよい。

保護回路は、過電流保護回路であってもよい。保護回路が監視する電気信号は、スイッチング電源に流れる電流であってもよい。

保護回路は、過電圧保護回路であってもよい。保護回路が監視する電気信号は、スイッチング電源の出力電圧であってもよい。

本発明の別の態様は、スイッチング電源である。スイッチング電源は、少なくともスイッチング素子、インダクタおよびスイッチング素子のスイッチング動作に応じて直流の出力電圧が発生する出力ラインを有する出力回路と、出力電圧にもとづいてスイッチング素子を制御する制御回路と、を備えてもよい。

本発明の別の態様は、電子機器に関する。電子機器は、上述のデジタル制御電源回路を備える。

本発明の別の態様は、移動体通信用の基地局に関する。基地局は、上述のデジタル制御電源回路を備える。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、保護回路の堅牢性を高めることができる。

本発明者らが検討した保護回路の回路図である。 実施の形態に係る保護回路の回路図である。 図３（ａ）は、プロセッサから図２の保護回路へのデータ伝送を示す図であり、図３（ｂ）は、プロセッサから図１の過電流保護回路へのデータ伝送を示す図である。 保護回路を備える電源回路の制御回路の回路図である。 保護回路を備える電源回路の制御回路の回路図である。 図６（ａ）、（ｂ）は、電源回路を備える電子機器を示すブロック図である。 第１変形例に係る保護回路の回路図である。 第３変形例に係る保護回路の回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る保護回路３０の回路図である。
保護回路３０は、第１検出器３０２、第２検出器３０４、第１メモリ３０６、第２メモリ３０８、インタフェース回路３１０、ステートマシン３１２、Ａ／Ｄコンバータ３１４を備える。

第１検出器３０２は、監視対象の電気信号Ｓ_ＭＯＮを第１しきい値ＴＨ１と比較し、所定の大小関係を満たすときに、第１保護信号Ｐ１をアサートする。第２検出器３０４は、同じ電気信号Ｓ_ＭＯＮを、第２しきい値ＴＨ２と比較し、所定の大小関係を満たすときに、第２保護信号Ｐ２をアサートする。本実施の形態において、電気信号Ｓ_ＭＯＮはＡ／Ｄコンバータ３１４によりデジタルデータＤ_ＭＯＮに変換され、第１検出器３０２、第２検出器３０４は、電気信号としきい値をデジタル領域で比較する。

第１メモリ３０６は、第１しきい値ＴＨ１の設定データ（第１設定データともいう）Ｄ１を格納する。第２メモリ３０８は、第２しきい値ＴＨ２の設定データ（第２設定データともいう）Ｄ２を格納する。メモリは、レジスタであってもよいし、ＲＡＭ（Random Access Memory）あるいは不揮発メモリであってもよい。

保護回路３０は、ひとつの半導体基板３２に一体集積化される。第１メモリ３０６と第２メモリ３０８は、保護回路３０が集積化される半導体基板３２上において、物理的に離れた場所にレイアウトされる。

インタフェース回路３１０は、外部のプロセッサ４から、バス５およびインタフェース（Ｉ／Ｆ）端子を介してデータを受け、第１メモリ３０６、第２メモリ３０８に書き込む。なおインタフェース回路３１０は、保護回路３０以外の回路ブロックで使用すべきデータを受信するために用いられてもよい。バス５は、たとえばＩ^２Ｃバスであり、インタフェース回路３１０はシリアルデータを受信可能に構成される。

本実施の形態において、保護回路３０は、所定条件を満たすときのみ、第１メモリ３０６に第１設定データＤ１を書き込み可能に構成される。所定条件を満たさないときには、第１メモリ３０６への書き込みは禁止される。

ステートマシン３１２は、所定条件を満たすとき許可モード、満たさないときに禁止モードとなる。プロセッサ４による第１メモリ３０６へのアクセスは、ステートマシン３１２が示すモードに応じて許可・禁止される。

以上が保護回路３０の構成である。続いて、第１メモリ３０６を書き込み可能とするための条件を説明する。第１メモリ３０６を書き込み可能とするためには、ステートマシン３１２を許可モードに遷移させる必要がある。

ステートマシン３１２は、デフォルトにおいて禁止モードであり、許可フラグＦＬＧはネゲート（たとえばローレベル）されている。インタフェース回路３１０は、許可フラグＦＬＧがネゲートされているとき、第１設定データＤ１を受信したとしても、それを第１メモリ３０６に書き込まない。このときインタフェース回路３１０は、プロセッサ４に対して禁止モードであることを通知してもよい。

第１メモリ３０６と第２メモリ３０８への書き込みは排他的とすることが好ましい。すなわち許可フラグＦＬＧがアサートされるとき、第１メモリ３０６への書き込みが許可、第２メモリ３０８への書き込みが禁止され、許可フラグＦＬＧがネゲートされるとき、第１メモリ３０６への書き込みが禁止、第２メモリ３０８への書き込みが許可される。

ステートマシン３１２は、プロセッサ４から、所定の制御データＤ３を受信したことを契機として、許可モードに遷移する。たとえばステートマシン３１２は、第３メモリ３２０およびデコーダ３２２を含む。インタフェース回路３１０は、プロセッサ４から制御データを受信すると、第３メモリ３２０に書き込む。デコーダ３２２は、第３メモリ３２０に格納されるデータＤ３をデコードし、制御データＤ３が所定の条件を満たすとき、許可モードを示す許可フラグＦＬＧをアサートする。

ステートマシン３１２はタイマー回路（不図示）を含んでもよい。タイマー回路は、制御データＤ３が所定の条件を満たすとカウント動作を開始し、カウント値が所定値に達すると、許可フラグＦＬＧをアサートしてもよい。

インタフェース回路３１０は、許可フラグＦＬＧがアサートされている場合のみ、受信した設定データを第１メモリ３０６に書き込む。

以上が保護回路３０の構成である。続いてその動作を説明する。

図３（ａ）は、プロセッサ４から図２の保護回路３０へのデータ伝送を示す図であり、図３（ｂ）は、プロセッサ４から図１の過電流保護回路４０へのデータ伝送を示す図である。図２の保護回路３０の利点を明確化するため、はじめに図３（ｂ）を参照して、図１の過電流保護回路４０の動作を説明する。

図１の過電流保護回路４０では、プロセッサ４からメモリ４０６，４０８へのデータ書き込みには何らの制約もない。したがって、図３（ｂ）に示すように、連続する書き込みシーケンスにより、２つの設定データＤ１、Ｄ２を書き込むことができる。この書き込みシーケンス中のある期間にわたり伝送エラーが生ずると、設定データＤ１，Ｄ２が両方破壊され、過電流検出機能が完全に失われる。

続いて図３（ａ）を参照して、図２の保護回路３０の動作を説明する。
初期状態ではステートマシン３１２は禁止モードであり、許可フラグＦＬＧはネゲートされている。この状態では、プロセッサ４は、第２設定データＤ２を第２メモリ３０８に書き込む。続いてプロセッサ４は、許可モードに遷移させるべく、ステートマシン３１２に対して制御データＤ３を送信する。この制御データＤ３を契機として許可モードに遷移し、許可フラグＦＬＧがアサートされる。プロセッサ４は、許可フラグＦＬＧがアサートされた後に、第１設定データＤ１を第１メモリ３０６に書き込む。

つまり、プロセッサ４が第２設定データＤ２を書き込んだ後、禁止期間の間は、第１設定データＤ１を書き込むことができなくなる。以上が図３の保護回路３０の動作である。

この保護回路３０によれば、第１メモリ３０６と第２メモリ３０８に対して、設定データＤ１、Ｄ２を同時に書き込むことができなくなる。したがって同一の誤り発生要因によって、２つの設定データＤ１、Ｄ２が両方誤って書き込まれるのを防止できる。これにより、２つの検出器３０２、３０４の機能が同時に失われるのを防止でき、堅牢性を高めることができる。

たとえば図３（ａ）において、図３（ｂ）と同じ期間に伝送エラーが生じたとする。この場合、第２設定データＤ２と制御データＤ３が破壊されることになる。制御データＤ３が破壊されると、許可モードに遷移せず、禁止モードが維持される。プロセッサ４は、再度、制御データＤ３をステートマシン３１２に出力し、許可モードへ遷移させた後に、第１設定データＤ１を第１メモリ３０６に書き込むこととなる。つまり、第２設定データＤ２が破壊された場合であっても、第１設定データＤ１は正しく書き込まれる可能性が高くなるため、少なくともひとつの検出機能を有効に残すことができる。

なお、プロセッサ４が、第２メモリ３０８に第２設定データＤ２を書き込むためには、第２メモリ３０８をアドレス指定し、第２設定データＤ２を送信するという２つのステップが必要となる。これに対して、プロセッサ４が、第１メモリ３０６に第１設定データＤ１を書き込むためには、第３メモリ３２０をアドレス指定し、制御データＤ３を送信し、第１メモリ３０６をアドレス指定し、第１設定データＤ１を送信するという４つのステップが必要となる。つまり保護回路３０は、プロセッサ４による第１メモリ３０６への書き込みと、第２メモリ３０８への書き込みに、異なる処理を要求するよう構成されるものと把握できる。

（用途）
続いて、保護回路３０の用途を説明する。図４は、保護回路３０を備える電源回路２ａの制御回路１０ａの回路図である。保護回路３０は、過電流保護（Over Current Protection）回路である。たとえばコントローラ１０４は、デジタル制御電源のコントローラである。
コントローラ１０４は、Ａ／Ｄコンバータ１１０、誤差検出器１１２、補償器１１４、デジタルパルス変調器１１６、ドライバ１１８、ロジック部１２０を備える。Ａ／Ｄコンバータ１１０は、フィードバック電圧Ｖ_ＦＢをデジタル値Ｄ_ＦＢに変換する。誤差検出器１１２は、目標値Ｄ_ＲＥＦとデジタル値Ｄ_ＦＢの偏差δＶを算出する。補償器１１４は、偏差δＶがゼロに近づくように調節されるデューティ指令値Ｄ_ＤＵＴＹを生成する。補償器１１４は、ＰＩあるいはＰＩＤ制御を行ってもよい。デジタルパルス変調器１１６は、デューティ指令値Ｄ_ＤＵＴＹに応じたデューティ比を有するパルス信号Ｓ_ＰＷＭを生成する。ドライバ１１８は、パルス信号Ｓ_ＰＷＭにもとづいてスイッチング回路１０２を駆動する。

Ｉ／Ｖ変換器３１６は、スイッチング回路１０２に流れる電流Ｉ_Ｓを検出し、電圧Ｖ_Ｓに変換する。電圧Ｖ_Ｓ（電流Ｉ_Ｓ）は、監視対象の電気信号として保護回路３０に入力される。保護回路３０は、電流Ｉ_Ｓが第１しきい値ＴＨ１を超えると、過電流保護信号ＯＣＰ１をアサートし、電流Ｉ_Ｓが第２しきい値ＴＨ２を超えると、過電流保護信号ＯＣＰ２をアサートする。ロジック部１２０は、保護信号ＯＣＰ１、ＯＣＰ２に応じて、スイッチング回路１０２が停止するようにドライバ１１８を制御する。

図５は、保護回路３０を備える電源回路２ｂの制御回路１０ｂの回路図である。保護回路３０は、過電圧保護（Over Voltage Protection）回路である。

保護回路３０は、監視対象の電気信号として、Ａ／Ｄコンバータ１１０の出力Ｄ_ＦＢ（電圧Ｖ_ＦＢ）を受ける。図２のＡ／Ｄコンバータ３１４は、図５のＡ／Ｄコンバータ１１０に相当する。

保護回路３０は、電圧Ｖ_ＦＢが第１しきい値ＴＨ１を超えると、過電圧保護信号ＯＶＰ１をアサートし、電圧Ｖ_ＦＢが第２しきい値ＴＨ２を超えると、過電圧保護信号ＯＶＰ２をアサートする。ロジック部１２０は、保護信号ＯＶＰ１、ＯＶＰ２に応じて、スイッチング回路１０２が停止するようにドライバ１１８を制御する。

このように、保護回路３０は、スイッチング電源の過電流あるいは過電圧保護回路として好適に利用できる。

（システム）
最後に、電源回路２の用途を説明する。図６（ａ）、（ｂ）は、電源回路２を備える電子機器を示すブロック図である。図６（ａ）の電子機器５００ａは、商用交流電源５０２からの交流電圧を整流するブリッジ回路５０４と、平滑キャパシタ５０６と、上述の電源回路２と、負荷５０８を備える。この場合、電源回路２としては、非絶縁型あるいは絶縁型の降圧、昇圧、あるいは昇降圧コンバータなどが好適に利用できる。電子機器５００ａは、たとえば移動体通信用の基地局、テレビやＰＣ、冷蔵庫などの家電製品、ファクシミリやコピー機などのＯＡ機器、工作機械、などが例示される。

図６（ｂ）の電子機器５００ｂは、電池５１０と、電池の電圧を受ける上述の電源回路２と、負荷５０８を備える。こうした電子機器５００ｂとしては、携帯電話端末、タブレットＰＣ、デジタルカメラ、デジタルビデオカメラなどのが例示される。たとえば負荷５０８は、マイコンやメモリ、液晶ドライバや、液晶バックライト用ＬＥＤ、カメラのフラッシュ用ＬＥＤなどであってもよい。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
図７は、第１変形例に係る保護回路３０ａの回路図である。この変形例では、第１検出器３０２、第２検出器３０４は、アナログ領域での比較を行う。図７の保護回路３０ａは、図２の保護回路３０のＡ／Ｄコンバータ３１４に代えて、第１Ｄ／Ａコンバータ３２４、第２Ｄ／Ａコンバータ３２６を備える。Ｄ／Ａコンバータ３２４、３２６はそれぞれ、設定データＤ１、Ｄ２をアナログしきい値電圧Ｖ_ＴＨ１、Ｖ_ＴＨ２に変換する。検出器３０２、３０４はそれぞれ、アナログの電気信号Ｖ_ＭＯＮを、しきい値電圧Ｖ_ＴＨ１、Ｖ_ＴＨ２と比較する。この変形例によっても、図２の保護回路３０と同様の効果を得ることができる。

（第２変形例）
実施の形態では、許可モードへの遷移条件が、プロセッサ４からの制御データＤ３の書き込みであったが、本発明はそれには限定されず、許可モードへの遷移条件にはさまざまな変形例がありえる。
たとえばステートマシン３１２は、プロセッサ４が第２メモリ３０８に設定データＤ２を書き込んだことを契機として、たとえばその所定の待機時間τ経過後に、許可モードに遷移してもよい。プロセッサ４および保護回路３０を搭載する機器の設計者は、この待機時間τを知っているから、プロセッサ４を、第２設定データＤ２の書き込み後、待機時間τ経過後に、第１設定データＤ１を書き込むように設計する。

この変形例によれば、経過時間を適切に設定することにより、保護回路の堅牢性を高めることができる。

（第３変形例）
図８は、第３変形例に係る保護回路３０ｂの回路図である。この変形例では、モードを切りかえるための制御データＤ３が、専用の制御線６を介して入力される。制御データＤ３は、シリアルデータであってもよいし、ハイ／ロー２値の制御信号であってもよい。この変形例によっても、図２の保護回路３０と同様の効果を得ることができる。

（第４変形例）
実施の形態ではデジタル制御電源回路を例に説明したが、本発明はそれには限定されず、アナログ制御電源回路にも適用可能である。またパルス変調方式は特に限定されない。たとえばオン時間固定方式、オフ時間固定方式、パルス周波数変調方式など、さまざまなパルス変調に適用可能である。

（第５変形例）
実施の形態では、電源回路２として降圧コンバータについて説明したが本発明はそれには限定されない。電源回路２は、昇圧コンバータであってもよいし昇降圧コンバータであってもよい。またトランスを用いたフォワードコンバータあるいはフライバックコンバータであってもよい。電源回路の形式に応じて出力回路２０のトポロジーは適宜変更すればよい。さらには、電源回路２はＤＣ／ＤＣコンバータには限定されず、リニアレギュレータやチャージポンプ回路であってもよい。

（第６変形例）
保護回路３０の用途は電源回路に限定されない。たとえば保護回路３０は、２次電池の充電回路、オーディオ用ＩＣ、液晶用ドライバＩＣ、ＰＭＩＣ（電源管理ＩＣ）、マイクロコントローラ、ＵＳＢ（Universal Serial Bus）などのインタフェース回路、など、さまざまな用途に利用可能である。

（第７変形例）
実施の形態では、第１メモリ３０６と第２メモリ３０８が同一チップ（半導体基板）に集積化されたが、本発明はそれには限定されなず、それぞれ別の半導体基板に集積化されてもよい。これにより、外部からの電磁ノイズや宇宙線によって、第１メモリ３０６と第２メモリ３０８それぞれに格納される設定データＤ１、Ｄ２が同時に破壊される確率を低減できる。

第１メモリ３０６と第２メモリ３０８は、異なる電源系統に属してもよい。これにより、電源ライン・グランドライン経由のノイズによる設定データＤ１、Ｄ２の同時破壊を防止できる。

実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

２…電源回路、４…プロセッサ、５…バス、６…制御線、１０…制御回路、２０…出力回路、３０…保護回路、３０２…第１検出器、３０４…第２検出器、３０６…第１メモリ、３０８…第２メモリ、３１０…インタフェース回路、３１２…ステートマシン、３１４…Ａ／Ｄコンバータ、３１６…Ｉ／Ｖ変換器、３２０…第３メモリ、３２２…デコーダ、３２４…第１Ｄ／Ａコンバータ、３２６…第２Ｄ／Ａコンバータ、４０…過電流保護回路、１０２…スイッチング回路、１０４…コントローラ、１１０…Ａ／Ｄコンバータ、…スイッチングコントローラ、１１２…誤差検出器、１１４…補償器、１１６…デジタルパルス変調器、１１８…ドライバ、１２０…ロジック部、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、４０２…第１検出器、４０４…第２検出器、４０６…第１メモリ、４０８…第２メモリ、４１０…インタフェース回路、Ｓ_ＰＷＭ…パルス信号、Ｄ_ＦＢ…フィードバックデータ、δＶ…誤差データ、Ｄ_ＤＵＴＹ…デューティ指令値。

Claims (17)

1. 第１メモリと、
   第２メモリと、
   外部のプロセッサから設定データおよびアドレスを受信し、前記アドレスが指定する前記第１メモリ、前記第２メモリの一方に、前記設定データを書き込むインタフェース回路と、
   監視対象の電気信号を、前記第１メモリに格納される設定データに応じた第１しきい値と比較し、比較結果に応じた第１保護信号を生成する第１検出器と、
   前記電気信号を前記第２メモリに格納される設定データに応じた第２しきい値と比較し、比較結果に応じた第２保護信号を生成する第２検出器と、
   所定条件を満たすとき許可モード、満たさないときに禁止モードとなるステートマシンと、
   を備え、
   前記第１保護信号、前記第２保護信号は、回路保護に利用可能であり、
   前記インタフェース回路による前記第１メモリへのアクセスが、前記ステートマシンのモードに応じて許可・禁止され、
   前記ステートマシンは、前記インタフェース回路が前記第２メモリに前記設定データを書き込んだことを契機として、前記許可モードに遷移することを特徴とする保護回路。
2. 前記第１メモリおよび前記第２メモリへの書き込みは、排他的に許可されることを特徴とする請求項１に記載の保護回路。
3. 第１メモリと、
   第２メモリと、
   外部のプロセッサから設定データおよびアドレスを受信し、前記アドレスが指定する前記第１メモリ、前記第２メモリの一方に、前記設定データを書き込むインタフェース回路と、
   監視対象の電気信号を、前記第１メモリに格納される設定データに応じた第１しきい値と比較し、比較結果に応じた第１保護信号を生成する第１検出器と、
   前記電気信号を前記第２メモリに格納される設定データに応じた第２しきい値と比較し、比較結果に応じた第２保護信号を生成する第２検出器と、
   を備え、
   前記第１保護信号、前記第２保護信号は、回路保護に利用可能であり、
   前記インタフェース回路は、所定条件を満たすときのみ前記第１メモリに前記設定データを書き込み可能に構成され、
   前記第１メモリおよび前記第２メモリへの書き込みは、排他的に許可されることを特徴とする保護回路。
4. 前記第１メモリと前記第２メモリは、前記保護回路が集積化される半導体基板上に、物理的に離れた場所にレイアウトされることを特徴とする請求項１から３のいずれかに記載の保護回路。
5. 保護回路であって、
   第１メモリと、
   第２メモリと、
   外部のプロセッサから設定データおよびアドレスを受信し、前記アドレスが指定する前記第１メモリ、前記第２メモリの一方に、前記設定データを書き込むインタフェース回路と、
   監視対象の電気信号を、前記第１メモリに格納される設定データに応じた第１しきい値と比較し、比較結果に応じた第１保護信号を生成する第１検出器と、
   前記電気信号を前記第２メモリに格納される設定データに応じた第２しきい値と比較し、比較結果に応じた第２保護信号を生成する第２検出器と、
   を備え、
   前記第１保護信号、前記第２保護信号は、回路保護に利用可能であり、
   前記インタフェース回路は、所定条件を満たすときのみ前記第１メモリに前記設定データを書き込み可能に構成され、
   前記第１メモリと前記第２メモリは、前記保護回路が集積化される半導体基板上に、物理的に離れた場所にレイアウトされることを特徴とする保護回路。
6. 前記第１メモリと前記第２メモリは、それぞれ別の半導体基板に集積化されることを特徴とする請求項１から３のいずれかに記載の保護回路。
7. 第１メモリと、
   第２メモリと、
   外部のプロセッサから設定データおよびアドレスを受信し、前記アドレスが指定する前記第１メモリ、前記第２メモリの一方に、前記設定データを書き込むインタフェース回路と、
   監視対象の電気信号を、前記第１メモリに格納される設定データに応じた第１しきい値と比較し、比較結果に応じた第１保護信号を生成する第１検出器と、
   前記電気信号を前記第２メモリに格納される設定データに応じた第２しきい値と比較し、比較結果に応じた第２保護信号を生成する第２検出器と、
   を備え、
   前記第１保護信号、前記第２保護信号は、回路保護に利用可能であり、
   前記インタフェース回路は、所定条件を満たすときのみ前記第１メモリに前記設定データを書き込み可能に構成され、
   前記第１メモリと前記第２メモリは、それぞれ別の半導体基板に集積化されることを特徴とする保護回路。
8. 前記第１メモリと前記第２メモリは、異なる電源系統に属することを特徴とする請求項１から７のいずれかに記載の保護回路。
9. 第１メモリと、
   第２メモリと、
   外部のプロセッサから設定データおよびアドレスを受信し、前記アドレスが指定する前記第１メモリ、前記第２メモリの一方に、前記設定データを書き込むインタフェース回路と、
   監視対象の電気信号を、前記第１メモリに格納される設定データに応じた第１しきい値と比較し、比較結果に応じた第１保護信号を生成する第１検出器と、
   前記電気信号を前記第２メモリに格納される設定データに応じた第２しきい値と比較し、比較結果に応じた第２保護信号を生成する第２検出器と、
   を備え、
   前記第１保護信号、前記第２保護信号は、回路保護に利用可能であり、
   前記インタフェース回路は、所定条件を満たすときのみ前記第１メモリに前記設定データを書き込み可能に構成され、
   前記第１メモリと前記第２メモリは、異なる電源系統に属することを特徴とする保護回路。
10. 第１メモリと、
    第２メモリと、
    外部のプロセッサから設定データおよびアドレスを受信し、前記アドレスが指定する前記第１メモリ、前記第２メモリの一方に、前記設定データを書き込むインタフェース回路と、
    監視対象の電気信号を、前記第１メモリに格納される設定データに応じた第１しきい値と比較し、比較結果に応じた第１保護信号を生成する第１検出器と、
    前記電気信号を前記第２メモリに格納される設定データに応じた第２しきい値と比較し、比較結果に応じた第２保護信号を生成する第２検出器と、
    を備え、
    前記第１保護信号、前記第２保護信号は、回路保護に利用可能であり、
    前記第１メモリおよび前記第２メモリへの書き込みは、排他的に許可されることを特徴とする保護回路。
11. 保護回路であって、
    第１メモリと、
    第２メモリと、
    外部のプロセッサから設定データおよびアドレスを受信し、前記アドレスが指定する前記第１メモリ、前記第２メモリの一方に、前記設定データを書き込むインタフェース回路と、
    監視対象の電気信号を、前記第１メモリに格納される設定データに応じた第１しきい値と比較し、比較結果に応じた第１保護信号を生成する第１検出器と、
    前記電気信号を前記第２メモリに格納される設定データに応じた第２しきい値と比較し、比較結果に応じた第２保護信号を生成する第２検出器と、
    を備え、
    前記第１保護信号、前記第２保護信号は、回路保護に利用可能であり、
    前記第１メモリおよび前記第２メモリは、前記保護回路が集積化される半導体基板上において、物理的に離れた場所にレイアウトされることを特徴とする保護回路。
12. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から５、９から１１のいずれかに記載の保護回路。
13. スイッチング電源の制御回路であって、
    前記スイッチング電源のスイッチング素子を制御するスイッチングコントローラと、
    請求項１から１２のいずれかに記載の保護回路と、
    を備え、
    前記保護回路は、過電流保護回路であり、前記保護回路が監視する前記電気信号は、前記スイッチング電源に流れる電流であることを特徴とする制御回路。
14. スイッチング電源の制御回路であって、
    前記スイッチング電源のスイッチング素子を制御するスイッチングコントローラと、
    請求項１から１２のいずれかに記載の保護回路と、
    を備え、
    前記保護回路は、過電圧保護回路であり、前記保護回路が監視する前記電気信号は、前記スイッチング電源の出力電圧であることを特徴とする制御回路。
15. 少なくともスイッチング素子、インダクタおよび前記スイッチング素子のスイッチング動作に応じて直流の出力電圧が発生する出力ラインを有する出力回路と、
    前記出力電圧にもとづいて前記スイッチング素子を制御する請求項１３または１４に記載の制御回路と、
    を備えることを特徴とする電源回路。
16. 請求項１５に記載の電源回路を備えることを特徴とする電子機器。
17. 請求項１５に記載の電源回路を備えることを特徴とする移動体通信用の基地局。

Images