JP6517504B2 - 受信装置 - Google Patents
受信装置 Download PDFInfo
- Publication number
- JP6517504B2 JP6517504B2 JP2014245181A JP2014245181A JP6517504B2 JP 6517504 B2 JP6517504 B2 JP 6517504B2 JP 2014245181 A JP2014245181 A JP 2014245181A JP 2014245181 A JP2014245181 A JP 2014245181A JP 6517504 B2 JP6517504 B2 JP 6517504B2
- Authority
- JP
- Japan
- Prior art keywords
- signal processing
- unit
- sampling
- series
- sampling value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Description
低ノイズ増幅器11は、アンテナ10から出力される受信信号を増幅する。低ノイズ増幅器11は、増幅した受信信号をフィルタ回路12に出力する。
フィルタ回路12は、低ノイズ増幅器11から出力される受信信号における所望の周波数帯域以外の信号成分を減衰させる。フィルタ回路12には、例えばローパスフィルタまたはバンドパスフィルタなどである。フィルタ回路12は、受信信号における所望の周波数帯域以外の信号成分を減衰させた信号を、アナログデジタル変換器13に出力する。
サンプリング部131は、フィルタ回路12から出力される信号に対して所定のサンプリング周波数でサンプリングを行なう。サンプリング部131は、サンプリングしたサンプリング値を有するデジタル信号を分配回路132に逐次出力する。
分配回路132は、サンプリング部131から出力されるデジタル信号を時系列順に交互に第1サンプリング値系列(DEVEN)と第2サンプリング値系列(DODD)とに振り分ける。分配回路132は、第1サンプリング値系列(DEVEN)を第1デジタル信号処理部14に出力する。分配回路132は、第2サンプリング値系列(DODD)を第2デジタル信号処理部15に出力する。これにより分配回路132は、サンプリング部131から出力されるデジタル信号に対する信号処理を並列化する。
分配回路132は、先ずサンプリング部131から出力されるサンプリング値Xnのデジタル信号を第1デジタル信号処理部14に出力する。分配回路132は、次にサンプリング部131から出力されるサンプリング値Xn+1のデジタル信号を第2デジタル信号処理部15に出力する。分配回路132は、次にサンプリング部131から出力されるサンプリング値Xn+2のデジタル信号を第1デジタル信号処理部14に出力する。分配回路132は、次にサンプリング部131から出力されるサンプリング値Xn+3のデジタル信号を第2デジタル信号処理部15に出力する。分配回路132は、サンプリング部131から逐次出力されるデジタル信号を、第1デジタル信号処理部14と第2デジタル信号処理部15とに交互に出力する。
第1デジタル信号処理部14は、例えば、アナログデジタル変換器13から出力されるデジタル信号を同相成分(I成分)として扱う。第2デジタル信号処理部15は、例えば、アナログデジタル変換器13から出力されるデジタル信号を直交成分(Q成分)として扱う。
第2デジタル信号処理部15は、第2振分スイッチ(第3振分部)151、第3乗算器152、第4乗算器153、第3信号処理回路154、および第4信号処理回路155を備えている。
第1振分スイッチ141および第2振分スイッチ151は、同一の構成を備えている。第1乗算器142および第3乗算器152は、同一の構成を備えている。第2乗算器143および第4乗算器153は、同一の構成を備えている。
第1振分スイッチ141は、クロック信号の立ち上がりエッジに同期して第3サンプリング値系列(DODDA)を第1乗算器142に出力する。第1振分スイッチ141は、第1乗算器142に出力する各サンプリング値をクロック信号の次の立ち上がりエッジまで維持する。
第1振分スイッチ141は、クロック信号の立ち下がりエッジに同期して第4サンプリング値系列(DEVENA)を第2乗算器143に出力する。第1振分スイッチ141は、第2乗算器143に出力する各サンプリング値をクロック信号の次の立ち下がりエッジまで維持する。
これにより第1振分スイッチ141は、アナログデジタル変換器13から出力される第1サンプリング値系列(DEVEN)に対する信号処理を並列化する。第1乗算器142および第2乗算器143の各々に入力されるデジタル信号の切り替え周期は、アナログデジタル変換器13が出力する第1サンプリング値系列(DEVEN)の周期の2倍(つまりサンプリング周期の4倍)になる。
第2乗算器143は、第1振分スイッチ141から出力される第4サンプリング値系列(DEVENA)に「−1」を乗算して、乗算結果を出力する。
第1乗算器142および第2乗算器143は、第1サンプリング値系列(DEVEN)のデジタル信号に対して「1」と「−1」とを交互に乗算する。この第1乗算器142および第2乗算器143の動作は、サンプリング部131から出力されるサンプリング値{Xn,Xn+1,Xn+2,Xn+3,…}に対して、{「1」,「0」,「−1」,「0」,…}を乗じることに相当する。つまり第1乗算器142および第2乗算器143は、サンプリング周波数fsによるサンプリング値{Xn,Xn+1,Xn+2,Xn+3,…}に対して、cos(fs/4+位相角)を乗じる。位相角は、0度、180度のどちらを指定してもよい。
第2振分スイッチ151は、クロック信号の立ち上がりエッジに同期して第5サンプリング値系列(DODDB)を第3乗算器152に出力する。第2振分スイッチ151は、第3乗算器152に出力する各サンプリング値をクロック信号の次の立ち上がりエッジまで維持する。
第2振分スイッチ151は、クロック信号の立ち下がりエッジに同期して第6サンプリング値系列(DEVENB)を第4乗算器153に出力する。第2振分スイッチ151は、第4乗算器153に出力する各サンプリング値をクロック信号の次の立ち下がりエッジまで維持する。
これにより第2振分スイッチ151は、アナログデジタル変換器13から出力される第2サンプリング値系列(DODD)に対する信号処理を並列化する。第3乗算器152および第4乗算器153の各々に入力されるデジタル信号の切り替え周期は、アナログデジタル変換器13が出力する第2サンプリング値系列(DODD)の周期の2倍(つまりサンプリング周期の4倍)になる。
第4乗算器153は、第2振分スイッチ151から出力される第6サンプリング値系列(DEVENB)に「−1」を乗算して、乗算結果を出力する。
第3乗算器152および第4乗算器153は、第2サンプリング値系列(DODD)のデジタル信号に対して「1」と「−1」とを交互に乗算する。この第3乗算器152および第4乗算器153の動作は、サンプリング部131から出力されるサンプリング値{Xn,Xn+1,Xn+2,Xn+3,…}に対して、{「0」,「1」,「0」,「−1」,…}を乗じることに相当する。つまり第3乗算器152および第4乗算器153は、サンプリング周波数fsによるサンプリング値{Xn,Xn+1,Xn+2,Xn+3,…}に対して、sin(fs/4+位相角)を乗じる。位相角は、0度、180度のどちらを指定してもよい。但し、上記のcos(fs/4+位相角)と位相角を合わせる。
これにより第1信号処理回路144および第2信号処理回路145は、アナログデジタル変換器13から出力される第1サンプリング値系列(DEVEN)のデータレートと同一のデータレートで信号処理結果を出力する。第1信号処理回路144および第2信号処理回路145の各々の動作周波数は、サンプリング周波数fsの1/4(=fs/4)である。
第2信号処理回路145は、一連のサンプリング値{Xn,Xn+2,…,Xn+14}を用いるフィルタ処理により得られる信号処理結果IEVEN(=I(n))を逐次出力する。第1信号処理回路144は、第2信号処理回路145が用いる一連のサンプリング値に対して1信号分だけ遅れる一連のサンプリング値{Xn+2,Xn+4,…,Xn+16}を用いて、第2信号処理回路145のフィルタ処理に並列的にフィルタ処理を実行する。第1信号処理回路144は、一連のサンプリング値{Xn+2,Xn+4,…,Xn+16}を用いるフィルタ処理により得られる信号処理結果IODD(=I(n+1))を逐次出力する。
これにより第3信号処理回路154および第4信号処理回路155は、アナログデジタル変換器13から出力される第2サンプリング値系列(DODD)のデータレートと同一のデータレートで信号処理結果を出力する。第3信号処理回路154および第4信号処理回路155の各々の動作周波数は、サンプリング周波数fsの1/4(=fs/4)である。
第4信号処理回路155は、一連のサンプリング値{Xn+1,Xn+3,…,Xn+15}を用いるフィルタ処理により得られる信号処理結果QEVEN(=Q(n))を逐次出力する。第3信号処理回路154は、第4信号処理回路155が用いる一連のサンプリング値に対して1信号分だけ遅れる一連のサンプリング値{Xn+3,Xn+5,…,Xn+17}を用いて、第4信号処理回路155のフィルタ処理に並列的にフィルタ処理を実行する。第4信号処理回路155は、一連のサンプリング値{Xn+3,Xn+5,…,Xn+17}を用いるフィルタ処理により得られる信号処理結果QODD(=I(n+1))を逐次出力する。
第1〜第4信号処理回路144,145,154,155を持つことにより、専用の半導体回路などを用いる必要無しに、FPGAなどのプログラマブルロジックデバイスを用いて、第1および第2デジタル信号処理部14,15を構成することができる。これにより第1および第2デジタル信号処理部14,15の汎用性を増大させることができ、構成に要する費用が嵩むことを抑制することができる。
上述した実施形態では、第1信号処理回路144および第2信号処理回路145は、相互に1信号分だけずれる一連のサンプリング値を用いる信号処理を行なうとしたが、これに限定されない。
第1信号処理回路144および第2信号処理回路145は、1信号分のずれに限らず、相互に所定信号分だけずれる一連のサンプリング値を用いる信号処理を実行してもよい。
上述した実施形態では、第3信号処理回路154および第4信号処理回路155は、相互に1信号分だけずれる一連のサンプリング値を用いる信号処理を行なうとしたが、これに限定されない。
第3信号処理回路154および第4信号処理回路155は、1信号分のずれに限らず、相互に所定信号分だけずれる一連のサンプリング値を用いる信号処理を実行してもよい。
受信装置1は、図4に示すように、分配回路132、第1振分スイッチ141、および第2振分スイッチ151を有する振分部20を備えてもよい。
上述した実施形態では、第1デジタル信号処理部14は第1乗算器142および第2乗算器143を備え、第2デジタル信号処理部15は第3乗算器152および第4乗算器153を備えるとしたが、これに限定されない。
第1デジタル信号処理部14は、図4に示すように、第3サンプリング値系列(DODDA)および第4サンプリング値系列(DEVENA)の各々にcos(fs/4+位相角)を乗じる乗算器211,212を有する同相成分出力部21を備えてもよい。
第2デジタル信号処理部15は、図4に示すように、第5サンプリング値系列(DODDB)および第6サンプリング値系列(DEVENB)の各々にsin(fs/4+位相角)を乗じる乗算器221,222を有する直交成分出力部22を備えてもよい。
第1〜第4信号処理回路144,145,154,155を持つことにより、専用の半導体回路などを用いる必要無しに、FPGAなどのプログラマブルロジックデバイスを用いて、第1および第2デジタル信号処理部14,15を構成することができる。これにより第1および第2デジタル信号処理部14,15の汎用性を増大させることができ、構成に要する費用が嵩むことを抑制することができる。
Claims (3)
- 前段間引きを用いた直交復調器を並列化する手段として、
受信信号を所定周期でサンプリングしてサンプリング値を逐次取得するサンプリング値取得部と、
前記サンプリング値取得部により取得される前記サンプリング値を、第1サンプリング値系列と第2サンプリング値系列とに交互に振り分けて逐次出力する第1振分部と、
前記第1振分部から出力される前記第1サンプリング値系列を、第3サンプリング値系列と第4サンプリング値系列とに交互に振り分けて逐次出力する第2振分部と、
前記第1振分部から出力される前記第2サンプリング値系列を、第5サンプリング値系列と第6サンプリング値系列とに交互に振り分けて逐次出力する第3振分部と、
前記第2振分部から出力される前記第3サンプリング値系列に、サンプリング周波数に基づく基準角度と、指定された位相角との和の余弦を求めた結果である1または−1を乗算する第1乗算部と、
前記第2振分部から出力される前記第4サンプリング値系列に、1または−1のうち前記余弦を求めた結果である値以外の値を乗算する第2乗算部と、
前記第3振分部から出力される前記第5サンプリング値系列に、前記基準角度と、前記位相角との和の正弦を求めた結果である1または−1を乗算する第3乗算部と、
前記第3振分部から出力される前記第6サンプリング値系列に、1または−1のうち前記正弦を求めた結果である値以外の値を乗算する第4乗算部と、
FIR型で係数として偶数を用いるとともに、前記第1乗算部および前記第2乗算部から出力される前記第3サンプリング値系列および前記第4サンプリング値系列の一連のサンプリング値を用いる信号処理により得られる信号処理結果を逐次出力する第1信号処理部と、
FIR型で係数として偶数を用いるとともに、前記第1乗算部および前記第2乗算部から出力される前記第3サンプリング値系列および前記第4サンプリング値系列の一連のサンプリング値のうち前記第1信号処理部が用いる一連のサンプリング値に対して所定信号分だけずれる一連のサンプリング値を用いて、前記第1信号処理部が実行する前記信号処理に並列的な信号処理により得られる信号処理結果を逐次出力する第2信号処理部と、
FIR型で係数として偶数を用いるとともに、前記第3乗算部および前記第4乗算部から出力される前記第5サンプリング値系列および前記第6サンプリング値系列の一連のサンプリング値を用いる信号処理により得られる信号処理結果を逐次出力する第3信号処理部と、
FIR型で係数として偶数を用いるとともに、前記第3乗算部および前記第4乗算部から出力される前記第5サンプリング値系列および前記第6サンプリング値系列の一連のサンプリング値のうち前記第3信号処理部が用いる一連のサンプリング値に対して所定信号分だけずれる一連のサンプリング値を用いて、前記第3信号処理部が実行する前記信号処理に並列的な信号処理により得られる信号処理結果を逐次出力する第4信号処理部と、
を備える、受信装置。 - 前記第2振分部、前記第1乗算部、前記第2乗算部、前記第1信号処理部、および前記第2信号処理部と、前記第3振分部、前記第3乗算部、前記第4乗算部、前記第3信号処理部、および前記第4信号処理部とは、相互に並列的に動作する、請求項1に記載の受信装置。
- 前記第1信号処理部は、前記第2信号処理部が用いる一連のサンプリング値に対して1信号分だけずれる一連のサンプリング値を用いて、前記第2信号処理部が実行する前記信号処理に並列的な信号処理を実行し、
前記第3信号処理部は、前記第4信号処理部が用いる一連のサンプリング値に対して1信号分だけずれる一連のサンプリング値を用いて、前記第4信号処理部が実行する前記信号処理に並列的な信号処理を実行する、
請求項1または請求項2に記載の受信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014245181A JP6517504B2 (ja) | 2014-12-03 | 2014-12-03 | 受信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014245181A JP6517504B2 (ja) | 2014-12-03 | 2014-12-03 | 受信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016111434A JP2016111434A (ja) | 2016-06-20 |
JP6517504B2 true JP6517504B2 (ja) | 2019-05-22 |
Family
ID=56124904
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014245181A Active JP6517504B2 (ja) | 2014-12-03 | 2014-12-03 | 受信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6517504B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0795667B2 (ja) * | 1993-01-18 | 1995-10-11 | 日本電気株式会社 | トランスバーサルフィルタ |
JPH07321862A (ja) * | 1994-05-25 | 1995-12-08 | Matsushita Electric Ind Co Ltd | ディジタル変調波復調装置 |
JP4321919B2 (ja) * | 1999-07-26 | 2009-08-26 | 古野電気株式会社 | 信号処理方法 |
JP3479882B2 (ja) * | 1999-10-04 | 2003-12-15 | 日本電気株式会社 | 復調器 |
US8543074B1 (en) * | 2012-04-17 | 2013-09-24 | Telefonaktiebolaget Lm Ericsson (Publ) | Frequency agile digital radio receiver |
-
2014
- 2014-12-03 JP JP2014245181A patent/JP6517504B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016111434A (ja) | 2016-06-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5628161B2 (ja) | 直接直交サンプリング装置および方法 | |
TWI481232B (zh) | 數位頻道器 | |
US9197283B1 (en) | Reconfigurable wideband channelized receiver | |
JP6935425B2 (ja) | ノイズ抑圧装置、ノイズ抑圧方法、及びこれらを用いた受信装置、受信方法 | |
US8705604B2 (en) | Method and apparatus for complex in-phase/quadrature polyphase nonlinear equalization | |
EP2894823A1 (en) | Coefficient estimation for digital IQ calibration | |
JP6274818B2 (ja) | 弾性表面波センサを備えた特性測定装置 | |
JP6517504B2 (ja) | 受信装置 | |
US9112756B1 (en) | System and method for coherent wideband channel generation using multiple received narrowband channels | |
WO2013108590A1 (ja) | 直交変換誤差補正装置 | |
US8331494B1 (en) | Combined digital down conversion (DDC) and decimation filter | |
JP2013205093A (ja) | ディジタル位相検波器 | |
WO2011128881A2 (en) | Implementation of complex sampling and time delays calculation | |
JP6345980B2 (ja) | 受信装置 | |
TWI532329B (zh) | 載波信號偵測裝置、觸控偵測裝置及其偵測方法 | |
Lee et al. | Implementation of a gmsk communication system on fpga | |
RU209338U1 (ru) | Устройство для демодуляции ofdm-сигнала с децимацией частоты дискретизации | |
KR101809276B1 (ko) | 대역 통과 샘플링 신호 수신 장치 | |
RU132657U1 (ru) | Дискриминатор устройства тактовой синхронизации | |
US10230331B2 (en) | Digital frequency converter and method of processing in a digital frequency converter | |
RU2585980C2 (ru) | Способ фазовой обработки сигналов | |
JP5847762B2 (ja) | 振幅変調信号を復調するための方法および装置 | |
RU124098U1 (ru) | Дискриминатор устройства тактовой синхронизации | |
JP3874295B2 (ja) | 高周波信号のデジタルiq検波方法 | |
Pillai et al. | Two reconstructors for M-channel time-interleaved ADCs with missing samples |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170310 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20170911 Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20170911 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180129 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180220 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180403 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180918 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181115 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190319 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190418 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6517504 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |