JP6496028B2 - Semiconductor element storage package and semiconductor device - Google Patents
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Description
本発明は、半導体素子を収納する半導体素子収納用パッケージおよびこれを備えた半導体装置に関する。 The present invention relates to a semiconductor element housing package for housing a semiconductor element and a semiconductor device including the same.
発光素子、受光素子などの光半導体素子や信号処理用演算素子などの半導体素子は、半導体素子を保護するとともに、半導体素子と外部の配線とを接続するために半導体素子収納用パッケージに収納される。半導体素子収納用パッケージとしては、たとえば、複数の矩形板状の壁体が互いに嵌合されて枠状を成す周壁体によって構成されたものがある(国際公開第2014/069432号参照)。国際公開第2014/069432号に開示の半導体素子収納用パッケージでは、壁体に反りや変形が生じる場合がある。この場合には、複数の壁体を互いに嵌合させ、その嵌合部をろう材などの接合材によって接合して周壁体を形成する際に、各壁体に位置ずれが生じるおそれがある。 Optical semiconductor elements such as light emitting elements and light receiving elements and semiconductor elements such as signal processing arithmetic elements are housed in a semiconductor element housing package for protecting the semiconductor elements and connecting the semiconductor elements and external wiring. . As a package for housing a semiconductor element, for example, there is a package composed of a peripheral wall body in which a plurality of rectangular plate-like wall bodies are fitted to each other to form a frame shape (see International Publication No. 2014/066942). In the package for housing a semiconductor element disclosed in International Publication No. 2014/066942, the wall may be warped or deformed. In this case, when a plurality of wall bodies are fitted to each other and the fitting portions are joined by a joining material such as a brazing material to form the peripheral wall body, there is a possibility that a positional deviation occurs in each wall body.
本発明の一態様の半導体素子収納用パッケージは、基体と、周壁体とを含んでいる。前記基体は、半導体素子が載置される載置領域を含む第1面を有する板状である。前記周壁体は、前記載置領域を囲むように前記基体の前記第1面に設けられて枠状を成す。また、前記周壁体は、第1壁体と、第2壁体と、第3壁体と、第4壁体と、から成る。前記第1壁体は、前記第1面に垂直に立設された矩形板状であって、前記第1面に平行な方向の第1端部に第1嵌合部が設けられ、かつ第2端部に第2嵌合部が設けられるとともに、前記第1嵌合部と前記第2嵌合部との間に厚み方向に貫通した貫通開口が設けられている。前記第2壁体は、前記第1壁体に対向する矩形板状である。前記第3壁体は、前記第1面に垂直に立設された、前記第1壁体および前記第2壁体に隣接する矩形板状であって、前記第1面に平行な方向の第3端部に前記第1嵌合部と嵌合する第3嵌合部が設けられ、第4端部が前記第2壁体に一体的に連なる。前記第4壁体は、前記第1面に垂直に立設された、前記第1壁体および前記第2壁体に隣接する矩形板状であって、前記第1面に平行な方向の第5端部に前記第2嵌合部と嵌合する第4嵌合部が設けられ、第6端部が前記第2壁体に一体的に連なる。 The package for housing a semiconductor element of one embodiment of the present invention includes a base body and a peripheral wall body. The base has a plate shape having a first surface including a placement region on which a semiconductor element is placed. The peripheral wall body is provided on the first surface of the base body so as to surround the placement area, and forms a frame shape. The peripheral wall body includes a first wall body, a second wall body, a third wall body, and a fourth wall body. The first wall body has a rectangular plate shape standing upright perpendicular to the first surface, and a first fitting portion is provided at a first end in a direction parallel to the first surface, and A second fitting portion is provided at the two end portions, and a through opening penetrating in the thickness direction is provided between the first fitting portion and the second fitting portion. The second wall body has a rectangular plate shape facing the first wall body. The third wall body is a rectangular plate that is erected vertically to the first surface and is adjacent to the first wall body and the second wall body, and is in a direction parallel to the first surface. A third fitting portion for fitting with the first fitting portion is provided at the three end portions, and the fourth end portion is integrally connected to the second wall body. The fourth wall body is a rectangular plate that is erected vertically to the first surface and is adjacent to the first wall body and the second wall body, and is in a direction parallel to the first surface. A fourth fitting portion for fitting with the second fitting portion is provided at the five end portions, and the sixth end portion is integrally connected to the second wall body.
また本発明の一態様の半導体装置は、前記半導体収納用パッケージと、前記基体における前記第1面の載置領域に載置された半導体素子と、を含む。 The semiconductor device of one embodiment of the present invention includes the semiconductor storage package and a semiconductor element mounted on the mounting region of the first surface of the base.
以下、本発明を添付の図面を参照して詳細に説明する。図1は本発明の第1実施形態である半導体素子収納用パッケージ2を備えた半導体装置1の構成を示す分解斜視図であり、図2は半導体装置1において、半導体素子3が半導体素子収納用パッケージ2に収納された状態を示す分解斜視図である。図3は半導体素子収納用パッケージ2の構成を示す斜視図であり、図4は半導体素子収納用パッケージ2の構成を示す分解斜視図である。また、図5は半導体素子収納用パッケージ2を基体21の第1面21aに垂直な上方側から見た平面図であり、図6は半導体素子収納用パッケージ2を第1壁体221に垂直な正面側から見た正面図であり、図7は半導体素子収納用パッケージ2を第3壁体223に垂直な側方側から見た側面図である。また、図8は図5に示す半導体素子収納用パッケージ2を切断面線A−Aで切断した断面図であり、図9は半導体素子収納用パッケージ2の第1壁体221の近傍を拡大して示す斜視図である。 Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 is an exploded perspective view showing a configuration of a semiconductor device 1 including a semiconductor
半導体装置1は、半導体素子収納用パッケージ2と、該半導体素子収納用パッケージ2に収納される半導体素子3と、蓋体5とを含んで構成される。半導体素子収納用パッケージ2は、半導体素子3を収納するためのパッケージであり、図3〜図9に示すように、基体21と、周壁体22と、端子部材23とを含んで構成される。 The semiconductor device 1 includes a semiconductor
基体21は、板状に形成されており、半導体素子3が素子載置用基台4を介して載置される載置領域Rを含む第1面21aを有する。基体21は、たとえば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルトなどの金属材料、もしくはこれらの金属材料を含有する合金材料、またはこれらの複合材料から成る。基体21の熱伝導率は、たとえば、7W/(m・K)〜398W/(m・K)に設定される。基体21のヤング率は、たとえば、110GPa〜345GPaに設定される。基体21の熱膨張係数は、たとえば、4×10−6/℃〜22×10−6/℃に設定される。The
本実施形態では、基体21は矩形板状に形成されており、基体21の大きさは、たとえば、長辺の長さが10mm〜50mmに設定され、短辺の長さが5mm〜20mmに設定され、厚みが0.2mm〜5mmに設定される。 In the present embodiment, the
また、基体21は、溶融した金属材料、合金材料または複合材料を型枠に鋳込んで固化させたインゴットを、従来周知の圧延加工または打ち抜き加工などの金属加工によって作製することができる。 In addition, the
また、基体21の酸化腐食を抑制するために、電気めっき法または無電解めっき法によって、基体21の外表面に、ニッケルまたは金などの金属層を形成しておいてもよい。 Further, in order to suppress oxidative corrosion of the
周壁体22は、半導体素子3が素子載置用基台4を介して載置される載置領域Rを囲むように、矩形板状の基体21の外周縁に沿って基体21の第1面21aに設けられて枠状を成す、上端が開口した部材である。周壁体22は、ろう材などの接合材を介して基体21の第1面21aに接合される。なお、ろう材は、たとえば、銀、銅、金、亜鉛、アルミニウムまたはマグネシウムなどから成り、ニッケル、カドミウムまたはリンなどの添加物を含有させたものであってもよい。 The
周壁体22は、たとえば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルトなどの金属材料、もしくはこれらの金属材料を含有する合金材料、またはこれらの複合材料から成る。周壁体22の熱伝導率は、たとえば、7W/(m・K)〜398W/(m・K)に設定される。周壁体22のヤング率は、たとえば、110GPa〜345GPaに設定される。周壁体22の熱膨張係数は、たとえば、4×10−6/℃〜22×10− 6/℃に設定される。The
周壁体22は、基体21の第1面21aに垂直な上方側から見たときの形状が矩形環状である。その外形の大きさは、たとえば、長辺の長さが10mm〜50mmに設定され、短辺の長さが5mm〜20mmに設定される。また、基体21の第1面21aに垂直な上方側から見たときの、周壁体22の内周縁から外周縁までの長さ(厚み)は、たとえば、0.5mm〜3mmに設定される。さらに、周壁体22の上端から下端までの長さ(高さ)は、たとえば、5mm〜20mmに設定される。 The shape of the
周壁体22は、第1壁体221と、第2壁体222と、第3壁体223と、第4壁体224と、から成る。第1壁体221は、矩形板状の基体21の一方の短辺に沿って第1面21aに垂直に立設された矩形板状である。第2壁体222は、基体21の他方の短辺に沿って第1壁体221に対向する矩形板状である。第3壁体223は、基体21の一方の長辺に沿って第1面21aに垂直に立設された、第1壁体221および第2壁体222に隣接する矩形板状である。第4壁体224は、基体21の他方の長辺に沿って第1面21aに垂直に立設された、第1壁体221および第2壁体222に隣接する矩形板状である。 The
第1壁体221は、対向する短辺が基体21の第1面21aに垂直となるように、第1面21aに立設されている。また、第1面21aに平行な方向の第1端部221aの中央に第1嵌合部221cが設けられ、かつ第2端部221bの中央に第2嵌合部221dが設けられる。そして、第1嵌合部221cと第2嵌合部221dとの間に厚み方向に貫通した貫通開口221eが設けられている。 The
本実施形態では、第1壁体221の第1嵌合部221cおよび第2嵌合部221dは、それぞれ、貫通開口221eから離反する方向に突出した凸状を成す。第1壁体221において、第1嵌合部221cと第2嵌合部221dとは同じ形状であり、第1壁体221に垂直な方向から見たときの形状が、矩形状である。第1壁体221に垂直な方向から見たときの、第1嵌合部221cの第1端部221aに沿った長さ、および、第2嵌合部221dの第2端部221bに沿った長さは、たとえば、0.5mm〜5mmに設定され、第1嵌合部221cおよび第2嵌合部221dの突出長さは、たとえば、0.5mm〜3mmに設定される。 In the present embodiment, the first
また、本実施形態では、第1壁体221の貫通開口221eは円形状であり、その直径は、たとえば、1mm〜10mmに設定される。また、図6に示すように、第1壁体221に垂直な方向から見たときに、貫通開口221eの中心221fは、第1嵌合部221cの、第1端部221aに沿った上端点および下端点と、第2嵌合部221dの、第2端部221bに沿った上端点および下端点とを頂点とする仮想矩形221jの領域内に位置する。 Moreover, in this embodiment, the through-opening 221e of the
図6に示すように、本実施形態では、第1壁体221に垂直な方向から見たときに、貫通開口221eの中心221fは、第1壁体221の仮想的な外接矩形221gの2つの対角線221hの交点221iに対して、基体21の第1面21aに平行な方向に関して同じ位置である。また、第1面21aに垂直な方向に関して同じ位置または4mm程度上方側、または下方側にずれた位置である。 As shown in FIG. 6, in this embodiment, when viewed from the direction perpendicular to the
第2壁体222は、対向する短辺が基体21の第1面21aに垂直となるように、第1壁体221に対向して設けられる。本実施形態では、第2壁体222の、基体21の第1面21aに平行な方向の両端部および下端部は、端子嵌合用切欠き部22bを形成するために、厚み方向に貫通して切り欠かれている。 The
第3壁体223は、対向する短辺が基体21の第1面21aに垂直となるように、第1壁体221および第2壁体222に隣接して第1面21aに立設されている。また、第1面21aに平行な方向の第3端部223aの中央に第1壁体221の第1嵌合部221cと嵌合する第3嵌合部223cが設けられ、第4端部223bが第2壁体222に一体的に連なる。なお、第3壁体223の第4端部223bは、端子嵌合用切欠き部22bを形成するために、厚み方向に貫通して一部が切り欠かれている。 The
これにより、半導体素子収納用パッケージ2の組立工程、半導体装置1の環境試験または半導体装置1の作動時において、基体21、周壁体22および端子部材23が加熱、冷却されて熱膨張、熱収縮する際に熱応力が生じる。この熱膨張係数差に起因した熱応力が、第4端部223bと第2壁体222とが一体的に連なる部位において吸収、緩和される。その結果、端子部材23にクラックや割れ等の破損が生じることを抑制することができる。 As a result, during the assembly process of the semiconductor
本実施形態では、第3壁体223の第3嵌合部223cは、第1壁体221における凸状の第1嵌合部221cと嵌合可能な凹状に形成されている。第3壁体223に垂直な方向から見たときの、第3嵌合部223cの第3端部223aに沿った長さは、たとえば、0.5mm〜5mmに設定され、第3嵌合部223cの凹み長さ(凹状の第3嵌合部223cの開口縁端から底面までの長さ)は、たとえば、0.5mm〜3mmに設定される。 In this embodiment, the 3rd
第1壁体221の第1嵌合部221cと第3壁体223の第3嵌合部223cとの嵌合構造において、第1嵌合部221cが第1壁体221の第1端部221aの中央に設けられる。また、第3嵌合部223cが第3壁体223の第3端部223aの中央に設けられる。このことによって、第1嵌合部221cと第3嵌合部223cとの嵌合強度を良好に維持することができる。 In the fitting structure of the first
仮に、第1嵌合部221cが第1壁体221の第1端部221aの中央からずれた上端または下端に設けられ、第3嵌合部223cが第3壁体223の第3端部223aの中央からずれた上端または下端に設けられるとする。この場合には、周壁体22に外部からの力や熱応力が加わると、第1嵌合部221cの第3嵌合部223cに対する嵌まり方に偏りが発生するため、第1嵌合部221cが第3嵌合部223cから外れやすい。 Temporarily, the 1st
そこで、第1嵌合部221cが第1壁体221の第1端部221aの中央に設けられ、第3嵌合部223cが第3壁体223の第3端部223aの中央に設けられる。このことによって、第1嵌合部221cが第3嵌合部223cから外れることが抑制され、第1嵌合部221cと第3嵌合部223cとの嵌合強度を良好に維持することができる。 Therefore, the first
さらに、第1壁体221と第3壁体223との接合部において生じる熱応力が、第1嵌合部221cと第3嵌合部223cの上側または下側に偏って生じ難くなる。このことから、熱応力が接合部の一部に偏って集中することによって生じる、接合部のクラックや剥離を抑制することができる。 Furthermore, the thermal stress generated at the joint between the
第4壁体224は、対向する短辺が基体21の第1面21aに垂直となるように、第1壁体221および第2壁体222に隣接して第1面21aに立設されており、第1面21aに平行な方向の第5端部224aの中央に第1壁体221の第2嵌合部221dと嵌合する第4嵌合部224cが設けられ、第6端部224bが第2壁体222に一体的に連なる。なお、第4壁体224の第6端部224bは、端子嵌合用切欠き部22bを形成するために、厚み方向に貫通して一部が切り欠かれている。 The
これにより、半導体素子収納用パッケージ2の組立工程、半導体装置1の環境試験または半導体装置1の作動時において、基体21、周壁体22および端子部材23が加熱、冷却されて熱膨張、熱収縮する際に熱応力が生じる。この熱膨張係数差に起因した熱応力が、第6端部224bと第2壁体222とが一体的に連なる部位において吸収、緩和される。その結果、端子部材23にクラックや割れ等の破損が生じることを抑制することができる。 As a result, during the assembly process of the semiconductor
本実施形態では、第4壁体224の第4嵌合部224cは、第1壁体221における凸状の第2嵌合部221dと嵌合可能な凹状に形成されている。第4壁体224に垂直な方向から見たときの、第4嵌合部224cの第5端部224aに沿った長さは、たとえば、0.5mm〜5mmに設定され、第4嵌合部224cの凹み長さ(凹状の第4嵌合部224cの開口縁端から底面までの長さ)は、たとえば、0.5mm〜3mmに設定される。 In the present embodiment, the fourth
第1壁体221の第2嵌合部221dと第4壁体224の第4嵌合部224cとの嵌合構造において、第2嵌合部221dが第1壁体221の第2端部221bの中央に設けられる。また、第4嵌合部224cが第4壁体224の第5端部224aの中央に設けられる。このことによって、第2嵌合部221dと第4嵌合部224cとの嵌合強度を良好に維持することができる。 In the fitting structure of the second
仮に、第2嵌合部221dが第1壁体221の第2端部221bの中央からずれた上端または下端に設けられ、第4嵌合部224cが第4壁体224の第5端部224aの中央からずれた上端または下端に設けられたとする。この場合には、周壁体22に外部からの力や熱応力が加わると、第2嵌合部221dの第4嵌合部224cに対する嵌まり方に偏りが発生するため、第2嵌合部221dが第4嵌合部224cから外れやすい。 Temporarily, the 2nd
そこで、第2嵌合部221dが第1壁体221の第2端部221bの中央に設けられ、第4嵌合部224cが第4壁体224の第5端部224aの中央に設けられる。このことによって、第2嵌合部221dが第4嵌合部224cから外れることが抑制され、第2嵌合部221dと第4嵌合部224cとの嵌合強度を良好に維持することができる。 Therefore, the second
さらに、第1壁体221と第4壁体224との接合部において生じる熱応力が、第1嵌合部221cと第4嵌合部224cの上側または下側に偏って生じ難くなる。このことから、熱応力が接合部の一部に偏って集中することによって生じる、接合部のクラックや剥離を抑制することができる。 Furthermore, the thermal stress generated at the joint portion between the
また、第3壁体223は、第3嵌合部223cの、第3端部223aに沿った上端点から第3壁体223の上面までの長さと、第3嵌合部223cの、第3端部223aに沿った下端点から第3壁体223の下面までの長さとが同じであってもよい。また、第3壁体223に垂直な方向から見たときの、第3嵌合部223cの第3端部223aに沿った長さと、第1壁体221に垂直な方向から見たときの、第1端部221aに沿った長さが同じであってもよい。その結果、第1壁体221と第3壁体223との接合部において生じる熱応力が、第1嵌合部221cと第3嵌合部223cの上側または下側に偏って生じ難くなる。このことから、熱応力が接合部の一部に偏って集中することによって生じる、接合部のクラックや剥離を抑制することができる。 In addition, the
また、上記と同様に、第4壁体224は、第4嵌合部224cの、第5端部224aに沿った上端点から第4壁体224の上面までの長さと、第4嵌合部224cの、第5端部224aに沿った下端点から第4壁体224の下面までの長さとが同じであってもよい。また、第4壁体224に垂直な方向から見たときの、第4嵌合部224cの第5端部224aに沿った長さと、第1壁体221に垂直な方向から見たときの、第1端部221aに沿った長さが同じであってもよく、前述と同様の作用効果を奏することとなる。 Similarly to the above, the
また、周壁体22において、第1壁体221の第1端部221aと第3壁体223の第3端部223aとは、第1嵌合部221cと第3嵌合部223cとが嵌合した状態で、ろう材などの接合材によって接合されている。すなわち、第1嵌合部221cと第3嵌合部223cとの間を含む、第1壁体221の第1端部221aと第3壁体223の第3端部223aとの間には、接合材が介在している。 Further, in the
また、周壁体22において、第1壁体221の第2端部221bと第4壁体224の第5端部224aとは、第2嵌合部221dと第4嵌合部224cとが嵌合した状態で、ろう材などの接合材によって接合されている。すなわち、第2嵌合部221dと第4嵌合部224cとの間を含む、第1壁体221の第2端部221bと第4壁体224の第5端部224aとの間には、接合材が介在している。 Further, in the
接合材は、第1壁体221の第1端部221aと第3壁体223の第3端部223aとの間、および、第1壁体221の第2端部221bと第4壁体224の第5端部224aとの間を接合する。この接合材は、基体21および周壁体22のヤング率よりも小さいヤング率を有する材料により構成されるのがよい。 The bonding material is between the
半導体素子収納用パッケージ2を組み立てる際に基体21、周壁体22および端子部材23が加熱、冷却される。または、半導体装置1の環境試験において半導体装置1が加熱、冷却される。もしくは、半導体素子収納用パッケージ2に収納される半導体素子3から熱が発生することがある。これらの場合には、これら半導体装置1または半導体素子収納用パッケージ2が加熱、冷却される工程や、半導体素子3からの熱によって基体21および周壁体22が熱膨張することがある。そこで、接合材のヤング率が基体21および周壁体22のヤング率よりも小さいことによって、基体21および周壁体22の熱膨張による応力を接合材が変形することで緩和することができる。なお、接合材のヤング率は、たとえば、30GPa〜100GPaに設定される。 When assembling the semiconductor
また、第1壁体221の第1端部221aと第3壁体223の第3端部223aとの間、および、第1壁体221の第2端部221bと第4壁体224の第5端部224aとの間を接合する接合材は、周壁体22の熱伝導率よりも高い熱伝導率を有する材料により構成されるのがよい。このような接合材25として、例えば、銀ろう,リン銅ろう,黄銅ろう,アルミろう等を用いればよい。 Further, between the
半導体素子収納用パッケージ2に収納される半導体素子3から発生する熱は、周壁体22の内側に籠りやすい。熱が周壁体22の内側に籠ると半導体素子3が高温になり、半導体素子3が誤動作したり、破損したりする可能性がある。そこで、接合材の熱伝導率が周壁体22の熱伝導率よりも高いことによって、周壁体22の内側に籠った熱が接合材を介して外部に放散されやすくなり、周壁体22の内側の温度を低下させることで、半導体素子3が誤動作したり、破損したりすることを抑制することができる。 The heat generated from the
さらに、半導体素子収納用パッケージ2に収納される半導体素子3から発生する熱は、基体21から熱伝導率が周壁体22の熱伝導率よりも高い接合材を介して、端子部材23、第1壁体221、第2壁体222、第3壁体223および第4壁体224に伝わり、半導体装置1の外表面を介して大気中に放散される。なお、接合材の熱伝導率は、たとえば、100W/(m・K)〜400W/(m・K)に設定される。 Further, the heat generated from the
また、第1壁体221の第1嵌合部221cと第3壁体223の第3嵌合部223cとが嵌合し、第1壁体221の第2嵌合部221dと第4壁体224の第4嵌合部224cとが嵌合した状態で、第1壁体221の第1端部221aと第3壁体223の第3端部223aとの間、および、第1壁体221の第2端部221bと第4壁体224の第5端部224aとの間に、図9に示すような段差Dが形成されていてもよい。すなわち、第1壁体221の一部が、第3壁体223の第3端部223aおよび第4壁体224の第5端部224aよりも外方側に突出していてもよいし、第3壁体223の第3端部223aおよび第4壁体224の第5端部224aよりも内方側に退避していてもよい。 Further, the first
このようにして、第1壁体221の第1端部221aと第3壁体223の第3端部223aとの間、および、第1壁体221の第2端部221bと第4壁体224の第5端部224aとの間に、段差Dが形成されることによって、段差Dに沿って連続的に接合材のメニスカスが形成されるので、接合面積が増加して接合強度を向上することができる。 In this way, between the
本実施形態の半導体素子収納用パッケージ2において、周壁体22は、第1壁体221の第1嵌合部221cと第3壁体223の第3嵌合部223cとが嵌合している。また、第1壁体221の第2嵌合部221dと第4壁体224の第4嵌合部224cとが嵌合している。そして、第3壁体223および第4壁体224が第2壁体222と一体的に形成されている。このため、各壁体に反りや変形が生じることが抑制され、周壁体22において各壁体に位置ずれが生じることが抑制される。 In the semiconductor
また、本実施形態の周壁体22において、第1壁体221の第1嵌合部221cおよび第2嵌合部221dは、第1壁体221に垂直な方向から見たときの形状が、矩形状であるが、凸状の先端部の角部が曲線状になっていてもよい。これによって、第1嵌合部221cおよび第2嵌合部221dにおける角部での応力の集中を緩和することができる。なお、第1嵌合部221cと嵌合する第3壁体223の第3嵌合部223c、および、第2嵌合部221dと嵌合する第4壁体224の第4嵌合部224cの形状は、第1嵌合部221cおよび第2嵌合部221dの形状に対応して形成される。たとえば、第3嵌合部223cおよび第4嵌合部224cの形状は、第1嵌合部221cおよび第2嵌合部221dの先端部の角部が曲線状である場合には、その曲線に合致した形状であればよい。 In the
また、本実施形態の周壁体22は、前述したように、第2壁体222の、基体21の第1面21aに平行な方向の両端部および下端部が厚み方向に貫通して切り欠かれる。また、第3壁体223の第4端部223bが厚み方向に貫通して切り欠かれる。そして、第4壁体224の第6端部224bが厚み方向に貫通して切り欠かれる。このことによって形成された、端子嵌合用切欠き部22bを有する。この端子嵌合用切欠き部22bには、端子部材23が嵌合される。 In addition, as described above, the
端子部材23は、上面に信号配線導体23aaが形成された平坦部23aと、平坦部23aの上面に信号配線導体23aaを挟んで接合された立壁部23bとから成る。端子部材23は、周壁体22の端子嵌合用切欠き部22bに嵌合された状態で、基体21と周壁体22とに、ろう材などの接合材によって接合される。 The
信号配線導体23aaは、端子部材23の平坦部23aの上面に、周壁体22の内外を導通するように形成されている。周壁体22の内側に位置している信号配線導体23aaは、半導体素子3にボンディングワイヤなどで電気的に接続される。また、周壁体22の外側に位置している信号配線導体23aaは、外部リード端子またはその他の接続導体に電気的に接続される。 The signal wiring conductor 23aa is formed on the upper surface of the
端子部材23において平坦部23aおよび立壁部23bは、たとえば、酸化アルミニウム質焼結体、窒化アルミニウム質焼結体またはムライト質焼結体などのセラミック材料から成る。また、信号配線導体23aaは、タングステン、モリブデンまたはマンガンなどから成る。なお、信号配線導体23aaの外表面には、電気めっき法または無電解めっき法によって、ニッケルまたは金などの金属層が形成されていてもよい。 In the
図1および図2に示すように、本実施形態の半導体装置1において、上記のように構成される半導体素子収納用パッケージ2には、素子載置用基台4に載置された半導体素子3が収納される。また、半導体素子収納用パッケージ2における周壁体22には、周壁体22の上端開口22aを塞ぐように蓋体5が配置されている。 As shown in FIGS. 1 and 2, in the semiconductor device 1 of the present embodiment, the semiconductor
半導体素子3は、素子載置用基台4を介して基体21の第1面21aにおける載置領域Rに載置される。本実施形態では、半導体素子3は、発光素子、受光素子などの光半導体素子であるが、半導体素子収納用パッケージ2に収納可能な半導体素子であれば、センサ素子や撮像素子などその他の半導体素子であってもよい。 The
半導体装置1を使用する場合には、周壁体22における第1壁体221に設けられた貫通開口221eに光ファイバ固定部材を介して光ファイバが接続され固定される。半導体素子3が、たとえばLDなどの発光素子であれば、端子部材23の信号配線導体23aaを介して外部から入力された電気信号に応じて発光素子から光が出射され、出射された光が光ファイバに入射する。半導体素子3が、たとえばPDなどの受光素子であれば、光ファイバから出射された光が受光素子に照射され、受光量に応じた電気信号が、端子部材23の信号配線導体23aaを介して外部に出力される。 When the semiconductor device 1 is used, an optical fiber is connected and fixed to the through-
素子載置用基台4は、基体21の第1面21aにおける載置領域Rに載置される。その素子載置用基台4の上面に、半導体素子3が載置される。素子載置用基台4は、たとえば、酸化アルミニウム質焼結体、窒化アルミニウム質焼結体またはムライト質焼結体などのセラミック材料から成る。また、素子載置用基台4は、たとえば、銅−タングステン合金、銅−モリブデン合金などの材料から成る台座に絶縁性の基板を接合して構成してもよい。素子載置用基台4は、半導体素子3を載置固定することができるものであればよく、たとえば、ペルチャ素子などの電子冷却素子であってもよい。 The
蓋体5は、周壁体22の上端開口22aを塞ぐように、周壁体22の上面に、ろう材などの接合材または溶接によって接合され、基体21および周壁体22によって囲まれた空間を封止する。蓋体5は、たとえば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルトなどの金属材料、あるいはこれらの金属材料を含有する合金材料から成る。 The
上記のように構成される半導体装置1では、各壁体に位置ずれが生じることが抑制された周壁体22を備えた半導体素子収納用パッケージ2に、素子載置用基台4に載置された半導体素子3が収納されている。このため、半導体素子3と、周壁体22における第1壁体221に設けられた貫通開口221eに固定される光ファイバとの位置ずれによって発生する光軸ずれを抑制することができ、光伝送効率を向上させることができる。 In the semiconductor device 1 configured as described above, the
図10は本発明の第2実施形態である半導体素子収納用パッケージ2Aの構成を示す斜視図であり、図11は半導体素子収納用パッケージ2Aの構成を示す分解斜視図である。また、図12は半導体素子収納用パッケージ2Aを基体21の第1面21aに垂直な上方側から見た平面図であり、図13は半導体素子収納用パッケージ2Aを第1壁体221Aに垂直な正面側から見た正面図である。半導体素子収納用パッケージ2Aは、周壁体22Aの構成が前述した周壁体22と異なること以外は、半導体素子収納用パッケージ2と同様に構成される。このように本実施形態の半導体素子収納用パッケージ2Aは、前述した第1実施形態に係る半導体素子収納用パッケージ2と同様の部分を有する。したがって、以下の説明および図において、対応する同様の部分については同一の参照符号を付すとともに、説明を省略する。なお、半導体装置1は、前述した半導体素子収納用パッケージ2に代えて、本実施形態の半導体素子収納用パッケージ2Aを備えた構成とすることができる。 FIG. 10 is a perspective view showing the configuration of a semiconductor
本実施形態の半導体素子収納用パッケージ2Aにおいて、周壁体22Aは、半導体素子3が素子載置用基台4を介して載置される載置領域Rを囲むように、矩形板状の基体21の外周縁に沿って基体21の第1面21aに設けられて枠状を成す。また、周壁体22Aは、上端が開口した部材である。周壁体22Aは、ろう材などの接合材を介して基体21の第1面21aに接合される。周壁体22Aは、前述した周壁体22と同様に、たとえば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルトなどの金属材料、もしくはこれらの金属材料を含有する合金材料、またはこれらの複合材料から成る。 In the semiconductor
周壁体22Aは、基体21の第1面21aに垂直な上方側から見たときの形状が矩形環状である。周壁体22Aは、第1壁体221Aと、第2壁体222Aと、第3壁体223Aと、第4壁体224Aと、から成る。第1壁体221Aは、矩形板状の基体21の一方の短辺に沿って第1面21aに垂直に立設された矩形板状である。第2壁体222Aは、基体21の他方の短辺に沿って第1壁体221Aに対向する矩形板状である。第3壁体223Aは、基体21の一方の長辺に沿って第1面21aに垂直に立設された、第1壁体221Aおよび第2壁体222Aに隣接する矩形板状である。第4壁体224Aは、基体21の他方の長辺に沿って第1面21aに垂直に立設された、第1壁体221Aおよび第2壁体222Aに隣接する矩形板状である。 The shape of the
第1壁体221Aは、対向する短辺が基体21の第1面21aに垂直となるように、第1面21aに立設されている。また、第1面21aに平行な方向の第1端部221Aaの中央に第1嵌合部221Acが設けられ、かつ第2端部221Abの中央に第2嵌合部221Adが設けられる。そして、第1嵌合部221Acと第2嵌合部221Adとの間に厚み方向に貫通した貫通開口221Aeが設けられている。 The
本実施形態では、第1壁体221Aの第1嵌合部221Acは、貫通開口221Aeから離反する方向に突出した凸状を成し、第1壁体221Aの第2嵌合部221Adは、貫通開口221Aeに近接する方向に窪んだ凹状を成す。また、第1壁体221Aの貫通開口221Aeは円形状である。 In the present embodiment, the first fitting portion 221Ac of the
また、図13に示すように、第1壁体221Aに垂直な方向から見たときに、貫通開口221Aeの中心221Afは、第1嵌合部221Acの、第1端部221Aaに沿った上端点および下端点と、第2嵌合部221Adの、第2端部221Abに沿った上端点および下端点とを頂点とする仮想矩形221Ajの領域内に位置する。また、図13に示すように、本実施形態では、第1壁体221Aに垂直な方向から見たときに、貫通開口221Aeの中心221Afは、第1壁体221Aの仮想的な外接矩形221Agの2つの対角線221Ahの交点221Aiに対して、基体21の第1面21aに平行な方向に関して同じ位置である。そして、第1面21aに垂直な方向に関して同じ位置または0.5mm程度上方側、または下方側にずれた位置である。 Further, as shown in FIG. 13, when viewed from the direction perpendicular to the
第2壁体222Aは、対向する短辺が基体21の第1面21aに垂直となるように、第1壁体221Aに対向して設けられる。本実施形態では、第2壁体222Aの、基体21の第1面21aに平行な方向の両端部および下端部は、端子嵌合用切欠き部22Abを形成するために、厚み方向に貫通して切り欠かれている。 The
第3壁体223Aは、対向する短辺が基体21の第1面21aに垂直となるように、第1壁体221Aおよび第2壁体222Aに隣接して第1面21aに立設されており、第1面21aに平行な方向の第3端部223Aaの中央に第1壁体221Aの第1嵌合部221Acと嵌合する第3嵌合部223Acが設けられ、第4端部223Abが第2壁体222Aに一体的に連なる。なお、第3壁体223Aの第4端部223Abは、端子嵌合用切欠き部22Abを形成するために、厚み方向に貫通して一部が切り欠かれている。 The
本実施形態では、第3壁体223Aの第3嵌合部223Acは、第1壁体221Aにおける凸状の第1嵌合部221Acと嵌合可能な凹状に形成されている。 In this embodiment, 3rd fitting part 223Ac of
第4壁体224Aは、対向する短辺が基体21の第1面21aに垂直となるように、第1壁体221Aおよび第2壁体222Aに隣接して第1面21aに立設されており、第1面21aに平行な方向の第5端部224Aaの中央に第1壁体221Aの第2嵌合部221Adと嵌合する第4嵌合部224Acが設けられ、第6端部224Abが第2壁体222Aに一体的に連なる。なお、第4壁体224Aの第6端部224Abは、端子嵌合用切欠き部22Abを形成するために、厚み方向に貫通して一部が切り欠かれている。 The
本実施形態では、第4壁体224Aの第4嵌合部224Acは、第1壁体221Aにおける凹状の第2嵌合部221Adと嵌合可能な凸状に形成されている。 In the present embodiment, the fourth fitting portion 224Ac of the
また、周壁体22Aにおいて、第1壁体221Aの第1端部221Aaと第3壁体223Aの第3端部223Aaとは、第1嵌合部221Acと第3嵌合部223Acとが嵌合した状態で、ろう材などの接合材によって接合されている。すなわち、第1嵌合部221Acと第3嵌合部223Acとの間を含む、第1壁体221Aの第1端部221Aaと第3壁体223Aの第3端部223Aaとの間には、接合材が介在している。また、周壁体22Aにおいて、第1壁体221Aの第2端部221Abと第4壁体224Aの第5端部224Aaとは、第2嵌合部221Adと第4嵌合部224Acとが嵌合した状態で、ろう材などの接合材によって接合されている。すなわち、第2嵌合部221Adと第4嵌合部224Acとの間を含む、第1壁体221Aの第2端部221Abと第4壁体224Aの第5端部224Aaとの間には、接合材が介在している。 Further, in the
本実施形態の半導体素子収納用パッケージ2Aにおいて、周壁体22Aは、第1壁体221Aの第1嵌合部221Acと第3壁体223Aの第3嵌合部223Acとが嵌合し、第1壁体221Aの第2嵌合部221Adと第4壁体224Aの第4嵌合部224Acとが嵌合し、第3壁体223Aおよび第4壁体224Aが第2壁体222Aと一体的に形成されているので、各壁体に反りや変形が生じることが抑制され、周壁体22Aにおいて各壁体に位置ずれが生じることが抑制される。 In the semiconductor
すなわち、第1面21aに平行で、第1壁体221Aの第1端部221Aaと第2端部221Abとを結ぶ方向の位置ずれは、第1壁体221Aが第3壁体223Aの第3端部223Aaと第4壁体224Aの第4嵌合部224Acとで左右を拘束されて抑制される。また、第1面21aに平行で、第1壁体221Aに垂直な方向における位置ずれ(第1嵌合部221Acと第2嵌合部221Adとを結ぶ線を中心にした回転方向の位置ずれ)は、第4嵌合部224Acの上下に位置する第4壁体224Aの第5端部224Aaで第1壁体221Aの裏面が拘束されて抑制される。 That is, the positional deviation in the direction connecting the first end 221Aa and the second end 221Ab of the
図14は本発明の第3実施形態である半導体素子収納用パッケージ2Bの構成を示す斜視図であり、図15は半導体素子収納用パッケージ2Bを、第1壁体221Bに垂直な正面側から見た正面図である。半導体素子収納用パッケージ2Bは、周壁体22Bの構成が前述した周壁体22と異なること以外は、半導体素子収納用パッケージ2と同様に構成される。このように本実施形態の半導体素子収納用パッケージ2Bは、前述した第1実施形態に係る半導体素子収納用パッケージ2と同様の部分を有する。したがって、以下の説明および図において、対応する同様の部分については同一の参照符号を付すとともに、説明を省略する。なお、半導体装置1は、前述した半導体素子収納用パッケージ2に代えて、本実施形態の半導体素子収納用パッケージ2Bを備えた構成とすることができる。 FIG. 14 is a perspective view showing a configuration of a semiconductor
本実施形態の半導体素子収納用パッケージ2Bにおいて、周壁体22Bは、半導体素子3が素子載置用基台4を介して載置される載置領域Rを囲むように、矩形板状の基体21の外周縁に沿って基体21の第1面21aに設けられて枠状を成す、上端が開口した部材である。周壁体22Bは、ろう材などの接合材を介して基体21の第1面21aに接合される。 In the semiconductor
周壁体22Bは、前述した周壁体22と同様に、たとえば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルトなどの金属材料、もしくはこれらの金属材料を含有する合金材料、またはこれらの複合材料から成る。 The
周壁体22Bは、基体21の第1面21aに垂直な上方側から見たときの形状が矩形環状である。周壁体22Bは、矩形板状の基体21の一方の短辺に沿って第1面21aに垂直に立設された矩形板状の第1壁体221Bと、基体21の他方の短辺に沿って第1壁体221Bに対向する矩形板状の第2壁体222Bと、基体21の一方の長辺に沿って第1面21aに垂直に立設された、第1壁体221Bおよび第2壁体222Bに隣接する矩形板状の第3壁体223Bと、基体21の他方の長辺に沿って第1面21aに垂直に立設された、第1壁体221Bおよび第2壁体222Bに隣接する矩形板状の第4壁体224Bと、から成る。 The shape of the
第1壁体221Bは、対向する短辺が基体21の第1面21aに垂直となるように、第1面21aに立設されており、第1面21aに平行な方向の第1端部221Baの中央に第1嵌合部221Bcが設けられ、かつ第2端部221Bbの中央に第2嵌合部221Bdが設けられるとともに、第1嵌合部221Bcと第2嵌合部221Bdとの間に厚み方向に貫通した貫通開口221Beが設けられている。 The
本実施形態では、第1壁体221Bの第1嵌合部221Bcおよび第2嵌合部221Bdは、それぞれ、貫通開口221Beから離反する方向に突出した凸状を成す。第1壁体221Bにおいて、第1嵌合部221Bcと第2嵌合部221Bdとは同じ形状であり、第1壁体221Bに垂直な方向から見たときの形状が、矩形状である。また、第1壁体221Bの貫通開口221Beは円形状である。 In the present embodiment, the first fitting portion 221Bc and the second fitting portion 221Bd of the
また、図15に示すように、第1壁体221Bに垂直な方向から見たときに、貫通開口221Beの中心221Bfは、第1嵌合部221Bcの、第1端部221Baに沿った上端点および下端点と、第2嵌合部221Bdの、第2端部221Bbに沿った上端点および下端点とを頂点とする仮想矩形221Bjの領域内に位置する。 Further, as shown in FIG. 15, when viewed from the direction perpendicular to the
図15に示すように、本実施形態では、第1壁体221Bに垂直な方向から見たときに、貫通開口221Beの中心221Bfは、基体21の第1面21aに平行な方向に関して、第1壁体221Bの仮想的な外接矩形221Bgの2つの対角線221Bhの交点221Biよりも0.5mm程度、第1嵌合部221Bc側に位置しており、第1面21aに垂直な方向に関して同じ位置または0.5mm程度上方側または下方側にずれた位置である。 As shown in FIG. 15, in this embodiment, the
半導体素子収納用パッケージ2Bを組み立てる際等に第1壁体221Bの面に生じる第1壁体221Bの面に垂直な方向の変位は、第1壁体221Bの交点221Biの位置で最も大きくなる傾向がある。貫通開口221Beの中心221Bfが交点221Biよりも第1嵌合部221Bc側に位置すると、貫通開口221Beの変位量を低減することができる。 The displacement in the direction perpendicular to the surface of the
第2壁体222Bは、対向する短辺が基体21の第1面21aに垂直となるように、第1壁体221Bに対向して設けられる。本実施形態では、第2壁体222Bの、基体21の第1面21aに平行な方向の両端部および下端部は、端子嵌合用切欠き部22Bbを形成するために、厚み方向に貫通して切り欠かれている。 The
第3壁体223Bは、対向する短辺が基体21の第1面21aに垂直となるように、第1壁体221Bおよび第2壁体222Bに隣接して第1面21aに立設されており、第1面21aに平行な方向の第3端部223Baの中央に第1壁体221Bの第1嵌合部221Bcと嵌合する第3嵌合部223Bcが設けられ、第4端部223Bbが第2壁体222Bに一体的に連なる。なお、第3壁体223Bの第4端部223Bbは、端子嵌合用切欠き部22Bbを形成するために、厚み方向に貫通して一部が切り欠かれている。 The
本実施形態では、第3壁体223Bの第3嵌合部223Bcは、第1壁体221Bにおける凸状の第1嵌合部221Bcと嵌合可能な凹状に形成されている。 In the present embodiment, the third fitting portion 223Bc of the
第4壁体224Bは、対向する短辺が基体21の第1面21aに垂直となるように、第1壁体221Bおよび第2壁体222Bに隣接して第1面21aに立設されており、第1面21aに平行な方向の第5端部224Baの中央に第1壁体221Bの第2嵌合部221Bdと嵌合する第4嵌合部224Bcが設けられ、第6端部224Bbが第2壁体222Bに一体的に連なる。なお、第4壁体224Bの第6端部224Bbは、端子嵌合用切欠き部22Bbを形成するために、厚み方向に貫通して一部が切り欠かれている。 The
本実施形態では、第4壁体224Bの第4嵌合部224Bcは、第1壁体221Bにおける凸状の第2嵌合部221Bdと嵌合可能な凹状に形成されている。 In the present embodiment, the fourth fitting portion 224Bc of the
また、周壁体22Bにおいて、第1壁体221Bの第1端部221Baと第3壁体223Bの第3端部223Baとは、第1嵌合部221Bcと第3嵌合部223Bcとが嵌合した状態で、ろう材などの接合材によって接合されている。すなわち、第1嵌合部221Bcと第3嵌合部223Bcとの間を含む、第1壁体221Bの第1端部221Baと第3壁体223Bの第3端部223Baとの間には、接合材が介在している。また、周壁体22Bにおいて、第1壁体221Bの第2端部221Bbと第4壁体224Bの第5端部224Baとは、第2嵌合部221Bdと第4嵌合部224Bcとが嵌合した状態で、ろう材などの接合材によって接合されている。すなわち、第2嵌合部221Bdと第4嵌合部224Bcとの間を含む、第1壁体221Bの第2端部221Bbと第4壁体224Bの第5端部224Baとの間には、接合材が介在している。 In the
本実施形態の半導体素子収納用パッケージ2Bにおいて、周壁体22Bは、第1壁体221Bの第1嵌合部221Bcと第3壁体223Bの第3嵌合部223Bcとが嵌合し、第1壁体221Bの第2嵌合部221Bdと第4壁体224Bの第4嵌合部224Bcとが嵌合し、第3壁体223Bおよび第4壁体224Bが第2壁体222Bと一体的に形成されているので、各壁体に反りや変形が生じることが抑制され、周壁体22Bにおいて各壁体に位置ずれが生じることが抑制される。 In the semiconductor
図16は本発明の第4実施形態である半導体素子収納用パッケージ2Cの構成を示す斜視図であり、図17は半導体素子収納用パッケージ2Cを、第1壁体221Cに垂直な正面側から見た正面図である。半導体素子収納用パッケージ2Cは、周壁体22Cの構成が前述した周壁体22と異なること以外は、半導体素子収納用パッケージ2と同様に構成される。このように本実施形態の半導体素子収納用パッケージ2Cは、前述した第1実施形態に係る半導体素子収納用パッケージ2と同様の部分を有する。したがって、以下の説明および図において、対応する同様の部分については同一の参照符号を付すとともに、説明を省略する。なお、半導体装置1は、前述した半導体素子収納用パッケージ2に代えて、本実施形態の半導体素子収納用パッケージ2Cを備えた構成とすることができる。 FIG. 16 is a perspective view showing a configuration of a semiconductor
本実施形態の半導体素子収納用パッケージ2Cにおいて、周壁体22Cは、半導体素子3が素子載置用基台4を介して載置される載置領域Rを囲むように、矩形板状の基体21の外周縁に沿って基体21の第1面21aに設けられて枠状を成す、上端が開口した部材である。周壁体22Cは、ろう材などの接合材を介して基体21の第1面21aに接合される。 In the semiconductor
周壁体22Cは、前述した周壁体22と同様に、たとえば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルトなどの金属材料、もしくはこれらの金属材料を含有する合金材料、またはこれらの複合材料から成る。 The peripheral wall body 22C is made of, for example, a metal material such as copper, iron, tungsten, molybdenum, nickel, or cobalt, an alloy material containing these metal materials, or a composite material thereof, similarly to the above-described
周壁体22Cは、基体21の第1面21aに垂直な上方側から見たときの形状が矩形環状である。周壁体22Cは、矩形板状の基体21の一方の短辺に沿って第1面21aに垂直に立設された矩形板状の第1壁体221Cと、基体21の他方の短辺に沿って第1壁体221Cに対向する矩形板状の第2壁体222Cと、基体21の一方の長辺に沿って第1面21aに垂直に立設された、第1壁体221Cおよび第2壁体222Cに隣接する矩形板状の第3壁体223Cと、基体21の他方の長辺に沿って第1面21aに垂直に立設された、第1壁体221Cおよび第2壁体222Cに隣接する矩形板状の第4壁体224Cと、から成る。 The shape of the peripheral wall body 22C when viewed from the upper side perpendicular to the
第1壁体221Cは、対向する短辺が基体21の第1面21aに垂直となるように、第1面21aに立設されており、第1面21aに平行な方向の第1端部221Caの中央に第1嵌合部221Ccが設けられ、かつ第2端部221Cbの中央に第2嵌合部221Cdが設けられるとともに、第1嵌合部221Ccと第2嵌合部221Cdとの間に厚み方向に貫通した貫通開口221Ceが設けられている。 The
本実施形態では、第1壁体221Cの第1嵌合部221Ccは、貫通開口221Ceから離反する方向に突出した凸状を成し、第1壁体221Cの第2嵌合部221Cdは、貫通開口221Ceに近接する方向に窪んだ凹状を成す。また、第1壁体221Cの貫通開口221Ceは円形状である。 In the present embodiment, the first fitting portion 221Cc of the
また、図17に示すように、第1壁体221Cに垂直な方向から見たときに、貫通開口221Ceの中心221Cfは、第1嵌合部221Ccの、第1端部221Caに沿った上端点および下端点と、第2嵌合部221Cdの、第2端部221Cbに沿った上端点および下端点とを頂点とする仮想矩形221Cjの領域内に位置する。 As shown in FIG. 17, when viewed from the direction perpendicular to the
図17に示すように、本実施形態では、第1壁体221Cに垂直な方向から見たときに、貫通開口221Ceの中心221Cfは、基体21の第1面21aに平行な方向に関して、第1壁体221Cの仮想的な外接矩形221Cgの2つの対角線221Chの交点221Ciよりも0.5mm程度、第1嵌合部221Cc側に位置しており、第1面21aに垂直な方向に関して同じ位置または0.5mm程度下方側にずれた位置である。 As shown in FIG. 17, in the present embodiment, the center 221Cf of the through opening 221Ce is the first in the direction parallel to the
半導体素子収納用パッケージ2Cを組み立てる際等に第1壁体221Cの面に生じる第1壁体221Cの面に垂直な方向の変位は、第1壁体221Cの交点221Ciの位置で最も大きくなる傾向がある。貫通開口221Ceの中心221Cfが交点221Ciよりも第1嵌合部221Cc側に位置すると、貫通開口221Ceの変位量を低減することができる。 The displacement in the direction perpendicular to the surface of the
また、第1嵌合部221Ccが貫通開口221Ceから離反する方向に突出した凸状を成していることから、貫通開口221Ceを第1嵌合部221Cc側に位置させても、第1壁体221Cの第1端部221Ca側の端面と貫通開口221Ceとの間の距離を確保しやすい。これによって、第1壁体221Cの強度を確保しやすい。他方、第2嵌合部221Cdは貫通開口221Ceに近接する方向に窪んだ凹状を成しており、貫通開口221Ceは第2嵌合部221Cdから離反する方向にずらして設けられるので、第1壁体221Cの第2端部221Cb側の端面と貫通開口221Ceとの間の距離も確保しやすい。これによって、第1壁体221Cの強度を確保しやすい。 In addition, since the first fitting portion 221Cc has a convex shape protruding in a direction away from the through opening 221Ce, the first wall body even if the through opening 221Ce is positioned on the first fitting portion 221Cc side. It is easy to ensure the distance between the end surface of the first end 221Ca side of 221C and the through-opening 221Ce. This makes it easy to ensure the strength of the
第2壁体222Cは、対向する短辺が基体21の第1面21aに垂直となるように、第1壁体221Cに対向して設けられる。本実施形態では、第2壁体222Cの、基体21の第1面21aに平行な方向の両端部および下端部は、端子嵌合用切欠き部22Cbを形成するために、厚み方向に貫通して切り欠かれている。 The
第3壁体223Cは、対向する短辺が基体21の第1面21aに垂直となるように、第1壁体221Cおよび第2壁体222Cに隣接して第1面21aに立設されており、第1面21aに平行な方向の第3端部223Caの中央に第1壁体221Cの第1嵌合部221Ccと嵌合する第3嵌合部223Ccが設けられ、第4端部223Cbが第2壁体222Cに一体的に連なる。なお、第3壁体223Cの第4端部223Cbは、端子嵌合用切欠き部22Cbを形成するために、厚み方向に貫通して一部が切り欠かれている。 The
本実施形態では、第3壁体223Cの第3嵌合部223Ccは、第1壁体221Cにおける凸状の第1嵌合部221Ccと嵌合可能な凹状に形成されている。 In the present embodiment, the third fitting portion 223Cc of the
第4壁体224Cは、対向する短辺が基体21の第1面21aに垂直となるように、第1壁体221Cおよび第2壁体222Cに隣接して第1面21aに立設されており、第1面21aに平行な方向の第5端部224Caの中央に第1壁体221Cの第2嵌合部221Cdと嵌合する第4嵌合部224Ccが設けられ、第6端部224Cbが第2壁体222Cに一体的に連なる。なお、第4壁体224Cの第6端部224Cbは、端子嵌合用切欠き部22Cbを形成するために、厚み方向に貫通して一部が切り欠かれている。 The
本実施形態では、第4壁体224Cの第4嵌合部224Ccは、第1壁体221Cにおける凹状の第2嵌合部221Cdと嵌合可能な凸状に形成されている。 In the present embodiment, the fourth fitting portion 224Cc of the
また、周壁体22Cにおいて、第1壁体221Cの第1端部221Caと第3壁体223Cの第3端部223Caとは、第1嵌合部221Ccと第3嵌合部223Ccとが嵌合した状態で、ろう材などの接合材によって接合されている。すなわち、第1嵌合部221Ccと第3嵌合部223Ccとの間を含む、第1壁体221Cの第1端部221Caと第3壁体223Cの第3端部223Caとの間には、接合材が介在している。また、周壁体22Cにおいて、第1壁体221Cの第2端部221Cbと第4壁体224Cの第5端部224Caとは、第2嵌合部221Cdと第4嵌合部224Ccとが嵌合した状態で、ろう材などの接合材によって接合されている。すなわち、第2嵌合部221Cdと第4嵌合部224Ccとの間を含む、第1壁体221Cの第2端部221Cbと第4壁体224Cの第5端部224Caとの間には、接合材が介在している。 Further, in the peripheral wall body 22C, the first end portion 221Ca of the
本実施形態の半導体素子収納用パッケージ2Cにおいて、周壁体22Cは、第1壁体221Cの第1嵌合部221Ccと第3壁体223Cの第3嵌合部223Ccとが嵌合し、第1壁体221Cの第2嵌合部221Cdと第4壁体224Cの第4嵌合部224Ccとが嵌合し、第3壁体223Cおよび第4壁体224Cが第2壁体222Cと一体的に形成されているので、各壁体に反りや変形が生じることが抑制され、周壁体22Cにおいて各壁体に位置ずれが生じることが抑制される。すなわち、第1面21aに平行で、第1壁体221Cの第1端部221Caと第2端部221Cbとを結ぶ方向の位置ずれは、第1壁体221Cが第3壁体223Cの第3端部223Caと第4壁体224Cとで左右を拘束されて抑制される。また、第1面21aに平行で、第1壁体221Cに垂直な方向における位置ずれ(第1嵌合部221Ccと第2嵌合部221Cdとを結ぶ線を中心にした回転方向の位置ずれ)は、第4嵌合部224Cの上下に位置する第4壁体224Cの第5端部224Caで第1壁体221Cの裏面が拘束されて抑制される。 In the semiconductor
なお、本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の変更を加えることは何ら差し支えない。 In addition, this invention is not limited to the example of the above embodiment, A various change may be added in the range which does not deviate from the summary of this invention.
1 半導体装置
2,2A,2B,2C 半導体素子収納用パッケージ
3 半導体素子
4 素子載置用基台
5 蓋体
21 基体
21a 第1面
22,22A,22B,22C 周壁体
22a,22Aa,22Ba,22Ca 上端開口
22b,22Ab,22Bb,22Cb 端子嵌合用切欠き部
23 端子部材
23aa 信号配線導体
221,221A,221B,221C 第1壁体
221c,221Ac,221Bc,221Cc 第1嵌合部
221d,221Ad,221Bd,221Cd 第2嵌合部
221e,221Ae,221Be,221Ce 貫通開口
222,222A,222B,222C 第2壁体
223,223A,223B,223C 第3壁体
223c,223Ac,223Bc,223Cc 第3嵌合部
224,224A,224B,224C 第4壁体
224c,224Ac,224Bc,224Cc 第4嵌合部DESCRIPTION OF SYMBOLS 1
Claims (4)
前記載置領域を囲むように前記基体の前記第1面に設けられて枠状を成す周壁体とを含み、
前記周壁体は、
前記第1面に垂直に立設された矩形板状の第1壁体であって、前記第1面に平行な方向の第1端部に第1嵌合部が設けられ、かつ第2端部に第2嵌合部が設けられるとともに、前記第1嵌合部と前記第2嵌合部との間に厚み方向に貫通した貫通開口が設けられた第1壁体と、
前記第1壁体に対向する矩形板状の第2壁体と、
前記第1面に垂直に立設された、前記第1壁体および前記第2壁体に隣接する矩形板状の第3壁体であって、前記第1面に平行な方向の第3端部に前記第1嵌合部と嵌合する第3嵌合部が設けられ、第4端部が前記第2壁体に一体的に連なる第3壁体と、
前記第1面に垂直に立設された、前記第1壁体および前記第2壁体に隣接する矩形板状の第4壁体であって、前記第1面に平行な方向の第5端部に前記第2嵌合部と嵌合する第4嵌合部が設けられ、第6端部が前記第2壁体に一体的に連なる第4壁体とを備え、
前記第1壁体の前記貫通開口は円形状であり、
前記第1壁体に垂直な方向から見たときに、前記貫通開口の中心は、前記第1面に平行な方向に関して、前記第1壁体の仮想的な外接矩形の2つの対角線の交点よりも前記第1嵌合部側に位置することを特徴とする半導体素子収納用パッケージ。 A plate-like substrate having a first surface including a placement region on which a semiconductor element is placed;
A peripheral wall body that is provided on the first surface of the base body so as to surround the placement region and forms a frame shape,
The peripheral wall body is
A rectangular plate-like first wall body erected perpendicularly to the first surface, wherein a first fitting portion is provided at a first end portion in a direction parallel to the first surface, and a second end A first wall body provided with a through-opening penetrating in the thickness direction between the first fitting part and the second fitting part,
A rectangular plate-like second wall facing the first wall;
A rectangular plate-like third wall that is erected perpendicularly to the first surface and is adjacent to the first wall and the second wall, and a third end in a direction parallel to the first surface A third wall part is provided with a third fitting part that is fitted to the first fitting part, and a fourth end part is integrally connected to the second wall body,
A rectangular plate-like fourth wall body standing vertically to the first surface and adjacent to the first wall body and the second wall body, and a fifth end in a direction parallel to the first surface A fourth fitting portion that is fitted to the second fitting portion is provided in the portion, and a sixth end portion is provided with a fourth wall body integrally connected to the second wall body,
The through opening of the first wall body is circular,
When viewed from a direction perpendicular to the first wall body, the center of the through-opening is the intersection of two diagonal lines of a virtual circumscribed rectangle of the first wall body in a direction parallel to the first surface. Is also located on the first fitting portion side, a package for housing semiconductor elements.
前記第3嵌合部は、前記第1嵌合部と嵌合可能な凹状を成し、
前記第4嵌合部は、前記第2嵌合部と嵌合可能な凹状を成すことを特徴とする請求項1に記載の半導体素子収納用パッケージ。 The first fitting part and the second fitting part have a convex shape protruding in a direction away from the through opening,
The third fitting portion has a concave shape that can be fitted with the first fitting portion,
2. The package for housing a semiconductor device according to claim 1, wherein the fourth fitting portion has a concave shape that can be fitted with the second fitting portion.
前記載置領域を囲むように前記基体の前記第1面に設けられて枠状を成す周壁体とを含み、
前記周壁体は、
前記第1面に垂直に立設された矩形板状の第1壁体であって、前記第1面に平行な方向の第1端部に第1嵌合部が設けられ、かつ第2端部に第2嵌合部が設けられるとともに、前記第1嵌合部と前記第2嵌合部との間に厚み方向に貫通した貫通開口が設けられた第1壁体と、
前記第1壁体に対向する矩形板状の第2壁体と、
前記第1面に垂直に立設された、前記第1壁体および前記第2壁体に隣接する矩形板状の第3壁体であって、前記第1面に平行な方向の第3端部に前記第1嵌合部と嵌合する第3嵌合部が設けられ、第4端部が前記第2壁体に一体的に連なる第3壁体と、
前記第1面に垂直に立設された、前記第1壁体および前記第2壁体に隣接する矩形板状の第4壁体であって、前記第1面に平行な方向の第5端部に前記第2嵌合部と嵌合する第4嵌合部が設けられ、第6端部が前記第2壁体に一体的に連なる第4壁体とを備え、
前記第1嵌合部は、前記貫通開口から離反する方向に突出した凸状を成し、
前記第2嵌合部は、前記貫通開口に近接する方向に窪んだ凹状を成し、
前記第3嵌合部は、前記第1嵌合部と嵌合可能な凹状を成し、
前記第4嵌合部は、前記第2嵌合部と嵌合可能な凸状を成すことを特徴とする半導体素子収納用パッケージ。 A plate-like substrate having a first surface including a placement region on which a semiconductor element is placed;
A peripheral wall body that is provided on the first surface of the base body so as to surround the placement region and forms a frame shape,
The peripheral wall body is
A rectangular plate-like first wall body erected perpendicularly to the first surface, wherein a first fitting portion is provided at a first end portion in a direction parallel to the first surface, and a second end A first wall body provided with a through-opening penetrating in the thickness direction between the first fitting part and the second fitting part,
A rectangular plate-like second wall facing the first wall;
A rectangular plate-like third wall that is erected perpendicularly to the first surface and is adjacent to the first wall and the second wall, and a third end in a direction parallel to the first surface A third wall part is provided with a third fitting part that is fitted to the first fitting part, and a fourth end part is integrally connected to the second wall body,
A rectangular plate-like fourth wall body standing vertically to the first surface and adjacent to the first wall body and the second wall body, and a fifth end in a direction parallel to the first surface A fourth fitting portion that is fitted to the second fitting portion is provided in the portion, and a sixth end portion is provided with a fourth wall body integrally connected to the second wall body,
The first fitting portion has a convex shape protruding in a direction away from the through opening,
The second fitting portion has a concave shape that is recessed in a direction close to the through-opening,
The third fitting portion has a concave shape that can be fitted with the first fitting portion,
The semiconductor element storage package, wherein the fourth fitting portion has a convex shape that can be fitted to the second fitting portion.
前記基体における前記第1面の載置領域に載置された半導体素子と、を含むことを特徴とする半導体装置。 A package for semiconductor storage according to any one of claims 1 to 3 ,
And a semiconductor element mounted on the mounting region of the first surface of the base body.
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