JP6462203B2 - 最外フィンの外側表面上のエピタキシャル成長バリアを含むマルチフィンｆｉｎｆｅｔ装置及び関連方法 - Google Patents

最外フィンの外側表面上のエピタキシャル成長バリアを含むマルチフィンｆｉｎｆｅｔ装置及び関連方法 Download PDF

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Description

本発明は電子装置の分野に関するものであって、更に詳細には、半導体装置及び関連方法に関するものである。
半導体装置技術は継続して進化しており、一層高いチップ密度及び動作周波数を提供している。フィン型電界効果トランジスタ（ＦＩＮＦＥＴ）は、適切な電力消費量を維持しながら所望の装置スケーリングを提供することに貢献するために使用されているトランジスタ技術の一つのタイプである。
米国特許公開番号第２０１０／０２０３７３２号は、ＦＩＮＦＥＴ装置及び関連方法を開示しており、その場合には、各ＦＩＮＦＥＴはサブリソグラフィ寸法の幅を有することが可能である。該方法は、基板上に位置されている半導体含有層の上に複数個の開口を具備するマスクを形成することを包含している。次いで、角度をつけたイオン注入を行ってドーパントを該半導体含有層の第１部分へ導入し、その場合に、実質的にドーパントの存在しない残存部分が該マスクの下側に存在する。該ドーパントを含有している該半導体含有層の該第１部分は、その後に、該ドーパントが実質的に存在しない該半導体含有層の残存部分に対して選択的に除去されて、パターンを与える。次いで、該パターンを該基板内へ転移させて、サブリソグラフィ寸法の幅を有するフィン構造を与える。
別のタイプのＦＩＮＦＥＴ装置はマルチフィンＦＩＮＦＥＴである。この装置は、典型的に、複数個の離隔された半導体フィンを包含しており、トライゲートが該フィンの上側に存在している。ＦＩＮＦＥＴの実効ゲート幅は２ｎｈであり、尚、ｎはフィン数であり且つｈはフィン高さである。従って、複数個のフィンを使用することによって、一層高いオン電流を有する一層幅広のトランジスタを得ることが可能である。しかしながら、多数のフィンは一層複雑な装置構成となる場合があり、そのことは製造上の問題を提起する場合がある。
米国特許公開番号第２０１０／０２０３７３２号
前述した背景に鑑み、本発明は、信頼性があり且つ容易に製造されるマルチフィンＦＩＮＦＥＴ装置及び関連方法を提供することを目的とする。
本発明によれば、マルチフィンＦＩＮＦＥＴ装置が提供され、それは、基板及び該基板から上方へ延在しており且つ該基板に沿って離隔されている複数個の半導体フィンを包含することが可能である。各半導体フィンは、第１及び第２端部と、それらの間の中間部分とを有することが可能であり、且つ該複数個の半導体フィンの内の最外フィンは、その外側表面上にエピタキシャル成長バリアを有することが可能である。該ＦＩＮＦＥＴは、更に、該半導体フィンの該中間部分の上側にある少なくとも１個のゲートと、その第１端部に隣接した半導体フィンの間の複数個の隆起型エピタキシャル半導体ソース領域と、その第２端部に隣接した半導体フィン間の複数個の隆起型エピタキシャル半導体ドレイン領域と、を包含することが可能である。そうであるから、該最外フィンの外側表面上のエピタキシャル成長は、隆起型エピタキシャルソース及びドレイン領域の成長期間中に回避することが可能であり、そのことは、有益的に、電気的短絡の蓋然性を減少させることが可能となる。
例として、該エピタキシャル成長バリアは、半導体と、炭素及びフッ素の内の少なくとも一つと、を有する組成物を有することが可能である。更に、該複数個の半導体フィンは、例えば、シリコンを有することが可能である。更に詳細には、該複数個の半導体フィンは、相補的金属酸化物半導体（ＣＭＯＳ）ＦＩＮＦＥＴを画定するために、第１組のＰチャンネルフィンと該第１組のＰチャンネルフィンから離隔されている第２組のＮチャンネルフィンとを有することが可能であり、且つ該少なくとも１個のゲートは、該第１組のＰチャンネルフィン及び該第２組のＮチャンネルフィンの各々に対しての夫々のゲートを有することが可能である。
本マルチフィンＦＩＮＦＥＴ装置は、更に、ゲートへ結合されており且つ該基板から上方へ延在しており且つ該半導体フィンから離隔されているゲートコンタクト領域を包含することが可能である。更に、本マルチフィンＦＩＮＦＥＴ装置は、該複数個の半導体フィンの第１端部へ結合されているソースコンタクト領域、及び該複数個の半導体フィンの第２端部へ結合されているドレインコンタクト領域、を包含することが可能である。
マルチフィンＦＩＮＦＥＴ装置を製造する関連方法は、基板から上方へ延在しており且つ該基板に沿って離隔されている複数個の半導体フィンを形成することを包含することが可能であり、その場合に、各半導体フィンは両側の第１及び第２端部とそれらの間の中間部分とを有している。本方法は、更に、該半導体フィンの該中間部分の上側に少なくとも１個のゲートを形成し、該複数個の半導体フィンの最外フィンの外側表面上にエピタキシャル成長バリアを形成し、その第１端部に隣接した半導体フィン間に複数個の隆起型エピタキシャル半導体ソース領域を形成し、且つその第２端部に隣接した半導体フィン間に複数個の隆起型エピタキシャル半導体ドレイン領域を形成すること、を包含することが可能である。
本発明に基くＣＭＯＳマルチフィンＦＩＮＦＥＴ装置の斜視図。 （Ａ）及び（Ｂ）は、夫々、図１のＦＩＮＦＥＴのフィンの形成を示した側面図及び平面図。 （Ａ）及び（Ｂ）は、夫々、図１のＦＩＮＦＥＴのフィン上のトライゲートの形成を示した側面図及び平面図。 図１のＦＩＮＦＥＴの最外フィンの外側表面上にエピタキシャル成長バリアを形成するイオン注入ステップを示した側面図。 （Ａ）及び（Ｂ）は、夫々、図１のＦＩＮＦＥＴのエピタキシャルソース及びドレイン領域の形成を示した側面図及び平面図。 図２（Ａ），（Ｂ）、図３（Ａ），（Ｂ）、図４、図５（Ａ），（Ｂ）に例示したステップに対応するフローチャート。
本発明を、その好適実施例を示した添付の図面を参照してより詳細に説明する。しかしながら、本発明は、多数の異なる形態で実施化することが可能なものであり、以下に記載する実施例に制限されるものとして解釈されるべきものではない。そうではなく、これらの実施例は、本開示が完璧及び完全なものであり、且つ当業者に対して発明の範囲を完全に伝達するように提供されるものである。尚、全体を通して、同様の参照番号は同様の要素を参照するものである。
最初に、図１−５を参照して、マルチフィンＦＩＮＦＥＴ装置３０及び関連方法について説明する。図示例においては、ＦＩＮＦＥＴ３０はＮＦＥＴとＰＦＥＴとを包含している相補的金属酸化物半導体（ＣＭＯＳ）装置である。ＦＩＮＦＥＴ３０は、以下に更に説明するコンタクト領域を使用して、メモリ、論理ゲート等の種々の装置を提供する形態とすることが可能である。しかしながら、注意すべきことであるが、非ＣＭＯＳ形態は、異なる実施例（即ち、個別的なＮＦＥＴ又はＰＦＥＴ）において使用することも可能である。
ＦＩＮＦＥＴ３０は、例示的には、基板３１を包含しており、それは、半導体基板（例えば、シリコン、ゲルマニウム、Ｓｉ／Ｇｅ等）、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板などとすることが可能である。更に、夫々のＮＦＥＴ及びＰＦＥＴ装置用の複数個の半導体フィン３２ｎ，３２ｐが、基板３１から上方へ延在しており、且つ該基板に沿って横方向に離隔されている（図２（Ａ），（Ｂ）において左から右）。図２（Ａ）乃至５（Ｂ）において、ＮＦＥＴが左側でありＰＦＥＴは右側である。各半導体フィン３２ｎ，３２ｐは、夫々、両側の第１及び第２端部３３ａ，３３ｂ及び３４ａ，３４ｂ及びそれらの間の夫々の中間部分３５ａ，３５ｂ（図２（Ｂ）において点線で示してある）を有している。該複数個の半導体フィンの内の最外フィン（即ち、それらの夫々の組のフィンの内で最も左側及び最も右側のフィン３２ｎ，３２ｐ）は、以下に更に説明する如く、その外側表面上にエピタキシャル成長バリア３６ｎ，３６ｐを有している。
ＦＩＮＦＥＴ３０は、更に、例示的に、フィン３２ｎ，３２ｐの夫々の中間部分３５ａ，３５ｂの上側にあるＮＦＥＴ及びＰＦＥＴ用の夫々のゲート３７ｎ，３７ｐを包含している。より詳細に説明すると、ゲート３７ｎ，３７ｐは、トライゲート（tri-gate）構造であり、その各々は、絶縁体層と該絶縁体層の上側にある電極層とを包含することが可能である。更に、複数個の隆起型エピタキシャル半導体ソース領域３８ｎ，３８ｐが、夫々、その第１端部３３ａ，３４ａに隣接した半導体フィン３２ｎ，３２ｐの間に延在している。更に、複数個の隆起型エピタキシャル半導体ドレイン領域３９ｎ，３９ｐが、その第２端部３３ｂ，３４ｂに隣接した半導体フィン３２ｎ，３２ｐの間に延在している。ＦＩＮＦＥＴ３０は、更に、例示的に、夫々ゲート３７ｎ，３７ｐに結合されており且つ基板３１から上方へ延在しており且つ半導体フィン３２ｎ，３２ｐから離隔されているゲートコンタクト領域４０ｎ，４０ｐを包含している（図１）。同様に、夫々のソースコンタクト領域４１ｎ，４１ｐが半導体フィン３２ｎ，３２ｐの第１端部３３ａ，３４ａへ結合されており、かつ夫々のドレインコンタクト領域４２ｎ，４２ｐが半導体フィン３２ｎ，３２ｐの第２端部３３ｂ，３４ｂへ結合されている。
上述した如く、マルチフィンＦＩＮＦＥＴは、実効ゲート幅が２ｎｈ、尚ｎはフィン数であり且つｈはフィン高さ、であるという点において有益的である。従って、複数個のピンを使用することによって、一層高いオン電流を有する一層幅広のトランジスタを得ることが可能である。しかしながら、ソース／ドレインエピタキシャル成長を使用してフィン３２ｎ，３２ｐを合体させて外部抵抗を低下させる場合、エピタキシャル成長はこれら２組のフィンの間で発生することとなる。即ち、フィン３２ｎ及び３２ｐ間のエピタキシャル半導体物質のフィン内（intra-fin）成長が存在するばかりか、例えば、典型的なＦＩＮＦＥＴ集積プロセスにおいて、該２組のフィンの間のフィン間（inter-fin）成長が存在する。それはＮＦＥＴ及びＰＦＥＴフィン３２ｎ，３２ｐの間の短絡を発生させる場合があるという点において問題となる場合がある。上述したエピタキシャル成長バリア３６ｎ，３６ｐは、有益的に、フィン内成長に対するエピタキシャル成長を内部又はフィン３２ｎ，３２ｐ間の内側フィン表面に抑制し、従ってＮＦＥＴ装置とＰＦＥＴ装置と間の短絡の蓋然性を減少させることに貢献する。
エピタキシャル成長バリア３６ｎ，３６ｐを有するＦＩＮＦＥＴ３０を製造する例示的なアプローチについて図６のフローチャートを参照して説明する。ブロック６１において開始して、ブロック６２において（図２（Ａ）及び（Ｂ））、上述した如く、基板３１から上方へ延在し且つ該基板に沿って離隔して半導体（例えば、シリコン、ゲルマニウム、Ｓｉ／Ｇｅ等）フィン３２ｎ，３２ｐを形成する。次いで、ブロック６３において、夫々、半導体フィン３２ｎ，３２ｐの中間部分３５ａ，３５ｂの上側にゲート３７ｎ，３７ｐを形成する。トライゲート構造を有する場合には、ゲート３７ｎ，３７ｐ（夫々絶縁体層及びゲート電極層を包含している）が、図３（Ａ）及び（Ｂ）に示されている如く、フィン３２ｎ，３２ｐの上部及び側部表面の周りを取り囲む。
本方法は、更に、ブロック６４において、上述した如く、夫々の組のフィン３２ｎ，３２ｐからの最外フィンの外側表面上にエピタキシャル成長バリア３６ｎ，３６ｐを形成することを包含している。より詳細に説明すると、このことは、図４中に点線矢印で示した如く、基板３１に対しての垂線からオフセットされた角度αでのイオン注入によって行うことが可能である。より詳細に説明すると、炭素−フッ素（例えば、ＣＦ４）又はその他の適宜のガスを使用して二重角度付き注入／反応イオンエッチ（ＲＩＥ）を行うことが可能である。その結果、エピタキシャル成長バリア３６ｎ，３６ｐは、半導体フィン物質（例えば、シリコン等）、炭素及び／又はフッ素成分を包含する組成物を有することとなる。エピタキシャル成長バリア３６ｎ，３６ｐは、膜又はコーティングとして表れ、且つ該バリアは、ブロック６５−６６（図５（Ａ）及び（Ｂ））において、隆起型ソース領域３８ｎ，３８ｐ及びドレイン領域３９ｎ，３９ｐの形成期間中にエピタキシャル半導体物質の成長を阻止し、そのことは、例示的に、図６に示した方法を終了する（ブロック６７）。
注入角度αは、急峻過ぎないように選択することが可能であり、それにより、フィン３２ｎ又は３２ｐ間で深すぎるが浅過ぎないことを可能とし、従って互いに対面している該組のフィンの外側表面は底部上でコーティングされることはない（そのことは、上述した如く、ＮＦＥＴ及びＰＦＥＴ装置間で短絡が発生する場合があるような過剰なフィン間エピタキシャル成長を可能とさせる）。一般的に言えば、注入角度αは、与えられた実施例において使用されているフィン３２ｎ，３２ｐの高さ及び横方向間隔に依存して、３０乃至６０度の範囲内とすることが可能である。フィン３２ｎ，３２ｐの内側表面は隣接するフィンによってイオン衝突から阻止されているので、これらの内側表面はイオン注入からの影響又は損傷は比較的少なく、尚且つ其の後のエピタキシャルソース及びドレイン成長を可能とさせる。適切な角度の選択により、フィン３２ｎ，３２ｐの上部近くのこれらの内側表面の小さな部分のみがイオン注入によって衝撃を受けることとなり、それにより、図４及び５（Ａ）に示されている如く、その上にエピタキシャル成長バリア３６ｎ，３６ｐを形成させることとなる。
従って、上述したアプローチは、エピタキシャル成長バリア３６ｎ，３６ｐを設け且つ最終的な装置において短絡の蓋然性を減少させるためにマルチフィンＦＩＮＦＥＴ製造プロセスに対して付加的なステップ（即ち、イオン注入）を付加することが可能であるという点において実現が比較的容易であることが理解される。即ち、上述したアプローチは、有益的に、ＮＦＥＴとＰＦＥＴとの間のエピタキシャル合体を発生すること無しに比較的高密度のマルチフィン形態を製造することを可能とさせる。エピタキシャル成長バリア３６ｎ，３６ｐは、エピタキシャル成長の所望の遅延をもたらすことが可能であり、従って、この成長は所望とされるフィン３２ｎ，３２ｐの内側表面に制限される。
以上、本発明の具体的実施の態様について詳細に説明したが、本発明はこれらの説明した実施例に制限されるべきものではなく、本発明の技術的範囲を逸脱すること無しに、種々の変形が可能であることは勿論である。
３０：マルチフィンＦＩＮＦＥＴ装置
３１：基板
３２ｎ，３２ｐ：半導体フィン
３３ａ，３３ｂ；３４ａ，３４ｂ：第１及び第２端部
３５ａ，３５ｂ：中間部分
３６ｎ，３６ｐ：エピタキシャル成長バリア
３７ｎ，３７ｐ：ゲート
３８ｎ，３８ｐ：隆起型エピタキシャル半導体ソース領域
３９ｎ，３９ｐ：隆起型エピタキシャル半導体ドレイン領域
４０ｎ，４０ｐ：コンタクト領域
４１ｎ，４１ｐ：ソースコンタクト領域
４２ｎ，４２ｐ：ドレインコンタクト領域

Claims (35)

  1. マルチフィンＦＩＮＦＥＴ装置において、
    基板、
    前記基板から上方へ延在しており且つ該基板に沿って離隔されている複数個の半導体フィンであって、各半導体フィンが両側の第１及び第２端部とそれらの間の中間部分とを具備しており、前記複数個の半導体フィンの最外フィンがその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有しているが前記第１及び第２端部上には前記エピタキシャル成長バリアを有していない、複数個の半導体フィン、
    前記半導体フィンの該中間部分の上側にある少なくとも１個のゲート、
    その第１端部に隣接し前記半導体フィン間の複数個の隆起型エピタキシャル半導体ソース領域、
    その第２端部に隣接し前記半導体フィン間の複数個の隆起型エピタキシャル半導体ドレイン領域、
    を有しているマルチフィンＦＩＮＦＥＴ装置。
  2. 請求項１において、前記エピタキシャル成長バリアが、半導体と炭素及びフッ素の内の少なくとも一つとを有する組成物を有しているマルチフィンＦＩＮＦＥＴ装置。
  3. 請求項１において、前記複数個の半導体フィンがシリコンを有しているマルチフィンＦＩＮＦＥＴ装置。
  4. 請求項１において、前記複数個の半導体フィンが、相補的金属酸化物半導体（ＣＭＯＳ）ＦＩＮＦＥＴを画定するために、第１組のＰチャンネルフィンと、該第１組のＰチャンネルフィンから離隔されている第２組のＮチャンネルフィンと、を有しているマルチフィンＦＩＮＦＥＴ装置。
  5. 請求項４において、前記少なくとも１個のゲートが、前記第１組のＰチャンネルフィン及び前記第２組のＮチャンネルフィンの各々に対して夫々のゲートを有しているマルチフィンＦＩＮＦＥＴ装置。
  6. 請求項１において、更に、前記ゲートへ結合されており且つ前記基板から上方へ延在しており且つ前記半導体フィンから離隔されているゲートコンタクト領域を有しているマルチフィンＦＩＮＦＥＴ装置。
  7. 請求項１において、更に、
    前記複数個の半導体フィンの第１端部に結合されているソースコンタクト領域、
    前記複数個の半導体フィンの第２端部に結合されているドレインコンタクト領域、
    を有しているマルチフィンＦＩＮＦＥＴ装置。
  8. マルチフィンＦＩＮＦＥＴ装置において、
    基板、
    前記基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個のシリコンフィンであって、各シリコンフィンが両側の第１及び第２端部とそれらの間の中間部分とを有しており、前記複数個のシリコンフィンの最外フィンはその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有しているが前記第１及び第２端部上には前記エピタキシャル成長バリアを有しておらず、且つ前記エピタキシャル成長バリアはシリコンと炭素及びフッ素の内の少なくとも一つとを有する組成物を有している、複数個のシリコンフィン、
    前記シリコンフィンの中間部分の上側の少なくとも１個のゲート、
    その第１端部に隣接した前記シリコンフィン間の複数個の隆起型エピタキシャル半導体ソース領域、
    その第２端部に隣接した前記シリコンフィン間の複数個の隆起型エピタキシャル半導体ドレイン領域、
    を有するマルチフィンＦＩＮＦＥＴ装置。
  9. 請求項８において、前記複数個のシリコンフィンが、相補的金属酸化物半導体（ＣＭＯＳ）ＦＩＮＦＥＴを画定するために、第１組のＰチャンネルフィンと、前記第１組のＰチャンネルフィンから離隔されている第２組のＮチャンネルフィンと、を有しているマルチフィンＦＩＮＦＥＴ装置。
  10. 請求項９において、前記少なくとも１個のゲートが、前記第１組のＰチャンネルフィン及び前記第２組のＮチャンネルフィンの各々に対する夫々のゲートを有しているマルチフィンＦＩＮＦＥＴ装置。
  11. 請求項８において、更に、前記ゲートに結合されており且つ前記基板から上方へ延在しており且つ前記シリコンフィンから離隔されているゲートコンタクト領域を有しているマルチフィンＦＩＮＦＥＴ装置。
  12. 請求項８において、更に、
    前記複数個のシリコンフィンの第１端部に結合されているソースコンタクト領域、
    前記複数個のシリコンフィンの第２端部に結合されているドレインコンタクト領域、
    を有しているマルチフィンＦＩＮＦＥＴ装置。
  13. マルチフィンＦＩＮＦＥＴ装置を製造する方法において、
    基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって、各半導体フィンが両側の第１及び第２端部とそれらの間の中間部分とを有している、前記複数個の半導体フィンを形成し、
    前記半導体フィンの前記中間部分の上側の少なくとも１個のゲートを形成し、
    前記複数個の半導体フィンの最外フィンの外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを形成するが前記第１及び第２端部上には前記エピタキシャル成長バリアを形成せず、
    その第１端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ソース領域を形成し、
    その第２端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ドレイン領域を形成する、
    ことを包含している方法。
  14. 請求項１３において、前記エピタキシャル成長バリアを形成する場合に、前記基板に対する垂線からオフセットした角度でイオン注入を行う方法。
  15. 請求項１４において、前記角度が３０乃至６０度の範囲内である方法。
  16. 請求項１４において、前記イオン注入を行う場合に、炭素―フッ素ガスを使用して反応性イオンエッチング（ＲＩＥ）を行う方法。
  17. 請求項１３において、前記エピタキシャル成長バリアを形成する場合に、半導体と炭素及びフッ素の内の少なくとも一つとを有するエピタキシャル成長バリアを形成する方法。
  18. 請求項１３において、前記複数個の半導体フィンを形成する場合に、複数個のシリコンフィンを形成する方法。
  19. 請求項１３において、前記複数個の半導体フィンを形成する場合に、相補的金属酸化物半導体（ＣＭＯＳ）ＦＩＮＦＥＴを画定するために、第１組のＰチャンネルフィンと、前記第１組のＰチャンネルフィンから離隔されている第２組のＮチャンネルフィンと、を形成する方法。
  20. 請求項１９において、前記少なくとも１個のゲートを形成する場合に、前記第１組のＰチャンネルフィンと前記第２組のＮチャンネルフィンの各々に対する夫々のゲートを形成する方法。
  21. 請求項１３において、更に、前記基板から上方へ延在しており且つ前記半導体フィンから離隔されており且つ前記ゲートへ結合されているゲートコンタクト領域を形成することを包含している方法。
  22. 請求項１３において、更に、
    前記複数個の半導体フィンの第１端部に結合されているソースコンタクト領域を形成し、
    前記複数個の半導体フィンの第２端部に結合されているドレインコンタクト領域を形成する、
    ことを包含している方法。
  23. マルチフィンＦＩＮＦＥＴ装置を製造する方法において、
    基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって、各半導体フィンが両側の第１及び第２端部とそれらの間の中間部分とを有しており、前記複数個の半導体フィンの最外フィンがその外側表面及び上部表面上並びに該上部表面に隣接するその内側表面の一部の上にエピタキシャル成長バリアを有しているが前記第１及び第２端部上には前記エピタキシャル成長バリアを有していない前記複数個の半導体フィンを形成し、
    前記半導体フィンと関連する少なくとも１個のゲートを形成し、
    該半導体フィン間と関連する複数個の隆起型エピタキシャル半導体ソース領域及び複数個の隆起型エピタキシャル半導体ドレイン領域を形成する、
    ことを包含している方法。
  24. 請求項２３において、前記エピタキシャル成長バリアを形成する場合に、前記基板に対する垂線からオフセットした角度でイオン注入を行う方法。
  25. 請求項２４において、前記角度が３０乃至６０度の範囲内である方法。
  26. 請求項２４において、前記イオン注入を行う場合に、炭素―フッ素ガスを使用して反応性イオンエッチング（ＲＩＥ）を行う方法。
  27. 請求項２３において、前記エピタキシャル成長バリアを形成する場合に、半導体と炭素及びフッ素の内の少なくとも一つとを有するエピタキシャル成長バリアを形成する方法。
  28. 請求項２３において、前記複数個の半導体フィンを形成する場合に、複数個のシリコンフィンを形成する方法。
  29. 請求項２３において、前記複数個の半導体フィンを形成する場合に、相補的金属酸化物半導体（ＣＭＯＳ）ＦＩＮＦＥＴを画定するために、第１組のＰチャンネルフィンと、前記第１組のＰチャンネルフィンから離隔されている第２組のＮチャンネルフィンと、を形成する方法。
  30. 請求項２９において、前記少なくとも１個のゲートを形成する場合に、前記第１組のＰチャンネルフィンと前記第２組のＮチャンネルフィンの各々に対する夫々のゲートを形成する方法。
  31. 請求項２３において、更に、前記基板から上方へ延在しており且つ前記半導体フィンから離隔されており且つ前記ゲートへ結合されているゲートコンタクト領域を形成することを包含している方法。
  32. 請求項２３において、更に、
    前記複数個の半導体フィンの第１端部に結合されているソースコンタクト領域を形成し、
    前記複数個の半導体フィンの第２端部に結合されているドレインコンタクト領域を形成する、
    ことを包含している方法。
  33. マルチフィンＦＩＮＦＥＴ装置を製造する方法において、
    基板から上方へ延在しており且つ前記基板に沿って離隔されている複数個の半導体フィンであって、各半導体フィンが両側の第１及び第２端部とそれらの間の中間部分とを有している、前記複数個の半導体フィンを形成し、
    前記半導体フィンの前記中間部分の上側の少なくとも１個のゲートを形成し、
    少なくとも前記基板に対する垂線から３０乃至６０度のオフセット範囲内における二重角度で且つ前記第１及び第２端部に入射することが無い様にイオン注入を行うことによって前記第１及び第２端部上には形成すること無しに少なくとも前記複数個の半導体フィンの最外フィンの外側表面上にエピタキシャル成長バリアを形成し、
    その第１端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ソース領域を形成し、
    その第２端部に隣接して前記半導体フィン間に複数個の隆起型エピタキシャル半導体ドレイン領域を形成する、
    ことを包含している方法。
  34. 請求項３３において、前記複数個の半導体フィンを形成する場合に、相補的金属酸化物半導体（ＣＭＯＳ）ＦＩＮＦＥＴを画定するために、第１組のＰチャンネルフィンと、前記第１組のＰチャンネルフィンから離隔されている第２組のＮチャンネルフィンと、を形成する方法。
  35. 請求項３４において、前記少なくとも１個のゲートを形成する場合に、前記第１組のＰチャンネルフィンと前記第２組のＮチャンネルフィンの各々に対する夫々のゲートを形成する方法。
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