JP6409364B2 - 光電変換素子、画像読取装置、画像形成装置、調整方法及び調整プログラム - Google Patents

Description

本発明は、光電変換素子、画像読取装置、画像形成装置、調整方法及び調整プログラムに関する。

画像読取装置では、ＣＣＤやＣＭＯＳセンサなどの光電変換素子によって原稿からの反射光（光信号）を電気信号へ変換することにより原稿情報を読み取っている。また、読取画像データに対し、画素毎の受光素子（フォトダイオード）の感度ばらつきや光源分布不均一性等を除去することを目的としたデジタル的なシェーディング補正処理、及び暗時ノイズ除去を目的とした黒シェーディング補正を施すことが一般的に知られている。

しかし、従来のシェーディング補正処理及び黒シェーディング補正処理では、必要となる基準データ（白データ、黒データ）を保持するために全画素×色数分のメモリを、白・黒それぞれに備える必要がある。

また、特許文献１及び特許文献２には、ＣＣＤイメージセンサから出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換部の上位リファレンス電圧を調整するリファレンス電圧調整手段を具備する画像読み取り装置の光量むら補正装置が開示されている。

しかしながら、光電変換素子が光電変換したアナログ画像信号をデジタル画像信号に変換するＡ／Ｄ変換部では、画素毎にばらつく受光素子の感度、光源分布不均一性、及び暗時ノイズなどを補正するために十分な精度を得にくいという問題があった。

本発明は、上記に鑑みてなされたものであって、アナログ画像信号をデジタル画像信号に変換するＡ／Ｄ変換部の精度を高めることができる光電変換素子、画像読取装置、画像形成装置、調整方法及び調整プログラムを提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、画素毎に光電変換してアナログ画像信号を出力する複数の受光素子と、前記受光素子が出力したアナログ画像信号をデジタル画像信号に変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部に入力される黒レベルのアナログ画像信号に応じて、前記Ａ／Ｄ変換部に入力される第１リファレンス電圧を調整する第１調整部と、前記Ａ／Ｄ変換部に入力される白レベルのアナログ画像信号に応じて、前記Ａ／Ｄ変換部の変換ゲインを調整する第２調整部とを有することを特徴とする。

本発明によれば、アナログ画像信号をデジタル画像信号に変換するＡ／Ｄ変換部の精度を高めることができるという効果を奏する。

図１は、画像読取装置が備える光電変換素子と画像処理部の構成を示す図である。 図２は、実施形態にかかる光電変換素子、及び画像処理部の構成を示す図である。 図３は、ＡＤＣに対するリファレンス電圧の調整例を示す図である。 図４は、Ｖｔ調整部及びＶｂ調整部の具体的な回路構成例を示す図である。 図５は、光電変換素子が下側リファレンス電圧を調整する場合の動作を示す図である。 図６は、光電変換素子が下側リファレンス電圧を調整する場合の動作を概念的に示した概念図である。 図７は、光電変換素子が黒レベルのアナログ画像信号を含まない白レベルのアナログ画像信号を取得する場合の動作を示す図である。 図８は、黒レベルのアナログ画像信号を含まない白レベルのアナログ画像信号を取得する場合の動作を概念的に示した概念図である。 図９は、光電変換素子がＡＤＣの変換ゲインを仮定する場合の動作を示す図である。 図１０は、光電変換素子がＡＤＣの変換ゲインを仮定する場合の動作を概念的に示した概念図である。 図１１は、光電変換素子が、仮定した変換ゲインを、調整した下側リファレンス電圧を用いて調整する場合の動作を示す図である。 図１２は、仮定した変換ゲインを、調整した下側リファレンス電圧を用いて調整する場合の動作を概念的に示した概念図である。 図１３は、光電変換素子の変形例、及び画像処理部の構成を示す図である。 図１４は、光電変換素子の変形例の要部の回路構成例を示す図である。 図１５は、光電変換素子を有する画像読取装置を備えた画像形成装置の概要を示す図である。

まず、本発明がなされるに至った背景について説明する。図１は、画像読取装置が備えるＣＭＯＳリニアセンサ（光電変換素子）１００と画像処理部１１０の構成を示す図である。光電変換部１０１は、例えば約７０００個の受光素子（フォトダイオード）が主走査方向に配列されており、画素毎に光電変換を行う。ＰＧＡ１０２は、例えば画素毎に受光素子が光電変換したアナログ画像信号を増幅させる。

ＡＤＣ（Ａ／Ｄ変換部）１０３は、ＰＧＡ１０２が増幅させたアナログ画像信号をデジタル画像信号に変換する。ＡＤＣ１０３は、上側リファレンス電圧（Ｖｔｒｅｆ）及び下側リファレンス電圧（Ｖｂｒｅｆ）が入力されており、画像データに対応するアナログ画像信号（Ｖｉｍｇ）とアナログ黒レベル信号（Ｖｂｋ）が加算されて入力されると、画像データに対応するデジタル画像信号（Ｄｉｍｇ）とデジタル黒レベル信号（Ｄｂｋ）が加算された値（下式１）を出力する。ｎは、ビット数（ＡＤＣ分解能）である。以下、Ｖｘｘｘはアナログ電圧信号を表し、Ｄｘｘｘはデジタル信号を表すものとする。

メモリ１０４は、デジタル画像信号を記憶する。パラ／シリ変換部１０５は、各メモリ１０４が記憶したデジタル画像信号をシリアル信号であるＤｉｍｇ＋Ｄｂｋに変換して出力する。

画像処理部１１０は、例えば黒検出処理部１１１、メモリ１１２、黒シェーディング補正部１１３、白検出処理部１１４、メモリ１１５、シェーディング補正部１１６及びγ補正部１１７を有する。

黒検出処理部１１１は、デジタル黒レベル信号（Ｄｂｋ）を予め取得する。メモリ１１２は、デジタル黒レベル信号（Ｄｂｋ）を記憶する。

黒シェーディング補正部１１３は、原稿読み取り時において、下式２に示すように、入力されたデジタル画像データから黒レベルデータを除去し、正規の画像データ成分を取り出す。

白検出処理部１１４は、予め読み取った基準白板画像データを取得する。メモリ１１５は、白基準画像データを記憶する。

シェーディング補正部１１６は、下式３に示すように、基準白板画像データ（Ｄｗｈ）を用いて、画素毎に白レベル目標値（Ｄｔａｒ）へ正規化することにより、主走査方向の不均一性を除去したシェーディング補正後データ（Ｄｓｈ）を得る。

γ補正部１１７は、シェーディング補正後データに対してγ補正などの処理を行う。

次に、実施形態にかかる光電変換素子２０の概要について説明する。図２は、実施形態にかかる光電変換素子（例えばＣＭＯＳリニアセンサ）２０、及び画像処理部８０２の構成を示す図である。光電変換部２００は、例えば約７０００個の受光素子（フォトダイオード）が主走査方向に配列されており、画素毎に光電変換を行い、アナログ画像信号を出力する。

ＡＤＣ（Ａ／Ｄ変換部）２０２は、例えば約７０００個設けられており、光電変換部２００が光電変換したアナログ画像信号を例えば画素毎にデジタル画像信号に変換する。ＡＤＣ２０２は、Ｖｔ調整部２１２が調整したリファレンス電圧が上側のリファレンス電圧として入力され、Ｖｂ調整部２１４が調整したリファレンス電圧が下側のリファレンス電圧として入力される。

Ｖｂ調整部（第１調整部）２１４は、例えばＡＤＣ２０２に対して黒レベルのアナログ画像信号（画像データ）が入力された場合に、ＡＤＣ２０２の下側のリファレンス電圧を調整する。Ｖｔ調整部（第２調整部）２１２は、例えばＡＤＣ２０２に対して白レベルのアナログ画像信号（画像データ）が入力された場合に、ＡＤＣ２０２の上側のリファレンス電圧を調整する。つまり、Ｖｔ調整部２１２は、ＡＤＣ２０２の変換ゲインを調整することとなる。

Ｖｔ調整部２１２がＡＤＣ２０２の上側のリファレンス電圧を調整する場合、レジスタ２０８に設定されている白レベル目標値（デジタル値）がＤ／Ａ変換部（ＤＡＣ）２１０に対して入力される。Ｖｔ調整部２１２は、ＤＡＣ２１０がＤ／Ａ変換した目標電圧レベル（Ｖｔａｒ：アナログ値）と、基準白板画像データ（アナログ値）を用いて、目的とするＡＤＣ２０２の上側のリファレンス電圧を得る。

なお、ＡＤＣ２０２に入力される上側のリファレンス電圧及び下側のリファレンス電圧は、いずれも調整対象となる。よって、ＡＤＣ２０２に入力される上側のリファレンス電圧及び下側のリファレンス電圧は、それぞれのデフォルトの電圧値の絶対精度が高くなくてもよい。

メモリ２０４は、デジタル画像信号を記憶する。パラ／シリ変換部２０６は、各メモリ２０４が記憶したデジタル画像信号をシリアル信号に変換し、画像処理部８０２に対して出力する。画像処理部８０２は、γ補正などの処理を行うγ補正部８１０を有する。

ここで、光電変換素子２０は、Ｖｂ調整部２１４がＡＤＣ２０２の下側のリファレンス電圧を調整し、Ｖｔ調整部２１２がＡＤＣ２０２の上側のリファレンス電圧を調整するので、ＡＤＣ２０２の出力データは上述のシェーディング補正後データと等しくなっている。よって、画像処理部８０２は、上述した黒シェーディング補正部１１３及びシェーディング補正部１１６などの機能が不要となっている。なお、光電変換素子２０の動作の詳細については後述する。

図３は、ＡＤＣ２０２に対するリファレンス電圧の調整例を示す図である。また、図３以降に用いる信号名を以下に示す。
Ｖｂｒｅｆ：下側リファレンス電圧（調整前）
Ｖｂ１：下側リファレンス電圧（調整後）
Ｖｔｒｅｆ：上側リファレンス電圧（調整前）
Ｖｔ１：上側リファレンス電圧（調整後）
Ｖｔａｒ：白レベル目標値（アナログ電圧信号へ変換した白レベル目標値）
Ｖｂｋ：黒レベル画像信号（アナログ信号）
Ｖｗｈ：基準白板画像信号（アナログ信号）
Ｄｂｋ：黒レベル画像信号（デジタル信号）
Ｄｗｈ：基準白板画像信号（デジタル信号）
Ｄｓｈ：画像データ（デジタル信号、シェーディング補正後）
Ｄｔａｒ：白レベル目標値
Ｄｗｈ：基準白板画像データ（デジタル信号、Ｖｔ調整前（Ｖｂ１，Ｖｔｒｅｆ））
Ｄｗｈ１：基準白板画像データ（デジタル信号、Ｖｔ調整後（Ｖｂ１，Ｖｔ１））

図３（ａ）に示すように、下側のリファレンス電圧Ｖｂの調整は、ＡＤＣ２０２に対して黒レベルデータ（黒データ）を入力した時に行う。例えば、デジタルデータが０となるように下側のリファレンス電圧Ｖｂ１を調整する。

図３（ｂ）に示すように、上側のリファレンス電圧Ｖｔの調整は、ＡＤＣ２０２に対して白レベルデータ（白データ）を入力した時に行う。例えば、デジタルデータが白目標値（Ｄｔａｒ）となるように上側のリファレンス電圧Ｖｔ１を調整する。

図３（ｃ）に示すように、原稿読取時には、ＡＤＣ２０２は、下側のリファレンス電圧をＶｂ１とし、上側のリファレンス電圧をＶｔ１とすることにより、Ａ／Ｄ変換と同時に黒シェーディング補正、及び白シェーディング補正の効果を得ることができる。

なお、上側のリファレンス電圧Ｖｔ１は、下式４によって算出される。

また、上式４及び上式１から、下式５が導かれる。

なお、上式５の左辺は、任意のデジタル画像信号Ｄｉｍｇのシェーディング補正後データ（上式３）である。また、上式５の右辺は、任意のアナログ画像信号Ｖｉｍｇに対する、上側及び下側のリファレンス電圧調整後（Ｖｔｒｅｆ→Ｖｔ１、Ｖｂｒｅｆ→Ｖｂ１）のＡＤＣ２０２の出力である。

図４は、Ｖｔ調整部２１２及びＶｂ調整部２１４の具体的な回路構成例を示す図である。Ｖｔ調整部２１２は、ＡＤＣ２０２の変換ゲインを仮定するＶｔ仮定部２２０を有する。Ｎは、並列に処理されるＡＤＣ２０２を区別する番号を表す。また、図４以降に用いる信号名を以下に示す。
ＶｔＮ：上側リファレンス電圧（調整後）
ＶｂＮ：下側リファレンス電圧（調整後）
Ｖｉｍｇ＿Ｎ：入力画像信号（アナログ信号）
ＢＫＧＴ：黒レベル入力ゲート信号（黒画像入力時にアサート）
ＷＨＧＴ：白板読取ゲート信号（白画像入力時にアサート）
ＤＯＣＧＴ：原稿読取ゲート信号（原稿読取時にアサート）

光電変換素子２０は、Ｖｂ調整部２１４及びＶｔ調整部２１２が以下の（１）〜（３）の動作を順に行うことにより、Ｄｓｈ＿ｘとしてシェーディング補正処理後のデータを得る。

（１）黒画像データが入力される時に、ＢＫＧＴをＯＮにし、ＷＨＧＴをＯＦＦにし、ＤＯＣＧＴをＯＦＦにして、下側リファレンス電圧ＶｂＮを調整する。

（２）白板画像データが入力される時に、ＢＫＧＴをＯＦＦにし、ＷＨＧＴをＯＮにし、ＤＯＣＧＴをＯＦＦにして、リファレンス電圧のダイナミックレンジ（ＶｂＮ〜ＶｔＮ幅）を調整する。

（３）原稿読取時には、ＢＫＧＴをＯＦＦにし、ＷＨＧＴをＯＦＦにし、ＤＯＣＧＴをＯＮにして、上側リファレンス電圧ＶｔＮを決定する。

次に、光電変換素子２０（主にＶｂ調整部２１４及びＶｔ調整部２１２）の動作について詳述する。まず、光電変換素子２０は、例えばＶｂ１を黒画像レベル（アナログ電圧）の平均値とすることにより、黒レベルをデジタル出力コード０相当と設定する。

次に、光電変換素子２０は、Ｖｔ１を調整する場合に、レジスタ２０８に設定された白レベル目標値（Ｄｔａｒ、レジスタ設定値）をＤＡＣ２１０がアナログ電圧へ変換し、これを調整の基準信号電圧（Ｖｔａｒ）とする。

Ｖｔ仮定部２２０は、Ｖｔａｒを入力抵抗Ｒｉ１とＴｉ１（ＦＥＴのＯＮ抵抗）によって分圧し、オペアンプの＋端子へ入力する。また、オペアンプの−端子には、基準白板読み取り時にのみＯＮにされるスイッチ（ＳＷ１）が構成され、白板アナログ画像信号のみが入力される。この時、オペアンプは、＋端子（分圧されたＶｔａｒ）と−端子（白板画像信号レベル）が等しくなるよう出力電圧を調整するため、ＶｔａｒとＶｉｍｇ＿１の関係はＲｉ１とＴｉ１による分圧率の関係と等しくなる。

一方、Ｖｔ仮定部２２０の出力段には、Ｒｉ１及びＴｉ１と同じ抵抗値、同じＦＥＴであるＲｏ１及びＴｏ１が設けられている。出力段のＴｏ１は、入力段のＴｉ１とゲート及びソース端子が共通である。よって、出力段のＲｏ１及びＴｏ１は、入力段のＲｉ１及びＴｉ１と等しい分圧率を実現する。

ここで、Ｖｔａｒ／Ｖｉｍｇの関係と、Ｖｔｒｅｆ／Ｖｔ１の関係（比率）は等しいため、ＶｉｍｇをＡＤＣ２０２がＡ／Ｄ変換した出力がＤｔａｒとなるようなＶｔ１が得られる。光電変換素子２０は、このＶｔ１をＡＤＣ２０２の上側リファレンス電圧とする。また、光電変換素子２０は、１〜Ｎまで同様の処理を並列に行う。

上述した関係は、下式６によって示される。

上式６においては、以下の記号等が用いられている。
ＶｔＮ：上側リファレンス電圧（調整後）
（Ｖｔｒｅｆ−Ｖｂｒｅｆ）：調整前ダイナミックレンジ
Ｖｗｈ：白レベル画像入力信号（アナログ）
Ｖｗｈ−ＶｂＮ：白レベル（読取データ）
Ｖｔａｒ−Ｖｂｒｅｆ：白レベル目標値
ＶｂＮ：下側リファレンス電圧（調整後）

また、上式６の右辺の比率の算出においては、ＶｗｈとＶｔａｒのオフセット成分が異なっているため、ハードウェアによるＶｗｈのオフセット成分の変換（ＶｂＮ→Ｖｂｒｅｆ）を行う。

具体的な光電変換素子２０のハードウェアでは、白レベル画像Ｖｗｈの取得時にはＳＷ＿Ｃｗ１をＯＮにし、Ｖｔを仮定する演算時にはＳＷ＿Ｃｗ２をＯＮにする。これにより、Ｖｔを仮定する演算時には、ＤＡＣ２１０及びＶｔ調整部２１２がすべてＶｂｒｅｆ基準となり、演算処理が可能となる。

この時点では、すべての信号の基準電圧はＶｂｒｅｆであり、共通であるため、上式６は下式７に簡略化可能である。

ここで仮定したＶｔＮは、目的とするＡＤＣ２０２のダイナミックレンジであるが、基準がＶｂｒｅｆのままであるため、最後にＶｂＮを基準とする値に調整される。上式７に示したように、ＶｔＮを算出するために必要な値は、Ｖｔｒｅｆ（デフォルトの上側リファレンス電圧、及びＶｗｈ／Ｖｔａｒ（白板読取時の信号レベルと白レベル目標値との比率）である。

光電変換素子２０は、ハードウェアによる演算のために、Ｖｔ仮定部２２０のオペアンプによってＦＥＴのゲート電圧を制御し、アナログ電圧比を抵抗分圧比へ変換する。一方、Ｖｔ仮定部２２０は、入力段側と出力段側とで同じ抵抗、同じＦＥＴにより構成された分圧回路によってＶｔｒｅｆを分圧することにより、目的となる仮定のＶｔＮを得る。

即ち、Ｖｔ仮定部２２０は、ＦＥＴのＯＮ抵抗をＴｉ，Ｔｏとすると、オペアンプの＋端子電圧が−端子電圧と等しくなることから、下式８〜１０に示したように、ＶｔＮをハードウェアによって算出する。

最後に、Ｖｔ調整部２１２は、仮定したＶｔＮに対し、オフセット成分を加算する調整（Ｖｂｒｅｆ→ＶｂＮ）を行い、最終的なＶｔＮをＡＤＣ２０２の上側リファレンス電圧へ入力する。

以下、図４を用いて説明した光電変換素子２０の動作を、図５〜図１２を用いてさらに詳述する。ここでは、光電変換素子２０は、ＡＤＣ２０２が基準白板画像信号を入力された場合に、例えば２００ｄｉｇｉｔのＤｔａｒを出力するように、ＶｂＮ及びＶｔＮを設定することとする。

第１に、図５及び図６を用いて、光電変換素子２０が下側リファレンス電圧（Ｖｂ１〜ＶｂＮ）を調整（黒レベル生成）する場合の動作について説明する。図５は、光電変換素子２０が下側リファレンス電圧を調整する場合の動作を示す図である。図６は、光電変換素子２０が下側リファレンス電圧を調整する場合の動作を概念的に示した概念図である。

図５に示すように、Ｖｂ調整部２１４は、アナログ画像信号Ｖｉｍｇ＿１として黒レベルデータが入力されているときに、ＢＫＧＴによりＳＷ２をＯＮにして、黒レベル読取時の入力電圧を、ＡＤＣ２０２の下側リファレンス電圧としてコンデンサＣｂ１に保持する。この電圧レベルは、主に電気的な要因で発生するため、画素への入射光量によらず一定のオフセット成分となって現れる。また、画素毎に異なるレベルを持つため、１〜ＮのＶｂ調整部２１４それぞれに保持し、１〜ＮのＡＤＣ２０２の下側リファレンス電圧黒レベルとする。

ここで、図６に例示するように、黒レベルを基準とした下側リファレンス電圧（Ｖｂ１）が設定される。

第２に、図７及び図８を用いて、光電変換素子２０が黒レベルのアナログ画像信号を含まない白レベルのアナログ画像信号を取得する場合の動作について説明する。図７は、光電変換素子２０が黒レベルのアナログ画像信号を含まない白レベルのアナログ画像信号を取得する場合の動作を示す図である。図８は、黒レベルのアナログ画像信号を含まない白レベルのアナログ画像信号を取得する場合の動作を概念的に示した概念図である。

図７に示すように、Ｖｔ仮定部２２０は、Ｖｉｍｇ＿１として白レベルデータが入力されているときに、ＷＨＧＴによりＳＷ１及びＳＷ＿Ｃｗ１をＯＮにして、黒レベルのアナログ画像信号を含まない白レベルのアナログ画像信号を取得する。即ち、コンデンサＣｗ１の一端がＶｂ１に接続されているため、Ｃｗ１には黒オフセット成分であるＶｂ１を含まない画像信号成分のみが充電される。

ここで、図８に例示するように、Ｖｔ仮定部２２０のオペアンプの−端子側の電圧レベルがＶ＿Ｃｗ１となる。

第３に、図９及び図１０を用いて、光電変換素子２０がＡＤＣ２０２の変換ゲインを仮定する場合の動作について説明する。図９は、光電変換素子２０がＡＤＣ２０２の変換ゲインを仮定する場合の動作を示す図である。図１０は、光電変換素子２０がＡＤＣ２０２の変換ゲインを仮定する場合の動作を概念的に示した概念図である。

図９に示すように、Ｖｔ仮定部２２０は、ＷＨＧＴによりＳＷ１及びＳＷ＿Ｃｗ１をＯＦＦにし、ＳＷ＿Ｃｗ２をＯＮにして、コンデンサＣｗ１のオフセットレベルをＶｂ１からＶｂｒｅｆに切替える。これにより、オペアンプの−端子の電位は、黒レベルのアナログ画像信号を含まない白レベルのアナログ画像信号と、ＤＡＣ２１０の下側リファレンス電圧（Ｖｂｒｅｆ）の和となる。このように、Ｖｔ仮定部２２０は、基準の電圧を、調整リファレンスとするＶｔａｒと等しくすることにより、それぞれの信号成分に対して比較・演算することを可能にする。

また、定常的には、出力コンデンサＣｔ１（Ｖｔ１となる）には、ＶｔｒｅｆをＲｏ１／Ｔｏ１（＝Ｒｉ１／Ｔｉ１）で分圧した電圧レベルが充電される。この電圧Ｖｔ１は、仮の上側リファレンス電圧であり、ＡＤＣ２０２は、上側リファレンス電圧がＶｔ１にされ、下側リファレンス電圧がＶｂｒｅｆにされると、Ｖ＿Ｃｗ１が入力された場合に、２００ｄｉｇｉｔを出力することとなる（図１０参照）。

第４に、図１１及び図１２を用いて、光電変換素子２０が仮定した変換ゲインを、調整した下側リファレンス電圧Ｖｂ１を用いて調整する場合の動作について説明する。図１１は、光電変換素子２０が、仮定した変換ゲインを、調整した下側リファレンス電圧Ｖｂ１を用いて調整する場合の動作を示す図である。図１２は、仮定した変換ゲインを、調整した下側リファレンス電圧Ｖｂ１を用いて調整する場合の動作を概念的に示した概念図である。

図１１に示すように、Ｖｔ調整部２１２は、例えば原稿読取時に、ＤＯＣＧＴによってＳＷ＿Ｃｔ２をＯＦＦにし、ＳＷ＿Ｃｔ１をＯＮにして、Ｃｔ１のオフセットレベルをＶｂｒｅｆからＶｂ１に切替える。これにより、Ｖｔ調整部２１２は、仮定した変換ゲインを調整することができ、目的となるＡＤＣ２０２の最終的な上側リファレンス電圧を得る。即ち、出力コンデンサＣｔ１の電位（Ｖｔ１）は、基準白板読取データをＡＤＣ２０２がＡ／Ｄ変換した場合に２００ｄｉｇｉｔを出力するような上側リファレンス電圧となる。

また、Ｃｔ１のオフセットレベルがＶｂｒｅｆからＶｂ１に切替えられると、ＡＤＣ２０２は、上側リファレンス電圧が調整されたＶｔ１にされ、下側リファレンス電圧がＶｂ１にされて、上下のリファレンス電圧が確定される。

また、光電変換素子２０は、原稿読取後にＢＫＧＴ、ＷＴＧＴ、ＤＯＣＧＴをすべてＯＦＦの信号にする。そして、光電変換素子２０は、図９に示した状態で待機し、上述したいずれの動作にも移行可能にされる。

このように、光電変換素子２０は、Ｖｔ調整部２１２及びＶｂ調整部２１４を備えているので、ＡＤ変換とシェーディング補正を同時に実施することができる。また、ＡＤＣ２０２は、上側のリファレンス電圧及び下側のリファレンス電圧が、入力されるアナログ画像信号に対して有効な範囲に設定されるので、アナログ画像信号をデジタル画像信号に変換する精度が高められる。

次に、光電変換素子２０の変形例について説明する。図１３は、光電変換素子２０の変形例及び画像処理部８０２の構成を示す図である。光電変換部２００は、ＲＧＢの各画素が色毎に主走査方向に配列され、ＲＧＢの画素毎に１つのカラムとなってアナログ画像信号を共通のＡＤＣ２０２に対して出力するように構成されてもよい。また、１つのカラムは、ＲＧＢの各画素が１つずつ含まれることに限定されず、例えばＲＧＢの各画素が２つずつ含まれてもよい。

光電変換素子２０の変形例は、カラム毎に信号を処理する複数の処理部２４０を有する。処理部２４０は、ＡＤＣ２０２、メモリ２０４、Ｖｔ調整部２３０、Ｖｂ調整部２３２、及び複数のＶｔ保持部、Ｖｂ保持部を有する。Ｖｔ保持部及びＶｂ保持部の数は、１カラムに含まれる画素数に応じて設定される。また、処理部２４０は、各画素それぞれに対するＶｔ及びＶｂの調整データを切替えて用いるためのスイッチＳＷ３〜ＳＷ８が設けられている。

例えば、光電変換部２００は、ＲＧＢの各色に対してｅｖｅｎ／ｏｄｄの画素が設けられ、６画素が１カラムとされる。この場合、６つのＶｔ保持部及び６つのＶｂ保持部に、それぞれＲ（ｅｖｅｎ）、Ｒ（ｏｄｄ）、Ｇ（ｅｖｅｎ）、Ｇ（ｏｄｄ）、Ｂ（ｅｖｅｎ）、Ｂ（ｏｄｄ）のデータが保持され、各々の信号データを処理するタイミングに該当するスイッチのみがＯＮにされる。光電変換素子２０の変形例のその他の動作は、光電変換素子２０と同様である。

図１４は、光電変換素子２０の変形例の要部の回路構成例を示す図である。光電変換素子２０の変形例は、切替Ｖｔ仮定部２５０及び切替Ｖｂ調整部２５２を有する。光電変換素子２０の変形例では、黒、白、原稿の各データ入力時に、カラム内の画素に該当するコンデンサ（電圧保持部）に、ＳＷ８〜ＳＷ１０によって接続が切替えられる。そして、光電変換素子２０の変形例は、以下のように動作する。

黒画像入力時には、ＢＫＧＴをＯＮにし、ＷＨＧＴをＯＦＦにし、ＤＯＣＧＴをＯＦＦにして、下側リファレンス電圧ＶｂＮを調整する。ここで、カラム内の画素毎に、ＣｂＮに黒レベルデータが保持される。

例えば、Ｒｅｄ／ｅｖｅｎの入力時にはＣｂ１がＯＮ（Ｃｗ１がＯＮ、Ｃｔ１がＯＮ）にされ、Ｒｅｄ／ｏｄｄの入力時にはＣｂ２がＯＮ（Ｃｗ２がＯＮ、Ｃｔ２がＯＮ）にされ、順次に、Ｂｌｕｅ／ｏｄｄの入力時にＣｂ６がＯＮ（Ｃｗ６がＯＮ、Ｃｔ６がＯＮ）となるまで動作する。

白板画像入力時には、ＢＫＧＴをＯＦＦにし、ＷＨＧＴをＯＮにし、ＤＯＣＧＴをＯＦＦにして、リファレンス電圧のダイナミックレンジ（ＶｂＮ〜ＶｔＮ幅）を調整する。ここで、カラム内の画素毎に、ＣｂＮに白レベルデータが保持される。

例えば、Ｒｅｄ／ｅｖｅｎの入力時にはＣｗ１がＯＮ（Ｃｂ１がＯＮ、Ｃｔ１がＯＮ）にされ、Ｒｅｄ／ｏｄｄの入力時にはＣｗ２がＯＮ（Ｃｂ２がＯＮ、Ｃｔ２がＯＮ）にされ、順次に、Ｂｌｕｅ／ｏｄｄの入力時にＣｗ６がＯＮ（Ｃｂ６がＯＮ、Ｃｔ６がＯＮ）となるまで動作する。

原稿読取時には、ＢＫＧＴをＯＦＦにし、ＷＨＧＴをＯＦＦにし、ＤＯＣＧＴをＯＮにして、上側リファレンス電圧ＶｔＮを決定する。ここで、カラム内の画素毎に、ＣｔＮにダイナミックレンジデータが保持される。

例えば、Ｒｅｄ／ｅｖｅｎの入力時にはＣｔ１がＯＮ（Ｃｂ１がＯＮ、Ｃｗ１がＯＮ）にされ、Ｒｅｄ／ｏｄｄの入力時にはＣｔ２がＯＮ（Ｃｂ２がＯＮ、Ｃｗ２がＯＮ）にされ、順次に、Ｂｌｕｅ／ｏｄｄの入力時にＣｔ６がＯＮ（Ｃｂ６がＯＮ、Ｃｗ６がＯＮ）となるまで動作する。

なお、ＣｗＮ、ＣｔＮは、基準電圧をＶｂＮとする場合があるため、各コンデンサのスイッチは、画素毎にすべて連動して動作する。例えば、Ｒｅｄ／ｅｖｅｎ信号データ処理時は、Ｃｂ１、Ｃｗ１、Ｃｔ１がＯＮする。

また、光電変換素子２０が行うＡＤＣ２０２の下側リファレンス電圧ＶｂＮの調整、及び上側リファレンス電圧ＶｔＮの調整は、光電変換素子２０が内部に備えるＣＰＵ又はタイミング制御部など（図示せず）によって実行されてもよいし、外部のＣＰＵなどから実行されてもよい。また、ＡＤＣ２０２の下側リファレンス電圧ＶｂＮの調整、及び上側リファレンス電圧ＶｔＮの調整は、光電変換素子２０の内部又は外部に設けられたＣＰＵが例えばメモリからロードして実行する調整プログラムによって行われてもよい。

この調整プログラムは、インストール可能な形式又は実行可能な形式のファイルでＣＤ−ＲＯＭ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）等のコンピュータで読み取り可能な記録媒体に記録されてコンピュータ・プログラム・プロダクトとして提供される。

次に、実施形態にかかる光電変換素子２０を備えた画像読取装置及び画像形成装置について説明する。図１５は、光電変換素子２０を有する画像読取装置６０を備えた画像形成装置５０の概要を示す図である。画像形成装置５０は、画像読取装置６０と画像形成部７０とを有する例えば複写機やＭＦＰ（Multifunction Peripheral）などである。

画像読取装置６０は、例えば光電変換素子２０、ＬＥＤドライバ（ＬＥＤ＿ＤＲＶ）６００及びＬＥＤ６０２を有する。ＬＥＤドライバ６００は、例えば図示しないタイミング制御部が出力するライン同期信号などに同期して、ＬＥＤ６０２を駆動する。ＬＥＤ６０２は、原稿に対して光を照射する。光電変換素子２０は、ライン同期信号などに同期して、原稿からの反射光を受光して図示しない複数の受光素子（ＰＤ）が電荷を発生させて蓄積を開始する。そして、光電変換素子２０は、パラレルシリアル変換等を行った後に、画像データを画像形成部７０に対して出力する。

画像形成部７０は、処理部８０とプリンタエンジン８２とを有し、処理部８０とプリンタエンジン８２とがインターフェイス（Ｉ／Ｆ）８４を介して接続されている。

処理部８０は、ＬＶＤＳ８００、画像処理部８０２及びＣＰＵ８０４を有する。ＣＰＵ８０４は、図示しないメモリなどに記憶されたプログラムを実行し、光電変換素子２０などの画像形成装置５０を構成する各部を制御する。また、ＣＰＵ８０４又は図示しないタイミング制御部などは、各ＰＤが受光量に応じて電荷を発生させることを略同時に開始するよう制御する。

光電変換素子２０は、ＬＶＤＳ８００に対して例えば画像読取装置６０が読取った画像の画像データ、ライン同期信号及び伝送クロックなどを出力する。ＬＶＤＳ８００は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル１０ビットデータに変換する。画像処理部８０２は、変換された１０ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン８２に対して出力する。プリンタエンジン８２は、受入れた画像データを用いて印刷を行う。

２０ 光電変換素子
５０ 画像形成装置
６０ 画像読取装置
７０ 画像形成部
２００ 光電変換部
２０２ ＡＤＣ
２０４ メモリ
２０８ レジスタ
２１０ ＤＡＣ
２１２ Ｖｔ調整部
２１４ Ｖｂ調整部
２２０ Ｖｔ仮定部
２５０ 切替Ｖｔ仮定部
２５２ 切替Ｖｂ調整部

特開平１１−２３４４７１号公報 特許第３２９９１６８号公報

Claims (9)

1. 画素毎に光電変換してアナログ画像信号を出力する複数の受光素子と、
   前記受光素子が出力したアナログ画像信号をデジタル画像信号に変換するＡ／Ｄ変換部と、
   前記Ａ／Ｄ変換部に入力される黒レベルのアナログ画像信号に応じて、前記Ａ／Ｄ変換部に入力される第１リファレンス電圧を調整する第１調整部と、
   前記Ａ／Ｄ変換部に入力される白レベルのアナログ画像信号に応じて、前記Ａ／Ｄ変換部の変換ゲインを調整する第２調整部と
   を有することを特徴とする光電変換素子。
2. 前記第２調整部は、
   前記Ａ／Ｄ変換部に入力される白レベルのアナログ画像信号に応じて、前記Ａ／Ｄ変換部に入力される第２リファレンス電圧を調整することにより、前記変換ゲインを調整すること
   を特徴とする請求項１に記載の光電変換素子。
3. 前記第２調整部は、
   前記第１調整部が調整した前記第１リファレンス電圧を用いて、前記第２リファレンス電圧を調整すること
   を特徴とする請求項２に記載の光電変換素子。
4. 前記第１調整部は、
   前記第１リファレンス電圧が黒レベルのアナログ画像信号と同じになるように調整すること
   を特徴とする請求項１乃至３のいずれか１項に記載の光電変換素子。
5. 前記Ａ／Ｄ変換部は、
   複数の前記受光素子が出力したアナログ画像信号をそれぞれ画素毎にデジタル画像信号に変換し、
   前記第１調整部は、
   前記Ａ／Ｄ変換部が変換を行う画素毎に前記第１リファレンス電圧を調整し、
   前記第２調整部は、
   前記Ａ／Ｄ変換部が変換を行う画素毎に前記変換ゲインを調整すること
   を特徴とする請求項１乃至４のいずれか１項に記載の光電変換素子。
6. 請求項１乃至５のいずれか１項に記載の光電変換素子を有すること
   を特徴とする画像読取装置。
7. 請求項６に記載の画像読取装置と、
   前記画像読取装置が読取った画像データに基づく画像を形成する画像形成部と
   を有することを特徴とする画像形成装置。
8. アナログ画像信号をデジタル画像信号に変換するＡ／Ｄ変換部に入力される黒レベルのアナログ画像信号に応じて、前記Ａ／Ｄ変換部に入力される第１リファレンス電圧を調整する第１調整工程と、
   調整した前記第１リファレンス電圧を用いて、黒レベルのアナログ画像信号を含まない白レベルのアナログ画像信号を取得する工程と、
   取得した白レベルのアナログ画像信号に応じて、前記Ａ／Ｄ変換部の変換ゲインを仮定する工程と、
   仮定した前記変換ゲインを、調整した前記第１リファレンス電圧を用いて調整する第２調整工程と
   を含む調整方法。
9. アナログ画像信号をデジタル画像信号に変換するＡ／Ｄ変換部に入力される黒レベルのアナログ画像信号に応じて、前記Ａ／Ｄ変換部に入力される第１リファレンス電圧を調整する第１調整ステップと、
   調整した前記第１リファレンス電圧を用いて、黒レベルのアナログ画像信号を含まない白レベルのアナログ画像信号を取得するステップと、
   取得した白レベルのアナログ画像信号に応じて、前記Ａ／Ｄ変換部の変換ゲインを仮定するステップと、
   仮定した前記変換ゲインを、調整した前記第１リファレンス電圧を用いて調整する第２調整ステップと
   をコンピュータに実行させるための調整プログラム。

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