JP6402217B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
本発明の第2の態様によると、半導体装置の製造方法は、内部回路に接続された接続端子が形成された複数の半導体チップ形成領域を有する半導体ウェハを準備することと、それぞれの前記半導体チップ形成領域の前記接続端子が形成されている端子形成面に半導体素子側絶縁層を形成することと、前記半導体素子側絶縁層の上に前記接続端子と接続されている半導体素子側配線層を形成することと、前記半導体素子側配線層が形成されている半導体ウェハをダイシングし、半導体素子を取得することと、導電性基板を備えるパッケージ基板と、前記半導体素子とを封止することと、封止された前記パッケージ基板の前記導電性基板を、外部接続端子を含む導電パターンに基づき一部を残して除去することと、を備え、前記導電パターンに基づく一部の厚さは、90μm以上である。
本発明の第3の態様によると、半導体装置は、半導体素子と、前記半導体素子の接続端子と接続されている配線層と、前記半導体素子において前記接続端子が形成されている端子形成面と、前記配線層との間に形成された第1絶縁層と、前記配線層と接続され、外部接続端子を含む導電パターン、および、少なくとも前記導電パターンの一部と分離して形成された支持用導電層を備える導電層と、前記配線層と、前記導電層との間に形成された第2絶縁層と、前記導電層に形成され、前記端子形成面よりも広い範囲に散らばって配置された外部接続端子と、を備え、前記支持用導電層の厚さは、90μm以上である。
なお、本実施形態では、パッケージ基板200に1層の配線層24(以下、配線層24a,24b等を総称して、配線層24と呼ぶ。パッド11、柱状構造体12、はんだめっき13、第2絶縁層導通部23、導電層240、はんだボール25等についても同様である。また、導電層240a、240b、240sを総称して導電層240と呼ぶこともある)を設けているが、複数の配線層24を設けてもよい。また、信頼性向上のためのパッド形成等の別の目的で、導電層240とはんだボール25との間に絶縁層および導体層を形成してもよい。さらに、パッケージ基板200は、はんだボール25が形成されていない場合も含めてパッケージ基板200と呼ぶ。
なお、図1には図示されていないが、半導体チップ10の端子形成面Sには、パッシベーション層等が配設され得る。
なお、配線層24および導電層240の配線のパターンは特に限定されない。また、パッド11とはんだボール25とを接続する配線を構成する複数の上記各部分は、適宜一体的に構成することができる。
なお、はんだボール25等で構成される外部接続端子の配置の態様は特に限定されない。
以下では、半導体装置1の製造方法の流れを説明する。図4から図7までを参照しながら半導体素子100をモールドして半導体パッケージとする方法を説明する。半導体装置1は、例えば縦横数十cmの大きさのパネルを用い、以下の製造方法により低コストで効率的に量産することが可能である。図4(A)〜(D)、図5(A)〜(D)、図6(A)〜(C)、図7(A)(B)は時系列順に示されている。
なお、第1絶縁層21はポリイミド樹脂に限られないが、第2絶縁層22と同じポリイミド樹脂を含む構成にすると、第2絶縁層22と同じ装置を用いて第1絶縁層21の形成を行えるため、効率よく半導体装置1の製造を行うことができる。
(1)本実施形態の半導体装置の製造方法は、封止されたパッケージ基板200の支持基板40を、外部接続端子を含む導電パターンに基づき一部を残して除去することと、を含む。これにより、支持基板の剥離のための設備や、支持基板の多くを除去するためのエッチング時間を必要とせず、様々な配線の設計が可能な半導体装置を提供することができる。
(変形例1)
上述の実施形態において、導電層240を介し、半導体素子100の複数のパッド11が互いに接続されてもよい。
上述の実施形態では、配線層24をパッケージ基板200に形成したが、半導体チップ10に配線層を形成した後、半導体チップ10と配線層を含む半導体素子101(図9)を支持基板40に接合して半導体装置を製造してもよい。
なお、図9に図示されてはいないが、半導体チップ10の端子形成面Sには、パッシベーション層等が配設され得る(図11等参照)。
なお、あるパッド11と、端子形成面Sに射影された、当該パッド11に接続されたはんだボール25が重なる構成において、パッド11から、半導体素子側配線層14を介しパッド11とは異なる位置の柱状構造体12に接続された後、導電層240を介して再びパッド11と重なるはんだボール25の位置に戻ってくるように配線をしてもよい。このような配線も可能であることにより、さらに外部接続端子の配置の自由度を高めることができる。また、図10の説明で示したような回路の立体的な構成は、本書で説明される他の2層以上の配線層を備える半導体装置に適用することができる。
以下では、半導体装置1bの製造方法の流れを説明する。図11から図14までを参照しながら半導体素子101の製造方法を説明し、図15および図16を参照しながら、半導体素子101をモールドして半導体パッケージとする方法を説明する。
なお、柱状構造体12(図9)を形成しない場合、第6工程でフォトレジストを除去した後、図13(C)で示される工程に進んでもよい。
なお、柱状構造体12の径、高さ、および/または柱状構造体12が配置される間隔等に応じて液状レジストをフォトレジスト材54として用いてもよい。
上述の実施形態の半導体装置1では、配線層24により端子位置の再配線を行ったが、導電層240のみにより再配線を行ってもよい。
Claims (12)
- 導電性の支持基板の上に絶縁層を形成することと、
前記絶縁層の上に前記支持基板と接続されている配線層を形成することと、
前記配線層の上に、半導体素子を配置して、前記半導体素子の接続端子を前記配線層に電気的に接続することと、
前記支持基板および前記配線層を備えるパッケージ基板と前記半導体素子とを封止樹脂を用いて封止することと、
封止された前記パッケージ基板の前記支持基板を、外部接続端子を含む導電パターンに基づき一部を残して除去することと、
を含み、
前記導電パターンに基づく一部の厚さは、90μm以上である半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記支持基板の除去は、エッチングにより、前記支持基板の50%以上を残して溶解除去する半導体装置の製造方法。 - 請求項1または2に記載の半導体装置の製造方法において、
前記外部接続端子は、前記半導体素子の接続端子が形成されている端子形成面よりも広い範囲に散らばって配置されている半導体装置の製造方法。 - 請求項1から3までのいずれか一項に記載の半導体装置の製造方法において、
前記支持基板の前記導電パターンに基づいた一部の50%以上は、前記半導体素子の接地端子に接続されている半導体装置の製造方法。 - 請求項1から4までのいずれか一項に記載の半導体装置の製造方法において、
内部回路に接続された前記接続端子が形成された複数の半導体チップ形成領域を有する半導体ウェハを準備することと、
それぞれの前記半導体チップ形成領域の前記接続端子が形成されている端子形成面の上に半導体素子側絶縁層を形成することと、
前記半導体素子側絶縁層の上に前記接続端子と接続されている半導体素子側配線層を形成することと、
前記半導体素子側配線層が形成されている半導体ウェハをダイシングし、前記半導体素子を取得することと、
を備える半導体装置の製造方法。 - 請求項5に記載の半導体装置の製造方法において、
前記半導体素子の前記半導体素子側配線層の上に、導電性の柱状構造体を形成することを備える半導体装置の製造方法。 - 内部回路に接続された接続端子が形成された複数の半導体チップ形成領域を有する半導体ウェハを準備することと、
それぞれの前記半導体チップ形成領域の前記接続端子が形成されている端子形成面に半導体素子側絶縁層を形成することと、
前記半導体素子側絶縁層の上に前記接続端子と接続されている半導体素子側配線層を形成することと、
前記半導体素子側配線層が形成されている半導体ウェハをダイシングし、半導体素子を取得することと、
導電性基板を備えるパッケージ基板と、前記半導体素子とを封止することと、
封止された前記パッケージ基板の前記導電性基板を、外部接続端子を含む導電パターンに基づき一部を残して除去することと、
を備え、
前記導電パターンに基づく一部の厚さは、90μm以上である半導体装置の製造方法。 - 半導体素子と、
前記半導体素子の接続端子と接続されている配線層と、
前記半導体素子において前記接続端子が形成されている端子形成面と、前記配線層との間に形成された第1絶縁層と、
前記配線層と接続され、外部接続端子を含む導電パターン、および、少なくとも前記導電パターンの一部と分離して形成された支持用導電層を備える導電層と、
前記配線層と、前記導電層との間に形成された第2絶縁層と、
前記導電層に形成され、前記端子形成面よりも広い範囲に散らばって配置された外部接続端子と、を備え、
前記支持用導電層の厚さは、90μm以上である半導体装置。 - 請求項8に記載の半導体装置において、
前記導電層は、前記第2絶縁層の前記半導体素子が配置されている側とは逆側の面に形成され、前記第2絶縁層の50%以上を覆っている半導体装置。 - 請求項8または9に記載の半導体装置において、
前記第1絶縁層は、前記端子形成面に沿って配置された半導体素子側絶縁層であり、
前記配線層は、前記第1絶縁層に沿って配置された半導体素子側配線層である半導体装置。 - 請求項8から10までのいずれか一項に記載の半導体装置において、
前記導電層は、銅、ステンレス、ニッケルからなる群から選択される少なくとも一以上の金属を備える半導体装置。 - 請求項8から11までのいずれか一項に記載の半導体装置において、
導電性の柱状構造体を備え、
前記配線層と前記導電層とは、前記柱状構造体を介して接続される半導体装置。
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