JP6372607B2 - Ｄｃ−ｄｃコンバータ - Google Patents

Ｄｃ−ｄｃコンバータ Download PDF

Info

Publication number
JP6372607B2
JP6372607B2 JP2017500531A JP2017500531A JP6372607B2 JP 6372607 B2 JP6372607 B2 JP 6372607B2 JP 2017500531 A JP2017500531 A JP 2017500531A JP 2017500531 A JP2017500531 A JP 2017500531A JP 6372607 B2 JP6372607 B2 JP 6372607B2
Authority
JP
Japan
Prior art keywords
semiconductor switch
switch
circuit
parallel
equal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017500531A
Other languages
English (en)
Other versions
JPWO2016132748A1 (ja
Inventor
浩幸 堀井
浩幸 堀井
植木　浩一
浩一 植木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of JPWO2016132748A1 publication Critical patent/JPWO2016132748A1/ja
Application granted granted Critical
Publication of JP6372607B2 publication Critical patent/JP6372607B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/33507—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of the output voltage or current, e.g. flyback converters
    • H02M3/33523—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of the output voltage or current, e.g. flyback converters with galvanic isolation between input and output of both the power stage and the feedback loop
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/0115—Frequency selective two-port networks comprising only inductors and capacitors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H02M1/34—Snubber circuits
    • H02M1/344—Active dissipative snubbers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Description

本発明は、ハーフブリッジ型またはフルブリッジ型のＤＣ−ＤＣコンバータに関する。
特許文献１には絶縁型ＤＣ−ＤＣコンバータが記載されている。このＤＣ−ＤＣコンバータのトランスの１次側は、入力電源にＬＣ系のフィルタ回路およびスイッチング回路が順に接続された構成である。フィルタ回路とスイッチング回路との間にはカレントトランスが設けられ、このカレントトランスにより、１次側に流れる電流が検出される。そして、検出した電流が所定値以上となったとき、過電流保護制御が行われる。
国際公開第２００９／０１１３７４号
特許文献１に記載のＤＣ−ＤＣコンバータにおいて、電源投入時など、フィルタ回路にステップ状の電圧が印加された場合、フィルタ回路が有するインダクタンスによって、入力電圧を超えるサージ電圧が生じる。このサージ電圧がスイッチング回路に印加された場合、スイッチング回路を構成する直列接続されたＦＥＴがサージ電圧により破損するおそれがある。また、当該直列接続されたＦＥＴの寄生容量にばらつきがある場合、容量比のバランスが崩れる。このとき、サージ電圧がスイッチング回路に印加されると、ＦＥＴの耐圧を超えるおそれがある。このため、耐圧の大きなＦＥＴをスイッチング素子として用いる必要があり、高コストとなる、という問題がある。
そこで、本発明の目的は、低コストでサージ電圧によるスイッチング素子の破損を防止できるＤＣ−ＤＣコンバータを提供することにある。
本発明に係るＤＣ−ＤＣコンバータは、直流電源が接続される入力部と、前記入力部に接続されたフィルタ回路と、前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、第３半導体スイッチ及び第４半導体スイッチの直列回路とが並列に接続されて構成されたフルブリッジ回路と、前記第１半導体スイッチおよび前記第２半導体スイッチそれぞれに並列接続された第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタと、前記第３半導体スイッチおよび前記第４半導体スイッチそれぞれに並列接続された第３過電圧防止用キャパシタおよび第４過電圧防止用キャパシタと、１次巻線および２次巻線を有し、前記１次巻線が前記フルブリッジ回路に接続されたトランスと、前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、を備え、前記第１半導体スイッチ、前記第２半導体スイッチ、前記第３半導体スイッチおよび前記第４半導体スイッチは寄生容量を有し、前記第１過電圧防止用キャパシタの容量は、前記第１半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、前記第２過電圧防止用キャパシタの容量は、前記第２半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、前記第３過電圧防止用キャパシタの容量は、前記第３半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、前記第４過電圧防止用キャパシタの容量は、前記第４半導体スイッチの寄生容量と±５％の誤差範囲内で等しいことを特徴とする。
この構成では、第１半導体スイッチおよび第２半導体スイッチの寄生容量にバラつきがあっても、第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタを付加することで、第１半導体スイッチ側と第２半導体スイッチ側の容量比を１：１に近づけることができる。第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタの容量は、第１半導体スイッチおよび第２半導体スイッチの寄生容量と、同一または誤差が５％以下としているが、ここで、寄生容量は、設計上、第１半導体スイッチおよび第２半導体スイッチに形成される寄生容量である。このため、フィルタ回路からサージ電圧が出力され、それがフルブリッジ回路に印加された場合であっても、第１半導体スイッチおよび第２半導体スイッチの一方にアンバランスな過電圧が印加されることがなく、第１半導体スイッチおよび第２半導体スイッチの破損を抑制できる。第３半導体スイッチおよび第４半導体スイッチについても同様である。
本発明に係るＤＣ−ＤＣコンバータは、直流電源が接続される入力部と、前記入力部に接続されたフィルタ回路と、前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、第３半導体スイッチ及び第４半導体スイッチの直列回路とが並列に接続されて構成されたフルブリッジ回路と、前記第１半導体スイッチに並列接続された、第１抵抗素子および第１スイッチ素子の直列回路と、前記第１半導体スイッチに印加される電圧がしきい値以上の場合、前記第１スイッチ素子をオンにする第１切替部と、前記第２半導体スイッチに並列接続された、第２抵抗素子および第２スイッチ素子の直列回路と、前記第２半導体スイッチに印加される電圧がしきい値以上の場合、前記第２スイッチ素子をオンにする第２切替部と、前記第３半導体スイッチに並列接続された、第３抵抗素子および第３スイッチ素子の直列回路と、前記第３半導体スイッチに印加される電圧がしきい値以上の場合、前記第３スイッチ素子をオンにする第３切替部と、前記第４半導体スイッチに並列接続された、第４抵抗素子および第４スイッチ素子の直列回路と、前記第４半導体スイッチに印加される電圧がしきい値以上の場合、前記第４スイッチ素子をオンにする第４切替部と、１次巻線および２次巻線を有し、前記１次巻線が前記フルブリッジ回路に接続されたトランスと、前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路とを備えたことを特徴とする。
この構成では、第１半導体スイッチまたは第２半導体スイッチに過電圧がかかると、第１スイッチ素子または第２スイッチ素子がオンされ、過電圧のエネルギーは第１抵抗素子または第２抵抗素子により消費（放電）される。これにより、第１半導体スイッチおよび第２半導体スイッチに過電圧が印加されることを防止できる。第３半導体スイッチまたは第４半導体スイッチに過電圧がかかる場合も同様である。
本発明に係るＤＣ−ＤＣコンバータは、直流電源が接続される入力部と、前記入力部に接続されたフィルタ回路と、前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、第３半導体スイッチ及び第４半導体スイッチの直列回路とが並列に接続されて構成されたフルブリッジ回路と、前記第１半導体スイッチに並列接続された、第１抵抗素子および第１スイッチ素子の直列回路と、前記第１半導体スイッチに印加される電圧がしきい値以上の場合、前記第１スイッチ素子をオンにする第１切替部と、前記第２半導体スイッチに並列接続された第２過電圧防止用キャパシタと、前記第３半導体スイッチに並列接続された第３過電圧防止用キャパシタと、前記第４半導体スイッチに並列接続された、第４抵抗素子および第４スイッチ素子の直列回路と、前記第４半導体スイッチに印加される電圧がしきい値以上の場合、前記第４スイッチ素子をオンにする第４切替部と、１次巻線および２次巻線を有し、前記１次巻線が前記フルブリッジ回路に接続されたトランスと、前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、を備え、前記第２半導体スイッチおよび前記第３半導体スイッチは寄生容量を有し、前記第２過電圧防止用キャパシタの容量は、前記第２半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、前記第３過電圧防止用キャパシタの容量は、前記第３半導体スイッチの寄生容量と±５％の誤差範囲内で等しいことを特徴する。
この構成では、フルブリッジ回路に過電圧が印加された場合、第２過電圧防止用キャパシタを設けた第２半導体スイッチよりも、第１半導体スイッチに過電圧がかかりやすい。第１半導体スイッチに過電圧がかかると、第１スイッチ素子がオンされ、過電圧のエネルギーは第１抵抗素子により消費される。これにより、第１半導体スイッチおよび第２半導体スイッチに過電圧が印加されることを防止できる。第３半導体スイッチおよび第４半導体スイッチについても同様である。
本発明に係るＤＣ−ＤＣコンバータは、直流電源が接続される入力部と、前記入力部に接続されたフィルタ回路と、前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、二つのコンデンサの直列回路とが並列に接続されて構成されたハーフブリッジ回路と、前記第１半導体スイッチおよび前記第２半導体スイッチそれぞれに並列接続された第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタと、１次巻線および２次巻線を有し、前記１次巻線が前記ハーフブリッジ回路に接続されたトランスと、前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、を備え、前記第１半導体スイッチおよび前記第２半導体スイッチは寄生容量を有し、前記第１過電圧防止用キャパシタの容量は、前記第１半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、前記第２過電圧防止用キャパシタの容量は、前記第２半導体スイッチの寄生容量と±５％の誤差範囲内で等しいことを特徴とする。
この構成では、第１半導体スイッチおよび第２半導体スイッチの寄生容量にバラつきがあっても、第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタを付加することで、第１半導体スイッチ側と第２半導体スイッチ側の容量比を１：１に近づけることができる。第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタの容量は、第１半導体スイッチおよび第２半導体スイッチの寄生容量と、同一または誤差が５％以下としているが、ここで、寄生容量は、設計上、第１半導体スイッチおよび第２半導体スイッチに形成される寄生容量である。このため、フィルタ回路からサージ電圧が出力され、それがハーフブリッジ回路に印加された場合であっても、第１半導体スイッチおよび第２半導体スイッチの一方にアンバランスな過電圧が印加されることがなく、第１半導体スイッチおよび第２半導体スイッチの破損を抑制できる。
本発明に係るＤＣ−ＤＣコンバータは、直流電源が接続される入力部と、前記入力部に接続されたフィルタ回路と、前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、二つのコンデンサの直列回路とが並列に接続されて構成されたハーフブリッジ回路と、前記第１半導体スイッチに並列接続された、第１抵抗素子および第１スイッチ素子の直列回路と、前記第１半導体スイッチに印加される電圧がしきい値以上の場合、前記第１スイッチ素子をオンにする第１切替部と、前記第２半導体スイッチに並列接続された、第２抵抗素子および第２スイッチ素子の直列回路と、前記第２半導体スイッチに印加される電圧がしきい値以上の場合、前記第２スイッチ素子をオンにする第２切替部と、１次巻線および２次巻線を有し、前記１次巻線が前記ハーフブリッジ回路に接続されたトランスと、前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路とを備えたことを特徴とする。
この構成では、第１半導体スイッチまたは第２半導体スイッチに過電圧がかかると、第１スイッチ素子または第２スイッチ素子がオンされ、過電圧のエネルギーは第１抵抗素子または第２抵抗素子により消費（放電）される。これにより、第１半導体スイッチおよび第２半導体スイッチに過電圧が印加されることを防止できる。
本発明に係るＤＣ−ＤＣコンバータは、直流電源が接続される入力部と、前記入力部に接続されたフィルタ回路と、前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、二つのコンデンサの直列回路とが並列に接続されて構成されたハーフブリッジ回路と、前記第１半導体スイッチに並列接続された、第１抵抗素子および第１スイッチ素子の直列回路と、前記第１半導体スイッチに印加される電圧がしきい値以上の場合、前記第１スイッチ素子をオンにする第１切替部と、前記第２半導体スイッチに並列接続された第２過電圧防止用キャパシタと、１次巻線および２次巻線を有し、前記１次巻線が前記ハーフブリッジ回路に接続されたトランスと、前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、を備え、前記第２半導体スイッチは寄生容量を有し、前記第２過電圧防止用キャパシタの容量は、前記第２半導体スイッチの寄生容量と±５％の誤差範囲内で等しいことを特徴とする。
この構成では、ハーフブリッジ回路に過電圧が印加された場合、第２過電圧防止用キャパシタを設けた第２半導体スイッチよりも、第１半導体スイッチに過電圧がかかりやすい。第１半導体スイッチに過電圧がかかると、第１スイッチ素子がオンされ、過電圧のエネルギーは第１抵抗素子により消費される。これにより、第１半導体スイッチおよび第２半導体スイッチに過電圧が印加されることを防止できる。
本発明によれば、低コストで第１半導体スイッチおよび第２半導体スイッチそれぞれに過電圧が印加されることを回避して、第１半導体スイッチおよび第２半導体スイッチの破損を防止できる。
実施形態１に係るＤＣ−ＤＣコンバータの回路図 実施形態２に係るＤＣ−ＤＣコンバータの回路図 実施形態２に係る別の例のＤＣ−ＤＣコンバータの回路図 実施形態２に係る別の例のＤＣ−ＤＣコンバータの回路図 実施形態２に係る別の例のＤＣ−ＤＣコンバータの回路図 実施形態２に係る別の例のＤＣ−ＤＣコンバータの回路図 実施形態３に係るＤＣ−ＤＣコンバータの回路図 実施形態３に係る別の例のＤＣ−ＤＣコンバータの回路図 実施形態３に係る別の例のＤＣ−ＤＣコンバータの回路図
（実施形態１）
図１は、実施形態１に係るＤＣ−ＤＣコンバータ１の回路図である。本実施形態に係るＤＣ−ＤＣコンバータ１は、フルブリッジ型のコンバータ回路である。
ＤＣ−ＤＣコンバータ１は入力部Ｉ１，Ｉ２および出力部Ｏ１，Ｏ２を備えている。入力部Ｉ１，Ｉ２には直流電源Ｖｉｎが接続されている。出力部Ｏ１，Ｏ２には負荷２２が接続されている。
直流電源Ｖｉｎには、スイッチ素子１２、および、コモンモードチョークコイルＣＨとバイパスキャパシタＣ１，Ｃ２とからなるフィルタ回路が順次接続されている。電源投入時、スイッチ素子１２がオンされることで、フィルタ回路にはステップ状の電圧が印加される。
フィルタ回路の出力側にはスイッチング回路（フルブリッジ回路）が接続されている。スイッチング回路は、スイッチング素子Ｑ１，Ｑ２の直列回路と、スイッチング素子Ｑ３，Ｑ４の直列回路とが並列接続されて構成されている。スイッチング素子Ｑ１〜Ｑ４はＭＯＳ−ＦＥＴである。スイッチング素子Ｑ１は、本発明に係る「第１半導体スイッチ」に相当し、スイッチング素子Ｑ２は、本発明に係る「第２半導体スイッチ」に相当する。また、スイッチング素子Ｑ３は、本発明に係る「第３半導体スイッチ」に相当し、スイッチング素子Ｑ４は、本発明に係る「第４半導体スイッチ」に相当する。
ＭＯＳ−ＦＥＴであるスイッチング素子Ｑ１〜Ｑ４のドレイン・ソース間には寄生容量Ｃｄ１，Ｃｄ２，Ｃｄ３，Ｃｄ４が形成される。スイッチング素子Ｑ１〜Ｑ４のゲートは駆動回路１１に接続されている。駆動回路１１は、スイッチング素子Ｑ１，Ｑ４と、スイッチング素子Ｑ２，Ｑ３とを交互にオンオフする。これにより、スイッチング回路は、フィルタ回路から入力される直流電圧を交流電圧に変換する。
スイッチング回路の出力側には、トランスＴの１次巻線Ｎ１が接続されている。トランスＴの２次巻線Ｎ２には整流平滑回路２１が接続されている。整流平滑回路２１は、整流ダイオード、インダクタおよびキャパシタ等から構成されている。整流平滑回路２１は、トランスＴの２次巻線Ｎ２に誘起される交流電圧を整流平滑して、出力部Ｏ１，Ｏ２に接続された負荷２２へ出力する。
スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４それぞれには、キャパシタＣ３１，Ｃ３２，Ｃ３３，Ｃ３４が並列に接続されている。キャパシタＣ３１，Ｃ３２は、スイッチング素子Ｑ１，Ｑ２の直列回路にサージ電圧が印加された場合に、過電圧印加によるスイッチング素子Ｑ１，Ｑ２の破損を防止する。同様に、キャパシタＣ３３，Ｃ３４は、過電圧印加によるスイッチング素子Ｑ３，Ｑ４の破損を防止する。
キャパシタＣ３１は、本発明に係る「第１過電圧防止用キャパシタ」に相当し、キャパシタＣ３２は、本発明に係る「第２過電圧防止用キャパシタ」に相当する。また、キャパシタＣ３３は、本発明に係る「第３過電圧防止用キャパシタ」に相当し、キャパシタＣ３４は、本発明に係る「第４過電圧防止用キャパシタ」に相当する。
以下に、キャパシタＣ３１〜Ｃ３４を付加することで、スイッチング素子Ｑ１〜Ｑ４の破損を防止できる理由について説明する。
スイッチ素子１２をオンとし、ステップ状の電圧がフィルタ回路に印加された場合、フィルタ回路からは入力電圧を超えるサージ電圧が出力されることがある。サージ電圧は、最大で入力電圧の２倍である。
スイッチング素子Ｑ１，Ｑ２は同素子であるため、その寄生容量Ｃｄ１，Ｃｄ２の容量は設計上同じである。寄生容量Ｃｄ１，Ｃｄ２の容量が同じである場合、コンデンサ分圧により、スイッチング素子Ｑ１，Ｑ２には同じ電圧が印加される。このため、入力電圧の２倍のサージ電圧がスイッチング素子Ｑ１，Ｑ２の直列回路に入力されても、スイッチング素子Ｑ１，Ｑ２の接続点Ｐの電圧Ｖｐは、フィルタ回路への入力電圧をＶｉ、出力電圧をＶｏで表すと、Ｖｐ＝Ｖｏ／２＝Ｖｉとなり、スイッチング素子Ｑ１，Ｑ２それぞれには、最大でも、フィルタ回路への入力電圧Ｖｉと同じ電圧が印加される。
しかしながら、形成される寄生容量Ｃｄ１，Ｃｄ２には、最大で±４０％程度、バラつきが生じる場合がある。この場合、接続点Ｐの電圧Ｖｐは、電圧Ｖｉを超える電圧が印加され、スイッチング素子Ｑ１，Ｑ２の一方が破損することがある。例えば、寄生容量Ｃｄ１，Ｃｄ２の設計上の容量をＣｄｓとし、バラつきによって接続点Ｐの電圧Ｖｐは１．４Ｖｉとなり、スイッチング素子Ｑ２に過電圧が印加され、スイッチング素子Ｑ２が破損する場合がある。
そこで、本実施形態では、スイッチング素子Ｑ１，Ｑ２に、キャパシタＣ３１，Ｃ３２を並列接続している。キャパシタＣ３１，Ｃ３２は、寄生容量Ｃｄ１とキャパシタＣ３１との合成容量と、寄生容量Ｃｄ２とキャパシタＣ３２との合成容量との比が略１：１に近づくように、定数設計されている。詳しくは、キャパシタＣ３１は、その容量が、スイッチング素子Ｑ１の設計上の寄生容量Ｃｄｓと±５％の誤差範囲内で等しくとなるように設定されている。また、キャパシタＣ３２は、その容量が、スイッチング素子Ｑ２の設計上の寄生容量Ｃｄｓと±５％の誤差範囲内で等しくなるように設定されている。
キャパシタＣ３１の容量を、寄生容量Ｃｄｓと−５％の誤差の０．９５Ｃｄｓとし、キャパシタＣ３２の容量を、寄生容量Ｃｄｓと＋５％の誤差の１．０５Ｃｄｓとする。上述の例を用いて、寄生容量Ｃｄ１の容量が０．６Ｃｄｓ、寄生容量Ｃｄ２の容量が１．４Ｃｄｓである場合、接続点Ｐの電圧Ｖｐは、Ｖｐ＝（１／１．４＋１／１．０５）−１／｛（１／０．６＋１／０．９５）−１＋（１／１．４＋１／１．０５）−１｝*２Ｖｉ＝１．２２Ｖｉである。前記のように、キャパシタＣ３１，Ｃ３２を設けない場合、接続点Ｐの電圧Ｖｐは１．４Ｖｉであるため、キャパシタＣ３１，Ｃ３２を設けない場合と比べて電圧Ｖｐは低くなる。このように、キャパシタＣ３１，Ｃ３２を設けることで、スイッチング素子Ｑ１，Ｑ２に過電圧が印加されることを防止できる。
スイッチング素子Ｑ３，Ｑ４の直列回路は、スイッチング素子Ｑ１，Ｑ２の直列回路に並列接続されている。このため、スイッチング素子Ｑ３，Ｑ４の直列回路については、スイッチング素子Ｑ１，Ｑ２の直列回路と同様に説明できる。すなわち、キャパシタＣ３３は、その容量が、スイッチング素子Ｑ３の設計上の寄生容量Ｃｄｓと±５％の誤差範囲内で等しくなるように設定されている。また、キャパシタＣ３４は、その容量が、スイッチング素子Ｑ４の設計上の寄生容量Ｃｄｓと±５％の誤差範囲内で等しくなるように設定されている。この結果、スイッチング素子Ｑ３，Ｑ４の接続点Ｑの電圧Ｖｑは、キャパシタＣ３３，Ｃ３４を設けない場合と比べて低くできる。
以上のように、スイッチング素子Ｑ１〜Ｑ４それぞれに、キャパシタＣ３１〜Ｃ３４を設け、各キャパシタＣ３１〜Ｃ３４の容量を、寄生容量Ｃｄ１〜Ｃｄ４の設計上の寄生容量と±５％の誤差範囲内で等しくなるようにすることで、各スイッチング素子Ｑ１〜Ｑ４に過電圧が印加されることを防止できる。その結果、スイッチング素子Ｑ１〜Ｑ４の破損を防止できる。
（実施形態２）
図２は、実施形態２に係るＤＣ−ＤＣコンバータ２の回路図である。図２では、各スイッチング素子Ｑ１〜Ｑ４の寄生容量Ｃｄ１〜Ｃｄ４の図示は省略している。この例では、スイッチング素子Ｑ１〜Ｑ４への過電圧印加を防止する回路構成が、実施形態１と相違する。以下、その相違点について説明する。
ＤＣ−ＤＣコンバータ２では、スイッチング回路のスイッチング素子Ｑ１，Ｑ４に、放電用スイッチ回路が並列に接続されている。詳しくは、スイッチング素子Ｑ１に対し、ツェナーダイオードＤ１および抵抗Ｒ１１の直列回路と、抵抗Ｒ１２およびスイッチＳ１の直列回路とが、並列に接続されている。スイッチＳ１はトランジスタであり、そのベースは、ツェナーダイオードＤ１および抵抗Ｒ１１の接続点に接続されている。同様に、スイッチング素子Ｑ４に対し、ツェナーダイオードＤ２および抵抗Ｒ２１の直列回路と、抵抗Ｒ２２およびスイッチＳ２の直列回路とが、並列に接続されている。
スイッチング素子Ｑ２には、キャパシタＣ４１が並列に接続されている。また、スイッチング素子Ｑ３には、キャパシタＣ４２が、並列に接続されている。
この例では、スイッチング素子Ｑ１は、本発明に係る「第１半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第２半導体スイッチ」に相当する。ツェナーダイオードＤ１、抵抗Ｒ１１および抵抗Ｒ１２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ１２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ１は、本発明に係る「第１スイッチ素子」に相当する。キャパシタＣ４１は、本発明に係る「第２過電圧防止用キャパシタ」に相当する。
また、スイッチング素子Ｑ３は、本発明に係る「第３半導体スイッチ」に相当する。スイッチング素子Ｑ４は、本発明に係る「第４半導体スイッチ」に相当する。キャパシタＣ４２は、本発明に係る「第３過電圧防止用キャパシタ」に相当する。ツェナーダイオードＤ２、抵抗Ｒ２１および抵抗Ｒ２２は、本発明に係る「第４切替部」に相当する。抵抗Ｒ２２は、本発明に係る「第４抵抗素子」に相当する。スイッチＳ２は、本発明に係る「第４スイッチ素子」に相当する。
ここで、ツェナーダイオードＤ１のツェナー電圧を、直流電源Ｖｉｎ以上の電圧がスイッチング素子Ｑ１のドレイン−ソース間にかかった時にスイッチＳ１がオンするような値に設定することで、スイッチング素子Ｑ１のドレイン−ソース間には直流電源Ｖｉｎ以上の電圧がかからないようにする。すなわち、スイッチング素子Ｑ１に過電圧がかかり、ツェナーダイオードＤ１がオンすると、スイッチＳ１がオンされ、スイッチング素子Ｑ１にかかる過電圧のエネルギーは抵抗Ｒ１２により消費される。これにより、スイッチング素子Ｑ１に過電圧が印加されることを防止できる。
スイッチング素子Ｑ３，Ｑ４の直列回路についても、スイッチング素子Ｑ１，Ｑ２の直列回路と同様に説明できる。
なお、ツェナーダイオードＤ１，Ｄ２それぞれのしきい値は、直流電源Ｖｉｎの電圧以上、スイッチング素子Ｑ１，Ｑ４それぞれの耐電圧未満に設定されている。
図３、図４、図５及び図６は、実施形態２に係る別の例のＤＣ−ＤＣコンバータの回路図である。
図３に示すＤＣ−ＤＣコンバータ２Ａでは、放電用スイッチ回路がスイッチング素子Ｑ２，Ｑ３に並列に接続されている点で、図２に示すＤＣ−ＤＣコンバータ２と相違する。
ＤＣ−ＤＣコンバータ２Ａでは、スイッチング素子Ｑ１には、キャパシタＣ４３が並列に接続されている。スイッチング素子Ｑ２には、ツェナーダイオードＤ３および抵抗Ｒ３１の直列回路と、抵抗Ｒ３２およびスイッチＳ３の直列回路とが、並列に接続されている。また、スイッチング素子Ｑ３には、ツェナーダイオードＤ４および抵抗Ｒ４１の直列回路と、抵抗Ｒ４２およびスイッチＳ４の直列回路とが、並列に接続されている。スイッチング素子Ｑ４には、キャパシタＣ４４が、並列に接続されている。
この例では、スイッチング素子Ｑ１は、本発明に係る「第２半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第１半導体スイッチ」に相当する。ツェナーダイオードＤ３、抵抗Ｒ３１および抵抗Ｒ３２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ３２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ３は、本発明に係る「第１スイッチ素子」に相当する。キャパシタＣ４３は、本発明に係る「第２過電圧防止用キャパシタ」に相当する。
また、スイッチング素子Ｑ３は、本発明に係る「第４半導体スイッチ」に相当する。スイッチング素子Ｑ４は、本発明に係る「第３半導体スイッチ」に相当する。ツェナーダイオードＤ４、抵抗Ｒ４１および抵抗Ｒ４２は、本発明に係る「第４切替部」に相当する。抵抗Ｒ４２は、本発明に係る「第４抵抗素子」に相当する。スイッチＳ４は、本発明に係る「第４スイッチ素子」に相当する。キャパシタＣ４４は、本発明に係る「第３過電圧防止用キャパシタ」に相当する。
この回路構成であっても、各スイッチング素子Ｑ１〜Ｑ４へ過電圧が印加されることを防止できる。
図４に示すＤＣ−ＤＣコンバータ２Ｂでは、放電用スイッチ回路が、スイッチング素子Ｑ１，Ｑ３に並列に接続されている。スイッチング素子Ｑ２には、キャパシタＣ４１が並列に接続されている。スイッチング素子Ｑ４には、キャパシタＣ４４が並列に接続されている。この回路構成であっても、各スイッチング素子Ｑ１〜Ｑ４へ過電圧が印加されることを防止できる。
この例では、スイッチング素子Ｑ１は、本発明に係る「第１半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第２半導体スイッチ」に相当する。ツェナーダイオードＤ１、抵抗Ｒ１１および抵抗Ｒ１２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ１２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ１は、本発明に係る「第１スイッチ素子」に相当する。キャパシタＣ４１は、本発明に係る「第２過電圧防止用キャパシタ」に相当する。
また、スイッチング素子Ｑ３は、本発明に係る「第４半導体スイッチ」に相当する。スイッチング素子Ｑ４は、本発明に係る「第３半導体スイッチ」に相当する。ツェナーダイオードＤ４、抵抗Ｒ４１および抵抗Ｒ４２は、本発明に係る「第４切替部」に相当する。抵抗Ｒ４２は、本発明に係る「第４抵抗素子」に相当する。スイッチＳ４は、本発明に係る「第４スイッチ素子」に相当する。キャパシタＣ４４は、本発明に係る「第３過電圧防止用キャパシタ」に相当する。
図５に示すＤＣ−ＤＣコンバータ２Ｃでは、放電用スイッチ回路が、スイッチング素子Ｑ２，Ｑ４に並列に接続されている。スイッチング素子Ｑ１には、キャパシタＣ４３が並列に接続されている。スイッチング素子Ｑ３には、キャパシタＣ４２が並列に接続されている。この回路構成であっても、各スイッチング素子Ｑ１〜Ｑ４へ過電圧が印加されることを防止できる。
この例では、スイッチング素子Ｑ１は、本発明に係る「第２半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第１半導体スイッチ」に相当する。キャパシタＣ４３は、本発明に係る「第２過電圧防止用キャパシタ」に相当する。ツェナーダイオードＤ３、抵抗Ｒ３１および抵抗Ｒ３２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ３２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ３は、本発明に係る「第１スイッチ素子」に相当する。
また、スイッチング素子Ｑ３は、本発明に係る「第３半導体スイッチ」に相当する。スイッチング素子Ｑ４は、本発明に係る「第４半導体スイッチ」に相当する。キャパシタＣ４２は、本発明に係る「第３過電圧防止用キャパシタ」に相当する。ツェナーダイオードＤ２、抵抗Ｒ２１および抵抗Ｒ２２は、本発明に係る「第４切替部」に相当する。抵抗Ｒ２２は、本発明に係る「第４抵抗素子」に相当する。スイッチＳ２は、本発明に係る「第４スイッチ素子」に相当する。
図６に示すＤＣ−ＤＣコンバータ２Ｄでは、スイッチング素子Ｑ１〜Ｑ４の全てに、放電用スイッチ回路が並列に接続されている。この回路構成であっても、各スイッチング素子Ｑ１〜Ｑ４へ過電圧が印加されることを防止できる。
この例では、スイッチング素子Ｑ１は、本発明に係る「第１半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第２半導体スイッチ」に相当する。ツェナーダイオードＤ１、抵抗Ｒ１１および抵抗Ｒ１２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ１２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ１は、本発明に係る「第１スイッチ素子」に相当する。ツェナーダイオードＤ３、抵抗Ｒ３１および抵抗Ｒ３２は、本発明に係る「第２切替部」に相当する。抵抗Ｒ３２は、本発明に係る「第２抵抗素子」に相当する。スイッチＳ３は、本発明に係る「第２スイッチ素子」に相当する。
また、スイッチング素子Ｑ３は、本発明に係る「第３半導体スイッチ」に相当する。スイッチング素子Ｑ４は、本発明に係る「第４半導体スイッチ」に相当する。ツェナーダイオードＤ４、抵抗Ｒ４１および抵抗Ｒ４２は、本発明に係る「第３切替部」に相当する。抵抗Ｒ４２は、本発明に係る「第３抵抗素子」に相当する。スイッチＳ４は、本発明に係る「第３スイッチ素子」に相当する。ツェナーダイオードＤ２、抵抗Ｒ２１および抵抗Ｒ２２は、本発明に係る「第４切替部」に相当する。抵抗Ｒ２２は、本発明に係る「第４抵抗素子」に相当する。スイッチＳ２は、本発明に係る「第４スイッチ素子」に相当する。
（実施形態３）
図７は、実施形態３に係るＤＣ−ＤＣコンバータ３の回路図である。本実施形態に係るＤＣ−ＤＣコンバータ３は、キャパシタＣ５１，Ｃ５２の直列回路と、スイッチング素子Ｑ１，Ｑ２の直列回路とが並列接続されたハーフブリッジ回路である。
ＤＣ−ＤＣコンバータ３では、ハイサイド側のスイッチング素子Ｑ１に放電用スイッチ回路が並列に接続されている。すなわち、ツェナーダイオードＤ５および抵抗Ｒ５１の直列回路と、抵抗Ｒ５２およびスイッチＳ５の直列回路とが、スイッチング素子Ｑ１に並列に接続されている。また、ローサイド側のスイッチング素子Ｑ２に、キャパシタＣ６１が並列に接続されている。
この回路構成であっても、各スイッチング素子Ｑ１，Ｑ２へ過電圧が印加されることを防止できる。
この例では、スイッチング素子Ｑ１は、本発明に係る「第１半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第２半導体スイッチ」に相当する。ツェナーダイオードＤ５、抵抗Ｒ５１および抵抗Ｒ５２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ５２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ５は、本発明に係る「第１スイッチ素子」に相当する。キャパシタＣ６１は、本発明に係る「第２過電圧防止用キャパシタ」に相当する。
図８および図９は、実施形態３に係る別の例のＤＣ−ＤＣコンバータの回路図である。
図８に示すＤＣ−ＤＣコンバータ３Ａでは、放電用スイッチ回路が、スイッチング素子Ｑ２に並列に接続されている。スイッチング素子Ｑ１には、キャパシタＣ６２が並列に接続されている。この回路構成であっても、各スイッチング素子Ｑ１，Ｑ２へ過電圧が印加されることを防止できる。
この例では、スイッチング素子Ｑ１は、本発明に係る「第２半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第１半導体スイッチ」に相当する。キャパシタＣ６２は、本発明に係る「第２過電圧防止用キャパシタ」に相当する。ツェナーダイオードＤ６、抵抗Ｒ６１および抵抗Ｒ６２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ６２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ６は、本発明に係る「第１スイッチ素子」に相当する。
図９に示すＤＣ−ＤＣコンバータ３Ｂでは、放電用スイッチ回路が、スイッチング素子Ｑ１，Ｑ２の両方に並列に接続されている。この回路構成であっても、各スイッチング素子Ｑ１，Ｑ２へ過電圧が印加されることを防止できる。
この例では、スイッチング素子Ｑ１は、本発明に係る「第１半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第２半導体スイッチ」に相当する。ツェナーダイオードＤ５、抵抗Ｒ５１および抵抗Ｒ５２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ５２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ５は、本発明に係る「第１スイッチ素子」に相当する。ツェナーダイオードＤ６、抵抗Ｒ６１および抵抗Ｒ６２は、本発明に係る「第２切替部」に相当する。抵抗Ｒ６２は、本発明に係る「第２抵抗素子」に相当する。スイッチＳ６は、本発明に係る「第２スイッチ素子」に相当する。
Ｃ１，Ｃ２…バイパスキャパシタ
Ｃ３１，Ｃ３２，Ｃ３３，Ｃ３４…キャパシタ
Ｃ４１，Ｃ４２，Ｃ４３，Ｃ４４…キャパシタ
Ｃ５１，Ｃ５２…キャパシタ
Ｃ６１，Ｃ６２…キャパシタ
Ｃｄ１，Ｃｄ２，Ｃｄ３，Ｃｄ４…寄生容量
ＣＨ…コモンモードチョークコイル
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６…ツェナーダイオード
Ｉ１，Ｉ２…入力部
Ｎ１…１次巻線
Ｎ２…２次巻線
Ｏ１，Ｏ２…出力部
Ｐ…接続点
Ｑ…接続点
Ｑ１，Ｑ２，Ｑ３，Ｑ４…スイッチング素子
Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２，Ｒ３１，Ｒ３２，Ｒ４１，Ｒ４２，Ｒ５１，Ｒ５２，Ｒ６１，Ｒ６２…抵抗
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６…スイッチ
Ｔ…トランス
Ｖｉｎ…直流電源
１，２，２Ａ，２Ｂ，２Ｃ，２Ｄ，３，３Ａ，３Ｂ…ＤＣ−ＤＣコンバータ
１１…駆動回路
１２…スイッチ素子
２１…整流平滑回路
２２…負荷

Claims (6)

  1. 直流電源が接続される入力部と、
    前記入力部に接続されたフィルタ回路と、
    前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、第３半導体スイッチ及び第４半導体スイッチの直列回路とが並列に接続されて構成されたフルブリッジ回路と、
    前記第１半導体スイッチおよび前記第２半導体スイッチそれぞれに並列接続された第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタと、
    前記第３半導体スイッチおよび前記第４半導体スイッチそれぞれに並列接続された第３過電圧防止用キャパシタおよび第４過電圧防止用キャパシタと、
    １次巻線および２次巻線を有し、前記１次巻線が前記フルブリッジ回路に接続されたトランスと、
    前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、
    を備え、
    前記第１半導体スイッチ、前記第２半導体スイッチ、前記第３半導体スイッチおよび前記第４半導体スイッチは寄生容量を有し、
    前記第１過電圧防止用キャパシタの容量は、前記第１半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、
    前記第２過電圧防止用キャパシタの容量は、前記第２半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、
    前記第３過電圧防止用キャパシタの容量は、前記第３半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、
    前記第４過電圧防止用キャパシタの容量は、前記第４半導体スイッチの寄生容量と±５％の誤差範囲内で等しい、
    ＤＣ−ＤＣコンバータ。
  2. 直流電源が接続される入力部と、
    前記入力部に接続されたフィルタ回路と、
    前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、第３半導体スイッチ及び第４半導体スイッチの直列回路とが並列に接続されて構成されたフルブリッジ回路と、
    前記第１半導体スイッチに並列接続された、第１抵抗素子および第１スイッチ素子の直列回路と、
    前記第１半導体スイッチに印加される電圧がしきい値以上の場合、前記第１スイッチ素子をオンにする第１切替部と、
    前記第２半導体スイッチに並列接続された、第２抵抗素子および第２スイッチ素子の直列回路と、
    前記第２半導体スイッチに印加される電圧がしきい値以上の場合、前記第２スイッチ素子をオンにする第２切替部と、
    前記第３半導体スイッチに並列接続された、第３抵抗素子および第３スイッチ素子の直列回路と、
    前記第３半導体スイッチに印加される電圧がしきい値以上の場合、前記第３スイッチ素子をオンにする第３切替部と、
    前記第４半導体スイッチに並列接続された、第４抵抗素子および第４スイッチ素子の直列回路と、
    前記第４半導体スイッチに印加される電圧がしきい値以上の場合、前記第４スイッチ素子をオンにする第４切替部と、
    １次巻線および２次巻線を有し、前記１次巻線が前記フルブリッジ回路に接続されたトランスと、
    前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、
    を備えた、ＤＣ−ＤＣコンバータ。
  3. 直流電源が接続される入力部と、
    前記入力部に接続されたフィルタ回路と、
    前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、第３半導体スイッチ及び第４半導体スイッチの直列回路とが並列に接続されて構成されたフルブリッジ回路と、
    前記第１半導体スイッチに並列接続された、第１抵抗素子および第１スイッチ素子の直列回路と、
    前記第１半導体スイッチに印加される電圧がしきい値以上の場合、前記第１スイッチ素子をオンにする第１切替部と、
    前記第２半導体スイッチに並列接続された第２過電圧防止用キャパシタと、
    前記第３半導体スイッチに並列接続された第３過電圧防止用キャパシタと、
    前記第４半導体スイッチに並列接続された、第４抵抗素子および第４スイッチ素子の直列回路と、
    前記第４半導体スイッチに印加される電圧がしきい値以上の場合、前記第４スイッチ素子をオンにする第４切替部と、
    １次巻線および２次巻線を有し、前記１次巻線が前記フルブリッジ回路に接続されたトランスと、
    前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、
    を備え、
    前記第２半導体スイッチおよび前記第３半導体スイッチは寄生容量を有し、
    前記第２過電圧防止用キャパシタの容量は、前記第２半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、
    前記第３過電圧防止用キャパシタの容量は、前記第３半導体スイッチの寄生容量と±５％の誤差範囲内で等しい、
    ＤＣ−ＤＣコンバータ。
  4. 直流電源が接続される入力部と、
    前記入力部に接続されたフィルタ回路と、
    前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、二つのコンデンサの直列回路とが並列に接続されて構成されたハーフブリッジ回路と、
    前記第１半導体スイッチおよび前記第２半導体スイッチそれぞれに並列接続された第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタと、
    １次巻線および２次巻線を有し、前記１次巻線が前記ハーフブリッジ回路に接続されたトランスと、
    前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、
    を備え、
    前記第１半導体スイッチおよび前記第２半導体スイッチは寄生容量を有し、
    前記第１過電圧防止用キャパシタの容量は、前記第１半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、
    前記第２過電圧防止用キャパシタの容量は、前記第２半導体スイッチの寄生容量と±５％の誤差範囲内で等しい、
    ＤＣ−ＤＣコンバータ。
  5. 直流電源が接続される入力部と、
    前記入力部に接続されたフィルタ回路と、
    前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、二つのコンデンサの直列回路とが並列に接続されて構成されたハーフブリッジ回路と、
    前記第１半導体スイッチに並列接続された、第１抵抗素子および第１スイッチ素子の直列回路と、
    前記第１半導体スイッチに印加される電圧がしきい値以上の場合、前記第１スイッチ素子をオンにする第１切替部と、
    前記第２半導体スイッチに並列接続された、第２抵抗素子および第２スイッチ素子の直列回路と、
    前記第２半導体スイッチに印加される電圧がしきい値以上の場合、前記第２スイッチ素子をオンにする第２切替部と、
    １次巻線および２次巻線を有し、前記１次巻線が前記ハーフブリッジ回路に接続されたトランスと、
    前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、
    を備えた、ＤＣ−ＤＣコンバータ。
  6. 直流電源が接続される入力部と、
    前記入力部に接続されたフィルタ回路と、
    前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、二つのコンデンサの直列回路とが並列に接続されて構成されたハーフブリッジ回路と、
    前記第１半導体スイッチに並列接続された、第１抵抗素子および第１スイッチ素子の直列回路と、
    前記第１半導体スイッチに印加される電圧がしきい値以上の場合、前記第１スイッチ素子をオンにする第１切替部と、
    前記第２半導体スイッチに並列接続された第２過電圧防止用キャパシタと、
    １次巻線および２次巻線を有し、前記１次巻線が前記ハーフブリッジ回路に接続されたトランスと、
    前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、
    を備え、
    前記第２半導体スイッチは寄生容量を有し、
    前記第２過電圧防止用キャパシタの容量は、前記第２半導体スイッチの寄生容量と±５％の誤差範囲内で等しい、
    ＤＣ−ＤＣコンバータ。
JP2017500531A 2015-02-17 2016-01-06 Ｄｃ−ｄｃコンバータ Active JP6372607B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015028358 2015-02-17
JP2015028358 2015-02-17
PCT/JP2016/050180 WO2016132748A1 (ja) 2015-02-17 2016-01-06 Ｄｃ－ｄｃコンバータ

Publications (2)

Publication Number Publication Date
JPWO2016132748A1 JPWO2016132748A1 (ja) 2017-10-05
JP6372607B2 true JP6372607B2 (ja) 2018-08-15

Family

ID=56692449

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017500531A Active JP6372607B2 (ja) 2015-02-17 2016-01-06 Ｄｃ−ｄｃコンバータ

Country Status (3)

Country Link
US (1) US10020746B2 (ja)
JP (1) JP6372607B2 (ja)
WO (1) WO2016132748A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10992144B2 (en) * 2017-05-17 2021-04-27 Galley Power LLC Battery balancing and current control with bypass circuit for load switch
US10205381B1 (en) * 2018-05-10 2019-02-12 Vlt, Inc. Start-up control in power systems using fixed-ratio power conversion

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3304489A (en) * 1963-04-15 1967-02-14 Bell Telephone Labor Inc High frequency switching regulator
US3536958A (en) * 1967-12-05 1970-10-27 Rca Corp Amplifier protection circuit
US4027203A (en) * 1975-03-06 1977-05-31 Mcgraw-Edison Company Protective switch device for electrical distribution systems
DE3778623D1 (de) * 1986-09-15 1992-06-04 Merlin Gerin Basissteuerschaltung fuer transistoren eines wechselrichterzweiges.
JPS6439268A (en) * 1987-07-31 1989-02-09 Toko Inc Switching power circuit
US5808879A (en) * 1996-12-26 1998-09-15 Philips Electronics North America Corporatin Half-bridge zero-voltage-switched PWM flyback DC/DC converter
TW432276B (en) * 1997-03-08 2001-05-01 Acer Peripherals Inc Power-saving type power-supply with the capability of quickly restoring the start
US6069798A (en) * 1999-01-14 2000-05-30 Lucent Technologies Inc. Asymmetrical power converter and method of operation thereof
FR2826523B1 (fr) * 2001-06-25 2003-12-19 Cit Alcatel Redresseur synchrone auto-commande
JP3707409B2 (ja) * 2001-09-10 2005-10-19 株式会社村田製作所 スイッチング電源装置
WO2004017507A1 (ja) * 2002-08-13 2004-02-26 Sanken Electric Co., Ltd. 過熱保護装置
JP4760256B2 (ja) * 2005-09-21 2011-08-31 富士電機株式会社 複数個直列接続される電圧駆動型半導体素子の電圧分担のばらつき低減方法
JP4320787B2 (ja) * 2007-05-21 2009-08-26 株式会社村田製作所 スイッチング電源装置
WO2009011374A1 (ja) 2007-07-18 2009-01-22 Murata Manufacturing Co., Ltd. 絶縁型ｄｃ－ｄｃコンバータ
WO2009050943A1 (ja) * 2007-10-19 2009-04-23 Murata Manufacturing Co., Ltd. スイッチング電源装置
CN101926083B (zh) * 2008-01-28 2012-11-21 株式会社村田制作所 Dc-dc转换器
CN101567636B (zh) * 2009-06-08 2011-04-13 英飞特电子（杭州）有限公司 一种电流控制同步整流驱动电路
WO2011116225A1 (en) * 2010-03-17 2011-09-22 Power Systems Technologies, Ltd. Control system for a power converter and method of operating the same
US8803436B2 (en) * 2011-05-10 2014-08-12 Lutron Electronics Co., Inc. Dimmable screw-in compact fluorescent lamp having integral electronic ballast circuit
JP5582361B2 (ja) * 2011-09-06 2014-09-03 株式会社デンソー 電力変換装置および電源システム
CN102593869B (zh) * 2012-03-15 2014-10-29 东北大学 一种h全桥转换式微逆变器并网装置
JP2014176226A (ja) * 2013-03-11 2014-09-22 Sumitomo Electric Ind Ltd Ｄｃ／ｄｃ変換装置及び分散電源システム
JP5991939B2 (ja) * 2013-03-25 2016-09-14 三菱電機株式会社 半導体デバイス駆動回路および半導体デバイス駆動装置
JP2014217196A (ja) * 2013-04-26 2014-11-17 パナソニック株式会社 双方向ｄｃ／ｄｃコンバータ
US20150055374A1 (en) * 2013-08-22 2015-02-26 Fujitsu Telecom Networks Limited Switching power supply apparatus corresponding to zero voltage switching system
AU2015100179A4 (en) * 2015-01-19 2015-03-19 Macau University Of Science And Technology A battery charger with power factor correction
CN107346941B (zh) * 2016-05-05 2020-09-25 香港生产力促进局 一种负载范围扩展的软开关双向相移变换器

Also Published As

Publication number Publication date
US10020746B2 (en) 2018-07-10
JPWO2016132748A1 (ja) 2017-10-05
WO2016132748A1 (ja) 2016-08-25
US20170346409A1 (en) 2017-11-30

Similar Documents

Publication Publication Date Title
US10903749B2 (en) Flyback converter
US9729063B2 (en) Voltage adjustment system and method for parallel-stage power converter
US10153700B2 (en) Power converters
TWI801442B (zh) 合併式分壓器正向轉換器
WO2014174809A1 (ja) 双方向ｄｃ／ｄｃコンバータ
US8400789B2 (en) Power supply with input filter-controlled switch clamp circuit
US20130003431A1 (en) Multilevel power converter and methods of manufacturing and operation thereof
CN105052245B (zh) Led驱动电路
US20130223120A1 (en) Method and apparatus for active inrush control of boost power stage
US9509220B2 (en) Bi-modal voltage converter
JP2014217079A5 (ja)
EP3758209A1 (en) Semiconductor device
US11165334B2 (en) Enhancing high-voltage startup voltage rating for PWM controllers with internal high voltage startup circuit
JP6372607B2 (ja) Ｄｃ−ｄｃコンバータ
EP2852039A1 (en) Power factor corrector
JP5668692B2 (ja) Ｐｆｃコンバータ
US9484801B2 (en) Start-up regulator for high-input-voltage power converters
KR101207716B1 (ko) 넓은 범위의 출력 전압을 출력할 수 있는 차량용 충전기
JP2017017845A (ja) 高電圧発生装置
JP6371226B2 (ja) 逆電流保護付きスイッチング電源装置
US10158284B2 (en) PFC with stacked half-bridges on DC side of rectifier
US11374489B2 (en) Hybrid bulk capacitance circuit for AC/DC charger
JP7386737B2 (ja) 整流回路及びこれを用いたスイッチング電源
KR20170125223A (ko) 멀티 출력 컨버터
RU153371U1 (ru) Регулируемый по напряжению преобразователь

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170615

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180206

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180619

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180702

R150 Certificate of patent or registration of utility model

Ref document number: 6372607

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150