JP6366523B2 - Frequency synthesizer - Google Patents
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Description
この発明は、例えば、通信装置の局部発振源やレーダ装置の信号源として用いられる周波数シンセサイザに関するものである。 The present invention relates to a frequency synthesizer used as a local oscillation source of a communication device or a signal source of a radar device, for example.
周波数シンセサイザの重要な性能指標は２つある。１つ目の重要な性能指標は周波数分解能であり、周波数を細かく切り替えることができるほど性能が良いとされている。
周波数を細かく切り替えることが可能な周波数シンセサイザとして、以下の非特許文献１に開示されているようなフラクショナルＮ ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）シンセサイザがある。
There are two important performance indicators for frequency synthesizers. The first important performance index is frequency resolution, and it is said that the performance is so good that the frequency can be finely switched.
As a frequency synthesizer capable of finely switching the frequency, there is a fractional N PLL (Phase Locked Loop) synthesizer as disclosed in Non-Patent
フラクショナルＮ ＰＬＬシンセサイザは、電圧制御発振器、位相比較器、ループフィルタなどから構成されるＰＬＬのループの中に可変分周器を接続し、可変分周器の分周数をデルタシグマ変調器などの分周数制御回路によって制御することで、出力信号の周波数を切り替える周波数シンセサイザである。
この可変分周器の分周数は整数であるが、この分周数をデルタシグマ変調器などの分周数制御回路を用いて動的に切り替えることで、時間平均として非整数の分周（分数分周）を実現している。その結果、周波数シンセサイザの出力周波数を整数分周では実現できない細かいステップで切り替えることができる。
A fractional N PLL synthesizer connects a variable frequency divider in a PLL loop composed of a voltage controlled oscillator, a phase comparator, a loop filter, and the like. This is a frequency synthesizer that switches the frequency of the output signal by controlling the frequency division control circuit.
The frequency division number of this variable frequency divider is an integer, but by dynamically switching the frequency division number using a frequency division number control circuit such as a delta-sigma modulator, a non-integer frequency division ( Fractional frequency division). As a result, the output frequency of the frequency synthesizer can be switched in fine steps that cannot be realized by integer division.
２つ目の重要な性能指標は位相雑音であり、位相雑音が低いほど性能が良いとされている。
フラクショナルＮ ＰＬＬシンセサイザでは、上述したように、ＰＬＬのループの中に可変分周器を接続しており、分周数制御回路で動的に制御される可変分周器の分周数の時間平均値をＬａｖｇ（非特許文献１では「Ｎ」と記載されている）とすると、周波数シンセサイザから出力される信号の周波数は、位相比較器で比較される信号の周波数のＬａｖｇ倍となり、Ｌａｖｇを適切な値に設定することで、所望の周波数の信号を出力することができる。
しかし、ループフィルタのカットオフ周波数で決まるループ帯域において、周波数シンセサイザから出力される信号の位相雑音が、位相比較器が有する雑音レベルに対して２０×ＬＯＧ（Ｌａｖｇ）［ｄＢ］だけ劣化するため、位相雑音の性能が低いものとなる。
The second important performance index is phase noise, and the lower the phase noise, the better the performance.
In the fractional N PLL synthesizer, as described above, a variable frequency divider is connected in the PLL loop, and the time average of the frequency division number of the variable frequency divider that is dynamically controlled by the frequency division number control circuit. When the value is L avg (described as “N” in Non-Patent Document 1), the frequency of the signal output from the frequency synthesizer is L avg times the frequency of the signal compared by the phase comparator, and L By setting avg to an appropriate value, a signal having a desired frequency can be output.
However, in the loop band determined by the cut-off frequency of the loop filter, the phase noise of the signal output from the frequency synthesizer degrades by 20 × LOG (L avg ) [dB] with respect to the noise level of the phase comparator. The phase noise performance is low.
従来の周波数シンセサイザは以上のように構成されているので、周波数を細かく切り替えることができるが、可変分周器がＰＬＬのループの中に接続されているため、信号の周波数が高くなると、位相雑音が高くなって、位相雑音の特性が劣化してしまう課題があった。 Since the conventional frequency synthesizer is configured as described above, the frequency can be finely switched. However, since the variable frequency divider is connected in the PLL loop, if the frequency of the signal increases, the phase noise However, there is a problem that the characteristics of phase noise deteriorates.
この発明は上記のような課題を解決するためになされたもので、周波数を細かく切り替えることができるとともに、良好な位相雑音の特性を得ることができる周波数シンセサイザを得ることを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to obtain a frequency synthesizer capable of switching the frequency finely and obtaining a good phase noise characteristic.
この発明に係る周波数シンセサイザは、基準となる周波数の信号を出力する基準信号源と、基準信号源から出力された信号を分配する信号分配回路と、信号分配回路により分配された一方の信号の周波数を分周する可変分周器と、可変分周器による周波数の分周数を動的に切り替え、時間平均として非整数の分周数になるよう制御する分周数制御回路と、入力される信号の電圧に対応する周波数の信号を出力する電圧制御発振器と、電圧制御発振器から出力された信号と可変分周器により分周された信号とを混合して、電圧制御発振器から出力された信号の周波数を下げるミクサと、信号分配回路により分配された他方の信号とミクサにより周波数が下げられた信号との位相差を検出して、その位相差に対応する電圧を有する信号を電圧制御発振器に出力する位相比較器とを備えるようにしたものである。 The frequency synthesizer according to the present invention includes a reference signal source that outputs a signal having a reference frequency, a signal distribution circuit that distributes a signal output from the reference signal source, and a frequency of one signal distributed by the signal distribution circuit. A variable frequency divider that frequency-divides the frequency, and a frequency dividing number control circuit that dynamically switches the frequency dividing number by the variable frequency divider and controls the frequency dividing number to be a non-integer frequency dividing number. A voltage-controlled oscillator that outputs a signal having a frequency corresponding to the voltage of the signal, and a signal that is output from the voltage-controlled oscillator by mixing the signal that is output from the voltage-controlled oscillator and the signal that is divided by the variable frequency divider The phase difference between the mixer that lowers the frequency of the signal and the other signal distributed by the signal distribution circuit and the signal whose frequency is lowered by the mixer is detected, and the signal having a voltage corresponding to the phase difference is voltage controlled. It is obtained as and a phase comparator for outputting the exciter.
この発明によれば、電圧制御発振器、ミクサ及び位相比較器から構成されるループの外に可変分周器を接続し、その可変分周器による周波数の分周数を制御する分周数制御回路を設けるように構成しているので、周波数を細かく切り替えることができるとともに、良好な位相雑音の特性を得ることができる効果がある。 According to the present invention, a variable frequency divider is connected to a variable frequency divider outside a loop composed of a voltage controlled oscillator, a mixer, and a phase comparator, and a frequency division number is controlled by the variable frequency divider. Therefore, the frequency can be finely switched, and there can be obtained an effect of obtaining good phase noise characteristics.
実施の形態１．
図１はこの発明の実施の形態１による周波数シンセサイザを示す構成図である。
図１において、基準信号源１は位相雑音が低い水晶発振器などで構成されており、基準となる周波数ｆｒｅｆの信号（以下、「基準信号」と称する）を出力する。
信号分配回路２は基準信号源１から出力された周波数ｆｒｅｆの基準信号を２つに分配し、分配した一方の基準信号を逓倍器３に出力して、他方の基準信号を位相比較器１３に出力する。
図１では、信号分配回路２が、単に信号経路を２つに分岐している分岐回路の例を示しているが、信号の電力を２つに分配する電力分配器などを用いるようにしてもよい。
FIG. 1 is a block diagram showing a frequency synthesizer according to
In FIG. 1, a
The
Although FIG. 1 shows an example of a branch circuit in which the
逓倍器３は信号分配回路２により分配された基準信号の周波数ｆｒｅｆを逓倍して高調波（周波数ｆｒｅｆ×Ｋの信号）を出力する。
逓倍器３として市販品の逓倍器を用いる場合、その逓倍数は２、３、４、５など小さいものが一般的であるが、逓倍器３として必要な逓倍数が大きい場合には、市販の逓倍器を複数個接続するようにすればよい。
図１では、逓倍器３が信号分配回路２とフィルタ４の間に接続されている例を示しているが、可変分周器５の前段、可変分周器５の後段、基準信号源１と信号分配回路２の間、信号分配回路２とフィルタ４の間のうち、いずれか１つの箇所、あるいは、複数の箇所に接続されているものであってもよい。
The
When a commercially available multiplier is used as the
FIG. 1 shows an example in which the
フィルタ４は例えば帯域通過フィルタなどから構成されており、逓倍器３から出力された複数の高調波のうち、不要な高調波の通過を阻止して、所望の高調波を通過させる。
フィルタ４は、逓倍器３から出力される不要な高調波の振幅が所望の高調波の振幅に対して無視できない程度に大きく、周波数シンセサイザの誤動作の原因となり得る場合に接続されるものであり、逓倍器３から出力される不要な高調波の振幅が所望の高調波の振幅に対して十分に小さく、周波数シンセサイザの動作に悪影響を与えない場合には、フィルタ４を接続しないようにしてもよい。
The
The
可変分周器５は分周数制御回路６により周波数の分周数Ｎａｖｇが制御され、フィルタ４を通過してきた高調波（周波数ｆｒｅｆ×Ｋの信号）を分周数Ｎａｖｇで分周し、周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号を出力する。
分周数制御回路６は例えばデルタシグマ変調器などで構成されており、可変分周器５による周波数の分周数Ｎａｖｇを制御する。
図１では、信号分配回路２により分配された基準信号の周波数ｆｒｅｆを逓倍器３が逓倍してから可変分周器５が分周する例を示しているが、信号分配回路２により分配された基準信号の周波数ｆｒｅｆを可変分周器５が分周してから逓倍器３が逓倍するようにしてもよい。また、複数の逓倍器３を搭載し、例えば、逓倍器３、可変分周器５、逓倍器３の順番で接続するようにしてもよい。
The frequency division
FIG. 1 shows an example in which the
増幅器７は可変分周器５から出力された周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号の振幅を増幅し、増幅後の信号をミクサ１０のＬＯ端子に出力する。
増幅器７は、可変分周器５から出力される信号の振幅がミクサ１０を動作させるのに十分な大きさを有していない場合に接続されるものであり、可変分周器５から出力される信号がミクサ１０を動作させるのに十分な振幅を有している場合には、増幅器７を接続せずに、可変分周器５から出力される信号がミクサ１０のＬＯ端子に入力されるようにしてもよい。
The
The
電圧制御発振器８はループフィルタ１４の出力信号の電圧に対応する周波数ｆｖｃｏの信号を出力する発振器である。
電力分配器９は電圧制御発振器８から出力された周波数ｆｖｃｏの信号の電力を２つに分配する回路であり、一方の信号の電力をミクサ１０のＲＦ端子に出力して、他方の信号の電力を出力端子１５に出力している。
なお、電力分配器９として、例えば、電力を不等分配する方向性結合器を用いるようにしてもよいし、単に信号経路を２つに分岐する分岐回路を用いるようにしてもよい。
The voltage controlled
The
As the
ミクサ１０は電圧制御発振器８から出力された周波数ｆｖｃｏの信号と増幅器７から出力された周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号とを混合することで、電圧制御発振器８から出力された信号の周波数を下げる処理を実施し、ＩＦ端子から周波数を下げた信号を出力する。
図１では、ミクサ１０のＲＦ端子に入力される信号が電圧制御発振器８から出力された周波数ｆｖｃｏの信号で、ミクサ１０のＬＯ端子に入力される信号が増幅器７から出力された周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号である例を示しているが、ミクサ１０のＲＦ端子に入力される信号が増幅器７から出力された周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号で、ミクサ１０のＬＯ端子に入力される信号が電圧制御発振器８から出力された周波数ｆｖｃｏの信号であってもよい。
The
In FIG. 1, the signal input to the RF terminal of the
フィルタ１１は例えば帯域通過フィルタなどから構成されており、ミクサ１０のＩＦ端子から出力された信号に含まれているスプリアスを除去して、所望の信号（周波数ｆｉｆの信号）を通過させる。
フィルタ１１は、ミクサ１０から出力されるスプリアスの振幅が所望の信号の振幅に対して無視できない程度に大きく、周波数シンセサイザの誤動作の原因となり得る場合に接続されるものであり、ミクサ１０から出力されるスプリアスの振幅が所望の信号の振幅に対して十分に小さく、周波数シンセサイザの動作に悪影響を与えない場合には、フィルタ１１を接続しないようにしてもよい。
The
The
増幅器１２はフィルタ１１を通過してきた周波数ｆｉｆの信号の振幅を増幅し、増幅後の信号を位相比較器１３に出力する。
増幅器１２はフィルタ１１を通過してきた信号の振幅が位相比較器１３を動作させるのに十分な大きさを有していない場合に接続されるものであり、フィルタ１１を通過してきた信号の振幅が位相比較器１３を動作させるのに十分な振幅を有している場合には、増幅器１２を接続せずに、フィルタ１１を通過してきた信号が位相比較器１３に入力されるようにしてもよい。
なお、フィルタ１１と増幅器１２の接続順は逆でもよく、増幅器１２がミクサ１０のＩＦ端子から出力された信号を増幅してから、フィルタ１１がスプリアスを除去して、所望の信号（周波数ｆｉｆの信号）を通過させるようにしてもよい。
The
The
Note that the order of connection between the
位相比較器１３は信号分配回路２により分配された周波数ｆｒｅｆの基準信号と増幅器１２のより増幅された周波数ｆｉｆの信号との位相差を検出して、その位相差に対応する電圧を有する信号をループフィルタ１４に出力する。
ループフィルタ１４は位相比較器１３から出力された信号の電圧を平滑化して電圧制御発振器８に出力する。
出力端子１５は電力分配器９により分配された電圧制御発振器８の出力信号を外部に出力する端子である。
The
The
The
次に動作について説明する。
基準信号源１は、基準となる周波数ｆｒｅｆの基準信号を出力する。
信号分配回路２は、基準信号源１から出力された周波数ｆｒｅｆの基準信号を２つに分配し、分配した一方の基準信号を逓倍器３に出力して、他方の基準信号を位相比較器１３に出力する。
Next, the operation will be described.
The
The
逓倍器３は、信号分配回路２から周波数ｆｒｅｆの基準信号を受けると、その周波数ｆｒｅｆを逓倍して所望の高調波（周波数ｆｒｅｆ×Ｋの信号）を含む複数の高調波をフィルタ４に出力する。
フィルタ４は、逓倍器３から出力された複数の高調波のうち、不要な高調波の通過を阻止して、所望の高調波（周波数ｆｒｅｆ×Ｋの信号）を通過させる。
When the
The
分周数制御回路６は、可変分周器５による周波数の分周数Ｎａｖｇを制御する。ここで、Ｎａｖｇは、可変分周器５の分周数の時間平均値を表している。
可変分周器５は、分周数制御回路６により周波数の分周数Ｎａｖｇが制御され、フィルタ４を通過してきた高調波（周波数ｆｒｅｆ×Ｋの信号）の周波数を分周数Ｎａｖｇで分周し、周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号を出力する。
可変分周器５は、位相雑音の劣化を避けるため、電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループの外側に接続されている。
The frequency division
In the
The
増幅器７は、可変分周器５から周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号を受けると、その信号の振幅を増幅し、増幅後の信号をミクサ１０のＬＯ端子に出力する。
電圧制御発振器８は、ループフィルタ１４の出力信号の電圧に対応する周波数ｆｖｃｏの信号を出力する。
電力分配器９は、電圧制御発振器８から出力された周波数ｆｖｃｏの信号の電力を２つに分配し、一方の信号の電力をミクサ１０のＲＦ端子に出力して、他方の信号の電力を出力端子１５に出力する。
When the
The voltage controlled
The
ミクサ１０は、電圧制御発振器８から出力された周波数ｆｖｃｏの信号がＲＦ端子に入力され、増幅器７から出力された周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号がＬＯ端子に入力されると、その周波数ｆｖｃｏの信号と周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号とを混合することで、電圧制御発振器８から出力された信号の周波数を下げる処理を実施する。
この場合、ミクサ１０のＩＦ端子から、下記の式（１）で表される複数の周波数の信号が出力される。
In this case, signals having a plurality of frequencies represented by the following formula (1) are output from the IF terminal of the
フィルタ１１は、ミクサ１０のＩＦ端子から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号（周波数ｆｉｆの信号）を通過させる。
位相比較器１３は、信号分配回路２により分配された周波数ｆｒｅｆの基準信号と増幅器１２のより増幅された周波数ｆｉｆの信号との位相差を検出して、その位相差に対応する電圧を有する信号をループフィルタ１４に出力する。
ここで、増幅器１２により増幅された信号の周波数ｆｉｆが、信号分配回路２により分配された基準信号の周波数ｆｒｅｆよりも低い場合、電圧制御発振器８から出力される信号の周波数ｆｖｃｏを高くさせる電圧信号がループフィルタ１４に出力される。
一方、増幅器１２により増幅された信号の周波数ｆｉｆが、信号分配回路２により分配された基準信号の周波数ｆｒｅｆよりも高い場合、電圧制御発振器８から出力される信号の周波数ｆｖｃｏを低くさせる電圧信号がループフィルタ１４に出力される。
最終的には、増幅器１２により増幅された信号の周波数ｆｉｆと信号分配回路２により分配された基準信号の周波数ｆｒｅｆが等しくなるように収束する。
ループフィルタ１４は、位相比較器１３から出力された信号の電圧を平滑化して電圧制御発振器８に出力する。
The
When the frequency f if of the signal amplified by the
On the other hand, when the frequency f if of the signal amplified by the
Eventually, convergence is performed so that the frequency f if of the signal amplified by the
The
ここで、出力端子１５から出力される信号の周波数をｆｏｕｔとすると、周波数ｆｏｕｔは、電圧制御発振器８から出力される信号の周波数ｆｖｃｏと等しいため、下記の式（３）のように表される。
また、可変分周器５による周波数の分周数Ｎａｖｇは、分周数制御回路６で制御することが可能な値であるため、出力端子１５から出力される信号の周波数ｆｏｕｔを細かい周波数ステップで切り替えることができる。
Here, assuming that the frequency of the signal output from the
Further, since the frequency division number N avg of the frequency by the
また、式（３）より、出力端子１５から出力される信号の周波数ｆｏｕｔは、位相比較器１３で比較される基準信号の周波数ｆｒｅｆの（１＋Ｋ／Ｎａｖｇ）倍になる。
ところが、電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループの中に、可変分周器５が接続されていないため、ループフィルタ１４のカットオフ周波数で決まるループ帯域において、出力端子１５から出力される信号の位相雑音は、位相比較器１３の持つ雑音レベルから劣化しない。
よって、非特許文献１に開示されている周波数シンセサイザと比べて良好な位相雑音の特性を得ることができる。
Further, from the expression (3), the frequency f out of the signal output from the
However, the
Therefore, better phase noise characteristics can be obtained as compared with the frequency synthesizer disclosed in
以上で明らかなように、この実施の形態１によれば、電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループの外側に可変分周器５を接続し、可変分周器５による周波数の分周数Ｎａｖｇを制御する分周数制御回路６を設けるように構成しているので、周波数を細かく切り替えることができるとともに、良好な位相雑音の特性を得ることができる効果を奏する。
As apparent from the above, according to the first embodiment, a PLL loop including the voltage controlled
実施の形態２．
上記実施の形態１では、可変分周器５がフィルタ４と増幅器７の間に接続されているものを示したが、可変分周器５が信号分配回路２と位相比較器１３の間に接続されていてもよい。
図２はこの発明の実施の形態２による周波数シンセサイザを示す構成図であり、図２において、図１と同一符号は同一または相当部分を示すので説明を省略する。
図２では、逓倍器３が信号分配回路２とフィルタ４の間に接続されている例を示しているが、可変分周器５の前段、可変分周器５の後段、基準信号源１と信号分配回路２の間、信号分配回路２とフィルタ４の間のうち、いずれか１つの箇所、あるいは、複数の箇所に接続されているものであってもよい。
In the first embodiment, the
FIG. 2 is a block diagram showing a frequency synthesizer according to
FIG. 2 shows an example in which the
次に動作について説明する。
基準信号源１は、基準となる周波数ｆｒｅｆの基準信号を出力する。
信号分配回路２は、基準信号源１から出力された周波数ｆｒｅｆの基準信号を２つに分配し、分配した一方の基準信号を可変分周器５に出力して、他方の基準信号を逓倍器３に出力する。
Next, the operation will be described.
The
The
分周数制御回路６は、可変分周器５による周波数の分周数Ｎａｖｇを制御する。
可変分周器５は、分周数制御回路６により周波数の分周数Ｎａｖｇが制御され、信号分配回路２により分配された基準信号の周波数ｆｒｅｆを分周数Ｎａｖｇで分周し、周波数ｆｒｅｆ／Ｎａｖｇの信号を位相比較器１３に出力する。
可変分周器５は、上記実施の形態１と同様に、位相雑音の劣化を避けるため、電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループの外側に接続されている。
The frequency division
The
As in the first embodiment, the
逓倍器３は、信号分配回路２から周波数ｆｒｅｆの基準信号を受けると、その周波数ｆｒｅｆを逓倍して所望の高調波（周波数ｆｒｅｆ×Ｋの信号）を含む複数の高調波をフィルタ４に出力する。
フィルタ４は、逓倍器３から出力された複数の高調波のうち、不要な高調波の通過を阻止して、所望の高調波（周波数ｆｒｅｆ×Ｋの信号）を通過させる。
増幅器７は、フィルタ４を通過してきた周波数ｆｒｅｆ×Ｋの信号の振幅を増幅し、増幅後の信号をミクサ１０のＬＯ端子に出力する。
When the
The
The
電圧制御発振器８は、ループフィルタ１４の出力信号の電圧に対応する周波数ｆｖｃｏの信号を出力する。
電力分配器９は、電圧制御発振器８から出力された周波数ｆｖｃｏの信号の電力を２つに分配し、一方の信号の電力をミクサ１０のＲＦ端子に出力して、他方の信号の電力を出力端子１５に出力する。
The voltage controlled
The
ミクサ１０は、電圧制御発振器８から出力された周波数ｆｖｃｏの信号がＲＦ端子に入力され、増幅器７から出力された周波数ｆｒｅｆ×Ｋの信号がＬＯ端子に入力されると、その周波数ｆｖｃｏの信号と周波数ｆｒｅｆ×Ｋの信号とを混合することで、電圧制御発振器８から出力された信号の周波数を下げる処理を実施する。
この場合、ミクサ１０のＩＦ端子から、下記の式（４）で表される複数の周波数の信号が出力される。
In this case, signals having a plurality of frequencies represented by the following expression (4) are output from the IF terminal of the
フィルタ１１は、ミクサ１０のＩＦ端子から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号（周波数ｆｉｆの信号）を通過させる。
位相比較器１３は、可変分周器５により分周された周波数ｆｒｅｆ／Ｎａｖｇの信号と増幅器１２のより増幅された周波数ｆｉｆの信号との位相差を検出して、その位相差に対応する電圧を有する信号をループフィルタ１４に出力する。
ここで、増幅器１２により増幅された信号の周波数ｆｉｆが、可変分周器５により分周された信号の周波数ｆｒｅｆ／Ｎａｖｇよりも低い場合、電圧制御発振器８から出力される信号の周波数ｆｖｃｏを高くさせる電圧信号がループフィルタ１４に出力される。
一方、増幅器１２により増幅された信号の周波数ｆｉｆが、可変分周器５により分周された信号の周波数ｆｒｅｆ／Ｎａｖｇよりも高い場合、電圧制御発振器８から出力される信号の周波数ｆｖｃｏを低くさせる電圧信号がループフィルタ１４に出力される。
最終的には、増幅器１２により増幅された信号の周波数ｆｉｆと可変分周器５により分周された信号の周波数ｆｒｅｆ／Ｎａｖｇが等しくなるように収束する。
ループフィルタ１４は、位相比較器１３から出力された信号の電圧を平滑化して電圧制御発振器８に出力する。
The
Here, when the frequency f if of the signal amplified by the
On the other hand, when the frequency f if of the signal amplified by the
Finally, the frequency f if of the signal amplified by the
The
ここで、出力端子１５から出力される信号の周波数をｆｏｕｔとすると、周波数ｆｏｕｔは、電圧制御発振器８から出力される信号の周波数ｆｖｃｏと等しいため、下記の式（６）のように表される。
また、可変分周器５による周波数の分周数Ｎａｖｇは、分周数制御回路６で制御することが可能な値であるため、出力端子１５から出力される信号の周波数ｆｏｕｔを細かい周波数ステップで切り替えることができる。
Here, if the frequency of the signal output from the
Further, since the frequency division number N avg of the frequency by the
また、式（６）より、出力端子１５から出力される信号の周波数ｆｏｕｔは、基準信号の周波数ｆｒｅｆの（Ｋ＋１／Ｎａｖｇ）倍になる。
ところが、電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループの中に、可変分周器５が接続されていないため、ループフィルタ１４のカットオフ周波数で決まるループ帯域において、出力端子１５から出力される信号の位相雑音は、位相比較器１３の持つ雑音レベルから劣化しない。
よって、非特許文献１に開示されている周波数シンセサイザと比べて良好な位相雑音の特性を得ることができる。
Further, from the equation (6), the frequency f out of the signal output from the
However, the
Therefore, better phase noise characteristics can be obtained as compared with the frequency synthesizer disclosed in
以上で明らかなように、この実施の形態２によれば、電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループの外側に可変分周器５を接続し、可変分周器５による周波数の分周数Ｎａｖｇを制御する分周数制御回路６を設けるように構成しているので、周波数を細かく切り替えることができるとともに、良好な位相雑音の特性を得ることができる効果を奏する。
As apparent from the above, according to the second embodiment, a PLL loop including the voltage controlled
実施の形態３．
上記実施の形態１では、可変分周器５がフィルタ４と増幅器７の間に接続されているものを示したが、可変分周器５が基準信号源１と信号分配回路２の間に接続されていてもよい。
図３はこの発明の実施の形態３による周波数シンセサイザを示す構成図であり、図３において、図１と同一符号は同一または相当部分を示すので説明を省略する。
図３では、逓倍器３が信号分配回路２とフィルタ４の間に接続されている例を示しているが、可変分周器５の前段、可変分周器５の後段、信号分配回路２と位相比較器１３の間、信号分配回路２とフィルタ４の間のうち、いずれか１つの箇所、あるいは、複数の箇所に接続されているものであってもよい。
In the first embodiment, the
3 is a block diagram showing a frequency synthesizer according to
FIG. 3 shows an example in which the
次に動作について説明する。
基準信号源１は、基準となる周波数ｆｒｅｆの基準信号を出力する。
分周数制御回路６は、可変分周器５による周波数の分周数Ｎａｖｇを制御する。
可変分周器５は、分周数制御回路６により周波数の分周数Ｎａｖｇが制御され、基準信号源１から出力された基準信号の周波数ｆｒｅｆを分周数Ｎａｖｇで分周し、周波数ｆｒｅｆ／Ｎａｖｇの信号を信号分配回路２に出力する。
可変分周器５は、上記実施の形態１と同様に、位相雑音の劣化を避けるため、電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループの外側に接続されている。
Next, the operation will be described.
The
The frequency division
As in the first embodiment, the
信号分配回路２は、可変分周器５から出力された周波数ｆｒｅｆ／Ｎａｖｇの信号を２つに分配し、分配した一方の信号を逓倍器３に出力して、他方の信号を位相比較器１３に出力する。
逓倍器３は、信号分配回路２から周波数ｆｒｅｆ／Ｎａｖｇの信号を受けると、その周波数ｆｒｅｆ／Ｎａｖｇを逓倍して所望の高調波（周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号）を含む複数の高調波をフィルタ４に出力する。
フィルタ４は、逓倍器３から出力された複数の高調波のうち、不要な高調波の通過を阻止して、所望の高調波（周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号）を通過させる。
増幅器７は、フィルタ４を通過してきた周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号の振幅を増幅し、増幅後の信号をミクサ１０のＬＯ端子に出力する。
The
When the
The
The
電圧制御発振器８は、ループフィルタ１４の出力信号の電圧に対応する周波数ｆｖｃｏの信号を出力する。
電力分配器９は、電圧制御発振器８から出力された周波数ｆｖｃｏの信号の電力を２つに分配し、一方の信号の電力をミクサ１０のＲＦ端子に出力して、他方の信号の電力を出力端子１５に出力する。
The voltage controlled
The
ミクサ１０は、電圧制御発振器８から出力された周波数ｆｖｃｏの信号がＲＦ端子に入力され、増幅器７から出力された周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号がＬＯ端子に入力されると、その周波数ｆｖｃｏの信号と周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号とを混合することで、電圧制御発振器８から出力された信号の周波数を下げる処理を実施する。
この場合、ミクサ１０のＩＦ端子から、下記の式（７）で表される複数の周波数の信号が出力される。
In this case, signals of a plurality of frequencies represented by the following expression (7) are output from the IF terminal of the
フィルタ１１は、ミクサ１０のＩＦ端子から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号（周波数ｆｉｆの信号）を通過させる。
位相比較器１３は、信号分配回路２により分配された周波数ｆｒｅｆ／Ｎａｖｇの信号と増幅器１２のより増幅された周波数ｆｉｆの信号との位相差を検出して、その位相差に対応する電圧を有する信号をループフィルタ１４に出力する。
ここで、増幅器１２により増幅された信号の周波数ｆｉｆが、信号分配回路２により分配された周波数ｆｒｅｆ／Ｎａｖｇの信号よりも低い場合、電圧制御発振器８から出力される信号の周波数ｆｖｃｏを高くさせる電圧信号がループフィルタ１４に出力される。
一方、増幅器１２により増幅された信号の周波数ｆｉｆが、信号分配回路２により分配された周波数ｆｒｅｆ／Ｎａｖｇの信号よりも高い場合、電圧制御発振器８から出力される信号の周波数ｆｖｃｏを低くさせる電圧信号がループフィルタ１４に出力される。
最終的には、増幅器１２により増幅された信号の周波数ｆｉｆと信号分配回路２により分配された信号の周波数ｆｒｅｆ／Ｎａｖｇが等しくなるように収束する。
ループフィルタ１４は、位相比較器１３から出力された信号の電圧を平滑化して電圧制御発振器８に出力する。
The
Here, when the frequency f if of the signal amplified by the
On the other hand, when the frequency f if of the signal amplified by the
Eventually, convergence is performed so that the frequency f if of the signal amplified by the
The
ここで、出力端子１５から出力される信号の周波数をｆｏｕｔとすると、周波数ｆｏｕｔは、電圧制御発振器８から出力される信号の周波数ｆｖｃｏと等しいため、下記の式（９）のように表される。
また、可変分周器５による周波数の分周数Ｎａｖｇは、分周数制御回路６で制御することが可能な値であるため、出力端子１５から出力される信号の周波数ｆｏｕｔを細かい周波数ステップで切り替えることができる。
Here, if the frequency of the signal output from the
Further, since the frequency division number N avg of the frequency by the
また、式（９）より、出力端子１５から出力される信号の周波数ｆｏｕｔは、基準信号の周波数ｆｒｅｆの（１＋Ｋ）／Ｎａｖｇ倍になる。
ところが、電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループの中に、可変分周器５が接続されていないため、ループフィルタ１４のカットオフ周波数で決まるループ帯域において、出力端子１５から出力される信号の位相雑音は、位相比較器１３の持つ雑音レベルから劣化しない。
よって、非特許文献１に開示されている周波数シンセサイザと比べて良好な位相雑音の特性を得ることができる。
Further, from the equation (9), the frequency f out of the signal output from the
However, the
Therefore, better phase noise characteristics can be obtained as compared with the frequency synthesizer disclosed in
以上で明らかなように、この実施の形態３によれば、電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループの外側に可変分周器５を接続し、可変分周器５による周波数の分周数Ｎａｖｇを制御する分周数制御回路６を設けるように構成しているので、周波数を細かく切り替えることができるとともに、良好な位相雑音の特性を得ることができる効果を奏する。
As apparent from the above, according to the third embodiment, a PLL loop including the voltage controlled
実施の形態４．
図４はこの発明の実施の形態４による周波数シンセサイザを示す構成図であり、図４において、図１と同一符号は同一または相当部分を示すので説明を省略する。
分周器１６は電圧制御発振器８から出力された信号の周波数ｆｖｃｏを分周数Ｍで分周して、周波数ｆｖｃｏ／Ｍの信号をミクサ１０のＲＦ端子に出力する。
分周器１６は、分周数がＭに固定されている固定分周器でもよいし、外部から与えられる制御信号で分周数Ｍが設定される可変分周器でもよい。
図４では、分周器１６が電力分配器９とミクサ１０の間に接続されている例を示しているが、ミクサ１０とフィルタ１１の間、フィルタ１１と増幅器１２の間、あるいは、増幅器１２と位相比較器１３の間に接続されていてもよい。
4 is a block diagram showing a frequency synthesizer according to
The
The
FIG. 4 shows an example in which the
次に動作について説明する。
図４の周波数シンセサイザにおける基本的な動作は、上記実施の形態１と同様である。
図４の周波数シンセサイザには、電圧制御発振器８から出力された信号の周波数ｆｖｃｏを分周数Ｍで分周する分周器１６が、電力分配器９とミクサ１０の間に接続されているため、ミクサ１０のＲＦ端子に入力される信号の周波数がｆｖｃｏ／Ｍになる点で、上記実施の形態１と相違している。
このため、ミクサ１０のＩＦ端子から出力される信号は、下記の式（１０）のように表される。
The basic operation of the frequency synthesizer of FIG. 4 is the same as that of the first embodiment.
In the frequency synthesizer of FIG. 4, a
For this reason, the signal output from the IF terminal of the
フィルタ１１は、ミクサ１０のＩＦ端子から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号（周波数ｆｉｆの信号）を通過させる。
位相比較器１３は、信号分配回路２により分配された周波数ｆｒｅｆの基準信号と増幅器１２のより増幅された周波数ｆｉｆの信号との位相差を検出して、その位相差に対応する電圧を有する信号をループフィルタ１４に出力する。
ループフィルタ１４は、位相比較器１３から出力された信号の電圧を平滑化して電圧制御発振器８に出力する。
The
The
ここで、出力端子１５から出力される信号の周波数をｆｏｕｔとすると、周波数ｆｏｕｔは、電圧制御発振器８から出力される信号の周波数ｆｖｃｏと等しいため、下記の式（１２）のように表される。
図４の周波数シンセサイザと図１の周波数シンセサイザが、同じ周波数ｆｖｃｏの信号を出力する場合、式（１２）と式（３）を比べると分かるように、図４の周波数シンセサイザは、図１の周波数シンセサイザより、分周器１６の分周数Ｍの分だけ逓倍器３の逓倍数Ｋを小さくすることができる。
また、出力端子１５から出力される信号の周波数ｆｏｕｔは、上記実施の形態１と同様に、可変分周器５による周波数の分周数Ｎａｖｇを変えることにより切り替えることができる。
可変分周器５による周波数の分周数Ｎａｖｇは、分周数制御回路６で制御することが可能な値であるため、出力端子１５から出力される信号の周波数ｆｏｕｔを細かい周波数ステップで切り替えることができる。
When the frequency synthesizer of FIG. 4 and the frequency synthesizer of FIG. 1 output a signal of the same frequency f vco , as can be seen by comparing the equations (12) and (3), the frequency synthesizer of FIG. The frequency synthesizer can reduce the multiplication number K of the
Further, the frequency f out of the signal output from the
Since the frequency division number N avg of the frequency by the
式（１２）より、出力端子１５から出力される信号の周波数ｆｏｕｔは、位相比較器１３で比較される基準信号の周波数ｆｒｅｆのＭ×（１＋Ｋ／Ｎａｖｇ）倍になる。
ところが、電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループの中に、可変分周器５が接続されていないため、ループフィルタ１４のカットオフ周波数で決まるループ帯域において、出力端子１５から出力される信号の位相雑音の劣化が小さくなる。
この実施の形態４では、分周器１６がＰＬＬのループの中に接続されており、分周器１６がＰＬＬのループの中に接続されていない場合と比べて、分周器１６の分周数Ｍの分だけ位相雑音が劣化する。ただし、周波数の切り替えはＰＬＬのループ外に接続されている可変分周器５の分周数Ｎａｖｇを変化させることで行い、ＰＬＬのループ中の分周器１６の分周数Ｍは固定値で使用される。そのため、非特許文献１に開示されている周波数シンセサイザのように、ＰＬＬループの中に接続された可変分周器の分周数を切り替えることで周波数を切り替える構成と比べて、本願の構成は「切り替える周波数の範囲に応じて分周器１６の分周数Ｍの値を大きくする必要がない」ため、非特許文献１に開示されている周波数シンセサイザより、位相雑音の劣化が小さくなる（位相雑音が改善する）。
From equation (12), the frequency f out of the signal output from the
However, the
In the fourth embodiment, the
この実施の形態４では、図１の周波数シンセサイザに対して、分周器１６を追加している例を示したが、図２又は図３の周波数シンセサイザに対して、分周器１６を追加するようにしてもよく、同様の効果が得られる。
In the fourth embodiment, the example in which the
実施の形態５．
上記実施の形態１〜４では、電圧制御発振器８が、ループフィルタ１４の出力信号の電圧に対応する周波数ｆｖｃｏの信号を出力するものを示したが、電圧制御発振器８の代わりに、高調波電圧制御発振器を用いることで、逓倍器３の逓倍数Ｋを低減するようにしてもよい。
In the first to fourth embodiments, the voltage controlled
図５はこの発明の実施の形態５による周波数シンセサイザを示す構成図であり、図５において、図１と同一符号は同一または相当部分を示すので説明を省略する。
高調波電圧制御発振器１７はループフィルタ１４の出力信号の電圧に対応する周波数ｆｖｃｏの信号を出力するとともに、周波数ｆｖｃｏの信号のＰ（Ｐは２以上の整数）次の高調波を出力する。
デュプレクサ１８は高調波電圧制御発振器１７から出力された複数の周波数の信号を分離して、周波数ｆｖｃｏの信号をミクサ１０のＲＦ端子に出力するとともに、Ｐ次の高調波（周波数Ｐ×ｆｖｃｏの信号）を出力端子１５に出力する。
5 is a block diagram showing a frequency synthesizer according to
The harmonic voltage controlled
The
次に動作について説明する。
図５の周波数シンセサイザにおける基本的な動作は、上記実施の形態１と同様である。
高調波電圧制御発振器１７は、ループフィルタ１４の出力信号の電圧に対応する周波数ｆｖｃｏの信号を出力する。
また、高調波電圧制御発振器１７は、周波数ｆｖｃｏの信号のＰ次の高調波を出力する。
デュプレクサ１８は、高調波電圧制御発振器１７から複数の周波数の信号を受けると、複数の周波数の信号を分離して、周波数ｆｖｃｏの信号をミクサ１０のＲＦ端子に出力するとともに、Ｐ次の高調波（周波数Ｐ×ｆｖｃｏの信号）を出力端子１５に出力する。
Next, the operation will be described.
The basic operation of the frequency synthesizer of FIG. 5 is the same as that of the first embodiment.
The harmonic voltage controlled
Further, the harmonic voltage controlled
When the
このため、出力端子１５から出力される信号は、デュプレクサ１８から出力されたＰ次の高調波（周波数Ｐ×ｆｖｃｏの信号）であるため、出力端子１５から出力される信号の周波数ｆｏｕｔは、下記の式（１３）のように表される。
したがって、出力端子１５から出力される信号の周波数ｆｏｕｔは、上記実施の形態１において、出力端子１５から出力される信号の周波数ｆｏｕｔと比べると、周波数がＰ倍になっている。
このため、図５の周波数シンセサイザと図１の周波数シンセサイザが、同じ周波数ｆｖｃｏの信号を出力する場合、式（１３）と式（３）を比べると分かるように、図５の周波数シンセサイザは、図１の周波数シンセサイザより、高調波電圧制御発振器１７から出力される高調波の次数Ｐの分だけ逓倍器３の逓倍数Ｋを小さくすることができる。
また、出力端子１５から出力される信号の周波数ｆｏｕｔは、上記実施の形態１と同様に、可変分周器５による周波数の分周数Ｎａｖｇを変えることにより切り替えることができる。
可変分周器５による周波数の分周数Ｎａｖｇは、分周数制御回路６で制御することが可能な値であるため、出力端子１５から出力される信号の周波数ｆｏｕｔを細かい周波数ステップで切り替えることができる。
Therefore, the frequency f out of the signal output from the
Therefore, when the frequency synthesizer of FIG. 5 and the frequency synthesizer of FIG. 1 output a signal of the same frequency f vco , the frequency synthesizer of FIG. From the frequency synthesizer of FIG. 1, the multiplication number K of the
Further, the frequency f out of the signal output from the
Since the frequency division number N avg of the frequency by the
式（１３）より、出力端子１５から出力される信号の周波数ｆｏｕｔは、位相比較器１３で比較される基準信号の周波数ｆｒｅｆのＰ×（１＋Ｋ／Ｎａｖｇ）倍になる。
ところが、電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループの中に、可変分周器５が接続されていないため、ループフィルタ１４のカットオフ周波数で決まるループ帯域において、出力端子１５から出力される信号の位相雑音は、位相比較器１３の持つ雑音レベルから劣化しない。
よって、上記実施の形態１と同様に、非特許文献１に開示されている周波数シンセサイザと比べて良好な位相雑音の特性を得ることができる。
From Expression (13), the frequency f out of the signal output from the
However, the
Therefore, as in the first embodiment, better phase noise characteristics can be obtained compared to the frequency synthesizer disclosed in
この実施の形態５では、図１の周波数シンセサイザにおいて、電圧制御発振器８の代わりに高調波電圧制御発振器１７を設けて、電力分配器９の代わりにデュプレクサ１８を設けているものを示したが、図２〜図４の周波数シンセサイザにおいて、電圧制御発振器８の代わりに高調波電圧制御発振器１７を設けて、電力分配器９の代わりにデュプレクサ１８を設けるようにしてもよく、同様の効果が得られる。
In the fifth embodiment, in the frequency synthesizer of FIG. 1, the harmonic voltage controlled
実施の形態６．
上記実施の形態１〜５では、ミクサ１０がＲＦ端子に入力された信号とＬＯ端子に入力された信号とを混合するものを示したが、ミクサ１０の代わりに、高調波ミクサを用いることで、逓倍器３の逓倍数Ｋを低減するようにしてもよい。
In the first to fifth embodiments described above, the
図６はこの発明の実施の形態６による周波数シンセサイザを示す構成図であり、図６において、図１と同一符号は同一または相当部分を示すので説明を省略する。
高調波ミクサ１９は局部発振周波数の高調波の周波数で動作するミクサであり、電圧制御発振器８から出力された周波数ｆｖｃｏの信号と増幅器７から出力された周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号とを混合することで、電圧制御発振器８から出力された信号の周波数を下げる処理を実施し、ＩＦ端子から周波数を下げた信号を出力する。
6 is a block diagram showing a frequency synthesizer according to
The
ここで、高調波ミクサ１９と図１のミクサ１０との違いを説明する。
ＲＦ端子に入力される信号の周波数をｆｒｆ、ＬＯ端子に入力される信号の周波数をｆｌｏとすると、ＩＦ端子から、下記の式（１４）で表される複数の周波数の信号が出力される。
If the frequency of the signal input to the RF terminal is f rf and the frequency of the signal input to the LO terminal is f lo , a signal having a plurality of frequencies represented by the following expression (14) is output from the IF terminal. The
一般的なミクサでは、下記の式（１４）で表される複数の周波数の信号のうち、ｉ＝１、ｊ＝−１の成分の電力、あるいは、ｉ＝１、ｊ＝１の成分の電力が最も高く出力されるように設計されている。
これに対して、高調波ミクサ１９では、ｉ＝１、ｊ＝−Ｑ（Ｑは２以上の整数）の成分の電力、あるいは、ｉ＝１、ｊ＝Ｑの成分の電力が最も高く出力されるように設計されている。
In a general mixer, out of a plurality of frequency signals represented by the following formula (14), i = 1, j = −1 component power, or i = 1, j = 1 component power Is designed to produce the highest output.
On the other hand, in the
次に動作について説明する。
図６の周波数シンセサイザにおける基本的な動作は、上記実施の形態１と同様である。
高調波ミクサ１９は、電圧制御発振器８から出力された周波数ｆｖｃｏの信号がＲＦ端子に入力され、増幅器７から出力された周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号がＬＯ端子に入力されると、その周波数ｆｖｃｏの信号と周波数ｆｒｅｆ×Ｋ／Ｎａｖｇの信号とを混合することで、電圧制御発振器８から出力された信号の周波数を下げる処理を実施する。
この場合、高調波ミクサ１９のＩＦ端子から、下記の式（１５）で表される複数の周波数の信号が出力される。
The basic operation of the frequency synthesizer of FIG. 6 is the same as that of the first embodiment.
In the
In this case, signals of a plurality of frequencies represented by the following equation (15) are output from the IF terminal of the
フィルタ１１は、高調波ミクサ１９のＩＦ端子から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号（周波数ｆｉｆの信号）を通過させる。
位相比較器１３は、信号分配回路２により分配された周波数ｆｒｅｆの基準信号と増幅器１２のより増幅された周波数ｆｉｆの信号との位相差を検出して、その位相差に対応する電圧を有する信号をループフィルタ１４に出力する。
ループフィルタ１４は、位相比較器１３から出力された信号の電圧を平滑化して電圧制御発振器８に出力する。
The
The
ここで、出力端子１５から出力される信号の周波数をｆｏｕｔとすると、周波数ｆｏｕｔは、電圧制御発振器８から出力される信号の周波数ｆｖｃｏと等しいため、下記の式（１７）のように表される。
したがって、出力端子１５から出力される信号の周波数ｆｏｕｔは、上記実施の形態１において、出力端子１５から出力される信号の周波数ｆｏｕｔと比べると、周波数が高調波ミクサ１９のＬＯ周波数に対する次数Ｑの分だけ高くなっている。
このため、図６の周波数シンセサイザと図１の周波数シンセサイザが、同じ周波数ｆｖｃｏの信号を出力する場合、図６の周波数シンセサイザでは、逓倍器３の逓倍数ＫをＫ／Ｑに置き換えればよいため、図１の周波数シンセサイザより逓倍器３の逓倍数Ｋを小さくすることができる。
また、出力端子１５から出力される信号の周波数ｆｏｕｔは、上記実施の形態１と同様に、可変分周器５による周波数の分周数Ｎａｖｇを変えることにより切り替えることができる。
可変分周器５による周波数の分周数Ｎａｖｇは、分周数制御回路６で制御することが可能な値であるため、出力端子１５から出力される信号の周波数ｆｏｕｔを細かい周波数ステップで切り替えることができる。
Therefore, the frequency f out of the signal output from the
Therefore, when the frequency synthesizer of FIG. 6 and the frequency synthesizer of FIG. 1 output a signal of the same frequency f vco , the frequency synthesizer of FIG. 6 only has to replace the multiplication number K of the
Further, the frequency f out of the signal output from the
Since the frequency division number N avg of the frequency by the
式（１７）より、出力端子１５から出力される信号の周波数ｆｏｕｔは、位相比較器１３で比較される基準信号の周波数ｆｒｅｆの（１＋Ｑ×Ｋ／Ｎａｖｇ）倍になる。
ところが、電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループの中に、可変分周器５が接続されていないため、ループフィルタ１４のカットオフ周波数で決まるループ帯域において、出力端子１５から出力される信号の位相雑音は、位相比較器１３の持つ雑音レベルから劣化しない。
よって、上記実施の形態１と同様に、非特許文献１に開示されている周波数シンセサイザと比べて良好な位相雑音の特性を得ることができる。
From Expression (17), the frequency f out of the signal output from the
However, the
Therefore, as in the first embodiment, better phase noise characteristics can be obtained compared to the frequency synthesizer disclosed in
この実施の形態６では、図１の周波数シンセサイザにおいて、ミクサ１０の代わりに、高調波ミクサ１９を設けているものを示したが、図２〜図５の周波数シンセサイザにおいて、ミクサ１０の代わりに、高調波ミクサ１９を設けるようにしてもよく、同様の効果が得られる。
In the sixth embodiment, the
実施の形態７．
図７はこの発明の実施の形態７による周波数シンセサイザを示す構成図であり、図７において、図２と同一符号は同一または相当部分を示すので説明を省略する。
フィルタ２０は電圧制御発振器８から出力される周波数ｆｖｃｏの信号が、第１の周波数ｆｌｏ＋ｆｉｆの信号又は第２の周波数ｆｌｏ−ｆｉｆの信号であるとき、いずれか一方の周波数の信号だけをミクサ１０に与える。
7 is a block diagram showing a frequency synthesizer according to
When the signal of the frequency f vco output from the voltage controlled
次に動作について説明する。
フィルタ２０が設けられていない場合、電圧制御発振器８から出力された周波数ｆｖｃｏの信号がミクサ１０のＲＦ端子に入力されるが、電圧制御発振器８から出力される周波数ｆｖｃｏの信号は、周波数ｆｌｏ＋ｆｉｆの信号の可能性と、周波数ｆｌｏ−ｆｉｆの信号の可能性とがある。
ミクサ１０は、電圧制御発振器８から出力された周波数ｆｖｃｏの信号が周波数ｆｌｏ＋ｆｉｆの信号であっても、周波数ｆｌｏ−ｆｉｆの信号であっても、周波数ｆｖｃｏの信号がＲＦ端子に入力されると、周波数ｆｖｃｏの信号とＬＯ端子から入力された周波数ｆｌｏの信号を混合することで、ＩＦ端子から周波数ｆｉｆの信号を出力する。
Next, the operation will be described.
If the
位相比較器１３では、ミクサ１０のＩＦ端子から出力された信号の周波数ｆｉｆが、可変分周器５により分周された信号の周波数ｆｒｅｆ／Ｎａｖｇと等しくなるように動作することで、周波数ｆｖｃｏと周波数ｆｒｅｆの同期が図られる。
したがって、出力端子１５から出力させたい所望の信号の周波数ｆｏｕｔが、例えば、周波数ｆｌｏ＋ｆｉｆであっても、電圧制御発振器８から出力された周波数ｆｖｃｏの信号が周波数ｆｌｏ−ｆｉｆの信号であれば、周波数ｆｌｏ−ｆｉｆと周波数ｆｒｅｆの同期が図られて、所望の信号ではない周波数ｆｌｏ−ｆｉｆの信号が出力端子１５から出力される。
この実施の形態７では、所望の信号である周波数ｆｌｏ＋ｆｉｆの信号だけが出力端子１５から出力されるようにフィルタ２０を設けている。
The
Therefore, even if the frequency f out of the desired signal to be output from the
In the seventh embodiment, the
フィルタ２０は、例えば、所望の信号が周波数ｆｌｏ＋ｆｉｆの信号である場合、電圧制御発振器８から出力された周波数ｆｖｃｏの信号が周波数ｆｌｏ＋ｆｉｆの信号であれば、その信号をミクサ１０のＲＦ端子に与えるが、電圧制御発振器８から出力された周波数ｆｖｃｏの信号が周波数ｆｌｏ−ｆｉｆの信号であれば、その信号を遮断して、ミクサ１０のＲＦ端子に入力されないようにする。
これにより、周波数ｆｌｏ＋ｆｉｆと周波数ｆｒｅｆの同期が図られて、所望の信号である周波数ｆｌｏ＋ｆｉｆの信号が確実に出力端子１５から出力されるようになる。
As a result, the frequency f lo + f if and the frequency f ref are synchronized with each other, and the signal of the frequency f lo + f if which is a desired signal is reliably output from the
ここでは、所望の信号が周波数ｆｌｏ＋ｆｉｆの信号である場合を示したが、所望の信号が周波数ｆｌｏ−ｆｉｆの信号である場合、フィルタ２０は、電圧制御発振器８から出力された周波数ｆｖｃｏの信号が周波数ｆｌｏ−ｆｉｆの信号であれば、その信号をミクサ１０のＲＦ端子に与えるが、電圧制御発振器８から出力された周波数ｆｖｃｏの信号が周波数ｆｌｏ＋ｆｉｆの信号であれば、その信号を遮断して、ミクサ１０のＲＦ端子に入力されないようにする。
Here, a case where the desired signal is a signal having the frequency f lo + f if is shown, but when the desired signal is a signal having the frequency f lo −f if , the
この実施の形態７では、図２の周波数シンセサイザにおいて、フィルタ２０を追加しているものを示したが、図１、図３〜図６の周波数シンセサイザにおいて、フィルタ２０を追加するようにしてもよく、同様の効果が得られる。
In the seventh embodiment, the
実施の形態８．
上記実施の形態２では、ミクサ１０が、ＲＦ端子から入力された信号と、ＬＯ端子から入力された信号とを混合するものを示したが、ミクサ１０の代わりに、イメージリジェクションミクサを用いるようにしてもよい。
In the second embodiment, the
図８はこの発明の実施の形態８による周波数シンセサイザを示す構成図であり、図８において、図２と同一符号は同一または相当部分を示すので説明を省略する。
イメージリジェクションミクサ２１は例えば周波数ｆｌｏ＋ｆｉｆの信号が所望の信号である場合、電圧制御発振器８から出力された周波数ｆｖｃｏの信号が周波数ｆｌｏ＋ｆｉｆの信号であれば、ＲＦ端子から入力された信号とＬＯ端子から入力された信号とを混合する周波数変換処理を実施することで、ＩＦ端子から周波数ｆｉｆの信号を出力するが、電圧制御発振器８から出力された周波数ｆｖｃｏの信号が周波数ｆｌｏ−ｆｉｆの信号であれば、ＲＦ端子から入力された信号とＬＯ端子から入力された信号とを混合する周波数変換処理を実施しないミクサである。
8 is a block diagram showing a frequency synthesizer according to
For example, when the signal of the frequency f lo + f if is a desired signal, the
次に動作について説明する。
上記実施の形態７では、出力端子１５から出力させたい所望の信号の周波数ｆｏｕｔが、例えば、周波数ｆｌｏ＋ｆｉｆである場合、フィルタ２０が、周波数ｆｌｏ＋ｆｉｆの信号と周波数ｆｌｏ−ｆｉｆの信号を分離して、周波数ｆｌｏ−ｆｉｆの信号を抑圧するようにしているが、出力信号の周波数ｆｏｕｔに応じて位相比較器１３で比較する周波数ｆｉｆを小さくしなければならない場合、周波数ｆｉｆが小さくなるほど、周波数ｆｌｏ＋ｆｉｆと周波数ｆｌｏ−ｆｉｆが近くなるため、フィルタ２０において、周波数ｆｌｏ＋ｆｉｆの信号と周波数ｆｌｏ−ｆｉｆの信号を分離することが困難になることがある。
この実施の形態８では、周波数ｆｉｆが小さくなっても、所望の信号である周波数ｆｌｏ＋ｆｉｆの信号だけを出力することができるようにするためにイメージリジェクションミクサ２１を設けている。
Next, the operation will be described.
In the seventh embodiment, when the frequency f out of a desired signal to be output from the
In the eighth embodiment, an
イメージリジェクションミクサ２１は、例えば、周波数ｆｌｏ＋ｆｉｆの信号が所望の信号である場合、電圧制御発振器８から出力された周波数ｆｖｃｏの信号が周波数ｆｌｏ＋ｆｉｆの信号であれば、ＲＦ端子から入力された周波数ｆｌｏ＋ｆｉｆの信号とＬＯ端子から入力された周波数ｆｌｏの信号を混合する周波数変換処理を実施することで、ＩＦ端子から周波数ｆｉｆの信号を出力する。
一方、電圧制御発振器８から出力された周波数ｆｖｃｏの信号が周波数ｆｌｏ−ｆｉｆの信号であれば、ＲＦ端子から入力された周波数ｆｌｏ−ｆｉｆの信号とＬＯ端子から入力された周波数ｆｌｏの信号を混合する周波数変換処理を実施しないようにする。
これにより、周波数ｆｌｏ＋ｆｉｆと周波数ｆｒｅｆの同期が図られて、所望の信号である周波数ｆｌｏ＋ｆｉｆの信号が確実に出力端子１５から出力されるようになる。
よって、上記実施の形態７よりも、広帯域に所望の信号を出力することができるようになる。
For example, if the signal of frequency f lo + f if is a desired signal, the
On the other hand, if the signal of the signal frequency f lo -f an if frequency f vco output from the voltage controlled
As a result, the frequency f lo + f if and the frequency f ref are synchronized with each other, and the signal of the frequency f lo + f if which is a desired signal is reliably output from the
Therefore, a desired signal can be output in a wider band than in the seventh embodiment.
ここでは、所望の信号が周波数ｆｌｏ＋ｆｉｆの信号である場合を示したが、所望の信号が周波数ｆｌｏ−ｆｉｆの信号である場合、イメージリジェクションミクサ２１は、電圧制御発振器８から出力された周波数ｆｖｃｏの信号が周波数ｆｌｏ−ｆｉｆの信号であれば、ＲＦ端子から入力された周波数ｆｌｏ−ｆｉｆの信号とＬＯ端子から入力された周波数ｆｌｏの信号を混合する周波数変換処理を実施することで、ＩＦ端子から周波数ｆｉｆの信号を出力する。
一方、電圧制御発振器８から出力された周波数ｆｖｃｏの信号が周波数ｆｌｏ＋ｆｉｆの信号であれば、ＲＦ端子から入力された周波数ｆｌｏ＋ｆｉｆの信号とＬＯ端子から入力された周波数ｆｌｏの信号を混合する周波数変換処理を実施しないようにする。
これにより、周波数ｆｌｏ−ｆｉｆと周波数ｆｒｅｆの同期が図られて、所望の信号である周波数ｆｌｏ−ｆｉｆの信号が確実に出力端子１５から出力されるようになる。
Here, the case where the desired signal is a signal of frequency f lo + f if is shown, but when the desired signal is a signal of frequency f lo −f if , the
On the other hand, if the signal of the signal frequency f lo + f if the frequency f vco output from the voltage controlled
As a result, the frequency f lo -f if and the frequency f ref are synchronized with each other, and the signal of the frequency f lo -f if which is a desired signal is reliably output from the
この実施の形態８では、図２の周波数シンセサイザにおいて、ミクサ１０の代わりに、イメージリジェクションミクサ２１を用いるものを示したが、図１、図３〜図７の周波数シンセサイザにおいて、ミクサ１０の代わりに、イメージリジェクションミクサ２１を用いるようにしてもよく、同様の効果が得られる。
In the eighth embodiment, the frequency synthesizer shown in FIG. 2 uses the
実施の形態９．
上記実施の形態１では、逓倍器３が基準信号源１から出力された基準信号の周波数ｆｒｅｆを逓倍したのち、可変分周器５が逓倍器３により逓倍された信号の周波数を分周し、可変分周器５により周波数が分周された信号がミクサ１０に入力されるものを示したが、基準信号源１から出力された基準信号を３つに分配して、可変分周器５が第１の分配信号の周波数を分周するとともに、逓倍器３が第２の分配信号の周波数を逓倍し、可変分周器５により周波数が分周された信号と、逓倍器３により周波数が逓倍された信号とを混合してから、その混合信号がミクサ１０に入力されるようにすることで、逓倍器３の逓倍数Ｋを低減するようにしてもよい。
In the first embodiment, after the
図９はこの発明の実施の形態９による周波数シンセサイザを示す構成図であり、図９において、図１と同一符号は同一または相当部分を示すので説明を省略する。
信号分配回路３１は基準信号源１から出力された周波数ｆｒｅｆの基準信号を３つに分配し、その分配信号として第１の信号、第２の信号及び第３の信号を出力する。即ち、第１の信号を可変分周器５に出力し、第２の信号を逓倍器３に出力し、第３の信号を位相比較器１３に出力する。
図９では、信号分配回路３１が、単に信号経路を３つに分岐している分岐回路の例を示しているが、信号の電力を３つに分配する電力分配器などを用いるようにしてもよい。
FIG. 9 is a block diagram showing a frequency synthesizer according to
The
FIG. 9 shows an example of the branch circuit in which the
ミクサ３２は増幅器７により増幅された周波数Ｋ×ｆｒｅｆの信号と、可変分周器５から出力された周波数ｆｒｅｆ／Ｎａｖｇの信号とを混合する。この実施の形態９では、ミクサ１０とミクサ３２から混合器が構成されている。
フィルタ３３は例えば帯域通過フィルタなどから構成されており、ミクサ３２から出力された信号に含まれているスプリアスを除去して、所望の信号を通過させる。
なお、フィルタ３３は、ミクサ３２から出力されるスプリアスの振幅が所望の信号の振幅に対して無視できない程度に大きく、周波数シンセサイザの誤動作の原因となり得る場合に接続されるものであり、ミクサ３２から出力されるスプリアスの振幅が所望の信号の振幅に対して十分に小さく、周波数シンセサイザの動作に悪影響を与えない場合には、フィルタ３３を接続しないようにしてもよい。
The
The
The
増幅器３４はフィルタ３３を通過してきた信号の振幅を増幅し、増幅後の信号をミクサ１０に出力する。
なお、増幅器３４は、フィルタ３３から出力される信号の振幅がミクサ１０を動作させるのに十分な大きさを有していない場合に接続されるものであり、フィルタ３３から出力される信号がミクサ１０を動作させるのに十分な振幅を有している場合には、増幅器３４を接続せずに、フィルタ３３から出力される信号がミクサ１０のＬＯ端子に入力されるようにしてもよい。また、フィルタ３３と増幅器３４の接続順は逆でもよい。
The
The
次に動作について説明する。
基準信号源１は、基準となる周波数ｆｒｅｆの基準信号を出力する。
信号分配回路３１は、基準信号源１から出力された周波数ｆｒｅｆの基準信号を３つに分配し、その分配信号として第１の信号、第２の信号及び第３の信号を出力する。即ち、第１の信号を可変分周器５に出力し、第２の信号を逓倍器３に出力し、第３の信号を位相比較器１３に出力する。
Next, the operation will be described.
The
The
逓倍器３は、信号分配回路３１から第２の信号である周波数ｆｒｅｆの基準信号を受けると、その周波数ｆｒｅｆを逓倍して所望の高調波（周波数ｆｒｅｆ×Ｋの信号）を含む複数の高調波をフィルタ４に出力する。
フィルタ４は、逓倍器３から出力された複数の高調波のうち、不要な高調波の通過を阻止して、所望の高調波（周波数ｆｒｅｆ×Ｋの信号）を通過させる。
増幅器７は、フィルタ４から周波数ｆｒｅｆ×Ｋの信号を受けると、その信号の振幅を増幅し、増幅後の信号をミクサ３２のＬＯ端子に出力する。
The
When the
分周数制御回路６は、可変分周器５による周波数の分周数Ｎａｖｇを制御する。ここで、Ｎａｖｇは、可変分周器５の分周数の時間平均値を表している。
可変分周器５は、分周数制御回路６により周波数の分周数Ｎａｖｇが制御され、信号分配回路３１から第１の信号である周波数ｆｒｅｆの基準信号を受けると、その周波数を分周数Ｎａｖｇで分周し、周波数ｆｒｅｆ／Ｎａｖｇの信号をミクサ３２に出力する。
可変分周器５は、位相雑音の劣化を避けるため、電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループの外側に接続されている。
The frequency division
When the frequency dividing number N avg is controlled by the frequency dividing
The
ミクサ３２は、増幅器７から出力された周波数ｆｒｅｆ×Ｋの信号と、可変分周器５から出力された周波数ｆｒｅｆ／Ｎａｖｇの信号が入力されると、その２つの信号を混合し、下記の式（１８）で表される複数の周波数の信号を出力する。
｜ｉ×（ｆｒｅｆ×Ｋ）＋ｊ×（ｆｒｅｆ／Ｎａｖｇ）｜ （１８）
式（１８）において、ｉ，ｊは整数である。
ここでは、説明の便宜上、複数の周波数の信号のうち、ｉ＝１、ｊ＝１の成分が所望の信号であり、それ以外の成分が不要な成分（スプリアス）であるとする。
When the signal of the frequency f ref × K output from the
| I × (f ref × K) + j × (f ref / N avg ) | (18)
In Expression (18), i and j are integers.
Here, for convenience of explanation, it is assumed that components of i = 1 and j = 1 are desired signals and other components are unnecessary components (spurious) among signals of a plurality of frequencies.
フィルタ３３は、ミクサ３２から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号（周波数ｆｒｅｆ×（Ｋ＋１／Ｎａｖｇ）の信号）を通過させる。
増幅器３４は、フィルタ３３を通過してきた周波数ｆｒｅｆ×（Ｋ＋１／Ｎａｖｇ）の信号の振幅を増幅し、増幅後の信号をミクサ１０に出力する。
The
The
電圧制御発振器８は、ループフィルタ１４の出力信号の電圧に対応する周波数ｆｖｃｏの信号を出力する。
電力分配器９は、電圧制御発振器８から出力された周波数ｆｖｃｏの信号の電力を２つに分配し、一方の信号の電力をミクサ１０のＲＦ端子に出力して、他方の信号の電力を出力端子１５に出力する。
ミクサ１０は、電圧制御発振器８から出力された周波数ｆｖｃｏの信号がＲＦ端子に入力され、増幅器３４から出力された周波数ｆｒｅｆ×（Ｋ＋１／Ｎａｖｇ）の信号がＬＯ端子に入力されると、その周波数ｆｖｃｏの信号と周波数ｆｒｅｆ×（Ｋ＋１／Ｎａｖｇ）の信号とを混合することで、電圧制御発振器８から出力された信号の周波数を下げる処理を実施する。
この場合、ミクサ１０のＩＦ端子から、下記の式（１９）で表される複数の周波数の信号が出力される。
｜ｉ×ｆｖｃｏ＋ｊ×（ｆｒｅｆ×（Ｋ＋１／Ｎａｖｇ））｜ （１９）
The voltage controlled
The
In the
In this case, signals having a plurality of frequencies represented by the following expression (19) are output from the IF terminal of the
| I × f vco + j × (f ref × (K + 1 / N avg )) | (19)
フィルタ１１は、ミクサ１０のＩＦ端子から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号（周波数ｆｉｆの信号）を通過させる。
ｆｉｆ＝ｆｖｃｏ−（ｆｒｅｆ×（Ｋ＋１／Ｎａｖｇ）） （２０）
増幅器１２は、フィルタ１１を通過してきた周波数ｆｉｆの信号の振幅を増幅し、増幅後の信号を位相比較器１３に出力する。
位相比較器１３は、信号分配回路３１により分配された第３の信号である周波数ｆｒｅｆの基準信号と増幅器１２のより増幅された周波数ｆｉｆの信号との位相差を検出して、その位相差に対応する電圧を有する信号をループフィルタ１４に出力する。
The
f if = f vco − (f ref × (K + 1 / N avg )) (20)
The
The
ここで、増幅器１２により増幅された信号の周波数ｆｉｆが、信号分配回路３１により分配された基準信号の周波数ｆｒｅｆよりも低い場合、電圧制御発振器８から出力される信号の周波数ｆｖｃｏを高くさせる電圧信号がループフィルタ１４に出力される。
一方、増幅器１２により増幅された信号の周波数ｆｉｆが、信号分配回路３１により分配された基準信号の周波数ｆｒｅｆよりも高い場合、電圧制御発振器８から出力される信号の周波数ｆｖｃｏを低くさせる電圧信号がループフィルタ１４に出力される。
最終的には、増幅器１２により増幅された信号の周波数ｆｉｆと信号分配回路３１により分配された基準信号の周波数ｆｒｅｆが等しくなるように収束する。
Here, when the frequency f if of the signal amplified by the
On the other hand, when the frequency f if of the signal amplified by the
Eventually, convergence is performed so that the frequency f if of the signal amplified by the
ループフィルタ１４は、位相比較器１３から出力された信号の電圧を平滑化して電圧制御発振器８に出力する。
ここで、出力端子１５から出力される信号の周波数をｆｏｕｔとすると、周波数ｆｏｕｔは、電圧制御発振器８から出力される信号の周波数ｆｖｃｏと等しいため、下記の式（２１）のように表される。
ｆｏｕｔ＝ｆｖｃｏ
＝ｆｉｆ＋（ｆｒｅｆ×（Ｋ＋１／Ｎａｖｇ））
＝ｆｒｅｆ×（１＋Ｋ＋１／Ｎａｖｇ） （２１）
The
Here, if the frequency of the signal output from the
f out = f vco
= F if + (f ref × (K + 1 / N avg ))
= F ref × (1 + K + 1 / N avg ) (21)
したがって、出力端子１５から出力される信号の周波数ｆｏｕｔは、可変分周器５による周波数の分周数Ｎａｖｇを変えることにより切り替えることができる。
また、可変分周器５による周波数の分周数Ｎａｖｇは、分周数制御回路６で制御することが可能な値であるため、出力端子１５から出力される信号の周波数ｆｏｕｔを細かい周波数ステップで切り替えることができる。
また、式（２１）より、出力端子１５から出力される信号の周波数ｆｏｕｔは、位相比較器１３で比較される基準信号の周波数ｆｒｅｆの（１＋Ｋ＋１／Ｎａｖｇ）倍になる。
ところが、電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループの中に、可変分周器５が接続されていないため、ループフィルタ１４のカットオフ周波数で決まるループ帯域において、出力端子１５から出力される信号の位相雑音は、位相比較器１３の持つ雑音レベルから劣化しない。
よって、非特許文献１に開示されている周波数シンセサイザと比べて良好な位相雑音の特性を得ることができる。
Therefore, the frequency f out of the signal output from the
Further, since the frequency division number N avg of the frequency by the
Further, from the equation (21), the frequency f out of the signal output from the
However, the
Therefore, better phase noise characteristics can be obtained as compared with the frequency synthesizer disclosed in
以上で明らかなように、この実施の形態９によれば、上記実施の形態１と同様に、周波数を細かく切り替えることができるとともに、良好な位相雑音の特性を得ることができる効果を奏する。
また、上記実施の形態１では、基準信号源１から出力される信号の周波数を逓倍器３で逓倍してから可変分周器５で分周することで、ミクサ１０のＬＯ端子に入力される信号を生成している。これに対して、この実施の形態９では、基準信号源１から出力される信号の周波数を、逓倍器３で逓倍する経路と可変分周器５で分周する経路に分けて、その２つの経路を通過した信号をミクサ３２で混合し、その混合信号からミクサ１０のＬＯ端子に入力される信号を生成するようにしている。この結果、ミクサ１０のＬＯ端子に入力される信号の周波数は、この実施の形態９では（ｆｒｅｆ×（Ｋ＋１／Ｎａｖｇ））と表されて、上記実施の形態１では（ｆｒｅｆ×（Ｋ／Ｎａｖｇ））と表される。したがって、この実施の形態９では、同じ周波数ｆｏｕｔの信号を出力するために必要な逓倍器３の逓倍数Ｋを、上記実施の形態１よりも低減することができる。
As is apparent from the above, according to the ninth embodiment, as in the first embodiment, the frequency can be finely switched and the effect of obtaining a good phase noise characteristic can be obtained.
In the first embodiment, the frequency of the signal output from the
実施の形態１０．
上記実施の形態９では、基準信号源１から出力された基準信号を３つに分配して、可変分周器５が第１の分配信号の周波数を分周するとともに、逓倍器３が第２の分配信号の周波数を逓倍し、可変分周器５により周波数が分周された信号と、逓倍器３により周波数が逓倍された信号とを混合してから、その混合信号がミクサ１０に入力されるようにすることで、逓倍器３の逓倍数Ｋを低減しているが、ミクサ３２を電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループ上に接続することで、逓倍器３の逓倍数Ｋを低減するようにしてもよい。
In the ninth embodiment, the reference signal output from the
図１０はこの発明の実施の形態１０による周波数シンセサイザを示す構成図であり、図１０において、図９と同一符号は同一または相当部分を示すので説明を省略する。
ミクサ１０のＬＯ端子には基準信号源１から出力された信号の周波数を逓倍器３で逓倍した後、フィルタ４及び増幅器７を介して出力される信号が入力されている。
フィルタ３５は例えば帯域通過フィルタなどから構成されており、可変分周器５から出力された信号に含まれている高調波を除去して、所望の信号を通過させる。
なお、フィルタ３５は、可変分周器５から出力される不要な高調波の振幅が所望の高調波の振幅に対して無視できない程度に大きく、周波数シンセサイザの誤動作の原因となり得る場合に接続されるものであり、可変分周器５から出力される不要な高調波の振幅が所望の高調波の振幅に対して十分に小さく、周波数シンセサイザの動作に悪影響を与えない場合には、フィルタ３５を接続しないようにしてもよい。
10 is a block diagram showing a frequency synthesizer according to
A signal output from the
The
The
増幅器３６はフィルタ３５を通過してきた信号の振幅を増幅し、増幅後の信号をミクサ３２に出力する。
増幅器３６は、フィルタ３５から出力される信号の振幅がミクサ３２を動作させるのに十分な大きさを有していない場合に接続されるものであり、フィルタ３５から出力される信号がミクサ３２を動作させるのに十分な振幅を有している場合には、増幅器３６を接続せずに、フィルタ３５から出力される信号がミクサ３２のＬＯ端子に入力されるようにしてもよい。また、フィルタ３５と増幅器３６の接続順は逆でもよい。
The
The
フィルタ３７は例えば帯域通過フィルタなどから構成されており、ミクサ１０から出力された信号に含まれているスプリアスを除去して、所望の信号を通過させる。
ミクサ３２のＲＦ端子には、フィルタ３７から出力された所望の信号が入力される。また、ミクサ３２のＬＯ端子には、基準信号源１から出力された信号の周波数を可変分周器５で分周した後、フィルタ３５及び増幅器３６を介して出力された信号が入力されている。
The
A desired signal output from the
次に動作について説明する。
基準信号源１は、基準となる周波数ｆｒｅｆの基準信号を出力する。
信号分配回路３１は、基準信号源１から出力された周波数ｆｒｅｆの基準信号を３つに分配し、その分配信号として第１の信号、第２の信号及び第３の信号を出力する。即ち、第１の信号を可変分周器５に出力し、第２の信号を逓倍器３に出力し、第３の信号を位相比較器１３に出力する。
Next, the operation will be described.
The
The
逓倍器３は、信号分配回路３１から第２の信号である周波数ｆｒｅｆの基準信号を受けると、その周波数ｆｒｅｆを逓倍して所望の高調波（周波数ｆｒｅｆ×Ｋの信号）を含む複数の高調波をフィルタ４に出力する。
フィルタ４は、逓倍器３から出力された複数の高調波のうち、不要な高調波の通過を阻止して、所望の高調波（周波数ｆｒｅｆ×Ｋの信号）を通過させる。
増幅器７は、フィルタ４から周波数ｆｒｅｆ×Ｋの信号を受けると、その信号の振幅を増幅し、増幅後の信号をミクサ１０のＬＯ端子に出力する。
The
When the
分周数制御回路６は、可変分周器５による周波数の分周数Ｎａｖｇを制御する。ここで、Ｎａｖｇは、可変分周器５の分周数の時間平均値を表している。
可変分周器５は、分周数制御回路６により周波数の分周数Ｎａｖｇが制御され、信号分配回路３１から第１の信号である周波数ｆｒｅｆの基準信号を受けると、その周波数を分周数Ｎａｖｇで分周し、周波数ｆｒｅｆ／Ｎａｖｇの信号を出力する。
可変分周器５は、位相雑音の劣化を避けるため、電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループの外側に接続されている。
フィルタ３５は、可変分周器５から出力される信号のうち、高調波の通過を阻止して、所望の周波数の信号（周波数ｆｒｅｆ／Ｎａｖｇの信号）を通過させる。
増幅器３６は、フィルタ３５から周波数ｆｒｅｆ／Ｎａｖｇの信号を受けると、その信号の振幅を増幅し、増幅後の信号をミクサ３２のＬＯ端子に出力する。
The frequency division
When the frequency dividing number N avg is controlled by the frequency dividing
The
The
When the
電圧制御発振器８は、ループフィルタ１４の出力信号の電圧に対応する周波数ｆｖｃｏの信号を出力する。
電力分配器９は、電圧制御発振器８から出力された周波数ｆｖｃｏの信号の電力を２つに分配し、一方の信号の電力をミクサ１０のＲＦ端子に出力して、他方の信号の電力を出力端子１５に出力する。
ミクサ１０は、電圧制御発振器８から出力された周波数ｆｖｃｏの信号がＲＦ端子に入力され、増幅器７から出力された周波数ｆｒｅｆ×Ｋの信号がＬＯ端子に入力されると、その周波数ｆｖｃｏの信号と周波数ｆｒｅｆ×Ｋの信号とを混合することで、電圧制御発振器８から出力された信号の周波数を下げる処理を実施する。
この場合、ミクサ１０のＩＦ端子から、下記の式（２２）で表される複数の周波数の信号が出力される。
｜ｉ×ｆｖｃｏ＋ｊ×（ｆｒｅｆ×Ｋ）｜ （２２）
式（２２）において、ｉ，ｊは整数である。
ここでは、説明の便宜上、複数の周波数の信号のうち、ｉ＝１、ｊ＝１の成分が所望の信号であり、それ以外の成分が不要な成分（スプリアス）であるとする。
The voltage controlled
The
When the signal of the frequency f vco output from the voltage controlled
In this case, signals having a plurality of frequencies represented by the following expression (22) are output from the IF terminal of the
| I × f vco + j × (f ref × K) | (22)
In formula (22), i and j are integers.
Here, for convenience of explanation, it is assumed that components of i = 1 and j = 1 are desired signals and other components are unnecessary components (spurious) among signals of a plurality of frequencies.
フィルタ３７は、ミクサ１０のＩＦ端子から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号（周波数ｆｉｆ’の信号）を通過させる。
ｆｉｆ’＝ｆｖｃｏ−ｆｒｅｆ×Ｋ （２３）
ミクサ３２は、フィルタ３７から出力された周波数ｆｉｆ’の信号がＲＦ端子に入力され、増幅器３６から出力された周波数ｆｒｅｆ／Ｎａｖｇの信号がＬＯ端子に入力されると、その周波数ｆｉｆ’の信号と周波数ｆｒｅｆ／Ｎａｖｇの信号とを混合することで、フィルタ３７から出力された信号の周波数を下げる処理を実施する。
この場合、ミクサ３２のＩＦ端子から、下記の式（２４）で表される複数の周波数の信号が出力される。
｜ｉ×ｆｉｆ’＋ｊ×（ｆｒｅｆ／Ｎａｖｇ）｜ （２４）
The
f if ′ = f vco −f ref × K (23)
When the signal of the frequency f if ′ output from the
In this case, signals of a plurality of frequencies represented by the following expression (24) are output from the IF terminal of the
| I × f if '+ j × (f ref / N avg ) | (24)
フィルタ１１は、ミクサ３２のＩＦ端子から出力された複数の周波数の信号に含まれているスプリアスを除去して、所望の信号（周波数ｆｉｆの信号）を通過させる。
ｆｉｆ＝ｆｉｆ’−ｆｒｅｆ／Ｎａｖｇ （２５）
増幅器１２は、フィルタ１１を通過してきた周波数ｆｉｆの信号の振幅を増幅し、増幅後の信号を位相比較器１３に出力する。
The
f if = f if '−f ref / N avg (25)
The
位相比較器１３は、信号分配回路３１により分配された第３の信号である周波数ｆｒｅｆの基準信号と増幅器１２のより増幅された周波数ｆｉｆの信号との位相差を検出して、その位相差に対応する電圧を有する信号をループフィルタ１４に出力する。
ここで、増幅器１２により増幅された信号の周波数ｆｉｆが、信号分配回路３１により分配された基準信号の周波数ｆｒｅｆよりも低い場合、電圧制御発振器８から出力される信号の周波数ｆｖｃｏを高くさせる電圧信号がループフィルタ１４に出力される。
一方、増幅器１２により増幅された信号の周波数ｆｉｆが、信号分配回路３１により分配された基準信号の周波数ｆｒｅｆよりも高い場合、電圧制御発振器８から出力される信号の周波数ｆｖｃｏを低くさせる電圧信号がループフィルタ１４に出力される。
最終的には、増幅器１２により増幅された信号の周波数ｆｉｆと信号分配回路３１により分配された基準信号の周波数ｆｒｅｆが等しくなるように収束する。
The
Here, when the frequency f if of the signal amplified by the
On the other hand, when the frequency f if of the signal amplified by the
Eventually, convergence is performed so that the frequency f if of the signal amplified by the
ループフィルタ１４は、位相比較器１３から出力された信号の電圧を平滑化して電圧制御発振器８に出力する。
ここで、出力端子１５から出力される信号の周波数をｆｏｕｔとすると、周波数ｆｏｕｔは、電圧制御発振器８から出力される信号の周波数ｆｖｃｏと等しいため、下記の式（２６）のように表される。
ｆｏｕｔ＝ｆｖｃｏ
＝ｆｉｆ’＋ｆｒｅｆ×Ｋ
＝（ｆｉｆ＋ｆｒｅｆ／Ｎａｖｇ）＋ｆｒｅｆ×Ｋ
＝ｆｒｅｆ×（１＋Ｋ＋１／Ｎａｖｇ） （２６）
The
Here, assuming that the frequency of the signal output from the
f out = f vco
= F if '+ f ref × K
= (F if + f ref / N avg ) + f ref × K
= F ref × (1 + K + 1 / N avg ) (26)
したがって、出力端子１５から出力される信号の周波数ｆｏｕｔは、可変分周器５による周波数の分周数Ｎａｖｇを変えることにより切り替えることができる。
また、可変分周器５による周波数の分周数Ｎａｖｇは、分周数制御回路６で制御することが可能な値であるため、出力端子１５から出力される信号の周波数ｆｏｕｔを細かい周波数ステップで切り替えることができる。
また、式（２６）より、出力端子１５から出力される信号の周波数ｆｏｕｔは、位相比較器１３で比較される基準信号の周波数ｆｒｅｆの（１＋Ｋ＋１／Ｎａｖｇ）倍になる。
ところが、電圧制御発振器８、電力分配器９、ミクサ１０、フィルタ１１、増幅器１２、位相比較器１３及びループフィルタ１４から構成されているＰＬＬループの中に、可変分周器５が接続されていないため、ループフィルタ１４のカットオフ周波数で決まるループ帯域において、出力端子１５から出力される信号の位相雑音は、位相比較器１３の持つ雑音レベルから劣化しない。
よって、非特許文献１に開示されている周波数シンセサイザと比べて良好な位相雑音の特性を得ることができる。
Therefore, the frequency f out of the signal output from the
Further, since the frequency division number N avg of the frequency by the
Further, from the equation (26), the frequency f out of the signal output from the
However, the
Therefore, better phase noise characteristics can be obtained as compared with the frequency synthesizer disclosed in
以上で明らかなように、この実施の形態１０によれば、上記実施の形態１や上記実施の形態９と同様に、周波数を細かく切り替えることができるとともに、良好な位相雑音の特性を得ることができる効果を奏する。
また、上記実施の形態１では、基準信号源１から出力される信号の周波数を逓倍器３で逓倍してから可変分周器５で分周することで、ミクサ１０のＬＯ端子に入力される信号を生成して、電圧制御発振器８から出力された信号の周波数を下げている。これに対して、この実施の形態１０では、基準信号源１から出力される信号の周波数を、逓倍器３で逓倍する経路と可変分周器５で分周する経路に分け、電圧制御発振器８から出力された信号と、逓倍器３により逓倍された信号及び可変分周器５により分周された信号とを順次混合して、電圧制御発振器８から出力された信号の周波数を下げている。この結果、出力周波数ｆｏｕｔを示す式（２６）は、上記実施の形態９に示す式（２１）と同一になっている。したがって、この実施の形態１０では、上記実施の形態９と同様に、同じ周波数ｆｏｕｔの信号を出力するために必要な逓倍器３の逓倍数Ｋを、上記実施の形態１よりも低減することができる。
なお、図１０では、電圧制御発振器８から出力された信号の周波数をミクサ１０、ミクサ３２の順番で下げる構成を示しているが、ミクサ３２、ミクサ１０の順番で下げる構成にしてもよい。
As is apparent from the above, according to the tenth embodiment, the frequency can be finely switched and a good phase noise characteristic can be obtained as in the first and ninth embodiments. There is an effect that can be done.
In the first embodiment, the frequency of the signal output from the
10 shows a configuration in which the frequency of the signal output from the voltage controlled
実施の形態１１．
上記実施の形態９では、基準信号源１から出力された基準信号を３つに分配し、その分配信号が可変分周器５及び逓倍器３に入力されるものについて示しているが、信号分配回路２により分配された信号の周波数を逓倍器３とは別の逓倍器で逓倍してから、周波数逓倍後の信号の周波数の逓倍と分周をそれぞれ行うことで、周波数シンセサイザの出力周波数の広帯域化を図るようにしてもよい。
In the ninth embodiment, the reference signal output from the
図１１はこの発明の実施の形態１１による周波数シンセサイザを示す構成図であり、図１１において、図９と同一符号は同一または相当部分を示すので説明を省略する。
逓倍器３８は信号分配回路２により分配された基準信号の周波数ｆｒｅｆを逓倍して高調波（周波数ｆｒｅｆ×Ｋ１の信号）を出力する。
信号分配回路３９は逓倍器３８から出力された周波数ｆｒｅｆ×Ｋ１の信号を２つに分配し、分配した一方の信号を逓倍器４０に出力して、他方の信号を可変分周器５に出力する。
図１１では、信号分配回路３９が、単に信号経路を２つに分岐している分岐回路の例を示しているが、信号の電力を２つに分配する電力分配器などを用いるようにしてもよい。
逓倍器４０は信号分配回路３９により分配された信号の周波数ｆｒｅｆ×Ｋ１をさらに逓倍して高調波（周波数ｆｒｅｆ×Ｋ１×Ｋ２の信号）を出力する。
11 is a block diagram showing a frequency synthesizer according to
The
The
FIG. 11 shows an example of the branch circuit in which the
The
次に動作について説明する。
図１１の周波数シンセサイザにおける基本的な動作は、上記実施の形態９と同様である。
ただし、この実施の形態１１では、基準信号源１から出力される信号の周波数ｆｒｅｆを逓倍器３８で逓倍してから信号分配回路３９で分配し、基準信号の周波数ｆｒｅｆを逓倍器４０で逓倍するとともに、可変分周器５で分周する構成としていることから、ミクサ１０のＬＯ端子に入力される信号の周波数は、ｆｒｅｆ×（Ｋ１×Ｋ２＋Ｋ１／Ｎａｖｇ）と表される。よって、出力端子１５から出力される信号の周波数ｆｏｕｔは、下記の式（２７）のように表される。
ｆｏｕｔ
＝ｆｒｅｆ×（１＋Ｋ１×Ｋ２＋Ｋ１／Ｎａｖｇ） （２７）
Next, the operation will be described.
The basic operation of the frequency synthesizer of FIG. 11 is the same as that of the ninth embodiment.
However, in the eleventh embodiment, the frequency f ref of the signal output from the
f out
= F ref × (1 + K1 × K2 + K1 / N avg ) (27)
上記実施の形態９では、出力端子１５から出力される信号の周波数ｆｏｕｔが式（２１）で表され、周波数ｆｏｕｔの可変範囲は高々ｆｒｅｆ／Ｎａｖｇであったが、この実施の形態１１では、ｆｒｅｆ×Ｋ１／Ｎａｖｇであるため、上記実施の形態９の出力周波数のＫ１倍広くすることができる。
以上のことから、これまでの実施の形態と同様に、周波数を細かく切り替えることができるとともに、良好な位相雑音の特性を得ることができる効果を奏し、また、逓倍器３８及び逓倍器４０の逓倍数Ｋ１，Ｋ２を適切に選ぶことで、上記実施の形態１よりも逓倍数を低減することができ、さらに周波数シンセサイザの出力周波数を広帯域に変化させることが可能になる。
In the ninth embodiment, the frequency f out of the signal output from the
From the above, as in the previous embodiments, the frequency can be finely switched and the effect of obtaining good phase noise characteristics can be obtained, and the multiplication of the
図１１では、基準信号源１から出力される信号の周波数ｆｒｅｆを逓倍器３８で逓倍してから信号分配回路３９で分配し、その分配信号が逓倍器４０及び可変分周器５に入力されるものを示したが、図１２に示すように、逓倍器３８に相当する逓倍数Ｋ１の逓倍器３８ａ，３８ｂを逓倍器４０及び可変分周器５の前段に接続する構成でもよい。図１２では、逓倍器３８ａ，３８ｂが逓倍器４０及び可変分周器５の前段に接続されているが、逓倍器３８ａ，３８ｂが逓倍器４０及び可変分周器５の後段に接続されているものでもよい。また、逓倍器３８ａ，３８ｂが逓倍器４０及び可変分周器５の前段と後段の双方に接続されているものでもよい。
In FIG. 11, the frequency f ref of the signal output from the
また、この実施の形態１１の構成を、図１３に示すように、図１０の周波数シンセサイザに対して適用するようにしてもよい。
即ち、信号分配回路２により分配された信号の周波数ｆｒｅｆを逓倍器３８で逓倍してから信号分配回路３９で分配し、その分配信号が逓倍器４０及び可変分周器５に入力されるようにしてもよく、周波数シンセサイザの出力周波数を広帯域に変化させることが可能になる。
Further, the configuration of the eleventh embodiment may be applied to the frequency synthesizer of FIG. 10 as shown in FIG.
That is, the frequency f ref of the signal distributed by the
実施の形態１２．
上記実施の形態４では、電力分配器９とミクサ１０のＲＦ端子との間に分周器１６が接続されているものを示しているが、図９〜１３の周波数シンセサイザでも、電力分配器９とミクサ１０のＲＦ端子との間に分周器１６が接続されているようにしてもよく、上記実施の形態４と同様の効果が得られる。
ここでは、電力分配器９とミクサ１０のＲＦ端子との間に分周器１６が接続される例を示しているが、電圧制御発振器８から位相比較器１３に至る経路であれば、分周器１６の接続箇所はどこでもよい。また、２以上の分周器１６が接続されていてもよい。
In the fourth embodiment, the
Here, an example is shown in which a
上記実施の形態５では、電圧制御発振器８の代わりに高調波電圧制御発振器１７を使用して、電力分配器９の代わりにデュプレクサ１８を使用するものを示したが、図９〜１３の周波数シンセサイザでも、電圧制御発振器８の代わりに高調波電圧制御発振器１７を使用して、電力分配器９の代わりにデュプレクサ１８を使用するようにしてもよく、上記実施の形態５と同様の効果が得られる。
In the fifth embodiment, the harmonic voltage controlled
上記実施の形態６では、ミクサ１０の代わりに、高調波ミクサ１９を用いるものを示したが、図９〜１３の周波数シンセサイザでも、ミクサ１０の代わりに、高調波ミクサ１９を用いるようにしてもよく、上記実施の形態６と同様の効果が得られる。また、ミクサ３２の代わりに、高調波ミクサ１９を用いるようにしてもよく、上記実施の形態６と同様の効果が得られる。
In the sixth embodiment, the
上記実施の形態７では、電圧制御発振器８から出力される周波数ｆｖｃｏの信号が、第１の周波数ｆｌｏ＋ｆｉｆの信号又は第２の周波数ｆｌｏ−ｆｉｆの信号であるとき、いずれか一方の周波数の信号だけをミクサ１０に与えるフィルタ２０が、電力分配器９とミクサ１０の間に接続されているものを示したが、図９〜１３の周波数シンセサイザでも、フィルタ２０が、電力分配器９とミクサ１０の間に接続されているようにしてもよく、上記実施の形態７と同様の効果が得られる。
In the seventh embodiment, when the signal of the frequency f vco output from the voltage controlled
上記実施の形態８では、ミクサ１０の代わりに、イメージリジェクションミクサ２１を用いるものを示したが、図９〜１３の周波数シンセサイザでも、ミクサ１０の代わりに、イメージリジェクションミクサ２１を用いるようにしてもよく、上記実施の形態８と同様の効果が得られる。
Although the
実施の形態１３．
上記実施の形態１〜１２では、周波数シンセサイザが可変分周器５と分周数制御回路６を備えているものを示したが、可変分周器５として、ダイレクト・デジタル・シンセサイザ（ＤＤＳ：Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）を使用し、分周数制御回路として、ＤＤＳの出力信号の周波数を制御する周波数制御回路を使用するようにしてもよく、同様の効果を奏することができる。
In the first to twelfth embodiments, the frequency synthesizer includes the
図１４はこの発明の実施の形態１３による周波数シンセサイザを示す構成図であり、図１４において、図９と同一符号は同一または相当部分を示すので説明を省略する。
ＤＤＳ４１は入力されるクロック信号と制御信号に応じてデジタル的に信号を合成して、その合成した信号を出力する機能を有するものであり、周波数制御回路４２によって出力周波数が制御されることで、可変分周器５と同様に、入力された信号の周波数を分周する動作を行う。
周波数制御回路４２はＤＤＳ４１の出力信号の周波数を制御することで、周波数の分周数を制御するものである。
これにより、図１４の周波数シンセサイザは、図９の周波数シンセサイザと同様の動作を行う。したがって図９と同様の効果を得ることができる。
図１４では、図９の周波数シンセサイザに対して、ＤＤＳ４１と周波数制御回路４２を適用するものを示したが、図１から図８の周波数シンセサイザ及び図１０から図１３の周波数シンセサイザに対して、ＤＤＳ４１と周波数制御回路４２を適用するようにしてもよく、同様の効果を得ることができる。
FIG. 14 is a block diagram showing a frequency synthesizer according to
The
The
Thereby, the frequency synthesizer of FIG. 14 performs the same operation as the frequency synthesizer of FIG. Therefore, the same effect as in FIG. 9 can be obtained.
In FIG. 14, the
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。 In the present invention, within the scope of the invention, any combination of the embodiments, or any modification of any component in each embodiment, or omission of any component in each embodiment is possible. .
１ 基準信号源、２ 信号分配回路、３ 逓倍器、４ フィルタ、５ 可変分周器、６ 分周数制御回路、７ 増幅器、８ 電圧制御発振器、９ 電力分配器、１０ ミクサ（混合器）、１１ フィルタ、１２ 増幅器、１３ 位相比較器、１４ ループフィルタ、１５ 出力端子、１６ 分周器、１７ 高調波電圧制御発振器、１８ デュプレクサ、１９ 高調波ミクサ、２０ フィルタ、２１ イメージリジェクションミクサ、３１ 信号分配回路、３２ ミクサ（混合器）、３３ フィルタ、３４ 増幅器、３５ フィルタ、３６ 増幅器、３７ フィルタ、３８，３８ａ，３８ｂ 逓倍器、３９ 信号分配回路、４０ 逓倍器、４１ ダイレクト・デジタル・シンセサイザ、４２ 周波数制御回路。 1 reference signal source, 2 signal distribution circuit, 3 multiplier, 4 filter, 5 variable frequency divider, 6 frequency division control circuit, 7 amplifier, 8 voltage controlled oscillator, 9 power distributor, 10 mixer (mixer), 11 Filter, 12 Amplifier, 13 Phase comparator, 14 Loop filter, 15 Output terminal, 16 Divider, 17 Harmonic voltage controlled oscillator, 18 Duplexer, 19 Harmonic mixer, 20 Filter, 21 Image rejection mixer, 31 Signal Distribution circuit, 32 mixer (mixer), 33 filter, 34 amplifier, 35 filter, 36 amplifier, 37 filter, 38, 38a, 38b multiplier, 39 signal distribution circuit, 40 multiplier, 41 direct digital synthesizer, 42 Frequency control circuit.
Claims (8)
前記基準信号源から出力された信号を分配する信号分配回路と、
前記信号分配回路により分配された一方の信号の周波数を分周する可変分周器と、
前記可変分周器による周波数の分周数を動的に切り替え、時間平均として非整数の分周数になるよう制御する分周数制御回路と、
入力される信号の電圧に対応する周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力された信号と前記可変分周器により分周された信号とを混合して、前記電圧制御発振器から出力された信号の周波数を下げるミクサと、
前記信号分配回路により分配された他方の信号と前記ミクサにより周波数が下げられた信号との位相差を検出して、前記位相差に対応する電圧を有する信号を出力する位相比較器と、
前記位相比較器から出力された信号を平滑化して前記電圧制御発振器に出力するループフィルタと
を備えた周波数シンセサイザ。 A reference signal source that outputs a signal having a reference frequency;
A signal distribution circuit for distributing a signal output from the reference signal source;
A variable frequency divider that divides the frequency of one of the signals distributed by the signal distribution circuit;
A frequency division number control circuit that dynamically switches the frequency division number by the variable frequency divider, and controls to be a non-integer frequency division number as a time average ;
A voltage controlled oscillator that outputs a signal having a frequency corresponding to the voltage of the input signal;
A mixer that lowers the frequency of the signal output from the voltage controlled oscillator by mixing the signal output from the voltage controlled oscillator and the signal divided by the variable frequency divider;
A phase comparator that detects a phase difference between the other signal distributed by the signal distribution circuit and a signal whose frequency is lowered by the mixer, and outputs a signal having a voltage corresponding to the phase difference;
A frequency synthesizer comprising: a loop filter that smoothes the signal output from the phase comparator and outputs the signal to the voltage controlled oscillator.
入力される信号の電圧に対応する周波数の信号を出力するとともに、前記周波数の信号の高調波を出力する高調波電圧制御発振器を用いることを特徴とする請求項１から請求項３のうちのいずれか１項記載の周波数シンセサイザ。 As the voltage controlled oscillator,
Outputs a signal of a frequency corresponding to the voltage of the inputted signal, one of claims 1 of claim 3, wherein the use of harmonic voltage controlled oscillator for outputting a harmonic of the frequency of the signal A frequency synthesizer according to claim 1.
局部発振周波数の高調波の周波数で動作する高調波ミクサを用いることを特徴とする請求項１から請求項４のうちのいずれか１項記載の周波数シンセサイザ。 As the mixer,
The frequency synthesizer according to any one of claims 1 to 4 , wherein a harmonic mixer that operates at a harmonic frequency of a local oscillation frequency is used.
前記信号分配回路から前記ミクサに出力される信号の周波数よりも、前記ミクサから出力される信号の周波数だけ高い第１の周波数の信号、あるいは、前記信号分配回路から前記ミクサに出力される信号の周波数よりも、前記ミクサから出力される信号の周波数だけ低い第２の周波数の信号のうち、予め決められている周波数の信号が入力された場合に限り、その入力された信号の周波数を下げる周波数変換を実施して、周波数を下げた信号を出力するイメージリジェクションミクサを用いることを特徴とする請求項１から請求項６のうちのいずれか１項記載の周波数シンセサイザ。 As the mixer,
A signal having a first frequency higher than a frequency of a signal output from the signal distribution circuit to the mixer, or a signal output from the signal distribution circuit to the mixer. A frequency that lowers the frequency of the input signal only when a signal of a predetermined frequency is input from among signals of a second frequency lower than the frequency of the signal output from the mixer. The frequency synthesizer according to any one of claims 1 to 6 , wherein an image rejection mixer that performs conversion and outputs a signal with a reduced frequency is used.
前記分周数制御回路は、
前記ダイレクト・デジタル・シンセサイザの出力信号の周波数を制御することで、周波数の分周数を制御することを特徴とする請求項１から請求項７のうちのいずれか１項記載の周波数シンセサイザ。 A direct digital synthesizer is used as the variable frequency divider,
The frequency division number control circuit includes:
The frequency synthesizer according to any one of claims 1 to 7 , wherein a frequency division number is controlled by controlling a frequency of an output signal of the direct digital synthesizer.
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