JP6362936B2

JP6362936B2 - 半導体装置及び半導体装置の製造方法

Info

Publication number: JP6362936B2
Application number: JP2014135038A
Authority: JP
Inventors: 森　徹; 徹森
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2014-06-30
Filing date: 2014-06-30
Publication date: 2018-07-25
Anticipated expiration: 2034-06-30
Also published as: JP2016012708A

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。

一般的に、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等、高耐圧を要求されるデバイスがある。高耐圧のデバイスとして、図５に示すように、基板の中心にドレイン領域（またはソース領域）を設け、当該ドレイン領域（またはソース領域）を囲むようにゲート領域、及びソース領域（またはドレイン領域）を設けた半導体装置が知られている。図５には、このような従来の半導体装置の一例の概略構成図を示す。

このような半導体装置として、例えば、特許文献１には、寄生ダイオードの電力損失を抑制することができる半導体装置が記載されている。

特開２００５−３５３８３４号公報

一般的に、図５に示したような従来の半導体装置１００では、電流量の調整が容易に行うことができない場合がある。例えば、電流が余り流れてほしくない場合に、半導体装置内を流れる電流量を少なくすることが困難な場合があった。

本発明は、上述した問題を解決するために提案されたものであり、電流量の調整を容易に行うことができる、半導体装置及び半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は、基板の主面に形成された、ソース領域及びドレイン領域の一方の領域である第１導電型の第１領域と、前記基板の主面上に、前記第１領域を囲んで形成されたゲート領域と、前記基板の主面の前記ゲート領域の外縁の一部に併設された、前記ソース領域及び前記ドレイン領域の他方の領域である、前記第１導電型の第２領域と、前記第１領域、前記ゲート領域、及び前記第２領域を囲んで前記基板の主面に形成された、前記第１導電型と導電型が異なる第２導電型の基板コンタクト領域と、を備える。

また、上記目的を達成するために、本発明の半導体装置は、基板の主面に形成された、ソース領域及びドレイン領域の一方の領域である第１導電型の第１領域と、前記基板の主面上に、前記第１領域を囲んで形成されたゲート領域と、前記基板の主面の前記ゲート領域の外縁の一部に併設された、前記ソース領域及び前記ドレイン領域の他方の領域である、前記第１導電型の第２領域と、前記基板の主面の、前記第２領域が形成されていない部分の前記ゲート領域の外縁に併設された、前記第１導電型と導電型が異なる第２導電型の基板コンタクト領域と、を備える。

また、本発明の半導体装置の製造方法は、基板の主面に枠状のゲート領域を形成する工程と、前記基板の主面の前記ゲート領域の内部に、ソース領域及びドレイン領域の一方の領域である第１導電型の第１領域を形成し、また、前記基板の主面の前記ゲート領域の外縁の一部に併設する、前記ソース領域及び前記ドレイン領域の他方の領域である前記第１導電型の第２領域を形成する工程と、前記第１領域、前記ゲート領域、及び前記第２領域を囲んで前記基板の主面に、前記第１導電型と導電型が異なる第２導電型の基板コンタクト領域を形成する工程と、を備える。

また、本発明の半導体装置の製造方法は、基板の主面に枠状のゲート領域を形成する工程と、前記基板の主面の前記ゲート領域の内部に、ソース領域及びドレイン領域の一方の領域である第１導電型の第１領域を形成し、また、前記基板の主面の前記ゲート領域の外縁の一部に併設する、前記ソース領域及び前記ドレイン領域の他方の領域である前記第１導電型の第２領域を形成する工程と、前記基板の主面の、前記第２領域が形成されていない部分の前記ゲート領域の外縁に併設する、前記第１導電型と導電型が異なる第２導電型の基板コンタクト領域を形成する工程と、を備える。

本発明によれば、電流量の調整を容易に行うことができる、という効果を奏する。

第１の実施の形態の半導体装置の一例を示す概略構成図である。第１の実施の形態の半導体装置の一例の構造を説明するための断面図である。第１の実施の形態の半導体装置の製造方法の一例における第１工程〜第５工程を示した説明図である。第２の実施の形態の半導体装置の一例を示す概略構成図である。従来の半導体装置の一例を示す概略構成図である。

［第１の実施の形態］
以下では、図面を参照して、本実施の形態を詳細に説明する。

まず、本実施の形態の半導体装置の構成について説明する。図１に、本実施の形態の半導体装置の概略構成図を示す。図１（１）は、半導体装置１０を基板１２の主面側から見た場合の平面図である。また、図１（２）は、図１（１）に示した半導体装置１０のＡ’−Ａ断面の断面図である。また、図１（３）は、図１（１）に示した半導体装置１０のＢ’−Ｂ断面の断面図である。

本実施の形態の半導体装置１０は、基板１２の主面に、導電型がＮ−型のＮ型ウエル層１４が形成されている。

また、半導体装置１０の中央部のＮ型ウエル層１４の上には、第１領域の一例である、導電型がＮ＋型のドレイン領域２２が形成されている。なお、ここでドレイン領域２２が形成された「中央」とは、詳細を後述する、基板コンタクト領域１６、ソース領域１８、及びゲート電極２０が設けられている位置よりも基板１２の中央であることをいい、基板１２の主面の真ん中でなくともよい。

本実施の形態のドレイン領域２２は、対向する一対の円弧状の辺と、対向する一対の直線状の辺とにより囲まれた形状の領域である。

また、ゲート酸化膜１９またはフィールド酸化膜２３を介して、基板１２の主面のＮ型ウエル層１４の外縁上に、ドレイン領域２２を取り囲むように矩形状に、ゲート電極２０が形成されている。なお、図１（１）では、フィールド酸化膜２３の図示は省略している。

本実施の形態では、ゲート電極２０の側壁には、サイト゛ウォールスペーサ２１Ｓ、２１Ｄが形成されている。ゲート電極２０の材質の具体例としては、不純物が高濃度でドープされた多結晶シリコン材料等が挙げられる。

また、ゲート電極２０の外縁（より正確には、サイト゛ウォールスペーサ２１Ｓの外縁）に沿って、当該外縁の一部に、第２領域の一例である、導電型がＮ＋型のソース領域１８が形成されている。なお、本実施の形態のソース領域１８は、ドレイン領域２２の直線状の辺に対して、ゲート電極２０を介して対向する位置に形成されている。

また、Ｎ型ウエル層１４、ソース領域１８、ゲート電極２０、及びドレイン領域２２を囲むように矩形状に、導電型がＰ＋型の基板コンタクト領域１６が形成されている。基板コンタクト領域１６は、基板１２に基板電位（例えば、接地電位）を供給するのに用いられるものである。

さらに、本実施の形態の半導体装置１０では、基板１２の主面に、フィールド酸化膜２３が形成されている。より具体的には、図１（２）に示すように、ソース領域１８が形成されている領域では、ドレイン領域２２の辺（端部）からＮ型ウエル層１４の上に形成されたゲート電極２０の下部領域の途中まで、Ｎ型ウエル層１４の表面上にフィールド酸化膜２３が形成されている。また、フィールド酸化膜２３が、基板１２の主面の、ソース領域１８と基板コンタクト領域１６との間に形成されている。

一方、図１（３）に示すように、ソース領域１８が形成されていない領域では、フィールド酸化膜２３が、基板１２の主面上の、ドレイン領域２２から基板コンタクト領域１６までの間に形成されている。

そのため、図１（２）に示すように、ソース領域１８に併設する部分のゲート電極２０は、ゲート酸化膜１９及びフィールド酸化膜２３を介して、基板１２の主面上に形成されている。一方、図１（３）に示すように、ソース領域１８に併設しない部分のゲート電極２０は、フィールド酸化膜２３を介して、基板１２の主面上に形成されている。フィールド酸化膜２３は、ゲート酸化膜１９よりも厚み（基板１２の積層方向の厚み）があるため、ゲート電極２０の下部に設けられたフィールド酸化膜２３は、ゲート電極２０の下部領域の電界強度を緩和させるフィールドプレートとして機能する。半導体装置１０では、ゲート電極２０の下部をフィールド酸化膜２３とすることにより、ゲート酸化膜１９とした場合よりも、ゲート閾値電圧が高くなる。

本実施の形態の半導体装置１０では、耐圧は、ドレイン領域２２の端部からＮ型ウエル層１４の端部までの長さ（図２の矢印Ｄを参照）により耐圧が定まる。以下、この長さを「長さＤ」という。例えば、半導体装置１０の耐圧が７００Ｖの場合は、長さＤ＝７０μｍ〜５０μｍが好ましい。また、半導体装置１０の耐圧が５００Ｖの場合は、長さＤ＝５０μｍ〜３０μｍが好ましい。なお、耐圧が７００Ｖの場合の本実施の形態の半導体装置１０における、その他の領域の長さの具体例としては、ゲート電極２０の内縁の端部からＮ型ウエル層１４の端部までの長さ（図２の矢印Ｅを参照）は３μｍ、及びＮ型ウエル層１４からソース領域１８までの長さ（図２の矢印Ｆを参照）は６μｍが好ましい。また、ソース領域１８の内縁から外縁までの長さ（図２の矢印Ｇを参照）は４μｍ、及びソース領域１８の幅（ゲート電極２０に併設する長さ、図１の矢印Ｗを参照）は１．３８μｍが好ましい。

本実施の形態の半導体装置１０では、ソース領域１８の基板１２の主面に対する面積（以下、単に「面積」という）により、ドレイン領域２２とソース領域１８との間を流れる電流（ＩＤＳＳ：ドレイン飽和電流）の電流量を、所望の電流量に調整することができる。具体例として、図５に示した、基板１１２の主面に、Ｎ型ウエル層１１４、基板コンタクト領域１１６、ソース領域１１８、ゲート酸化膜１１９、ゲート電極１２０、サイト゛ウォールスペーサ１２１Ｓ、１２１Ｄ、ドレイン領域１２２、及びフィールド酸化膜１２３が形成された従来の半導体装置１００と比較する。従来の半導体装置１００では、ソース領域１１８は、ゲート電極１２０の外縁全体に併設されている。従来の半導体装置１００が、ＩＤＳＳ＝１０ｍＡが流れる７００Ｖの高耐圧素子であるとする。これに対して、本実施の形態の半導体装置１０では、耐圧をそのままにして、ＩＤＳＳ＝１０μＡにしたい場合には、ソース領域１８の面積を、１０μＡ／１０ｍＡ＝１／１０００にすればよい。

本実施の形態の半導体装置１０では、半導体装置１０の電流量を調整する場合、ソース領域１８の幅Ｗにより調整することが好ましい。上述の具体例の場合では、ＩＤＳＳ＝１０ｍＡが流れる半導体装置のソース領域に比べて、面積が１／１０００になるように、ソース領域１８の幅Ｗを調整することにより、ＩＤＳＳ＝１０μＡとすることができる。

次に、本実施の形態の半導体装置１０の製造方法の一例について説明する。

図３には、本実施の形態の半導体装置１０の製造方法の一例における各工程（第１工程〜第５工程）の説明図を示す。

本実施の形態の半導体装置１０の製造方法では、図３に示した第１工程として、基板１２の主面にＮ型ウエル層１４を形成する。本実施の形態では、まず、基板１２として、Ｐ型のシリコン基板を準備する。次に、基板１２の主面を熱酸化（イニシャル酸化）し、例えば、数十ｎｍ程度の厚みを有する保護酸化膜（図示省略）を形成する。次に、形成した保護酸化膜上のＮ型ウエル層１４を形成しない領域に、フォトリソグラフィにより、レジスト３０を形成する。次に、レジスト３０をマスクとして、基板１２のＮ型ウエル層１４を形成する領域に、Ｎ型の不純物を選択的にイオン注入する。注入するＮ型の不純物としては、例えば、Ｐ（リン）等が挙げられる。次に、レジスト３０と保護酸化膜とを除去し、表面を洗浄する。次に、熱処理（ドライブイン）を行い、注入されたＮ型の不純物イオンを活性化させることにより、基板１２の主面に、Ｎ型ウエル層１４が形成されて図３の第１工程として示した状態になる。

次に、図３に示した第２工程として、フィールド酸化膜２３を形成するための準備を行う。まず、第１工程が終了し、Ｎ型ウエル層１４が形成された基板１２の主面に、パッド酸化膜３２を形成する。パッド酸化膜３２の材質の具体例としては、ＳｉＯ_２が挙げられる。次に、ＣＶＤ（Chemical Vapor Deposition）法により、パッド酸化膜３２上に、シリコン窒化膜３４を形成する。シリコン窒化膜３４の具体例としては、ＳｉＮが挙げられる。次に、シリコン窒化膜３４をエッチングにより除去して、フィールド酸化膜２３を形成する領域に開口部を形成することにより、図３の第２工程として示した状態になる。

次に、図３に示した第３工程として、フィールド酸化膜２３を形成する。まず、基板１２を熱処理して、上記第２工程で形成した開口部に、フィールド酸化膜２３を形成する。次に、シリコン窒化膜３４及びパッド酸化膜３２を除去する。シリコン窒化膜３４の除去方法としては、例えば、プラズマエッチング等が挙げられる。また、パッド酸化膜３２の除去方法としては、例えば、ＨＦ（フッ化水素）を含む水溶液で洗浄することが挙げられる。次に、ゲート酸化膜１９を形成する領域をパターニングした基板１２を、酸素雰囲気下で熱酸化することにより、ゲート酸化膜１９を形成する。本実施の形態において、ゲート酸化膜１９を形成する領域は、ドレイン領域２２（より具体的には、フィールド酸化膜２３）と、後述する第４工程により形成されるソース領域１８との間に設けられた、ゲート電極２０を形成する領域である。

ゲート酸化膜１９の厚みは、基板１２の目標耐圧に応じて定められる。なお、本実施の形態では、ゲート酸化膜１９として熱酸化膜が形成されるが、これに限定されない。例えば、熱酸化膜に代えて、シリコン酸窒化膜等の高誘電率薄膜を形成してもよい。次に、ＬＰ−ＣＶＤ（low pressure chemical vapor deposition：減圧ＣＶＤ）法により、基板１２の主面の全面に亘り、多結晶シリコン等の導電性材料層を成膜する。次に、この導電性材料層をフォトリソグラフィ及びエッチングにより、パターニングすることにより、ゲート電極２０が形成されて、図３の第３工程として示した状態になる。なお、ゲート電極２０の厚みの具体例としては、数百ｎｍが挙げられる。

なお、図３において図示を省略したが、本実施の形態では、続けて、ゲート電極２０の側壁にサイト゛ウォールスペーサ２１Ｓ、２１Ｄを形成する。例えば、ＣＶＤ法により、基板１２の主面に、シリコン酸化物などの絶縁材料からなる絶縁膜を堆積させ、この絶縁膜を異方性エッチングによりエッチバックすることにより形成する。

次に、図３に示した第４工程として、ドレイン領域２２及びソース領域１８を形成する。まず、基板１２の主面に、フォトリソグラフィ技術により、ドレイン領域２２及びソース領域１８用のレジストパターンを形成する。次に、Ｎ型の不純物を基板１２の主面にイオン注入することにより、ドレイン領域２２及びソース領域１８が形成される。Ｎ型の不純物の具体例としては、Ａｓ（砒素）が挙げられる。本工程において形成したレジストパターンが、ドレイン領域２２及びソース領域１８の形成後に除去され、図３の第４工程として示した状態になる。

次に、図３に示した第５工程として、基板コンタクト領域１６を形成する。まず、基板１２の主面に、フォトリソグラフィ技術により、基板コンタクト領域１６用のレジストパターンを形成する。次に、Ｐ型の不純物を基板１２の主面にイオン注入することにより、基板コンタクト領域１６が形成される。Ｐ型の不純物の具体例としては、Ｂ（ボロン）が挙げられる。本工程において形成したレジストパターンが、ドレイン領域２２及びソース領域１８の形成後に除去され、図３の第５工程として示した状態になる。なお、基板１２の熱処理を行うことにより、ドレイン領域２２、ソース領域１８、及び基板コンタクト領域１６に注入された不純物イオンが、活性化される。
［第２の実施の形態］
本実施の形態の半導体装置は、第１の実施の形態の半導体装置１０と、基板コンタクト領域１６の配置が異なっている。図４に、本実施の形態の半導体装置の概略構成図を示す。本実施の形態の半導体装置５０は、第１の実施の形態の半導体装置１０と同様の構成を有するため、同様の部分には、同一の符号を付し、詳細な説明を省略する。

図４（１）は、半導体装置５０を基板１２の主面側から見た場合の平面図である。また、図４（２）は、図４（１）に示した半導体装置５０のＡ’−Ａ断面の断面図である。また、図４（３）は、図４（１）に示した半導体装置５０のＢ’−Ｂ断面の断面図である。さらに、図４（４）は、図４（１）に示した半導体装置５０のＣ’−Ｃ断面の断面図である。

図４に示すように、本実施の形態の半導体装置５０では、基板コンタクト領域５６が、ソース領域１８が形成されていない部分のゲート電極２０の外縁に併設されている。言い換えれば、ゲート電極２０の外縁に沿って、基板コンタクト領域５６が形成されており、外縁に沿った一部分が、ソース領域１８に置き換わっている状態になっている。本実施の形態の半導体装置５０では、図４（４）に示すように、基板コンタクト領域１６とソース領域１８とは、接続された状態にあるため、基板コンタクト領域１６とソース領域１８とは同電位になっている。なお、ソース領域１８の内縁から外縁までの長さ（図２の矢印Ｇを参照）と、基板コンタクト領域１６の内縁から外縁までの長さとは、同じであってもよいし、異なっていてもよい。

第１の実施の形態では、図示及び説明を省略したが、一般的に、半導体装置１０、５０の基板１２の主面には、ドレイン領域２２、基板コンタクト領域１６、５６、及びソース領域１８が形成される活性領域が形成されている。当該活性領域に不純物を注入することにより、ドレイン領域２２、基板コンタクト領域１６、５６、及びソース領域１８が形成される。ソース領域１８に対応する活性領域は、ソース領域１８の下部領域全体を覆い、さらにゲート電極２０の下部領域の一部まで広がっている。

第１の実施の形態の半導体装置１０では、ソース領域１８に対応する活性領域の寸法の変動により、ドレイン領域２２とソース領域１８との間を流れる電流の電流量の変動のばらつきが大きい場合がある。一方、本実施の形態の半導体装置５０では、ソース領域１８と基板コンタクト領域５６とがゲート電極２０外縁に併設されているため、例えば、当該活性領域は、図５に示した従来の半導体装置１００と同様になる。そのため、ドレイン領域２２とソース領域１８との間を流れる電流の電流量の変動のばらつきを抑制することができる。

また、本実施の形態の半導体装置５０においても、第１の実施の形態の半導体装置１０と同様に、ソース領域１８が、ゲート電極２０の外縁の一部に併設されている。従って、ソース領域１８の面積または幅Ｗを調整することにより、耐圧に与える影響を抑制して、半導体装置５０のドレイン領域２２とソース領域１８との間を流れる電流の電流量を調整することができる。

なお、本実施の形態の半導体装置５０の製造方法は、基板コンタクト領域５６を設ける基板１２の主面の位置が第１の実施の形態と異なる以外は、第１の実施の形態で上述した第１工程〜第５工程と同様である。

以上、上記各実施の形態の半導体装置１０、５０では、ドレイン領域２２を囲むように、ゲート電極２０が設けられており、ゲート電極２０の外縁の一部に併設してソース領域１８が設けられている。上記各実施の形態の半導体装置１０、５０では、ソース領域１８の面積または幅Ｗを調整することにより、半導体装置１０、５０のドレイン領域２２とソース領域１８との間を流れる電流の電流量を調整することができる。面積または幅Ｗを大きくすれば、電流量は大きくなり、面積または幅Ｗを小さくすれば、電流量は小さくなる。

従って、上記各実施の形態の半導体装置１０、５０では、電流量の調整を容易に行うことができる。

また、上記各実施の形態の半導体装置１０、５０では、ソース領域１８の面積または幅Ｗにより電流量を調整するため、耐圧に影響を与える、ドレイン領域２２の端部からＮ型ウエル層１４の端部までの長さＤを変化させることなく、電流量を調整することができる。また、ドレイン領域２２等の不純物濃度を変化させることなく、電流量を調整することができる。従って、半導体装置１０、５０では、耐圧を変化させることなく、電流量の調整を行うことができる。

従って、上記各実施の形態の半導体装置１０、５０では、耐圧に影響を与える影響を抑制した電流量の調整を行うことができる。

なお、上記各実施の形態の半導体装置１０、５０では、ソース領域１８を、ドレイン領域２２の直線状の辺に対して、ゲート電極２０を介して対向する位置に形成しているが、ソース領域１８を設ける位置はこれに限らない。例えば、ドレイン領域２２の円弧状の辺に対して、ゲート電極２０を介して対向する位置に形成してもよい。なお、ソース領域１８とドレイン領域２２との間の距離が、ドレイン領域２２の円弧状の辺に対向する位置に形成した場合は、一定とならず、上記各実施の形態のように直線状の辺に対して対向する位置に形成した場合は、一定となるため、上記各実施の形態の半導体装置１０、５０のように形成することが好ましい。

また、上記各実施の形態の半導体装置１０、５０では、ドレイン領域２２及びソース領域１８の導電型がＮ型であり、基板コンタクト領域１６の導電型がＰ型である場合について説明したが、導電型はこれに限らない。例えば、ドレイン領域２２、ソース領域１８、及び基板コンタクト領域１６の導電型は、上記各実施の形態の半導体装置１０、５０と逆であってもよい。

また、上記各実施の形態の半導体装置１０では、基板１２の周面の中央にドレイン領域２２を設けているが、これに限らない。例えば、中央にソース領域を設けて、これを囲むようにゲート電極を設け、ゲート電極の外縁の一部に併設してドレイン領域を設けるようにしてもよい。

また、その他の上記各実施の形態で説明した半導体装置１０の構成、及び製造方法は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。

１０、５０半導体装置
１２基板
１４Ｎ型ウエル層
１６、５６基板コンタクト領域
１８ソース領域
２２ドレイン領域
２０ゲート電極
２３フィールド酸化膜

Claims

基板の主面に形成された、ソース領域及びドレイン領域の一方の領域である第１導電型の第１領域と、
前記基板の主面上に、前記第１領域を囲んで形成されたゲート領域と、
前記基板の主面の前記ゲート領域の外縁の一部を成す単一箇所のみに併設された、前記ソース領域及び前記ドレイン領域の他方の領域である、前記第１導電型の第２領域と、
前記第１領域、前記ゲート領域、及び前記第２領域を囲んで前記基板の主面に形成された、前記第１導電型と導電型が異なる第２導電型の基板コンタクト領域と、
を備えた半導体装置。
基板の主面に形成された、ソース領域及びドレイン領域の一方の領域である第１導電型の第１領域と、
前記基板の主面上に、前記第１領域を囲んで形成されたゲート領域と、
前記基板の主面の前記ゲート領域の外縁の一部を成す単一箇所のみに併設された、前記ソース領域及び前記ドレイン領域の他方の領域である、前記第１導電型の第２領域と、
前記基板の主面の、前記第２領域が形成されていない部分の前記ゲート領域の外縁に併設された、前記第１導電型と導電型が異なる第２導電型の基板コンタクト領域と、
を備えた半導体装置。
前記基板に対する前記第２領域の面積は、前記第１領域と前記第２領域との間を流れる電流に要求される電流量に応じた面積である、
請求項１または請求項２に記載の半導体装置。
前記ゲート領域に沿った前記第２領域の長さは、前記第１領域と前記第２領域との間を流れる電流に要求される電流量に応じた長さである、
請求項１から請求項３のいずれか１項に記載の半導体装置。
前記第１領域は、対向する一対の円弧状の辺と、対向する一対の直線状の辺とにより囲まれた領域であり、
前記第２領域は、前記直線状の辺に対して前記ゲート領域を介して対向する位置に形成されている、
請求項１から請求項４のいずれか１項に記載の半導体装置。
前記ゲート領域は、矩形の枠状である、
請求項１から請求項５のいずれか１項に記載の半導体装置。
基板の主面に枠状のゲート領域を形成する工程と、
前記基板の主面の前記ゲート領域の内部に、ソース領域及びドレイン領域の一方の領域である第１導電型の第１領域を形成し、また、前記基板の主面の前記ゲート領域の外縁の一部を成す単一箇所のみに併設する、前記ソース領域及び前記ドレイン領域の他方の領域である前記第１導電型の第２領域を形成する工程と、
前記第１領域、前記ゲート領域、及び前記第２領域を囲んで前記基板の主面に、前記第１導電型と導電型が異なる第２導電型の基板コンタクト領域を形成する工程と、
を備えた半導体装置の製造方法。
基板の主面に枠状のゲート領域を形成する工程と、
前記基板の主面の前記ゲート領域の内部に、ソース領域及びドレイン領域の一方の領域である第１導電型の第１領域を形成し、また、前記基板の主面の前記ゲート領域の外縁の一部を成す単一箇所のみに併設する、前記ソース領域及び前記ドレイン領域の他方の領域である前記第１導電型の第２領域を形成する工程と、
前記基板の主面の、前記第２領域が形成されていない部分の前記ゲート領域の外縁に併設する、前記第１導電型と導電型が異なる第２導電型の基板コンタクト領域を形成する工程と、
を備えた半導体装置の製造方法。