JP6345713B2 - 遅延させる装置、核医学イメージング装置、遅延させる方法及び校正する方法 - Google Patents

Description

実施形態は、遅延させる装置、核医学イメージング装置、遅延させる方法及び校正する方法に関する。

時間デジタル変換器（時間デジタル回路：time-to-digital circuit：ＴＤＣ）は、ガンマ線検出器におけるタイミングの測定に頻繁に使用される。ＴＤＣは、イベントの実現を、該イベントが発生した時間に関連付けることのできる数字に、正確に変換する。このタスクの遂行には、様々な方法がある。中でも、粗クロックサイクル間の多数の超高速論理遷移をカウントすることが、このタスクを遂行するために使用されてきた。ある場合には、連続的に発生することが知られる一連のイベントの発生を示すことが望ましいことがある。例えば、立ち上がり信号が所定の閾値の組に達するまでにかかる時間は、非常に有用な情報となり得る。

また、時間デジタル変換器は、直列に接続された同一の遅延要素からなる単一のチェーンを有する標準的な遅延チェーンやバーニア遅延チェーンのような、様々なアーキテクチャで実装されてきた。

飛行時間ポジトロン放射断層撮影（positron emission tomography：ＰＥＴ）システムに必須の要素のひとつは時間デジタル変換器であり、検出器において検出された光子の到達時間を測定するために使用される。測定した時間は、ポジトロン放射が発生した位置を推定するのに使用できる、応答系統上の限界を形成するために使用される。ＴＤＣの精度が上がるにつれて限界もより厳しくなり、より精密な位置情報が提供される。

単一のイベント信号からの時間を決定するために、複数の遅延チェーン型ＴＤＣが一緒に使用される。すなわち、単一の入力部が、２以上の遅延チェーンの入力部に接続される。結果として出力される複数の時間値が平均されて、単一の、より精密な時間値となる。遅延チェーン型ＴＤＣの精度は、遅延チェーンのサンプルステップの時間のサイズに依存する。サンプルステップは、ＴＤＣの物理的制約に応じてかなり変わり得る。最大１０回まで変化する場合も観測されている。複数の遅延チェーンを活用することによって、１つのチェーンが大きな瓶を測定している間に別のチェーンが小さな瓶を測定するように、入力が時間内にオフセットされる。つまり、瓶のサイズによって測定範囲が妥協されるため、複数のチェーンのうちいくつかの精度は、別のチェーンよりも低くなる。

オンチップ回路の速度に製造ベースのばらつきがかなり存在するため、ＴＤＣでの実装にオフセットを組み込み、単一の遅延チェーン型のＴＤＣ全体のタイミング精度を改善するのは困難である。このようなばらつきは、集合的なＴＤＣ回路から最大精度を引き出すことを可能にする最適なオフセットに影響を与える。したがって、すべてのチップにおいて実装されたＴＤＣのタイミング精度を向上させるため、製造によるばらつきを補正する必要がある。

国際公開第２０１２／１３７１０９号 米国特許出願公開第２０１２／０１０４２５９号明細書 米国特許出願公開第２００８／００６９２９２号明細書 米国特許出願公開第２０１０／０２９５５９０号明細書 米国特許出願公開第２００８／０２３８６５２号明細書

本発明が解決しようとする課題は、ＴＤＣのタイミング精度を向上させることを可能とする遅延させる装置、核医学イメージング装置、遅延させる方法及び校正する方法を提供することである。

実施形態の遅延させる装置は、複数のチェーン型時間デジタル回路（ＴＤＣ）への信号を遅延させる装置であって、複数のＴＤＣのそれぞれに接続された複数の伝播経路デバイスを備える。各伝播経路デバイスは、伝播経路デバイスによって受信される遅延選択信号に基づいて、各伝播経路デバイスへ送られる共通の開始信号を選択可能な量だけ遅延させて、遅延された開始信号をＴＤＣのそれぞれへ送信するように構成され、開始信号に遅延を付与する複数の遅延モジュールを有する。複数の遅延モジュールの各々は、遅延選択信号に基づいてアクティブ化されて、開始信号を受信する。各伝播経路デバイスの複数の遅延モジュールは、開始信号を受信する入力部とＴＤＣのそれぞれに接続される出力部との間に直列に配置され、遅延モジュールの１つが前記遅延選択信号によってアクティブ化されると、開始信号はアクティブ化された遅延モジュールから上流の各遅延モジュールを迂回し、アクティブ化された遅延モジュールから下流の各遅延モジュールを通過する。

図１は一実施形態に係る複数のチェーン型時間デジタル回路（ＴＤＣ）への信号を遅延させる装置の概略図である。 図２は、一実施形態に係る複数のチェーン型ＴＤＣへの信号を遅延させる装置の操作を示す概略図である。 図３は、一実施形態に係る複数のチェーン型ＴＤＣへの信号を遅延させる装置の、別の概略図である。 図４は、ＴＤＣチェーンの構成を例示するブロック図である。 図５は、実施形態にかかる核医学イメージング装置の一例を示す説明図である。 図６は、実施形態にかかるコンソール装置の構成の一例を示すブロック図である。 図７は、一実施形態による複数のチェーン型ＴＤＣへの信号を遅延させる工程を示すフローチャートである。 図８は、一実施形態による最適な遅延を決定する工程を示すフローチャートである。 図９は、一実施形態による計算デバイスを示す図である。

開示される実施形態およびそれに付随する利点の多くは、添付の図面に関連付けて以下の詳細な説明を参照することにより、より完全に理解されるであろう。この実施形態は、例えばチェーン型時間デジタル変換回路を遅延させるための遅延をプログラマブルに挿入して遅延させる装置、ならびに測定精度および分解能を改善するための関連手順に関する。なお、本出願は、米国特許第８，２２２，６０７号の関連出願であり、その内容は参照することによって本明細書に援用される。

一実施形態では、複数のチェーン型時間デジタル回路（ＴＤＣ）への信号を遅延させる装置について説明する。遅延させる装置は、複数の伝播経路デバイスを有し、各伝播経路デバイスは複数のＴＤＣのそれぞれへ接続される。各伝播経路デバイスは、伝播経路デバイスによって受信される遅延選択信号に基づいて、各伝播経路デバイスへ送られる共通の開始信号を選択可能な量だけ遅延させて、遅延された開始信号をＴＤＣのそれぞれへ送信するように構成される。

遅延させる装置の別の実施形態によると、各伝播経路デバイスは、開始信号にそれぞれ異なる量の遅延を付与する複数の遅延モジュールを有する。

遅延させる装置の別の実施形態によると、各伝播経路デバイスの複数の遅延モジュールは、開始信号を受信する入力部とＴＤＣのそれぞれに接続される出力部との間に直列に配置される。

遅延させる装置の別の実施形態によると、複数の遅延モジュールの各々は、遅延選択信号に基づいてアクティブ化されて開始信号を受信する。

遅延させる装置の別の実施形態によると、各伝播経路デバイスの複数の遅延モジュールは、開始信号を受信する入力部とＴＤＣのそれぞれに接続される出力部との間に直列に配置され、遅延モジュールの１つが遅延選択信号によってアクティブ化されると、信号はアクティブ化された遅延モジュールから上流の各遅延モジュールを迂回し、アクティブ化された遅延モジュールから下流の各遅延モジュールを通過する。

遅延させる装置の別の実施形態によると、複数の遅延モジュールの各々は、少なくとも１つのハードウェアベースのルックアップテーブル（look up table：ＬＵＴ）を含む。

遅延させる装置の別の実施形態によると、複数の遅延モジュールの各々は、少なくとも１つのフリップフロップを含む。

遅延させる装置の別の実施形態によると、遅延選択信号はユーザーによる入力によって決定される。

遅延させる装置の別の実施形態によると、遅延選択信号は各ＴＤＣに最適な伝播遅延を決定するアルゴリズムによって決定される。

一実施形態では、複数のチェーン型時間デジタル回路（ＴＤＣ）への信号を遅延させる方法について説明する。遅延させる方法は、開始信号を遅延させる時間量の決定を示す遅延選択信号を受信するステップと、遅延選択信号に基づいて複数の伝播経路デバイスの各々において複数の遅延モジュールの１つをアクティブ化するステップと、ここで複数の遅延モジュールの各々は、複数の遅延モジュールのうちの少なくとも１つを経由してそれぞれのＴＤＣによって受信される開始信号に遅延を付与するものであり、複数の遅延モジュールのうちのアクティブ化されたモジュールにおいて開始信号を受信するステップと、遅延モジュールを通過する伝播を手段として開始信号を遅延させるステップと、遅延された開始信号をそれぞれのＴＤＣへ送信するステップと、を含む。

遅延させる方法の別の実施形態によると、アクティブ化するステップは、遅延選択信号に基づいて複数の遅延モジュールの１つをアクティブ化させて、開始信号を受信するステップをさらに含む。

遅延させる方法の別の実施形態によると、遅延させるステップは、開始信号に論理アレイブロックルックアップテーブル（look-up table：ＬＵＴ）を通過させることによって開始信号を遅延させるステップをさらに含む。

遅延させる方法の別の実施形態によると、受信するステップは、アクティブ化された遅延モジュールから上流の各遅延モジュールを迂回することによって開始信号を受信するステップをさらに含む。

遅延させる方法の別の実施形態によると、送信するステップは、アクティブ化された遅延モジュールから下流の各遅延モジュールを通過させて、開始信号を送信するステップをさらに含む。

一実施形態では、複数のチェーン型時間デジタル回路（ＴＤＣ）を有するシステムを校正する方法について説明する。校正する方法は、開始信号を遅延させる時間量を示す遅延選択信号を受信するステップと、遅延選択信号に基づいて複数の伝播経路デバイスの各々において複数の遅延モジュールの１つをアクティブ化するステップと、ここで複数の遅延モジュールの各々は、複数の遅延モジュールのうちの少なくとも１つを経由してそれぞれのＴＤＣによって受信される開始信号に遅延を付与するものであり、複数の遅延モジュールのうちのアクティブ化されたモジュールにおいて開始信号を受信するステップと、遅延モジュールを通過する伝播を手段として開始信号を遅延させるステップと、遅延された開始信号をそれぞれのＴＤＣへ送信するステップと、遅延選択信号を使用して各々のＴＤＣの性能を測定して、遅延選択信号の評価値を求めるステップと、受信するステップ、アクティブ化するステップ、受信するステップ、遅延させるステップ、送信するステップ、および測定するステップを反復して、可能性のある遅延選択信号の各々に対応する評価値を求めるよう測定するステップを反復するステップと、可能性のある遅延選択信号のうちどの信号が最高の評価値をもたらすかを決定するステップと、を含む。

一般に、例示の実施形態に係る各時間デジタル変換回路は、開始信号と停止信号の間の時間遅延に対応する第１の値を生成する遅延チェーン回路を、少なくとも１つ含む。

本実施形態は、プログラマブル論理デバイス、例えば、フィールドプログラマブルゲートアレイ（Field Programmable Gate Arrays：ＦＰＧＡ）上で出力が平均される２つ以上の独立した遅延チェーンとして実装されるＴＤＣの校正経路を提供する。シリコンデバイスでは製造によるばらつきに起因して伝播遅延に固有の相違があるため、また、異なる遅延チェーンにおけるタップ遅延の不均一性（例えば、ＦＰＧＡにおける論理アレイブロック内遅延ＶＳ論理アレイブロック間遅延）のため、すべての独立したチェーンにわたってチェーン初期化信号の到着時間を固定しても、異なる物理的ダイスにわたって必ずしも最適性能を生み出さない。

本実施形態は、独立したチェーンの各々に挿入スキューをプログラムマブルに追加できる手順を提供する。この挿入スキューを調整することによって、全体的なＴＤＣの最適精度性能を引き出すスキュー（例えば、遅延）の最適な組み合わせを見つけることができる。

図面を参照すると、種々の図にわたって、同一の、または対応する部品に対しては、同様の参照番号が用いられている。図１は、一実施形態に係る複数のチェーン型時間デジタル回路（ＴＤＣ）への信号を遅延させる装置の概略図である。具体的には、時間デジタル回路の校正経路を提供するデバイスのＦＰＧＡベースの実装を示す概略図である。

図１に示されるように、２つのＴＤＣチェーンが配置され、それぞれのＴＤＣチェーン入力部２０、２１がそれぞれデバイス１Ａ、１Ｂに接続されて、校正経路を形成する。ここで、図には２つのチェーンと２つのデバイス１Ａ、１Ｂが示されているが、システムは３つ以上のチェーンおよびデバイス１Ａ、１Ｂを有してもよいことに留意されたい。

ＴＤＣ開始入力部１０は、測定対象であるイベントのＴＤＣ開始信号を受信する。ＴＤＣ信号が所定の遅延量で各々のＴＤＣチェーン開始位置２０、２１に到達するように、所定の設定に基づいて挿入スキュー（例えば、遅延）が信号に追加される。この遅延は、より正確に時間を測定できるように設定可能である。

図１のデバイス１Ａ、１Ｂは、特定用途向け集積回路（Application Specific Integrated Circuit：ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他の複合プログラマブル論理デバイス（Complex Programmable Logic Device：ＣＰＬＤ）のような、個別の論理ゲートで実装されてもよい。ＦＰＧＡまたはＣＰＬＤで実装する場合、デバイスは、一連のコンピュータ可読指令として、ＶＨＤＬ（Very High Speed Integrated Circuit Hardware Description Language：超高速集積回路ハードウェア記述言語）、Ｖｅｒｉｌｏｇ（ヴェリログ）、または他の任意のハードウェア記述言語でコード化されてもよい。コンピュータ可読指令は、直接ＦＰＧＡまたはＣＰＬＤ内の電子メモリに格納されてもよいし、独立した電子メモリとして格納されてもよい。さらに、電子メモリは、ＲＯＭ（Read Only Memory：読み出し専用メモリ）、ＥＰＲＯＭ（Electrically Programmable Read Only Memory：電気的プログラマブル読み取り専用メモリ）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory：電気的消去可能読み出し専用メモリ）、またはＦＬＡＳＨ（フラッシュ、登録商標）メモリなどの不揮発性であってもよい。また、電子メモリは、スタティックＲＡＭ（Random Access Memory：ランダムアクセスメモリ）またはダイナミックＲＡＭなどの揮発性であってもよい。電子メモリ、および、ＦＰＧＡまたはＣＰＬＤと電子メモリとの相互作用を管理するために、マイクロコントローラまたはマイクロプロセッサなどの処理装置を設けてもよい。

図１に示す複数の論理アレイブロック（Logic Array Block：ＬＡＢ）のルックアップテーブル（Look Up Table：ＬＵＴ）１５ｎ、１６ｎは、ＦＰＧＡを使用して実装してもよい。ＬＵＴ１５ｎ、１６ｎは、各々の「Ｅｎａｂｌｅ０＿ｎ」信号がアクティブ化されると、入力部１０から受信した「ＴＤＣ＿Ｓｔａｒｔ」信号を、高速キャリーチェーン要素２Ａ〜５Ａのうちひとつの各キャリーアウト出力部１７ｎまで回すように構成されている。「Ｅｎａｂｌｅ０＿ｎ」信号が相互排他的にアクティブ化される場合、可能性のある組み合わせによって、ＴＤＣ＿Ｓｔａｒｔ入力からＴＤＣ Ｃｈａｉｎ０ ｓｔａｒｔ出力までの伝播遅延が異なる。同様に、同じように「Ｅｎａｂｌｅ１＿ｎ」信号をアクティブ化される場合、ＴＤＣ＿Ｓｔａｒｔ入力からＴＤＣ Ｃｈａｉｎ１ ｓｔａｒｔ出力までの伝播遅延は異なる。「Ｅｎａｂｌｅ０＿ｎ」と「Ｅｎａｂｌｅ１＿ｎ」のアクティブ化についてすべての可能性のある組み合わせを使用することにより、ＴＤＣ全体の最適タイミング精度を提供する組み合わせが決定される。ＴＤＣ回路の精度は、（例えば、関数発生器から）既知のタイミングの１組の開始信号と停止信号を投入することによって測定される。上述した「Ｅｎａｂｌｅ０＿ｎ」と「Ｅｎａｂｌｅ１＿ｎ」の各組の構成について、開始と停止の間の時間のヒストグラムが、任意の構成においてＴＤＣに測定され、生成される。このヒストグラムから、タイミング値の分布が得られる。分布は分析され、分布の質は、分布において計算された測定基準に基づく。測定基準の例として、標準偏差や半値全幅（Full Width Half Maximum：ＦＷＨＭ）が挙げられるが、これらに限定されない。こういった測定基準により、分布の「幅」が測定される。「幅」は小さいほうが好ましい。

各デバイス１Ａ、１Ｂの高速キャリーチェーンモジュール２Ａ〜５Ａはそれぞれ、Ｅｎａｂｌｅ０／１＿ｎ信号を受信する入力部１１ｎを有する。Ｅｎａｂｌｅ０／１＿ｎ信号は、高速キャリーチェーン要素２Ａ〜５Ａのうちどれがアクティブであるかを示す。例えば、Ｅｎａｂｌｅ０／２＿ｎ信号が「１」に設定されると、２番目の高速キャリーチェーン要素３Ａがアクティブ化される。Ｅｎａｂｌｅ０＿ｎ信号およびＥｎａｂｌｅ１＿ｎ信号は、ユーザーによる入力に基づいて決定されてもよく、したがって、プログラマブルに構成可能であり、ユーザーまたはＴＤＣシステム管理者によって更新可能である。

伝播用の経路は、構成を動的に変えるため、事前に既知である。（所定のソフトウェアアプリケーションのような）外部ソースが構成を設定する。ソースが構成を設定するため、ソースは現在の構成を知っている。

各高速キャリーチェーンモジュール２Ａ〜５Ａは、ＬＡＢブロックに内蔵された標準の全加算回路である要素１７ｎ、およびＤ型フリップフロップ１８ｎのような論理要素も含む。要素１７ｎの基本的な入出力機能により、経路選択および遅延チェーンの機能が実装される。フリップフロップにより、ＴＤＣの停止機能が実装される。停止信号がフリップフロップへのクロック信号である。

このように、本実施形態では、「高速キャリーチェーン」アーキテクチャを利用するＦＰＧＡベースの実装について説明する。高速キャリーチェーンモジュール２Ａ〜５Ａは、ＴＤＣにおいて使用される遅延チェーン用の遅延タップとして活用される。初期化信号を複数の論理アレイブロック（logic array block：ＬＡＢ）ルックアップテーブル（look-up table：ＬＵＴ）１５ｎ、１６ｎへ送ることにより、ＬＵＴへ送られた別個のイネーブル信号１１ｎは、ＴＤＣチェーン２０、２１の開始までの異なる伝播遅延に対して異なる経路をアクティブ化することができる。

図２は、ＴＤＣチェーン２０、２１に対して２つの異なる伝播経路が選択される例を示す。

すなわち、入力部１０で受信されたＴＤＣ＿Ｓｔａｒｔ信号は２つに分割され、デバイス１Ａと１Ｂの両方へ送られる。Ｅｎａｂｌｅ０＿ｎ入力部およびＥｎａｂｌｅ１＿ｎ入力部で受信されたアクティブ化信号に基づいて、ＴＤＣ＿Ｓｔａｒｔ信号は、高速キャリーチェーンモジュール３Ａおよび５Ｂに受信され、それぞれＴＤＣ Ｃｈａｉｎ０ ｓｔａｒｔ ２０およびＴＤＣ Ｃｈａｉｎ１ ｓｔａｒｔ ２１へ送られる。この２つの経路にはそれぞれの伝播遅延があり、その伝播遅延は同じでもよいし異なっていてもよい。しかし、各伝播遅延は、様々なチェーンのタイミングを釣り合わせることにより、ＴＤＣのタイミング精度性能を改善するように設計されている。

例えば、図２に示す例では、経路３１の遅延が経路３０への遅延よりも５〜１０ｎｓ小さくてもよい。この伝播遅延における相違により、オンチップ回路の速度における製造ベースのばらつきが相殺される。こういったばらつきは、集合的なＴＤＣ回路から最大精度を引き出すために使用されるべき最適オフセットに影響を与える可能性がある。したがって、異なる経路により製造ベースのばらつきを相殺することによって、全チップにおいて実装されたＴＤＣのタイミング精度を向上させることができる。

経路３０および３１によって提供される遅延は、ＴＤＣ＿Ｓｔａｒｔ信号が通過する高速キャリーチェーンモジュールの数に基づく。例えば、経路３１は高速キャリーチェーンモジュール３Ａからデバイス１Ａに入るため、経路３１はモジュール３Ａの下流にある他のモジュール（すなわち、モジュール４Ａおよび５Ａ）をすべて含む。これにより、経路３１では、経路に高速キャリーチェーンモジュール５Ｂひとつしか含まない経路３０よりも、遅延が大きくなる。高速キャリーチェーンモジュールがそれぞれ同じ量の遅延を提供することもできるし、少なくとも１つのモジュールが他のモジュールとは異なる量の遅延を有することもできる。

別の実施形態では、各高速キャリーチェーンモジュール、所定量の遅延を有することができる。例えば、モジュール２Ａは５ｎｓの遅延を有することができ、モジュール３Ａは１０ｎｓの遅延を有することができ、モジュール４Ａは１５ｎｓの遅延を有することができ、モジュール５Ａは２０ｎｓの遅延を有することができる。本実施形態では、信号が通過するモジュールの数は、最終的な遅延に影響を与えない。信号を受信する最初のモジュールのみが、提供される遅延の量を制御する。本実施形態では、２Ａ、３Ａ、４Ａ、および５Ａそれぞれに対する信号は、「ＴＤＣ Ｃｈａｉｎ０」２０に入る前に多重化される。

図３は、ＴＤＣチェーン０ ２０およびＴＤＣチェーン１ ２１、ならびに高速キャリーチェーン（Fast Carry Chain：ＦＣＣ）モジュール２Ａ〜５Ａおよび２Ｂ〜５Ｂを有するシステムの全体図を示す。図３に示されるように、開始信号であるＴＤＣ＿Ｓｔａｒｔが入力部１０に受信され、事前に決定された設定に基づいて特定のＦＣＣモジュールが選択されて経路に含まれる。これにより、伝播遅延が各ＴＤＣチェーンの所定の性質に合わせて調整される。その後、ＴＤＣチェーンの出力がＣＰＵ４０へ出力される。停止信号は、ＴＤＣチェーン０ ２０、およびＴＤＣチェーン１ ２１のフリップフロップへのクロック信号である。

図３において２０、２１で示されるＴＤＣチェーン０および１は、ＴＤＣチェーンが例えばＰＥＴシステムに実装される場合、トリガゾーンあたり１回路で、１または複数のＦＰＧＡに実装されてもよい。そのような飛行時間型ＰＥＴシステムでは、ＴＤＣチェーンは通常ピコ秒の範囲の精度で、タイムスタンプを生成する。

図４は、ＴＤＣチェーン０ ２０、およびＴＤＣチェーン１ ２１の構成を例示するブロック図である。図４に示すように、ＴＤＣチェーン０ ２０、およびＴＤＣチェーン１ ２１は、入力部３０と、リング・オシレータ３１と、状態記憶部３２と、変換部３３と、カウンタ３４と、乗算器３５と、加算器３６と、出力部３７とを有する。このＴＤＣチェーン０ ２０、およびＴＤＣチェーン１ ２１は、デバイス１Ａ、１Ｂと同様、ＡＳＩＣ、ＦＰＧＡ、または他の複合プログラマブル論理デバイス（ＣＰＬＤ）のような、個別の論理ゲートで実装されてもよい。

入力部３０は、開始信号であるＴＤＣ＿Ｓｔａｒｔ及び停止信号を受け付ける。入力部３０で受け付けたＴＤＣ＿Ｓｔａｒｔはリング・オシレータ３１へ出力され、停止信号は状態記憶部３２へ出力される。リング・オシレータ３１は、複数個の遅延要素（インバータ）をリング状に結合した構成をもつ発振回路である。状態記憶部３２は、Ｄ型フリップフロップなどであり、停止信号を受け付けた瞬間にリング・オシレータ３１における複数個の遅延要素の状態（論理値）を記憶する。この複数個の遅延要素の論理値は、リング・オシレータ３１に信号（ＴＤＣ＿Ｓｔａｒｔ）の入力があってから出力されるまでの位相（時間）を示している。変換部３３は、状態記憶部３２に記憶された複数個の遅延要素の論理値が示す位相を時間に対応した値に変換する。カウンタ３４は、リング・オシレータ３１の最終段の遅延要素の出力を受けて計数する。乗算器３５は、変換部３３が計数した値をもとに、リング・オシレータ３１の一周分の時間に対応した値を乗算する。加算器３６は、変換部３３と乗算器３５との値を加算する。出力部３７は、加算器３６で加算された値、すなわちＴＤＣ＿Ｓｔａｒｔの入力から停止信号の入力までの時間を示す値（タイムスタンプ）を出力する。

ＰＥＴシステム用などの市販のガンマ線検出器は、透明ライトガイドに連結されたシンチレータ結晶のアレイを有する。このアレイは、透明ライトガイド上に配置された光電子増倍管（Photomultiplier Tube：ＰＭＴ）のアレイ一面にシンチレーション光を分布させる。同じ領域にあるＰＭＴからの信号は、一般にアナログ領域で合計され、合計された信号の前縁またはイベントに基づいてタイミングが測定される。

図５は、核医学イメージング装置の一例を示す説明図である。図５に示すように、ＰＥＴシステムである核医学イメージング装置の一例として、ＰＥＴ−ＣＴ装置１００がある。図５において、２００はＰＥＴスキャナを示し、３００はＸ線ＣＴスキャナを示し、４００は寝台を示し、４０１は被検体が載せられる天板を示し、４０２は、被検体を示す。ＰＥＴ−ＣＴ装置１００は、ＰＥＴスキャナ２００と、Ｘ線ＣＴスキャナ３００と、寝台４００と、コンソール装置５００とを有する。図５におけるＸ方向は、図５の天板４０１に載せられた被検体４０２の体軸方向を示す。Ｙ方向は、Ｘ方向と直行する水平面上の方向を示す。Ｚ方向は、垂直方向を示す。

寝台４００は、被検体４０２が載せられる天板４０１を有する。また、図５には図示していないが、寝台４００は、天板４０１を移動させる寝台制御部を有する。寝台制御部は、コンソール装置５００により制御され、天板４０１に載せられた被検体４０２をＰＥＴ−ＣＴ装置１００の撮影口内に移動させる。

ＰＥＴスキャナ２００は、ＰＥＴ画像を再構成するためのガンマ線に由来する光を計数するフォトンカウンティング（Photon Counting）方式のガンマ線検出器を複数内蔵する。複数あるガンマ線検出器は、被検体４０２の体軸を中心としてリング上に配置される。例えば、ガンマ線検出器は、天板４０１に載せられた被検体４０２の体外から、被検体４０２の体内から放出された一対のガンマ線（対消滅ガンマ線）を検出する。

具体的には、ＰＥＴスキャナ２００は、ガンマ線検出器がガンマ線を計数するごとに、ガンマ線を検出したガンマ線検出器の位置を示す検出位置と、ガンマ線がガンマ線検出器に入射した時点におけるエネルギー値と、ガンマ線検出器がガンマ線を検出した検出時間とを含む計数情報を収集する。この検出時間の収集において、上述したＴＤＣが用いられる。これにより、ＰＥＴ−ＣＴ装置１００は、重粒子線の経路が描出されたＰＥＴ画像を再構成する。

Ｘ線ＣＴスキャナ３００は、Ｘ線ＣＴ画像を再構成するためのＸ線を照射するＸ線管と、Ｘ線管により照射されたＸ線を検出するＸ線検出器とを有する。Ｘ線ＣＴスキャナ３００では、Ｘ線管がＸ線を被検体４０２に照射し、被検体４０２を透過したＸ線をＸ線検出器が検出する。具体的には、Ｘ線ＣＴスキャナ３００は、被検体４０２の体軸を中心として回転しながら、Ｘ線管がＸ線を照射し、Ｘ線検出器がＸ線を検出する。言い換えると、Ｘ線ＣＴスキャナ３００は、被検体４０２の体軸を中心として回転しながら多方向からＸ線を被検体に照射し、被検体４０２を透過することで被検体４０２に吸収されて減弱したＸ線を検出する。Ｘ線検出器により検出されたＸ線に対して増幅処理やＡＤ変換処理などを行うことで生成されるデータを「Ｘ線投影データ」とも称する。Ｘ線ＣＴスキャナ３００は、Ｘ線投影データと、Ｘ線投影データを生成する際に用いられたＸ線を検出した検出位置とを収集する。

図６は、実施形態にかかるコンソール装置の構成の一例を示すブロック図である。コンソール装置５００は、Ｘ線ＣＴスキャナ３００により収集された情報によりＸ線ＣＴ画像を再構成する。また、コンソール装置５００は、ＰＥＴスキャナ２００により収集された計数情報を用いて同時計数情報を生成し、生成した同時計数情報に基づいてＰＥＴ画像を再構成する。以下では、コンソール装置５００によるＰＥＴ画像を再構成する処理やＸ線ＣＴ画像を再構成する処理については、任意の手法を用いて実行して良く、説明を簡潔に行う。

図６に示す例では、説明の便宜上、コンソール装置５００に加えて、ＰＥＴスキャナ２００とＸ線ＣＴスキャナ３００と放射線照射装置６００とを併せて示した。図６に示すように、コンソール装置５００は、入出力部５１０と、制御部５４０とを有する。また、コンソール装置５００は、Ｘ線ＣＴ画像を再構成するために、Ｘ線投影データ記憶部５３０と、Ｘ線ＣＴ画像再構成部５３１とを有する。また、コンソール装置５００は、ＰＥＴ画像を再構成するために、計数情報収集部５２０と、計数情報記憶部５２１と、同時計数情報生成部５２２と、位置情報記憶部５２３と、同時計数情報記憶部５２４と、ＰＥＴ画像再構成部５２５とを有する。なお、実施形態では、１台のコンソール装置５００においてＸ線ＣＴ画像とＰＥＴ画像とが再構成される場合について説明する。しかし、実施形態は、Ｘ線ＣＴ画像の再構成とＰＥＴ画像の再構成とが別々のコンソール装置において行なわれる場合であっても適用可能である。

入出力部５１０は、制御部５４０と接続される。入出力部５１０は、放射線治療装置を利用する利用者から各種指示を受け付け、受け付けた各種指示を制御部５４０に送信する。また、入出力部５１０は、制御部５４０から情報を受信し、受信した情報を利用者に出力する。例えば、入出力部５１０は、キーボードやマウス、マイクなどが該当し、モニタやスピーカなどが該当する。なお、入出力部５１０によって受け付けられる情報や指示の詳細や、入出力部５１０によって出力される情報の詳細については、ここでは説明を省略する。

制御部５４０は、各種の処理手順などを規定したプログラムを記憶する内部メモリを有し、種々の処理を制御する。制御部５４０は、例えば、ＡＳＩＣ、ＦＰＧＡ、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）などの電子回路が該当する。制御部５４０は、放射線治療装置全体の処理を制御する。具体的には、制御部５４０は、ＰＥＴスキャナ２００およびＸ線ＣＴスキャナ３００を制御することで、ＰＥＴ−ＣＴ装置１００による撮影を制御する。また、制御部５４０は、治療計画に沿って多方向から重粒子線が連続的又は間欠的に照射されるように放射線照射装置６００を制御する。

また、制御部５４０は、コンソール装置５００におけるＰＥＴ画像再構成処理およびＸ線ＣＴ画像再構成処理を制御する。また、制御部５４０は、ＰＥＴ画像や、Ｘ線ＣＴ画像、ＰＥＴ画像およびＸ線ＣＴ画像の重畳画像などを、入出力部５１０のモニタにて表示させる。

Ｘ線投影データ記憶部５３０は、Ｘ線ＣＴスキャナ３００から送信されたＸ線投影データを記憶する。Ｘ線ＣＴ画像再構成部５３１は、Ｘ線投影データ記憶部５３０が記憶するＸ線投影データを、例えば、ＦＢＰ（Filtered Back Projection）法により逆投影処理することで、Ｘ線ＣＴ画像を再構成する。

計数情報収集部５２０は、複数の検出器２１０が出力した計数結果から計数情報を収集して計数情報記憶部５２１に格納する。すなわち、計数情報収集部５２０では、計数情報の中の検出時間の収集において、上述したＴＤＣが用いられる。計数情報収集部５２０は、ＰＥＴスキャナ２００にて収集された計数情報を順次受信して、受信した計数情報を計数情報記憶部５２１に格納する。なお、計数情報収集部５２０は、ＰＥＴスキャナ２００内に設置される場合であっても良い。

計数情報記憶部５２１は、計数情報収集部５２０により格納された計数情報を記憶する。計数情報記憶部５２１は、例えば、ＲＡＭやフラッシュメモリ（Flash Memory）などの半導体メモリ素子、又は、ハードディスクや光ディスクなどの記憶装置が該当する。計数情報記憶部５２１は、「モジュールＩＤ」に対応付けて、「シンチレータ番号」と「エネルギー値」と「検出時刻」とを記憶する。なお、「モジュールＩＤ」は、複数ある検出器それぞれを一意に特定するための情報である。

同時計数情報生成部５２２は、計数情報記憶部５２１に記憶されている計数情報のうち、検出時刻の差がタイムウィンドウにある２つ計数情報の組み合わせを、対消滅ガンマ線を略同時に計数した同時計数情報として生成する。

具体的には、同時計数情報生成部５２２は、操作者により指定された同時計数情報生成条件に基づいて同時計数情報を生成する。例えば、同時計数情報生成条件には、タイムウィンドウが含まれる。タイムウィンドウは、一対のガンマ線の双方を計数した場合における２つの検出時刻の差の上限を示す。

陽電子放出核種から同時に放出された一対のガンマ線であれば、一対のガンマ線に含まれるガンマ線各々の検出時刻は、同時であったり、同時でなくても２つの検出時刻の差が僅かになる。このことを踏まえ、同時計数情報生成部５２２は、タイムウィンドウを用いることで、誤った同時計数情報を生成するのを防止する。

例えば、タイムウィンドウ「１０ナノ秒」を用いて同時計数情報生成部５２２が同時計数情報を生成する場合を例に説明する。この場合、同時計数情報生成部５２２は、「モジュールＩＤ」ごとの「検出時刻（Ｔ）」を参照し、２つの検出時刻の差が「タイムウィンドウ：１０ナノ秒」以内である計数情報の組み合わせを、モジュール間で検索する。

ここで、検出時刻がタイムウィンドウ以内にある組み合わせを検索することを「Coincidence Finding」とも称する。また、同時計数情報生成部５２２により生成された同時計数情報のリストを「Coincidence List」とも称する。

なお、同時計数情報生成条件として、エネルギーウィンドウが設定される場合であってもよい。陽電子が消滅することで放出される一対のガンマ線のエネルギー値は予めわかっている。例えば、１８Ｆや１５Ｏ、１１Ｃなどでは、「５１１ｋｅＶ」のガンマ線が放出される。このため、陽電子放出核種から同時に放出されたガンマ線であれば、エネルギー値が所定の範囲に入る。このことを踏まえ、同時計数情報生成部５２２は、エネルギーウィンドウを用いることで、陽電子放出核種から放出された一対のガンマ線ではない計数情報を除外した上で同時計数情報を生成することで、誤った同時計数情報を生成するのを防止することもできる。このように、同時計数情報生成条件の設定により、偶発同時計数を除外するためのランダム補正、散乱したガンマ線の計数情報が同時計数情報として生成されることを除外するための散乱補正、検出器間の感度の違いを補正するための感度補正などを行なうことができる。

そして、同時計数情報生成部５２２は、生成した同時計数情報を同時計数情報記憶部５２４に格納する。例えば、同時計数情報記憶部５２４は、ＲＡＭやフラッシュメモリなどの半導体メモリ素子、又は、ハードディスクや光ディスクなどの記憶装置が該当する。

ＰＥＴ画像再構成部５２５は、同時計数情報生成部５２２により生成された同時計数情報を同時計数情報記憶部５２４から読み出して、読み出した同時計数情報を用いてＰＥＴ画像を再構成する。具体的には、ＰＥＴ画像再構成部５２５は、同時計数情報をガンマ線の投影データとし、ガンマ線の投影データから逐次近似法を用いることで、ＰＥＴ画像を再構成する。なお、逐次近似法としては、ＭＬＥＭ（Maximum Likelihood Expectation Maximization）法や、ＭＬＥＭ法のアルゴリズムを改良することで大幅に収束時間を短縮したＯＳＥＭ（Ordered Subset MLEM）法がある。なお、ＰＥＴ画像再構成部５２５により再構成されたＰＥＴ画像は、制御部５４０の制御により、入出力部５１０のモニタに表示される。

ＰＭＴごとに、各ＰＭＴの信号の振幅を測定するのに使われる独立したエレクトロニクス経路があってもよい。この経路は、フィルタおよびアナログデジタル変換器（Analog-to-Digital Converter：ＡＤＣ）を有してもよい。フィルタ（一般に帯域通過フィルタ）は、測定値の信号対雑音比を最適化するのに用いられ、ＡＤＣによるデジタル信号への変換の前にアンチエイリアス機能を実行する。ＡＤＣは、例えば１００ＭＨｚで動作する自走型であってもよい。この場合、中央演算処理装置、すなわちＣＰＵ４０がデジタル積分を実行する。あるいは、ＡＤＣは、ピーク感知型であってもよい。ＡＤＣおよびＴＤＣの出力は、ＣＰＵ４０に提供され処理される。処理は、ＡＤＣ出力からのエネルギーおよび位置と、イベントごとのＴＤＣ出力からの到着時間とを推定する工程を含む。エネルギー、位置、および時間の推定精度を改善するために、事前の校正に基づいて、いくつかの補正ステップの利用を含んでもよい。

当業者には自明であるように、ＣＰＵ４０は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他の複合プログラマブル論理デバイス（ＣＰＬＤ）のような個別の論理ゲートで実装されてもよい。ＦＰＧＡまたはＣＰＬＤで実装する場合、ＶＨＤＬ、Ｖｅｒｉｌｏｇ、または他の任意のハードウェア記述言語でコード化されてもよい。コードは、直接ＦＰＧＡまたはＣＰＬＤ内の電子メモリに格納されてもよいし、独立した電子メモリとして格納されてもよい。さらに、電子メモリは、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、またはＦＬＡＳＨ（フラッシュ）メモリなどの不揮発性であってもよい。また、電子メモリは、スタティックＲＡＭまたはダイナミックＲＡＭなどの揮発性であってもよい。電子メモリ、および、ＦＰＧＡまたはＣＰＬＤと電子メモリとの相互作用を管理するために、マイクロコントローラまたはマイクロプロセッサなどの処理装置を設けてもよい。

また、ＣＰＵ４０は、上記の電子メモリのうちのいずれか、あるいはハードディスクドライブ、ＣＤ（Compact Disc：コンパクトディスク）、ＤＶＤ（Digital Versatile Disc：デジタル多用途ディスク）、フラッシュ（ＦＬＡＳＨ）ドライブ、または任意の他の既知の記憶媒体、あるいはその両方に格納されるコンピュータ可読指令一式として実装されてもよい。さらに、コンピュータ可読指令は、Ｘｅｏｎ（ジオン）プロセッサ（米国、Ｉｎｔｅｌ（インテル）社、登録商標）またはＯｐｔｅｒｏｎ（オプテロン）プロセッサ（米国、ＡＭＤ（Advanced Micro Devices：アドバンストマイクロデバイシーズ）社、登録商標）などの処理装置、ならびにＶＩＳＴＡ（Ｍｉｃｒｏｓｏｆｔ社、登録商標）、ＵＮＩＸ（登録商標）、Ｓｏｌａｒｉｓ（登録商標）、ＬＩＮＵＸ（登録商標）、ＭＡＣ−ＯＳＸ（Ａｐｐｌｅ社、登録商標）、および当業者に周知の他のオペレーティングシステムとともに実行するユーティリティアプリケーション、バックグラウンドデーモン、またはオペレーティングシステムの構成要素、あるいはそれらの組み合わせとして提供されてもよい。

一旦ＣＰＵ４０で処理されると、処理された信号に対して、電子記憶部への格納または表示部での表示、あるいはその両方が行われる。当業者には自明であるように、電子記憶部は、ハードディスクドライブ、ＣＤ−ＲＯＭドライブ、ＤＶＤドライブ、フラッシュ（ＦＬＡＳＨ）ドライブ、ＲＡＭ、ＲＯＭ、または当技術分野において周知の任意の他の電子記憶部であってもよい。表示部は、ＬＣＤ（Liquid Crystal Display：液晶表示）表示装置、ＣＲＴ（Cathode Ray Tube：ブラウン管）表示装置、プラズマ表示装置、ＯＬＥＤ（Organic Light Emitting Display：有機発光表示装置）、ＬＥＤ（Light Emitting Display：発光表示装置）、または当技術分野において周知の任意の他の表示装置として実装されてもよい。そのようなものとして、本明細書に記載の電子記憶部および表示部の説明は単なる例示であり、本発明の範囲を決して限定するものではない。

ＣＰＵ４０はまた、別の実施形態では、各ＴＤＣチェーンに対する最良の伝播遅延を決定するための計算を実行できる。したがって、ＣＰＵは、フィードバック制御または他の類似の機構を使って、全チップに実装されたＴＤＣのタイミング精度を上げるために、チェーンに加える伝播遅延の量を決定できる。そのような実施形態では、Ｅｎａｂｌｅ０＿ｎ信号入力部およびＥｎａｂｌｅ１＿ｎ信号入力部で受信されたアクティブ化信号が、ＣＰＵ４０によって出力され、各高速キャリーチェーンモジュールに入力される。

図６は、一実施形態による複数のチェーン型ＴＤＣへの信号を遅延させる工程を示すフローチャートであり、複数のチェーン型時間デジタル回路（ＴＤＣ）への信号を遅延させる方法を示す。例えば、このフローチャートの処理は、ＣＰＵ４０（図３参照）が制御して実行される。

ステップＳ１００では、開始信号を遅延させる時間量の決定を示す遅延選択信号が受信される。

ステップＳ１０１では、複数の伝播経路デバイスの各々が、遅延選択信号に基づいて、複数の遅延モジュールの少なくとも１つをアクティブ化する。複数の遅延モジュールの各々は、開始信号に遅延を付与し、開始信号は複数の遅延モジュールの少なくとも１つを経由して各々のＴＤＣへ送られる。

ステップＳ１０２では、開始信号が、複数の遅延モジュールのうちのアクティブ化されたモジュールにおいて受信される。特に、ＴＤＣ開始信号は、アクティブ化されていない上流のモジュールを迂回して、複数の遅延モジュールのうち最初にアクティブ化されたモジュールへ入るように送られる。

ステップＳ１０３では、アクティブ化された遅延の出力が、ＴＤＣ２０および２１のそれぞれへ送信される。

図７は、一実施形態による最適な遅延を決定する工程を示すフローチャートであり、複数のチェーン型時間デジタル回路（ＴＤＣ）を有するシステムを校正する方法を示す。例えば、このフローチャートの処理は、ＣＰＵ４０（図３参照）が制御して実行される。

ステップＳ２００では、ＴＤＣ開始信号を遅延させる時間量を示す遅延選択信号が、各遅延デバイスにおいて受信される。遅延選択信号は、所定の遅延モジュールのうちのどれが選択されるかを示すことによって、信号を遅延させる時間量を示す。

ステップＳ２０１では、複数の伝播経路デバイスの各々が、遅延選択信号に基づいて、複数の遅延モジュールの少なくとも１つをアクティブ化する。複数の遅延モジュールの各々は、ＴＤＣ開始信号に遅延を付与する。

ステップＳ２０２では、開始信号が、複数の遅延モジュールのうちのアクティブ化されたモジュールにおいて受信される。

ステップＳ２０３では、アクティブ化された遅延の出力が、各々のＴＤＣへ送信される。

ステップＳ２０４では、遅延選択信号を使用して各ＴＤＣの性能が測定され、遅延選択信号の評価値が求められる。遅延選択信号または選択信号群は、遅延選択信号に対する評価値を決定するために、ＴＤＣシステムの出力結果と比較される。評価値は、遅延選択信号に関連付けて記録される。

ステップＳ２０５では、可能性のある遅延選択信号またはその組み合わせごとにステップＳ２０１〜Ｓ２０４が反復され、複数の評価値が求められる。複数の評価値は、可能性のある遅延選択信号または選択信号群の各々につき１つの評価値を有する。このような評価値はそれぞれ、対応する信号または信号群に関連付けて記録される。

ステップＳ２０６では、可能性のある遅延選択信号のうち、どの信号の評価値が最高値となるかが決定される。上述のように、（例えば、関数発生器からの）既知のタイミングの１組の開始信号と停止信号をシステムに投入する技術を使用して、様々な遅延構成を評価することができる。上述したｅｎａｂｌｅ０＿ｎとｅｎａｂｌｅ１＿ｎの各組の構成について、開始と停止の間の時間のヒストグラムが、任意の構成においてＴＤＣに測定され、生成される。この生成は、ヒストグラム生成プログラムを実装したマイクロプロセッサを用いて実行してもよい。このヒストグラムから、タイミング値の分布が得られる。分布は分析され、分布の質は、分布において計算された測定基準に基づく。測定基準の例として、標準偏差や半値全幅（ＦＷＨＭ）が挙げられるが、これに限定されない。最適遅延を付与すると決定された選択信号または信号群を用いて、ＴＤＣ過程の最適遅延が付与される。

遅延選択信号の最適化や生成などの処理の特定の部分は、少なくとも１つのマイクロプロセッサを有する何らかの形のコンピュータを使用して、または処理装置を使用して、実装または支援される。当業者には自明であるように、コンピュータ処理装置は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他の複合プログラマブル論理デバイス（ＣＰＬＤ）のような個別の論理ゲートで実装されてもよい。ＦＰＧＡまたはＣＰＬＤで実装する場合、ＶＨＤＬ、Ｖｅｒｉｌｏｇ（ヴェリログ）、または他の任意のハードウェア記述言語でコード化されてもよい。コードは、直接ＦＰＧＡまたはＣＰＬＤ内の電子メモリに格納されてもよいし、独立した個別の電子メモリとして格納されてもよい。さらに、電子メモリは、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、またはＦＬＡＳＨ（フラッシュ）メモリなどの不揮発性であってもよい。また、電子メモリは、スタティックＲＡＭまたはダイナミックＲＡＭなどの揮発性であってもよい。電子メモリ、および、ＦＰＧＡまたはＣＰＬＤと電子メモリとの相互作用を管理するために、マイクロコントローラまたはマイクロプロセッサなどの処理装置を設けてもよい。

また、コンピュータ処理装置は、本明細書に記載の機能を実行するコンピュータ可読指令一式を含むコンピュータプログラムを実行してもよい。ここで、プログラムは、上記の非一過性電子メモリのうちのいずれか、あるいは、ハードディスクドライブ、ＣＤ、ＤＶＤ、フラッシュ（ＦＬＡＳＨ）ドライブ、または任意の他の既知の記憶媒体、あるいはその両方に格納される。さらに、コンピュータ可読指令は、Ｘｅｏｎ（ジオン）プロセッサ（米国、Ｉｎｔｅｌ（インテル）社）またはＯｐｔｅｒｏｎ（オプテロン）プロセッサ（米国、ＡＭＤ社）などの処理装置、ならびにＶＩＳＴＡ（Ｍｉｃｒｏｓｏｆｔ社）、ＵＮＩＸ、Ｓｏｌａｒｉｓ、ＬＩＮＵＸ、ＭＡＣ−ＯＳＸ（Ａｐｐｌｅ社）および当業者に周知の他のオペレーティングシステムとともに実行するユーティリティアプリケーション、バックグラウンドデーモン、またはオペレーティングシステムの構成要素、あるいはそれらの組み合わせとして提供されてもよい。

また、実施形態の特徴のうちいくつかを、コンピュータベースのシステム（図６）を使って実行してもよい。コンピュータ１０００は、情報通信のためのバスＢなどの通信機構と、情報を処理するためのバスＢに連結された処理装置すなわちＣＰＵ１００４とを有する。また、コンピュータ１０００は、情報および処理装置であるＣＰＵ１００４によって実行される指令を格納するためにバスＢに連結された、ランダムアクセスメモリ（ＲＡＭ）などのダイナミック記憶装置（例えば、ダイナミックＲＡＭ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、およびシンクロナスＤＲＡＭ（ＳＤＲＡＭ））などのメインメモリすなわち記憶ユニット１００３を有する。さらに、記憶ユニット１００３は、ＣＰＵ１００４による指令の実行中に一時的な変数などの中間情報を格納するために使用されてもよい。コンピュータ１０００は、静的情報およびＣＰＵ１００４に対する指令を格納するためにバスＢに連結された、読み出し専用メモリ（ＲＯＭ）などの静的記憶装置（例えば、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、および電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ））をさらに有してもよい。

また、コンピュータ１０００は、大容量記憶装置１００２およびドライブ装置１００６（例えば、フロッピー（登録商標）ディスクドライブ、読み出し専用コンパクトディスクドライブ、読み出し／書込みコンパクトディスクドライブ、コンパクトディスクジュークボックス、テープドライブ、および取り外し可能な光磁気ドライブ）などの、情報および指令を格納するための１または複数の記憶装置を制御するためにバスＢに連結された、ディスクコントローラも有してもよい。記憶装置は、適切なデバイスインターフェース（例えば、小型コンピュータシステムインターフェース（Small Computer System Interface：ＳＣＳＩ）、ＩＤＥ（Integrated Device Electronics）、Ｅ−ＩＤＥ（Enhanced ＩＤＥ）、直接メモリアクセス（Direct Memory Access：ＤＭＡ）、またはウルトラＤＭＡ）を使って、コンピュータ１０００に加えてもよい。

また、コンピュータ１０００は、特定目的論理デバイス（例えば、特定用途向け集積回路（ＡＳＩＣ））、または設定可能な論理デバイス（例えば、単純プログラマブル論理デバイス（Simple Programmable Logic Devices：ＳＰＬＤ）、複合プログラマブル論理デバイス（ＣＰＬＤ）、およびフィールドプログラマブルゲートアレイ（ＦＰＧＡ））も有してもよい。

また、コンピュータ１０００は、情報をコンピュータユーザーに表示するための、ブラウン管（ＣＲＴ）などの表示部を制御するための、バスＢに連結された表示制御部を有してもよい。コンピュータシステムは、コンピュータユーザーとのやりとりや処理装置への情報提供のために、キーボードやポインティングデバイスなどの入力デバイスを有する。ポインティングデバイスは、例えば、方向情報およびコマンド選択を処理装置へ通信し、表示部上のカーソルの動きを制御するための、マウス、トラックボール、またはポインティングスティックであってもよい。さらに、プリンタにより、コンピュータシステムによって格納および生成が行われたデータ、あるいは格納または生成が行われたデータの印刷リストを提供してもよい。

コンピュータ１０００は、記憶ユニット１００３などのメモリに含まれる１または複数の指令のうちの１または複数のシーケンスをＣＰＵ１００４が実行するのを受けて、本実施形態の処理ステップの少なくとも一部を実行する。そのような指令は、大容量記憶部１００２または取り外し可能媒体１００１などの別のコンピュータ可読媒体から記憶ユニットに読み込まれるものである。多重処理配列内の１または複数の処理装置を用いて、記憶ユニット１００３に含まれる一連の指令を実行してもよい。別の実施形態では、ソフトウェア指令の代わりに、または、それと組み合わせて、ハードワイヤード回路を使用してもよい。このように、実施形態は、ハードウェア回路とソフトウェアとの特定の組み合わせに限定されない。

上記のように、コンピュータ１０００は、少なくとも１つのコンピュータ可読媒体１００１、すなわち、本実施形態の教示に従ってプログラムされた指令を格納し本明細書に記載のデータ構造、表、記録などのデータを含むメモリを有する。コンピュータ可読媒体の例として、コンパクトディスク、ハードディスク、フロッピーディスク、テープ、光磁気ディスク、ＰＲＯＭ（ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＰＲＯＭ）、ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭ、または他の任意の磁気媒体、コンパクトディスク（例えば、ＣＤ−ＲＯＭ）、またはコンピュータが読むことができる他の任意の媒体がある。

本実施形態は、コンピュータ可読媒体のうちのいずれか１つまたはそれらの組み合わせに格納されたソフトウェアを含む。該ソフトウェアは、メイン処理ユニット１００４を制御し、本実施形態を実行するためにデバイスまたは複数のデバイスを駆動し、かつメイン処理ユニット１００４を人間ユーザーとやりとり可能にする。そのようなソフトウェアには、デバイスドライバ、オペレーティングシステム、開発ツール、およびアプリケーションソフトが含まれるが、これらに限定されるものではない。そのようなコンピュータ可読媒体は、本実施形態において実行される処理工程のすべてまたは一部（処理工程が区分される場合）を実行するための、本実施形態のコンピュータプログラム製品をさらに含む。

本実施形態の媒体に対するコンピュータコード要素は、どのような解釈可能コード機構また実行可能コード機構であってもよい。例えば、スクリプト、解釈可能プログラム、動的リンクライブラリ（dynamic link libraries：ＤＬＬ）、Ｊａｖａ（登録商標）（ジャバ）クラス、および完全な実行可能プログラムがあるが、これらに限定されるものではない。さらに、本実施形態の処理工程の部分は、性能、信頼性、費用などを向上させるために、区分けされてもよい。

本明細書で使用する用語「コンピュータ可読媒体」は、ＣＰＵ１００４の実行に対する指令を提供して際に関係するあらゆる媒体を指す。コンピュータ可読媒体は、不揮発性媒体や揮発性媒体などの多くの形式をとることができるが、これらに限定されるものではない。不揮発性媒体は、例えば、大容量記憶装置１００２や取り外し可能な媒体１００１などの、光ディスク、磁気ディスク、および光磁気ディスクを含む。揮発性媒体は、記憶ユニット１００３などのダイナミックメモリを含む。

様々な形式のコンピュータ可読媒体を使って、ＣＰＵ１００４の実行に対する１または複数の指令の１または複数のシーケンスを実行してもよい。例えば、リモートコンピュータの磁気ディスク上で、最初に指令を保持してもよい。バスＢに連結された入力部は、データを受信してデータをバスＢに配置することができる。バスＢはデータを記憶ユニット１００３へ運び、ＣＰＵ１００４は、記憶ユニット１００３から指令を取り出して実行する。記憶ユニット１００３が受信した指令は、ＣＰＵ１００４が実行する前か後かに、大容量記憶装置１００２に任意に保存されてもよい。

また、コンピュータ１０００は、バスＢに連結された通信インターフェース１００５を有する。通信インターフェース１００４により、例えば、ローカルエリアネットワーク（Local Area Network：ＬＡＮ）、またはインターネットなどの別の通信ネットワークに接続されたネットワークに連結された、双方向データ通信が提供される。例えば、通信インターフェース１００５は、任意のパケット交換ＬＡＮに取り付けられるネットワークインターフェイスカードであってもよい。別の例として、通信インターフェース１００５は、対応する種類の通信回線へのデータ通信接続を提供するための非対称型デジタル加入者回線（Asymmetrical Digital Subscriber Line：ＡＤＳＬ）カード、総合デジタル通信網（Integrated Services Digital Network：ＩＳＤＮ）カード、またはモデムであってもよい。無線リンクを実装してもよい。どれを実装した場合でも、通信インターフェース１００５は、様々な種類の情報を表すデジタルデータストリームを運ぶ電気信号、電磁気信号、または光信号を送受信する。

ネットワークは、一般に、１または複数のネットワークを通して別のデータデバイスへのデータ通信を提供する。例えば、ネットワークは、ローカルネットワーク（例えば、ＬＡＮ）を通して、または、通信ネットワークを介して通信サービスを提供するサービスプロバイダによって運営される設備を通して、別のコンピュータへの接続を提供してもよい。ローカルネットワークおよび通信ネットワークは、例えば、デジタルデータストリームを運ぶ電気信号、電磁気信号、または光信号と、関連する物理層（例えば、ＣＡＴ５ケーブル、同軸ケーブル、光ファイバーなど）とを使用する。さらに、ネットワークは、携帯情報端末（Personal Digital Assistant：ＰＤＡ）、ラップトップコンピュータ、または移動電話などのモバイルデバイスへの接続を提供してもよい。

上記の説明において、フローチャート内のあらゆる処理、説明、またはブロックは、処理における特定の論理的機能またはステップを実行するための１または複数の実行可能な指令を含む符号のモジュール、部分、または一部を表すものとして理解されるべきである。当業者には自明であるように、関与する機能性によって、実質的に並行する順序や逆の順序など、例示あるいは検討された順序とは異なる順序で機能が実行される他の実施例も、本進歩の例示実施形態の範囲内に含まれる。

特定の実施形態を記載してきたが、これらの実施形態は、単なる例として提示したのであって、本発明の範囲を限定するものではない。実際、本明細書に記載の新規の方法、装置、およびシステムは、様々な別の形式で具体化が可能である。さらに、本明細書に記載の方法、装置、およびシステムの形式は、本発明の精神を逸脱することなく様々な省略、置換、および変更を行うことが可能である。添付の特許請求の範囲およびそれらの同等物は、本発明の範囲および精神の範囲内に収まるであろう形式または改変を網羅するものである。

１Ａ，１Ｂ デバイス
２Ａ，３Ａ，４Ａ，５Ａ 高速キャリーチェーンモジュール
１０ 入力部
１１ｎ イネーブル信号
１５ｎ，１６ｎ ＬＵＴ
１７ｎ 要素
１８ｎ Ｄ型フリップフロップ
２０，２１ ＴＤＣチェーン入力部

Claims (11)

1. 複数のチェーン型時間デジタル回路（time-to-digital circuit：ＴＤＣ）への信号を遅延させる装置であって、
   前記複数のＴＤＣのそれぞれに接続された複数の伝播経路デバイスを備え、
   各伝播経路デバイスは、前記伝播経路デバイスによって受信される遅延選択信号に基づいて、各伝播経路デバイスへ送られる共通の開始信号を選択可能な量だけ遅延させて、前記遅延された開始信号を前記ＴＤＣのそれぞれへ送信するように構成され、前記開始信号に遅延を付与する複数の遅延モジュールを有し、
   前記複数の遅延モジュールの各々は、前記遅延選択信号に基づいてアクティブ化されて、前記開始信号を受信し、
   各伝播経路デバイスの前記複数の遅延モジュールは、前記開始信号を受信する入力部と前記ＴＤＣのそれぞれに接続される出力部との間に直列に配置され、前記遅延モジュールの１つが前記遅延選択信号によってアクティブ化されると、前記開始信号は前記アクティブ化された遅延モジュールから上流の各遅延モジュールを迂回し、前記アクティブ化された遅延モジュールから下流の各遅延モジュールを通過する、遅延させる装置。
2. 前記複数の遅延モジュールは、前記開始信号にそれぞれ異なる量の遅延を付与する、請求項１に記載の遅延させる装置。
3. 前記複数の遅延モジュールの各々は、少なくとも１つのハードウェアベースのルックアップテーブル（look up table：ＬＵＴ）を含む、請求項１に記載の遅延させる装置。
4. 前記複数の遅延モジュールの各々は、少なくとも１つのフリップフロップを含む、請求項１に記載の遅延させる装置。
5. 前記遅延選択信号はユーザーによる入力によって決定される、請求項１に記載の遅延させる装置。
6. 前記遅延選択信号は、各ＴＤＣに最適な伝播遅延を決定するアルゴリズムによって決定される、請求項１に記載の遅延させる装置。
7. 前記ＴＤＣは、フィールドプログラマブルゲートアレイ（Field Programmable Gate Arrays：ＦＰＧＡ）に実装させる、
   請求項１に記載の遅延させる装置。
8. 被検体に投与された核種が放出する放射線を検出して核医学画像を再構成する核医学イメージング装置であって、
   前記放射線の検出時間を計測する、複数のチェーン型時間デジタル回路（time-to-digital circuit：ＴＤＣ）のそれぞれに接続された複数の伝播経路デバイスを備え、
   各伝播経路デバイスは、前記伝播経路デバイスによって受信される遅延選択信号に基づいて、各伝播経路デバイスへ送られる共通の開始信号を選択可能な量だけ遅延させて、前記遅延された開始信号を前記ＴＤＣのそれぞれへ送信するように構成され、前記開始信号に遅延を付与する複数の遅延モジュールを有し、
   前記複数の遅延モジュールの各々は、前記遅延選択信号に基づいてアクティブ化されて、前記開始信号を受信し、
   各伝播経路デバイスの前記複数の遅延モジュールは、前記開始信号を受信する入力部と前記ＴＤＣのそれぞれに接続される出力部との間に直列に配置され、前記遅延モジュールの１つが前記遅延選択信号によってアクティブ化されると、前記開始信号は前記アクティブ化された遅延モジュールから上流の各遅延モジュールを迂回し、前記アクティブ化された遅延モジュールから下流の各遅延モジュールを通過する、核医学イメージング装置。
9. 複数のチェーン型時間デジタル回路（time-to-digital circuit：ＴＤＣ）への信号を遅延させる方法であって、
   開始信号を遅延させる時間量の決定を示す遅延選択信号を受信するステップと、
   複数の伝播経路デバイスの各々において、前記遅延選択信号に基づいて複数の遅延モジュールの１つをアクティブ化するステップと、ここで前記複数の遅延モジュールの各々は、前記複数の遅延モジュールのうちの少なくとも１つを経由してそれぞれのＴＤＣによって受信される前記開始信号に遅延を付与し、前記複数の遅延モジュールは、前記開始信号を受信する入力部と前記ＴＤＣのそれぞれに接続される出力部との間に直列に配置されるものであり、
   前記複数の遅延モジュールのうちの前記アクティブ化された遅延モジュールにおいて、前記開始信号を受信するステップと、
   前記遅延モジュールを通過する伝播を手段として前記開始信号を遅延させるステップと、
   前記遅延された開始信号を前記それぞれのＴＤＣへ送信するステップと、
   を含み、
   前記アクティブ化するステップは、前記遅延選択信号に基づいて複数の遅延モジュールの１つをアクティブ化させるステップをさらに含み、
   前記受信するステップは、前記アクティブ化された遅延モジュールから上流の各遅延モジュールを迂回することによって前記開始信号を受信するステップをさらに含み、
   前記送信するステップは、前記アクティブ化された遅延モジュールから下流の各遅延モジュールを通過させて、前記開始信号を前記ＴＤＣに送信するステップをさらに含む、遅延させる方法。
10. 前記遅延させるステップは、
    前記開始信号に論理アレイブロックルックアップテーブル（look-up table：ＬＵＴ）を通過させることによって前記開始信号を遅延させるステップをさらに含む、請求項９に記載の遅延させる方法。
11. 複数のチェーン型時間デジタル回路（time-to-digital circuit：ＴＤＣ）を有するシステムを校正する方法であって、
    開始信号を遅延させる時間量を示す遅延選択信号を受信するステップと、
    複数の伝播経路デバイスの各々において、前記遅延選択信号に基づいて複数の遅延モジュールの１つをアクティブ化するステップと、ここで前記複数の遅延モジュールの各々は、前記複数の遅延モジュールのうちの少なくとも１つを経由してそれぞれのＴＤＣによって受信される前記開始信号に遅延を付与し、前記複数の遅延モジュールは、前記開始信号を受信する入力部と前記ＴＤＣのそれぞれに接続される出力部との間に直列に配置されるものであり、
    前記複数の遅延モジュールのうちの前記アクティブ化された遅延モジュールにおいて前記開始信号を受信するステップと、
    前記遅延モジュールを通過する伝播を手段として前記開始信号を遅延させるステップと、
    前記遅延された開始信号を前記それぞれのＴＤＣへ送信するステップと、
    前記遅延選択信号を使用して前記ＴＤＣのそれぞれの性能を測定して、前記遅延選択信号の評価値を求めるステップと、
    可能性のある遅延選択信号の各々に対して、前記受信するステップ、前記アクティブ化するステップ、前記受信するステップ、前記遅延させるステップ、前記送信するステップ、および前記測定するステップを反復して、可能性のある遅延選択信号の各々に対応する評価値を求めるステップと、
    前記可能性のある遅延選択信号のうちどの信号が最高の評価値をもたらすかを決定するステップと、
    を含み、
    前記アクティブ化するステップは、前記遅延選択信号に基づいて複数の遅延モジュールの１つをアクティブ化させるステップをさらに含み、
    前記受信するステップは、前記アクティブ化された遅延モジュールから上流の各遅延モジュールを迂回することによって前記開始信号を受信するステップをさらに含み、
    前記送信するステップは、前記アクティブ化された遅延モジュールから下流の各遅延モジュールを通過させて、前記開始信号を前記ＴＤＣに送信するステップをさらに含む、校正する方法。

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