JP6258359B2 - 遅延を挿入する装置、核医学イメージング装置、遅延を挿入する方法および較正する方法 - Google Patents

Description

本発明の実施形態は、遅延を挿入する装置、核医学イメージング装置、遅延を挿入する方法および較正する方法に関する。

時間デジタル変換器（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：ＴＤＣ）は、ガンマ線検出器（検出器）でタイミングの測定に使用されることが多い。ＴＤＣは、イベントの実現を、イベントが発生した時間に関連付けできる数に正確に変換する。このタスクを達成するために、さまざまな方法が存在する。数ある中でも、粗いクロック周期の間に多数の超高速論理遷移を計数するステップが、このタスクを達成するために使われてきた。場合によっては、連続して発生すると分かっている一連のイベントの発生を示すことが望ましい場合もある。例えば、上昇信号が事前設定のしきい値に到達するまでにかかる時間は、非常に有効な情報になり得る。

時間デジタル変換器はまた、直列に接続された同一の遅延素子からなる単一の列を有するクラシック遅延列、またはバーニア遅延列などのさまざまな構造で実装されている。

飛行時間型のポジトロン放射断層撮影（Ｐｏｓｉｔｒｏｎ Ｅｍｉｓｓｉｏｎ Ｔｏｍｏｇｒａｐｈｙ：ＰＥＴ）システムの重要な構成要素は、検出器で検出された光子の到達時間を測定するのに用いられる時間デジタル変換器である。測定された時間は、応答線上に境界を作るのに使用できる。該境界は、ポジトロン放射イベントが起きた位置の推定に使用できる。ＴＤＣの精度が上がるにつれて、境界は、より緊密になり、より正確な位置情報を提供する。

遅延列ベースのＴＤＣの精度は、遅延列のサンプリングステップの時間の長さに依存している。遅延列ＴＤＣでは、サンプリングステップは、回路の物理的制限に依存する相当量によって変動する可能性がある。場合によっては、最高１０回の変動が、観察されることもある。

単一エッジ遅延列ベースのＴＤＣにわたるタイミング精度を向上させるために、粗いオフセットを、ＴＤＣに組み込んで利用できるが、オンチップ回路の速度に著しい製造ベースの変動が存在する。これらの変動は、ＴＤＣ回路総体から最大限の精度を抽出するのに用いられるべきエッジ間の最適遅延に影響を及ぼす。したがって、あらゆるチップに実装されたＴＤＣのタイミング精度を上げるように製造変動を補正する必要がある。

特開２０１２−１００２５２号公報

本発明が解決しようとする課題は、ＴＤＣのタイミング精度を向上させることを可能とする遅延を挿入する装置、核医学イメージング装置、遅延を挿入する方法および較正する方法を提供することである。

実施形態の遅延を挿入する装置は、時間デジタル回路（ＴＤＣ）の開始信号に遅延を挿入する装置であって、信号生成回路と、複数の搬送素子と、遅延列回路とを含む。信号生成回路は、開始信号を生成するように構成される。複数の搬送素子は、列状に接続され、搬送素子のそれぞれは、停止信号を受信する入力を備えるものである。遅延列回路は、複数の搬送素子から選択された１つまたは複数の遅延モジュールと、遅延モジュールのうちの少なくとも１つと信号生成回路との間に接続された少なくとも１本のフィードバック線と、複数のイネーブル入力と、を含み、ここで、複数のイネーブル入力のそれぞれは、遅延モジュールのそれぞれ対応する１つに設けられているものである。遅延列回路は、イネーブル入力で受信され、かつ遅延量を選択する遅延選択信号に基づいて遅延量を生成するように構成され、および開始信号に遅延を組み込むようにさらに構成される信号生成回路に選択された量の遅延を提供するように構成される。

図１は、一実施形態による列ベースの準安定性リング発振器の時間デジタル回路（ＴＤＣ）に伝播遅延を導入する装置の概略図である。 図２は、一実施形態による列ベースの準安定性リング発振器の時間デジタル回路（ＴＤＣ）に伝播遅延を導入する装置の動作を示す概略図である。 図３は、一実施形態による列ベースの準安定性リング発振器の時間デジタル回路（ＴＤＣ）に伝播遅延を導入する装置の別の概略図である。 図４は、実施形態にかかる核医学イメージング装置の一例を示す説明図である。 図５は、実施形態にかかるコンソール装置の構成の一例を示すブロック図である。 図６Ａは、準安定性リング発振器列ベースの時間デジタル回路（ＴＤＣ）の開始信号に遅延を挿入する工程を示す流れ図である。 図６Ｂは、決定された遅延が組み込まれた後、時間デジタル変換を実行する工程を示す流れ図である。 図７は、一実施形態による最適遅延を決定する工程を示す流れ図である。 図８は、一実施形態によるコンピューターデバイスを示す図である。

本明細書に記載の実施形態のより完全な認識とその付随する利点の多くは、添付の図面に関連して考察するとき、以下の詳細な説明を参照することによって、よりよく理解されるので、容易に得られるであろう。本明細書に記載の実施形態は、全体として、準安定性リング発振器の時間デジタル変換器（ＴＤＣ）デバイスのための遅延回路と、測定精度および分解能を向上させる関連技法とに関するものである。なお、本出願は、米国特許第８，２２２，６０７号明細書に関連し、それの内容は、参照することにより、本明細書に援用される。

一実施形態には、準安定性リング発振器列ベースの時間デジタル回路（ＴＤＣ）の開始信号に遅延を挿入する装置の記載がある。遅延を挿入する装置は、開始信号を生成する信号生成回路と、列状に接続された複数の搬送素子と、ここで、搬送素子のそれぞれは、停止信号を受信する入力を備えるものであり、複数の搬送素子から選択された１つまたは複数の遅延モジュールを含む遅延列回路と、遅延モジュールのうちの少なくとも１つおよび信号生成回路の間に接続された少なくとも１本のフィードバック線と、複数のイネーブル入力と、を含み、各入力は、遅延モジュールのそれぞれ対応する１つに設けられているものである。遅延列回路は、イネーブル入力で受信されて遅延量を選択する遅延選択信号に基づいて遅延量を生成する。遅延列回路はまた、選択された量の遅延を信号生成回路にも提供する。信号生成回路は、遅延を開始信号に組み込む。
また、一実施形態には、時間デジタル回路（ＴＤＣ）の開始信号を生成するように構成された信号生成回路と、列状に接続され、それぞれが停止信号を受信する入力を備える複数の搬送素子と、前記複数の搬送素子から選択された１つまたは複数の遅延モジュールと、前記遅延モジュールのうちの少なくとも１つと前記信号生成回路との間に接続された少なくとも１本のフィードバック線と、前記遅延モジュールのそれぞれ対応する１つに設けられている複数のイネーブル入力とを含む遅延列回路と、を備え、前記遅延列回路は、前記イネーブル入力で受信され、かつ遅延量を選択する遅延選択信号に基づいて遅延量を生成するように構成され、および前記開始信号に前記遅延を組み込むようにさらに構成される前記信号生成回路に前記選択された量の遅延を提供するように構成される装置の記載がある。

遅延を挿入する装置の別の実施形態によると、信号生成回路は、信号のエッジ間の開始信号に遅延を組み込む。

遅延を挿入する装置の別の実施形態によると、装置は、遅延素子のそれぞれから転送される状態情報に基づいてイベントが発生する時間を決定する時間決定回路をさらに含む。

遅延を挿入する装置の別の実施形態によると、遅延選択信号は、各遅延モジュールが遅延を生成する状態になっているか否かを各遅延モジュールに示す。

遅延を挿入する装置の別の実施形態によると、信号生成回路は、少なくとも１つのフリップフロップを含む。

遅延を挿入する装置の別の実施形態によると、各遅延モジュールは、少なくとも１つのハードウェアベースのルックアップテーブル（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ：ＬＵＴ）を含む。

遅延を挿入する装置の別の実施形態によると、各遅延モジュールは、少なくとも１つのフリップフロップを含む。

遅延を挿入する装置の別の実施形態によると、遅延選択信号は、ユーザー入力によって決定される。

遅延を挿入する装置の別の実施形態によると、遅延選択信号は、ＴＤＣのために最適の伝播遅延を決定するアルゴリズムによって決定される。

一実施形態では、準安定性リング発振器列ベースの時間デジタル回路（ＴＤＣ）の開始信号に遅延を挿入する方法が記載されている。遅延を挿入する方法は、開始信号に組み込むべき遅延量の決定を示す遅延選択信号を受信するステップと、遅延選択信号に基づいて１つまたは複数の遅延モジュールを活性化するステップと、ここで、１つまたは複数の遅延モジュールは、列状に接続された複数の搬送素子から選択されるものであり、１つまたは複数の遅延モジュールのうちの活性化された１つに遅延信号を送ることによって遅延を生成するステップと、開始信号を生成して遅延信号を組み込むように構成された信号生成回路に遅延信号を転送するステップと、を含む。

遅延を挿入する方法の別の実施形態によると、遅延を挿入する方法は、信号生成回路において遅延信号を受信するステップと、遅延信号を開始信号に包含している開始信号を生成するステップと、生成ステップによって生成された開始信号を列状に接続された複数の搬送素子へ転送するステップと、複数の搬送素子のそれぞれにおいて停止信号を受信するステップと、搬送素子のそれぞれに対する状態情報を、状態情報に基づいてイベントが発生する時間を決定する時間決定回路へ転送するステップと、をさらに含む。

遅延を挿入する方法の別の実施形態によると、生成ステップは、遅延信号を１つまたは複数の遅延モジュールのうちの活性化された１つに通し、遅延信号が最終遅延モジュールとして指定された遅延モジュールに到達するまで、各遅延モジュールが、１つまたは複数の遅延モジュールのうちの活性化された１つに続くことによって遅延を生成するステップをさらに含む。

遅延を挿入する方法の別の実施形態によると、最終の遅延モジュールには、フィードバック線が接続されている。

遅延を挿入する方法の別の実施形態によると、フィードバック線は、信号生成回路に接続されている。

遅延を挿入する方法の別の実施形態によると、遅延生成ステップは、１つまたは複数の遅延モジュールのうちの活性化された１つの論理アレイブロックルックアップテーブル（ＬＵＴ）に開始信号を通すことによって遅延を生成するステップをさらに含む。

一実施形態には、準安定性リング発振器列ベースの時間デジタル回路（ＴＤＣ）を較正する方法が記載されている。方法は、開始信号に組み込む遅延量の決定を示す遅延選択信号を受信するステップと、遅延選択信号に基づいて１つまたは複数の遅延モジュールを活性化するステップと、ここで、１つまたは複数の遅延モジュールは、列状に接続された複数の搬送素子から選択されるものであり、１つまたは複数の遅延モジュールのうちの活性化された１つに遅延信号を通すことによって遅延を生成するステップと、開始信号を生成し遅延信号を組み込むように構成されているＴＤＣの信号生成回路に遅延信号を転送するステップと、遅延選択信号に対する評価値を得るために、遅延選択信号を使ってＴＤＣの性能を測定するステップと、考えられる各遅延選択信号に対する対応する評価値を得るために、考えられる各遅延選択信号に対する受信ステップ、活性化ステップ、生成ステップ、転送ステップ、および測定ステップを反復するステップと、考えられる遅延選択信号のうちのどの信号が、最高評価値をもたらすかを決定するステップと、を含む。

一般に、本実施形態による時間デジタル変換器（ＴＤＣ）デバイスは、それぞれ、開始信号および停止信号に対応する時間周期に対応する値を生成する少なくとも１つの遅延列回路を含む。

本実施形態では、プログラム可能な論理デバイス、例えば、フィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙｓ：ＦＰＧＡ）に実装された準安定性リング発振器遅延列として実装されたＴＤＣのために較正路を提供する。

準安定性リング発振器は、信号上に多重遷移を生成するのに使用される。多重遷移のそれぞれは、リング発振器入力との一定時間関係を有する。遅延列ベースのＴＤＣの精度は、遅延列のサンプリングステップの時間の長さに依存する。遅延列ＴＤＣのＦＰＧＡベースの実施では、これらのサンプリングステップは、かなりの量まで変動する可能性がある。準安定性リング発振器を利用することによって、複数のエッジは、多重衝突ＴＤＣの列を介して伝播されることになる。１つのエッジが、大きなビンで測定されるにつれて、それに続くエッジまたは複数のエッジは、より小さなビンで測定されることになる。

本実施形態では、プログラム可能な論理デバイス（すなわち、ＦＰＧＡ）上の列の先頭にトリガー可能な準安定性リング発振器を備えた単一の多重衝突検出可能遅延列として実装されたＴＤＣを較正できる方法を提供する。製造変動、ならびに遅延列のタップ遅延の不均一性（例えば、内部論理アレイブロック遅延対ＦＰＧＡ上の内部論理アレイブロック遅延）に起因するシリコンデバイスに対する伝播遅延の固有の違いのために、固定リング発振器周期が、異なる物理的ダイの全域で最適性能を必ずしも与えるというわけではない。本実施形態では、準安定性リング発振器回路の周期を修正できる方法を提供する。したがって、リング発振器周期を調節することによって、伝播されるエッジ間の時間を較正し最適間隔を提供して、遅延列の構造的非線形性に対する補正を提供できる。

以下で図面を参照すると、類似の参照番号は、いくつかの図面を通して、同一または対応する部品を示す。図１は、一実施形態による列ベースの準安定性リング発振器の時間デジタル回路（ＴＤＣ）に伝播遅延を導入する装置の概略図である。より具体的には、図１は、ＦＰＧＡベースの準安定性リング発振器の時間デジタル回路の概略図である。この回路は、振動信号に遅延を導入するための較正路を提供することと、時間デジタル変換を実行することとの両方に使用できる。

図１に示すように、多数の高速搬送列素子１０Ａ−ｎを含むＴＤＣ列が提供される。各高速搬送列素子１０Ａ−ｎは、少なくとも１つのＦＰＧＡ実装のｎビットルックアップテーブル（ＬＵＴ）６、標準的な全加算器回路、およびＤタイプフリップフロップ７などの論理素子を含む。フリップフロップは、ＴＤＣの停止機能を実行する。停止信号は、フリップフロップへのクロック信号である。準安定性発振器信号は、生成回路２によって生成される。

図１の高速搬送列素子１０Ａ−ｎは、特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＡＳＩＣ）、ＦＰＧＡ、または他の複合プログラム可能論理デバイス（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ：ＣＰＬＤ）として、別々の論理ゲートで実装されてもよい。ＦＰＧＡまたはＣＰＬＤの実装例では、デバイスは、組になったコンピュータ可読命令として、ＶＨＤＬ（ＶＨＳＩＣ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ：超高速集積回路ハードウェア記述言語）、Ｖｅｒｉｌｏｇ（ベリログ）、または任意の他のハードウェア記述言語でコード化できる。コンピュータ可読命令は、直接ＦＰＧＡやＣＰＬＤの電子記憶部に、または独立した電子記憶部に格納できる。さらに、電子メモリは、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ：読み出し専用メモリ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ：電気的プログラム可能読み取り専用メモリ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ：電気的消去書込み可能読み出し専用メモリ）またはフラッシュ（ＦＬＡＳＨ、登録商標）メモリなどの不揮発性であるとよい。電子メモリはまた、スタティックＲＡＭまたはダイナミックＲＡＭなどの揮発性であってもよい。マイクロコントローラまたはマイクロプロセッサーなどの処理装置は、電子メモリ、ならびにＦＰＧＡまたはＣＰＬＤと電子メモリとの間の相互作用を管理するために設けられるとよい。

高速搬送列素子１０Ａ−ｎのうちの少なくとも１つは、入力として有効信号８Ａ−ｎを含む。有効信号８Ａ−ｎは、振動信号に遅延を導入するのに利用される。信号線１４は、遅延を導入するフィードバック線の例を提供する。フィードバック線１４は、高速搬送列素子１０Ａ−ｎのうちのいずれかまたはそれぞれに配置されてもよい。各高速搬送列素子１０Ａ−ｎは、信号に特定のまたは所定の量の遅延を導入するのに使われる。

図２に示すように、「ＲＯ＿Ｓｔａｒｔ」信号入力５は、ＴＤＣ列１０Ａ−ｎの先頭に入力される。各高速搬送列素子１０Ａ−ｎは、各イネーブル信号８Ａ−ｎがアサートされるとき、高速搬送列素子の実行出力に「ＲＯ＿Ｓｔａｒｔ」信号を通すように構成されている少なくとも１つのＦＰＧＡ ＬＵＴを含む。ワンホット方式でアサートされたイネーブル信号８Ａ−ｎによって、考えられる各組み合わせは、「ＲＯ＿Ｓｔａｒｔ」入力からリング発振器フィードバックへ異なる伝播遅延を与える。イネーブル信号８Ａ−ｎアサーションの異なる組み合わせを利用して、全体としてＴＤＣのために最適タイミング精度性能を提供する組み合わせが得られる。

図２に示すように、イネーブル信号「１０００」は、第１の高速搬送列素子１０Ａがイネーブルされていることを示す。図２に示す第１の例では、信号は、そのとき、遅延２１を提供する高速搬送列素子１０Ａ−１０Ｄを通過する。イネーブル信号「００１０」と関連する第２の例では、より少ない量の遅延２２を生成する第３の高速搬送列素子１０Ｃがイネーブルされる。これらの例では、フィードバック線１４が、高速搬送列素子１０Ｄに配置される。しかし、フィードバック線１４は、高速搬送列素子１０Ａ−ｎのうちのいずれかまたはそれぞれに配置できる。別の例では、イネーブル信号の第１の「１」は、遅延列への入力を示し、イネーブル信号の第２の「１」は、遅延列の出力を示す。したがって、イネーブル信号が、「１００１」である場合、第１の高速搬送列素子１０Ａは、入力として活性化し、高速搬送列素子１０Ｄは、遅延列の最後の素子として活性化されることになる。

出願人は、単一のリング発振器列を示したが、複数の列をシステムに含むことができることを確認している。そのような実施形態では、マイクロプロセッサーまたは他の計算回路に最終時間値で到達するために、異なる列からの結果を、例えば、平均化する方法によって組み合わすことができる。

ＦＰＧＡベースの実装例では、ＦＰＧＡデバイスの高速搬送列アーキテクチャを利用する。これらの高速搬送列は、ＴＤＣで使われる遅延列の遅延タップとして利用する。準安定性リング発振器出力を多重論理アレイブロック（Ｌｏｇｉｃ Ａｒｒａｙ Ｂｌｏｃｋ：ＬＡＢ）ルックアップテーブル（ＬＵＴ）６に送ることによって、ＬＵＴ６に送られた別々のイネーブル信号８Ａ−ｎは、準安定性リング発振器へのフィードバック経路１４につながる異なる伝播遅延の経路を活性化し、準安定性リング発振器出力の上昇エッジと下降エッジとの間にプログラム可能な遅延をもたらすことができる。

図２に示した多重論理アレイブロック（ＬＡＢ）ルックアップテーブル（ＬＵＴ）６は、ＦＰＧＡを使って実装され、各イネーブル信号８Ａ−ｎが活性化されたとき、「ＲＯ＿Ｓｔａｒｔ」信号５を高速搬送列素子１０Ａ−ｎに通すように構成されるものである。イネーブル８Ａ−ｎ活性化の考えられるすべての組み合わせを利用することによって、全体としてＴＤＣの最適タイミング精度性能を提供する組み合わせを決定できる。ＴＤＣ回路の精度は、既知のタイミング（例えば、関数生成器から）の開始と停止の信号対を導入することによって測定される。上述のようにイネーブル信号８Ａ−ｎの各構成の場合、所与の構成においてＴＤＣによって測定される通りに開始と停止との間の時間のヒストグラムが生成される。タイミング値の分布は、ヒストグラムに由来する。分布は、分析され、構成の品質は、分布で計算されるいくつかの測定基準に基づく。測定基準の例には、標準偏差または半値全幅（Ｆｕｌｌ Ｗｉｄｔｈ Ｈａｌｆ Ｍａｘ：ＦＷＨＭ）を含むが、これに限定されるものではない。これらの測定基準は、分布の「幅」を測定する。この場合、より小さい「幅」が望ましい。

伝播のために使われる経路は、構成を動的に変更するため、先験的に既知である。外部ソース（例えば、所定のソフトウェアアプリケーション）が、構成を設定する。ソースが、構成を設定しているので、ソースは、現在の構成を知っている。

図３は、一実施形態による列ベースの準安定性リング発振器の時間デジタル回路（ＴＤＣ）に伝播遅延を導入する装置の別の概略図である。より具体的には、図３は、高速搬送列（ＦＣＣ）素子１０Ａ−ｎを用いた時間デジタル変換を実行するシステムを示す図である。図に示すように、図２に示した遅延工程によって生成された遅延をその中に包含した開始信号ＴＤＣ＿ｓｔａｒｔは、入力３０で受信される。準安定性リング発振器は、多重エッジを有する信号を列１０Ａ−ｎに入力する。停止信号は、クロック信号として提供され、クロック信号が停止信号を提供した瞬間に高速搬送列素子の状態を「フリーズ」させる。高速搬送列素子１０Ａ−ｎのそれぞれの状態は、次に、イベントのタイミングを決定するために、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：中央処理ユニット）、または若干の他の超小型演算処理装置または回路へ出力される。ＣＰＵ、超小型演算処理装置または回路は、高速搬送列素子１０Ａ−ｎのそれぞれの状態情報に基づいてイベントが発生した時間を決定する時間決定回路を実装している。

上述のＴＤＣ列は、例えば、ＰＥＴシステムに実装できる。しかし、上記のＴＤＣ列は、ＰＥＴシステム内での使用に限定されるものではない。そのような飛行時間型のＰＥＴシステムでは、ＴＤＣ列は、一般的にｐｓ（ｐｉｃｏｓｅｃｏｎｄ：ピコ秒）のレンジの精度でタイムスタンプを付与する。

ＰＥＴシステム用などの市販のガンマ線検出器は、透明な光導体に連結されたシンチレータ結晶のアレイを含む。該結晶は、透明な光導体一面に配列された光電子増倍管（Ｐｈｏｔｏｍｕｌｔｉｐｌｉｅｒ Ｔｕｂｅ：ＰＭＴ）のアレイ一面にシンチレーション光を分布させる。同じ領域にあるＰＭＴからの信号は、ほぼアナログ領域で合計され、次に、合計された信号またはイベントの前縁に基づいてタイミングが測定される。

図４は、核医学イメージング装置の一例を示す説明図である。図４に示すように、ＰＥＴシステムである核医学イメージング装置の一例として、ＰＥＴ−ＣＴ装置１００がある。図４において、２００はＰＥＴスキャナを示し、３００はＸ線ＣＴスキャナを示し、４００は寝台を示し、４０１は被検体が載せられる天板を示し、４０２は、被検体を示す。ＰＥＴ−ＣＴ装置１００は、ＰＥＴスキャナ２００と、Ｘ線ＣＴスキャナ３００と、寝台４００と、コンソール装置５００とを有する。図４におけるＸ方向は、図４の天板４０１に載せられた被検体４０２の体軸方向を示す。Ｙ方向は、Ｘ方向と直行する水平面上の方向を示す。Ｚ方向は、垂直方向を示す。

寝台４００は、被検体４０２が載せられる天板４０１を有する。また、図４には図示していないが、寝台４００は、天板４０１を移動させる寝台制御部を有する。寝台制御部は、コンソール装置５００により制御され、天板４０１に載せられた被検体４０２をＰＥＴ−ＣＴ装置１００の撮影口内に移動させる。

ＰＥＴスキャナ２００は、ＰＥＴ画像を再構成するためのガンマ線に由来する光を計数するフォトンカウンティング（Photon Counting）方式のガンマ線検出器を複数内蔵する。複数あるガンマ線検出器は、被検体４０２の体軸を中心としてリング上に配置される。例えば、ガンマ線検出器は、天板４０１に載せられた被検体４０２の体外から、被検体４０２の体内から放出された一対のガンマ線（対消滅ガンマ線）を検出する。

具体的には、ＰＥＴスキャナ２００は、ガンマ線検出器がガンマ線を計数するごとに、ガンマ線を検出したガンマ線検出器の位置を示す検出位置と、ガンマ線がガンマ線検出器に入射した時点におけるエネルギー値と、ガンマ線検出器がガンマ線を検出した検出時間とを含む計数情報を収集する。この検出時間の収集において、上述したＴＤＣが用いられる。これにより、ＰＥＴ−ＣＴ装置１００は、重粒子線の経路が描出されたＰＥＴ画像を再構成する。

Ｘ線ＣＴスキャナ３００は、Ｘ線ＣＴ画像を再構成するためのＸ線を照射するＸ線管と、Ｘ線管により照射されたＸ線を検出するＸ線検出器とを有する。Ｘ線ＣＴスキャナ３００では、Ｘ線管がＸ線を被検体４０２に照射し、被検体４０２を透過したＸ線をＸ線検出器が検出する。具体的には、Ｘ線ＣＴスキャナ３００は、被検体４０２の体軸を中心として回転しながら、Ｘ線管がＸ線を照射し、Ｘ線検出器がＸ線を検出する。言い換えると、Ｘ線ＣＴスキャナ３００は、被検体４０２の体軸を中心として回転しながら多方向からＸ線を被検体に照射し、被検体４０２を透過することで被検体４０２に吸収されて減弱したＸ線を検出する。Ｘ線検出器により検出されたＸ線に対して増幅処理やＡＤ変換処理などを行うことで生成されるデータを「Ｘ線投影データ」とも称する。Ｘ線ＣＴスキャナ３００は、Ｘ線投影データと、Ｘ線投影データを生成する際に用いられたＸ線を検出した検出位置とを収集する。

図５は、実施形態にかかるコンソール装置の構成の一例を示すブロック図である。コンソール装置５００は、Ｘ線ＣＴスキャナ３００により収集された情報によりＸ線ＣＴ画像を再構成する。また、コンソール装置５００は、ＰＥＴスキャナ２００により収集された計数情報を用いて同時計数情報を生成し、生成した同時計数情報に基づいてＰＥＴ画像を再構成する。以下では、コンソール装置５００によるＰＥＴ画像を再構成する処理やＸ線ＣＴ画像を再構成する処理については、任意の手法を用いて実行して良く、説明を簡潔に行う。

図５に示す例では、説明の便宜上、コンソール装置５００に加えて、ＰＥＴスキャナ２００とＸ線ＣＴスキャナ３００と放射線照射装置６００とを併せて示した。図５に示すように、コンソール装置５００は、入出力部５１０と、制御部５４０とを有する。また、コンソール装置５００は、Ｘ線ＣＴ画像を再構成するために、Ｘ線投影データ記憶部５３０と、Ｘ線ＣＴ画像再構成部５３１とを有する。また、コンソール装置５００は、ＰＥＴ画像を再構成するために、計数情報収集部５２０と、計数情報記憶部５２１と、同時計数情報生成部５２２と、位置情報記憶部５２３と、同時計数情報記憶部５２４と、ＰＥＴ画像再構成部５２５とを有する。なお、実施形態では、１台のコンソール装置５００においてＸ線ＣＴ画像とＰＥＴ画像とが再構成される場合について説明する。しかし、実施形態は、Ｘ線ＣＴ画像の再構成とＰＥＴ画像の再構成とが別々のコンソール装置において行なわれる場合であっても適用可能である。

入出力部５１０は、制御部５４０と接続される。入出力部５１０は、放射線治療装置を利用する利用者から各種指示を受け付け、受け付けた各種指示を制御部５４０に送信する。また、入出力部５１０は、制御部５４０から情報を受信し、受信した情報を利用者に出力する。例えば、入出力部５１０は、キーボードやマウス、マイクなどが該当し、モニタやスピーカなどが該当する。なお、入出力部５１０によって受け付けられる情報や指示の詳細や、入出力部５１０によって出力される情報の詳細については、ここでは説明を省略する。

制御部５４０は、各種の処理手順などを規定したプログラムを記憶する内部メモリを有し、種々の処理を制御する。制御部５４０は、例えば、ＡＳＩＣ、ＦＰＧＡ、ＣＰＵ、ＭＰＵ（Micro Processing Unit）などの電子回路が該当する。制御部５４０は、放射線治療装置全体の処理を制御する。具体的には、制御部５４０は、ＰＥＴスキャナ２００およびＸ線ＣＴスキャナ３００を制御することで、ＰＥＴ−ＣＴ装置１００による撮影を制御する。また、制御部５４０は、治療計画に沿って多方向から重粒子線が連続的又は間欠的に照射されるように放射線照射装置６００を制御する。

また、制御部５４０は、コンソール装置５００におけるＰＥＴ画像再構成処理およびＸ線ＣＴ画像再構成処理を制御する。また、制御部５４０は、ＰＥＴ画像や、Ｘ線ＣＴ画像、ＰＥＴ画像およびＸ線ＣＴ画像の重畳画像などを、入出力部５１０のモニタにて表示させる。

Ｘ線投影データ記憶部５３０は、Ｘ線ＣＴスキャナ３００から送信されたＸ線投影データを記憶する。Ｘ線ＣＴ画像再構成部５３１は、Ｘ線投影データ記憶部５３０が記憶するＸ線投影データを、例えば、ＦＢＰ（Filtered Back Projection）法により逆投影処理することで、Ｘ線ＣＴ画像を再構成する。

計数情報収集部５２０は、複数の検出器２１０が出力した計数結果から計数情報を収集して計数情報記憶部５２１に格納する。すなわち、計数情報収集部５２０では、計数情報の中の検出時間の収集において、上述したＴＤＣが用いられる。計数情報収集部５２０は、ＰＥＴスキャナ２００にて収集された計数情報を順次受信して、受信した計数情報を計数情報記憶部５２１に格納する。なお、計数情報収集部５２０は、ＰＥＴスキャナ２００内に設置される場合であっても良い。

計数情報記憶部５２１は、計数情報収集部５２０により格納された計数情報を記憶する。計数情報記憶部５２１は、例えば、ＲＡＭやフラッシュメモリ（Flash Memory）などの半導体メモリ素子、又は、ハードディスクや光ディスクなどの記憶装置が該当する。計数情報記憶部５２１は、「モジュールＩＤ」に対応付けて、「シンチレータ番号」と「エネルギー値」と「検出時刻」とを記憶する。なお、「モジュールＩＤ」は、複数ある検出器それぞれを一意に特定するための情報である。

同時計数情報生成部５２２は、計数情報記憶部５２１に記憶されている計数情報のうち、検出時刻の差がタイムウィンドウにある２つ計数情報の組み合わせを、対消滅ガンマ線を略同時に計数した同時計数情報として生成する。

具体的には、同時計数情報生成部５２２は、操作者により指定された同時計数情報生成条件に基づいて同時計数情報を生成する。例えば、同時計数情報生成条件には、タイムウィンドウが含まれる。タイムウィンドウは、一対のガンマ線の双方を計数した場合における２つの検出時刻の差の上限を示す。

陽電子放出核種から同時に放出された一対のガンマ線であれば、一対のガンマ線に含まれるガンマ線各々の検出時刻は、同時であったり、同時でなくても２つの検出時刻の差が僅かになる。このことを踏まえ、同時計数情報生成部５２２は、タイムウィンドウを用いることで、誤った同時計数情報を生成するのを防止する。

例えば、タイムウィンドウ「１０ナノ秒」を用いて同時計数情報生成部５２２が同時計数情報を生成する場合を例に説明する。この場合、同時計数情報生成部５２２は、「モジュールＩＤ」ごとの「検出時刻（Ｔ）」を参照し、２つの検出時刻の差が「タイムウィンドウ：１０ナノ秒」以内である計数情報の組み合わせを、モジュール間で検索する。

ここで、検出時刻がタイムウィンドウ以内にある組み合わせを検索することを「Coincidence Finding」とも称する。また、同時計数情報生成部５２２により生成された同時計数情報のリストを「Coincidence List」とも称する。

なお、同時計数情報生成条件として、エネルギーウィンドウが設定される場合であってもよい。陽電子が消滅することで放出される一対のガンマ線のエネルギー値は予めわかっている。例えば、１８Ｆや１５Ｏ、１１Ｃなどでは、「５１１ｋｅＶ」のガンマ線が放出される。このため、陽電子放出核種から同時に放出されたガンマ線であれば、エネルギー値が所定の範囲に入る。このことを踏まえ、同時計数情報生成部５２２は、エネルギーウィンドウを用いることで、陽電子放出核種から放出された一対のガンマ線ではない計数情報を除外した上で同時計数情報を生成することで、誤った同時計数情報を生成するのを防止することもできる。このように、同時計数情報生成条件の設定により、偶発同時計数を除外するためのランダム補正、散乱したガンマ線の計数情報が同時計数情報として生成されることを除外するための散乱補正、検出器間の感度の違いを補正するための感度補正などを行なうことができる。

そして、同時計数情報生成部５２２は、生成した同時計数情報を同時計数情報記憶部５２４に格納する。例えば、同時計数情報記憶部５２４は、ＲＡＭやフラッシュメモリなどの半導体メモリ素子、又は、ハードディスクや光ディスクなどの記憶装置が該当する。

ＰＥＴ画像再構成部５２５は、同時計数情報生成部５２２により生成された同時計数情報を同時計数情報記憶部５２４から読み出して、読み出した同時計数情報を用いてＰＥＴ画像を再構成する。具体的には、ＰＥＴ画像再構成部５２５は、同時計数情報をガンマ線の投影データとし、ガンマ線の投影データから逐次近似法を用いることで、ＰＥＴ画像を再構成する。なお、逐次近似法としては、ＭＬＥＭ（Maximum Likelihood Expectation Maximization）法や、ＭＬＥＭ法のアルゴリズムを改良することで大幅に収束時間を短縮したＯＳＥＭ（Ordered Subset MLEM）法がある。なお、ＰＥＴ画像再構成部５２５により再構成されたＰＥＴ画像は、制御部５４０の制御により、入出力部５１０のモニタに表示される。

ＰＭＴごとに、各ＰＭＴの信号の振幅を測定するのに使われる独立したエレクトロニクス経路があるとよい。この経路は、フィルタとアナログデジタル変換器（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）を含むことができる。フィルタ、一般的に帯域通過フィルタは、測定値の信号対雑音比を最適化するのに用いられ、ＡＤＣによるデジタル信号への変換の前にアンチエイリアス機能を実行する。ＡＤＣは、自走型であるとよい。例えば、１００ＭＨｚで実行される場合には、中央演算処理装置は、デジタル積分を実行する。あるいは、ＡＤＣは、ピーク感知型であってもよい。ＡＤＣおよびＴＤＣの出力は、ＣＰＵに提供され処理される。処理工程は、ＡＤＣ出力からのエネルギーおよび位置と、イベントごとのＴＤＣ出力からの到着時間とを推定する工程を含み、事前の較正に基づいて、いくつかの補正ステップの利用を含み、エネルギー、位置、および時間の推定精度を向上できる。

当業者には自明であるが、ＣＰＵは、ＡＳＩＣ、ＦＰＧＡ、または他のＣＰＬＤのような個別論理ゲートとして実装できる。ＦＰＧＡまたはＣＰＬＤの実装は、ＶＨＤＬ、Ｖｅｒｉｌｏｇ、または他の任意のハードウェア記述言語でコード化されるとよい。コードは、直接、ＦＰＧＡまたはＣＰＬＤ内に、または、個別の電子メモリとして電子メモリに格納されるとよい。さらに、電子メモリは、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭまたはフラッシュメモリなどの不揮発性であるとよい。電子メモリはまた、スタティックＲＡＭまたはダイナミックＲＡＭなどの揮発性であってもよい。マイクロコントローラまたはマイクロプロセッサーなどの処理装置は、電子メモリ、ならびにＦＰＧＡまたはＣＰＬＤと電子メモリとの間の相互作用を管理するために設けられるとよい。

あるいは、ＣＰＵは、上記の電子メモリのうちのいずれかと、ハードディスクドライブ、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ：コンパクトディスク）、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ：デジタル多用途ディスク）、フラッシュドライブまたは任意の他の既知の記憶媒体との両方または一方に格納される一組のコンピュータ可読指令として実装されてもよい。さらに、コンピュータ可読指令は、米国のＩｎｔｅｌ社からのＸｅｎｏｎプロセッサ（登録商標）または米国のＡＭＤ（Ａｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ：アドバンストマイクロデバイシーズ）社からのＯｐｔｅｒｏｎプロセッサ（登録商標）、およびマイクロソフトＶＩＳＴＡ（登録商標）、ＵＮＩＸ（登録商標）、Ｓｏｌａｒｉｓ（登録商標）、ＬＩＮＵＸ（登録商標）、Ａｐｐｌｅ（登録商標）、ＭＡＣ−ＯＳＸ（登録商標）などのオペレーティングシステム、および当業者には周知の他のオペレーティングシステムなどの処理装置とともに実行するユーティリティアプリケーション、バックグラウンドデーモン、またはオペレーティングシステムの構成要素、またはそれらの組み合わせとして提供されるとよい。

一旦、ＣＰＵで処理されると、処理された信号は、電子記憶部への格納、および表示部での表示の両方または一方が行われる。当業者には自明であるが、電子記憶部は、ハードディスクドライブ、ＣＤ−ＲＯＭドライブ、ＤＶＤドライブ、フラッシュドライブ、ＲＡＭ、ＲＯＭ、または技術的に周知の任意の他の電子記憶部であるとよい。表示部は、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：液晶表示）表示装置、ＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ：ブラウン管）表示装置、プラズマ表示装置、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ：有機発光表示装置）、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ：発光表示装置）、または技術的に周知の任意の他の表示装置として実装されるとよい。そのため、本明細書に記載の電子記憶部および表示部の説明は、単なる例であり、本改善の範囲を決して限定するものではない。

ＣＰＵはまた、別の実施形態では、ＴＤＣ列に対する最良の伝播遅延を決定するための計算も実行できる。したがって、ＣＰＵは、フィードバック制御または他の類似の機構を使って、実装されたＴＤＣのタイミング精度を上げるために、列に加える伝播遅延の量を決定できる。そのような実施形態では、イネーブル信号８Ａ−ｎが、ＣＰＵによって出力され、各高速搬送列モジュールに入力される。

図６Ａは、準安定性リング発振器列ベースのＴＤＣの開始信号に遅延を挿入する方法を示す図である。例えば、このフローチャートの処理は、制御部５４０（図５参照）やＣＰＵ１００４（図８参照）が制御して実行される。

ステップＳ１００では、イネーブル信号８Ａ−ｎに対応し、開始信号に組み込む遅延量の決定を示す遅延選択信号が受信される。

ステップＳ１０１では、１つまたは複数の遅延モジュールが、遅延選択信号に基づいて活性化され、ここで、１つまたは複数の遅延モジュールは、高速搬送列素子１０Ａ−ｎのうちの列から選択されるものである。

ステップＳ１０２では、遅延選択信号によって活性化される１つまたは複数の遅延モジュールのうちの少なくとも１つに遅延信号を通すことによって遅延が生成される。上述のように、活性化される遅延モジュールは、遅延信号が最初に導入される遅延モジュールであると決定できる。したがって、遅延信号が、第１のモジュール１０Ａからさらに下がった列の遅延モジュールに導入される場合、例えば、信号が、図２の例に示したように、モジュール１０Ｃに導入される場合、遅延工程から得られる遅延は、より短くなる（遅延２１と比較して遅延２２を参照）。

ステップＳ１０３では、開始信号を生成し、その生成中に遅延信号を開始信号に組み込む信号生成回路２へ遅延信号が転送される。

図６Ｂは、決定された遅延が、一実施形態によって組み込まれた後、時間デジタル変換を実行する工程を示す図である。例えば、このフローチャートの処理は、制御部５４０（図５参照）やＣＰＵ１００４（図８参照）が制御して実行される。

ステップＳ１０４では、遅延信号が、信号生成回路で受信される。

ステップＳ１０５では、遅延信号を開始信号に包含している開始信号が、信号生成回路２によって生成される。

ステップＳ１０６では、生成された開始信号が、入力５を介して高速搬送列素子１０Ａ−ｎの列に転送される。

ステップＳ１０７では、停止信号が、複数の高速搬送列素子１０Ａ−ｎのそれぞれで受信される。

ステップＳ１０８では、高速搬送列素子のそれぞれに対する状態情報が、状態情報に基づいてイベントが発生した時間を決定する時間決定回路に転送される。

図７は、準安定性リング発振器列ベースのＴＤＣを較正する方法を示す図である。例えば、このフローチャートの処理は、制御部５４０（図５参照）やＣＰＵ１００４（図８参照）が制御して実行される。

ステップＳ２００では、開始信号に組み込む遅延量の決定を示す遅延選択信号（イネーブル信号８Ａ−ｎに対応する）が、受信される。

ステップＳ２０１では、１つまたは複数の遅延モジュールが、遅延選択信号に基づいて活性化される。ここで、１つまたは複数の遅延モジュールは、高速搬送列素子１０Ａ−ｎの列から選択されるものである。

ステップＳ２０２では、遅延選択信号によって活性化された１つまたは複数の遅延モジュールのうちの少なくとも１つに遅延信号を通すことによって遅延が生成される。

ステップＳ２０３では、開始信号を生成し、その生成中に遅延信号を開始信号に組み込む信号生成回路２に、遅延信号が転送される。

ステップＳ２０４では、遅延選択信号に対する評価値を得るために、各ＴＤＣの性能が、遅延選択信号を使って測定される。遅延選択信号または選択信号の群は、（単数または複数の）遅延選択信号に対する評価値を決定するために、ＴＤＣシステムの出力結果と比較される。評価値は、（単数または複数の）遅延選択信号に関連付けて記録される。

ステップＳ２０５では、考えられる遅延選択信号ごとにまたは選択信号の群ごとに１つの評価値という状態で複数の評価値を得るために、考えられる遅延選択信号ごとにまたは組み合わせごとにステップＳ２０１〜Ｓ２０４が反復される。これらの評価値のそれぞれは、それぞれの信号または複数の信号に関連付けて記録される。

ステップＳ２０６では、（単数または複数の）考えられる遅延選択信号のうちのどの信号が、最高評価値をもたらすかに関する決定がなされる。上述のように、既知のタイミング（例えば、関数生成器から）の対になった開始と停止の信号をシステムに導入する技術を使用して、さまざまな遅延構成を評価できる。上述のように、イネーブル０＿ｎおよびイネーブル１＿ｎの対からなる各構成の場合、開始と停止との間の時間のヒストグラムは、所与の構成でＴＤＣによって測定されるように生成される。この生成は、ヒストグラム生成プログラムを実装したマイクロプロセッサーを使って実行してもよい。タイミング値の分布は、ヒストグラムに由来する。分布は、分析され、構成の品質は、分布で計算される測定基準に基づく。測定基準の例は、標準偏差または半値全幅（ＦＷＨＭ）を含むが、これに限定されるものではない。最適遅延を得るために決定された選択信号または複数の信号は、次に、ＴＤＣ工程に対する最適遅延を得るために使用できる。

遅延選択信号の最適化および生成などの処理のある種の部分は、少なくとも１台のマイクロプロセッサーを備える何らかのコンピュータを用いて、または、処理装置を用いて実行または支援できる。当業者には自明であるが、コンピュータ処理装置は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）、または他の複合プログラム可能論理デバイス（ＣＰＬＤ）などの個別論理ゲートとして実装できる。ＦＰＧＡまたはＣＰＬＤの実装は、ＶＨＤＬ、Ｖｅｒｉｌｏｇ、または他の任意のハードウェア記述言語でコード化されるとよい。コードは、直接、ＦＰＧＡまたはＣＰＬＤ内に、または、個別の電子メモリとして電子メモリに格納されるとよい。さらに、電子メモリは、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭまたはフラッシュメモリなどの不揮発性であるとよい。電子メモリはまた、スタティックＲＡＭまたはダイナミックＲＡＭなどの揮発性であってもよい。マイクロコントローラまたはマイクロプロセッサーなどの処理装置は、電子メモリ、ならびにＦＰＧＡまたはＣＰＬＤと電子メモリとの間の相互作用を管理するために設けられるとよい。

あるいは、コンピュータ処理装置は、本明細書に記載の機能を実行するコンピュータ可読の指令一式を含むコンピュータプログラムを実行できる。ここで、プログラムは、上記の非一過性電子メモリおよびハードディスク装置の両方または一方、ＣＤ、ＤＶＤ、フラッシュドライブまたは他のあらゆる既知の記憶媒体のうちのいずれかに格納されるものである。さらに、コンピュータ可読指令は、米国のＩｎｔｅｌ社からのＸｅｎｏｎプロセッサまたは米国のＡＭＤ社からのＯｐｔｅｒｏｎプロセッサ、およびマイクロソフトＶＩＳＴＡ、ＵＮＩＸ、Ｓｏｌａｒｉｓ、ＬＩＮＵＸ、Ａｐｐｌｅ、ＭＡＣ−ＯＳＸなどのオペレーティングシステム、および当業者には周知の他のオペレーティングシステムなどの処理装置とともに実行するユーティリティアプリケーション、バックグラウンドデーモン、またはオペレーティングシステムの構成要素、またはそれらの組み合わせとして提供されるとよい。

そのうえ、実施形態のある種の特徴は、コンピュータベースのシステム（図８）を使って実行できる。コンピュータ１０００は、通信情報のためのバスＢまたは他の通信機構と、情報を処理するためのバスＢに連結された処理装置／ＣＰＵ１００４とを含む。コンピュータ１０００はまた、処理装置／ＣＰＵ１００４によって実行される指令および情報を格納するためにバスＢに連結されたランダムアクセスメモリ（ＲＡＭ）または他のダイナミック記憶装置（例えば、ダイナミックＲＡＭ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、およびシンクロナスＤＲＡＭ（ＳＤＲＡＭ））などのメインメモリ／記憶ユニット１００３も含む。さらに、記憶ユニット１００３は、ＣＰＵ１００４による指令の実行中に一時的な変数または他の中間情報を格納するために使用できる。コンピュータ１０００はまた、ＣＰＵ１００４のために静的情報および指令を格納するためにバスＢに連結された読出し専用メモリ（ＲＯＭ）または他の静的記憶デバイス（例えば、プログラム可能ＲＯＭ（ＰＲＯＭ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、および電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ））も更に含むことができる。

コンピュータ１０００はまた、大容量記憶装置１００２、およびドライブ装置１００６（例えば、フロッピー（登録商標）ディスクドライブ、読出し専用コンパクトディスクドライブ、読込み・書込みコンパクトディスクドライブ、コンパクトディスクジュークボックス、テープドライブ、および取り外し可能な光磁気ドライブ）などの情報および指令を格納するための１つまたは複数の記憶デバイスを制御するためにバスＢに連結されたディスクコントローラも含むことができる。記憶デバイスは、適切なデバイスインターフェース（例えば、小型コンピュータシステムインターフェース（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ：ＳＣＳＩ）、コンピュータにハードディスクを接続するための規格（Ｉｎｔｅｇｒａｔｅｄ Ｄｅｖｉｃｅ Ｅｌｅｃｔｒｏｎｉｃｓ：ＩＤＥ）、強化ＩＤＥ（Ｅｎｈａｎｃｅｄ ＩＤＥ：ＥＩＤＥ）、直接メモリアクセス（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ：ＤＭＡ）、または超ＤＭＡ）を使って、コンピュータ１０００に加えることができる。

コンピュータ１０００はまた、特定目的論理デバイス（例えば、特定用途向け集積回路（ＡＳＩＣ）、または設定可能な論理デバイス（例えば、単純プログラム可能論理デバイス（Ｓｉｍｐｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ：ＳＰＬＤ）、複合プログラム可能論理デバイス（ＣＰＬＤ）、およびフィールドプログラム可能ゲートアレイ（ＦＰＧＡ））も含むことができる。

コンピュータ１０００はまた、情報をコンピュータユーザーに表示するために、ブラウン管（ＣＲＴ）などのディスプレイを制御するために、バスＢに連結されたディスプレイコントローラも含むことができる。コンピュータシステムは、コンピュータユーザーとの対話、および処理装置への情報提供のために、キーボードおよびポインティングデバイスなどの入力デバイスを含む。ポインティングデバイスは、例えば、方向情報および命令選択を処理装置へ通信し、ディスプレイ上のカーソルの動きを制御するためのマウス、トラックボール、またはポインティングスティックであってもよい。さらに、プリンターは、コンピュータシステムによって格納および生成の両方または一方が行われたデータの印刷リストを提供できる。

コンピュータ１０００は、記憶ユニット１００３などのメモリに含まれる１つまたは複数の指令のうちの１つまたは複数のシーケンスを実行するＣＰＵ１００４に応じて本実施形態の処理ステップの少なくとも一部を実行する。そのような指令は、大容量記憶部１００２または取り外し可能媒体１００１などの別のコンピュータ可読媒体から記憶ユニットに読み込まれるものである。記憶ユニット１００３に含まれる一連の指令を実行するためには、多重処理機構内に１つまたは複数の処理装置をまた採用してもよい。別の実施形態では、配線による回路をソフトウェア指令の代わりに、または、それとの組み合わせに使用してもよい。このように、実施形態は、ハードウェア回路とソフトウェアとのどんな特有の組み合わせに対しても限定されることはない。

上記のように、コンピュータ１０００は、本実施形態の教示によってプログラムされた指令を格納し、かつ本明細書に記載のデータ構造、表、記録、または他のデータを含む少なくとも１つのコンピュータ可読媒体１００１またはメモリを含む。コンピュータ可読媒体の例としては、コンパクトディスク、ハードディスク、フロッピーディスク、テープ、光磁気ディスク、ＰＲＯＭ（ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＰＲＯＭ）、ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭ、または他の任意の磁気媒体、コンパクトディスク（例えば、ＣＤ−ＲＯＭ）、またはコンピュータが読むことができる他の任意の媒体がある。

本実施形態は、コンピュータ可読媒体のうちのいずれか１つまたはそれらの組み合わせに格納されたソフトウェアを含み、該ソフトウェアは、本実施形態を実行するためにデバイスまたは複数のデバイスを駆動し、かつ人間ユーザーと対話するためにメイン処理ユニット１００４をイネーブルするためにメイン処理ユニット１００４を制御するためのものである。そのようなソフトウェアには、デバイスドライバ、オペレーティングシステム、開発ツール、およびアプリケーションソフトが含まれるが、これらに限定されるものではない。そのようなコンピュータ可読媒体は、実施形態を実施する際に実行される処理工程のすべてまたは一部（処理工程が区分される場合）を実行するための本実施形態のコンピュータプログラム製品をさらに含む。

スクリプト、機械言語に翻訳可能なプログラム、動的リンクライブラリ（ｄｙｎａｍｉｃ ｌｉｎｋ ｌｉｂｒａｒｉｅｓ：ＤＬＬ）、Ｊａｖａ（登録商標）（ジャバ）クラス、および完全な実行可能プログラムを含むが、これらに限定されるものではない本実施形態の媒体のコンピュータ符号化要素は、どんな機械言語に翻訳処理可能なまたは実行可能な符号化機構であってもよい。さらに、本実施形態の処理工程の部分は、より良い性能、信頼性、および費用のすべてまたはいずれかのために区分けされてもよい。

本明細書で使用する用語「コンピュータ可読媒体」は、ＣＰＵ１００４に指令を提供して実行する際に関係するあらゆる媒体を指す。コンピュータ可読媒体は、不揮発性媒体または揮発性媒体を含む多くの形状をとることができるが、これらに限定されるものではない。不揮発性媒体は、例えば、大容量記憶装置１００２または取り外し可能な媒体１００１などの光学、磁気ディスク、および光磁気ディスクを含む。揮発性媒体は、記憶ユニット１００３などのダイナミックメモリを含む。

１つまたは複数の指令の１つまたは複数のシーケンスを実行する際に、実行のために、さまざまな形式のコンピュータ可読媒体をＣＰＵ１００４に含むことができる。例えば、指令は、最初に、リモートコンピュータの磁気ディスクで処理されるものとする。バスＢに連結された入力は、データを受信してデータをバスＢに置く。バスＢはデータを記憶ユニット１００３へ運ぶ。ＣＰＵ１００４は、指令を記憶ユニットから取り出して実行する。記憶ユニット１００３が受信した指令は、ＣＰＵ１００４が実行する前か後かに大容量記憶装置１００２に任意に保存されることになる。

コンピュータ１０００はまた、バスＢに連結された通信インタフェース１００５も含む。通信インタフェース１００４は、例えば、ローカルエリアネットワーク（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ：ＬＡＮ）、またはインターネットなどの別の通信ネットワークに接続されたネットワークに連結された双方向データ通信を備える。例えば、通信インタフェース１００５は、任意のパケット交換ＬＡＮに取り付けられるネットワークインターフェイスカードであってもよい。別の例として、通信インタフェース１００５は、対応する種類の通信回線へのデータ通信接続を提供するための非対称型デジタル加入者回線（Ａｓｙｍｍｅｔｒｉｃａｌ Ｄｉｇｉｔａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ：ＡＤＳＬ）カード、総合デジタル通信網（Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ Ｎｅｔｗｏｒｋ：ＩＳＤＮ）カード、またはモデムであってもよい。無線リンクもまた実装できる。そのような実装例では、通信インタフェース１００５は、さまざまな種類の情報を表すデジタルデータ流を運ぶ電気、電磁気、または光の信号を送受信する。

ネットワークは、一般的に、１つまたは複数のネットワークを通して別のデータデバイスへのデータ通信を提供する。例えば、ネットワークは、ローカルネットワーク（例えば、ＬＡＮ）を通して、または、通信ネットワークを通して通信サービスを提供するサービスプロバイダによって運営される設備を通して別のコンピュータへの接続を提供できる。ローカルネットワークおよび通信ネットワークは、例えば、デジタルデータ流を運ぶ電気、電磁気、または光の信号と、関連する物理層（例えば、ＣＡＴ５ケーブル、同軸ケーブル、光ファイバーなど）とを使用する。さらに、ネットワークは、個人用デジタル補助装置（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ：ＰＤＡ）、ラップトップコンピュータ、または移動電話などのモバイル機器への接続を提供できる。

上記の説明において、流れ図内のあらゆる処理、説明、またはブロックは、特定の論理的機能、または処理におけるステップを実行するための１つまたは複数の実行可能な指令を含むモジュール、部分、または符号の一部を表すものとして理解されなければならない。当業者には自明であるが、本改善の例示実施形態の範囲内には、機能が例示あるいは検討された順序とは異なる順序で実行され、関連する機能性によっては、実質的に並行して、または、逆の順序で実行されることも含む、その他の実施例も含まれる。

特定の実施形態を記載してきたが、これらの実施形態は、単なる例として提示したのであって、本発明の範囲を限定するものではない。実際、本明細書に記載の新規の方法、装置、およびシステムは、さまざまな別の形式で具体化が可能である。さらにまた、本明細書に記載の方法、装置、およびシステムの形式においてさまざまな省略、置換、および変更は、本発明の精神を逸脱することなく行うことが可能である。添付の特許請求の範囲およびそれらの同等物は、本発明の範囲および精神の範囲内に収まるであろう形式または改変を網羅するものである。

Claims (18)

1. 時間デジタル回路（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｉｒｃｕｉｔ：ＴＤＣ）の開始信号に遅延を挿入する装置であって、
   前記開始信号を生成するように構成された信号生成回路と、
   列状に接続された複数の搬送素子と、ここで、前記搬送素子のそれぞれは、停止信号を受信する入力を備えるものであり、
   前記複数の搬送素子から選択された１つまたは複数の遅延モジュールと、前記遅延モジュールのうちの少なくとも１つと前記信号生成回路との間に接続された少なくとも１本のフィードバック線と、複数のイネーブル入力と、を含み、ここで、前記複数のイネーブル入力のそれぞれは、前記遅延モジュールのそれぞれ対応する１つに設けられているものである遅延列回路と、
   を含み、
   前記遅延列回路は、前記イネーブル入力で受信され、かつ遅延量を選択する遅延選択信号に基づいて遅延量を生成するように構成され、および前記開始信号に前記遅延を組み込むようにさらに構成される前記信号生成回路に前記選択された量の遅延を提供するように構成される、遅延を挿入する装置。
2. 前記信号生成回路は、前記開始信号のエッジ間に前記遅延を組み込むようにさらに構成される、
   請求項１に記載の遅延を挿入する装置。
3. 前記搬送素子のそれぞれから転送された状態情報に基づいてイベントが発生した時間を決定するように構成された時間決定回路をさらに含む、
   請求項１に記載の遅延を挿入する装置。
4. 前記遅延選択信号は、各遅延モジュールに対して、前記それぞれの遅延モジュールが活性化され遅延を生成するか否かを示す、
   請求項１に記載の遅延を挿入する装置。
5. 前記信号生成回路は、少なくとも１つのフリップフロップを含む、
   請求項１に記載の遅延を挿入する装置。
6. 前記遅延モジュールのそれぞれは、少なくとも１つのハードウェアベースのルックアップテーブル（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ：ＬＵＴ）を含む、
   請求項１に記載の遅延を挿入する装置。
7. 前記遅延モジュールのそれぞれは、少なくとも１つのフリップフロップを含む、
   請求項１に記載の遅延を挿入する装置。
8. 前記遅延選択信号は、ユーザー入力によって決定される、
   請求項１に記載の遅延を挿入する装置。
9. 前記遅延選択信号は、前記ＴＤＣのために最適伝播遅延を決定するアルゴリズムによって決定される、
   請求項１に記載の遅延を挿入する装置。
10. 前記ＴＤＣは、フィールドプログラマブルゲートアレイ（Field Programmable Gate Arrays：ＦＰＧＡ）に実装させる、
    請求項１に記載の遅延を挿入する装置。
11. 被検体に投与された核種が放出する放射線を検出した際の、前記放射線の検出時間を含む計数情報を収集する計数情報収集部と、
    前記計数情報をもとに核医学画像を再構成する再構成部とを有し、
    前記計数情報収集部は、
    前記放射線の検出時間を計測する時間デジタル回路（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｉｒｃｕｉｔ：ＴＤＣ）の開始信号を生成するように構成された信号生成回路と、
    列状に接続された複数の搬送素子と、ここで、前記搬送素子のそれぞれは、停止信号を受信する入力を備えるものであり、
    前記複数の搬送素子から選択された１つまたは複数の遅延モジュールと、前記遅延モジュールのうちの少なくとも１つと前記信号生成回路との間に接続された少なくとも１本のフィードバック線と、複数のイネーブル入力と、を含み、ここで、前記複数のイネーブル入力のそれぞれは、前記遅延モジュールのそれぞれ対応する１つに設けられているものである遅延列回路と、
    を含み、
    前記遅延列回路は、前記イネーブル入力で受信され、かつ遅延量を選択する遅延選択信号に基づいて遅延量を生成するように構成され、および前記開始信号に前記遅延を組み込むようにさらに構成される前記信号生成回路に前記選択された量の遅延を提供するように構成される、
    核医学イメージング装置。
12. 時間デジタル回路（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｉｒｃｕｉｔ：ＴＤＣ）の開始信号に遅延を挿入する方法であって、
    前記開始信号に組み込むべき遅延量の決定を示す遅延選択信号を受信するステップと、
    前記遅延選択信号に基づいて１つまたは複数の遅延モジュールを活性化するステップと、ここで、前記１つまたは複数の遅延モジュールは、列状に接続された複数の搬送素子から選択されるものであり、
    前記１つまたは複数の遅延モジュールのうちの活性化された１つの遅延モジュールに遅延信号を通すことによって遅延を生成するステップと、
    前記開始信号を生成して前記遅延信号を組み込むように構成された信号生成回路に前記遅延信号を転送するステップとを含む、
    遅延を挿入する方法。
13. 前記信号生成回路において前記遅延信号を受信するステップと、
    前記遅延信号を前記開始信号に包含している開始信号を生成するステップと、
    前記生成ステップによって生成された前記開始信号を列状に接続された前記複数の搬送素子へ転送するステップと、
    前記複数の搬送素子のそれぞれにおいて停止信号を受信するステップと、
    状態情報に基づいてイベントが発生した時間を決定する時間決定回路へ前記搬送素子のそれぞれに対する前記状態情報を転送するステップと、をさらに含む、
    請求項１２に記載の遅延を挿入する方法。
14. 前記生成ステップは、前記１つまたは複数の遅延モジュールのうちの前記活性化された１つの遅延モジュールに前記遅延信号を通すことによって遅延を生成するステップをさらに含み、ここで、前記遅延モジュールのそれぞれは、前記遅延信号が最終の遅延モジュールとして指定された遅延モジュールに到達するまで、前記１つまたは複数の遅延モジュールのうちの前記活性化された１つに続くものである、
    請求項１２に記載の遅延を挿入する方法。
15. 前記最終の遅延モジュールには、フィードバック線が接続されている、
    請求項１４に記載の遅延を挿入する方法。
16. 前記フィードバック線は、前記信号生成回路に接続されている、
    請求項１５に記載の遅延を挿入する方法。
17. 前記遅延生成ステップは、
    前記１つまたは複数の遅延モジュールのうちの前記活性化された１つの遅延モジュールの論理アレイブロックルックアップテーブル（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ：ＬＵＴ）に前記開始信号を通すことによって遅延を生成するステップをさらに含む、
    請求項１２に記載の遅延を挿入する方法。
18. 時間デジタル回路（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｉｒｃｕｉｔ：ＴＤＣ）を較正する方法であって、
    開始信号に組み込むべき遅延量の決定を示す遅延選択信号を受信するステップと、
    前記遅延選択信号に基づいて１つまたは複数の遅延モジュールを活性化するステップと、ここで、前記１つまたは複数の遅延モジュールは、列状に接続された複数の搬送素子から選択されるものであり、
    前記１つまたは複数の遅延モジュールのうちの活性化された１つの遅延モジュールに遅延信号を通すことによって遅延を生成するステップと、
    前記開始信号を生成し前記遅延信号を組み込むように構成されている前記ＴＤＣの信号生成回路に前記遅延信号を転送するステップと、
    前記遅延選択信号に対する評価値を得るために、前記遅延選択信号を使って前記ＴＤＣの性能を測定するステップと、
    考えられる各遅延選択信号に対する対応する評価値を得るために、考えられる各遅延選択信号に対する前記受信ステップ、活性化ステップ、生成ステップ、転送ステップ、および測定ステップを反復するステップと、
    前記考えられる遅延選択信号のうちのどの遅延選択信号が、最高の評価値をもたらすかを決定するステップとを含む、
    較正する方法。

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