JP6312833B2 - 改良された線形性を有する金属酸化物半導体（ｍｏｓ）キャパシタ - Google Patents

改良された線形性を有する金属酸化物半導体（ｍｏｓ）キャパシタ Download PDF

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関連出願
[0001] 本願は、２０１０年１０月１５日に出願された米国仮特許出願第１４／０１４，８２７号からの優先権を主張し、その内容は、ここにその全文を参照により明確に組み込まれる。
[0002] 本出願は、一般に改良された線形性を有するＭＯＳキャパシタの操作及設計に関し、特に、改良された線形性を有するキャパシタの働き及び設計に関する。
[0003] 金属酸化膜半導体（ＭＯＳ）キャパシタはアナログフィルタにおけるような多くのアプリケーションに使用される。ＭＯＳキャパシタは、メタルオンメタル（ＭＯＭ）キャパシタより高密度であり、それ故に回路領域を節約するためにＭＯＭキャパシタの代わりに使用し得る。例えば、面積に対するキャパシタンスの比率は、ＭＯＭキャパシタに対してよりもＭＯＳキャパシタに対してほぼ５倍である。
[0004] 残念なことに、ＭＯＳキャパシタは、電圧に対してキャパシタンス変化によって生じる非線形性を示すかもしれない。例えば、ＭＯＳキャパシタによって提供されるキャパシタンスは、キャパシタにわたる電圧が変化するように変化する。キャパシタ電圧が変化するときに、この非線形性は主に空乏から酸化物領域へ及びその逆へのＭＯＳキャパシタ偏移の間に生じる。ＭＯＳキャパシタの幾つかが酸化物から空乏領域まで移動しており、残りが空乏から酸化物領域まで移動していながら線形性を改良する１つの技術は、複数の段が合計されるマルチタン技術（multi-tan technique）と類似している。これは、結果として減少するキャパシタ変化になる。残念なことに、この技術は、限られた改良だけを提供する。このように、ＭＯＳキャパシタは、高線形性が必要である場合にキャパシタ全体に大きい電圧振幅を有するアプリケーションに用いるのに適切でないかもしれない。
[0005] 故に、高線形性が必要である場合にアプリケーションに用いる改良された線形性を有するＭＯＳキャパシタを有することが望まれ、それによって回路面積節約を実現することを可能にする。
[0006] 本明細書に説明される前述の態様は、添付図面と合わせられた場合、下記の説明を参照することにより、より容易に明確になるであろう。
[0007] 図１は、ＭＯＳキャパシタのためのキャパシタンスと電圧との関係を例示するグラフを示す。 [0008] 図２は、改良された線形性を有するＭＯＳキャパシタの典型的な実施形態から成る受信機フロントエンドを示す。 [0009] 図３は、改良された線形性のために構成されるＭＯＳキャパシタ装置の詳細な典型的な実施形態を示す。 [0010] 図４は、図３に示されるＭＯＳキャパシタ装置の典型的な実施形態のためのキャパシタンス及び電圧との関係を例示するグラフを示す。 [0011] 図５は、改良された線形性のために構成されるＭＯＳキャパシタ装置の典型的な実施形態を示す。
[0012］ 添付図面に関連して以下に記載される詳細な説明は、本発明の典型的な実施形態の説明として意図され、本発明が実現されうる唯一の実施形態を表すようには意図されない。本明細書の全体にわたって用いられる「典型的(exemplary)」という用語は、「例、実例、又は例示を提供する」を意味し、他の典型的な実施形態に対して、必ずしも好ましい又は有利であるようには解釈されるべきではない。詳細な説明は、本発明の代表的な実施形態の完全な理解を提供することを目的として特定の詳細を含む。本発明の例証的な実施形態は、これらの特定の詳細なしで実現されうることが当業者に明らかになるであろう。幾つかの事例において、知られている構造及びデバイスは、本明細書において提示されている例証的な実施形態の新規性を曖昧にすることを避けるためにブロック図形式で示される。
[0013] 図１は、ＭＯＳキャパシタのためのキャパシタンスと電圧との関係を例示するグラフ１００を示す。グラフ１００において、キャパシタンスは、垂直軸で表され、電圧は、水平軸で表される。プロット線１０２で示すように、ＭＯＳキャパシタは、電圧の変化と共にキャパシタンス変化を示す。プロット線１０２は、ＭＯＳキャパシタの動作領域に対応する２つの部分を備える。プロット線１０２の第１部分１０４は、ＭＯＳキャパシタが酸化物領域において動作しているときの電圧に関するキャパシタンス変化を示している。プロット線１０２の第２部分１０６は、電圧ＭＯＳキャパシタが空乏領域において動作しているときの電圧に関するキャパシタンス変化を示している。後で詳しく述べるように、改良された線形性は、酸化物領域か空乏領域のいずれかにおいて動作するようにＭＯＳキャパシタをバイアスすることによって達成されることができる。
[0014] 図２は、改良された線形性を有するＭＯＳキャパシタ装置２１０の典型的な実施形態から成る受信機２００を示す。例えば、受信機２００は、ＲＦ信号を受信し、これら信号を低雑音増幅器（ＬＮＡ）２０４に入力するアンテナ２０２を備える。ＬＮＡ２０４の出力は、局部発振器（ＬＯ）信号に基づいてＲＦ信号をベースバンドにダウンコンバートするダウンコンバータ２０６に入力される。ベースバンド信号は、データ変換器２１４に入力する前に信号にフィルターをかけるベースバンドフィルタ（ＢＢＦ）２０８に入力される。
[0015] ベースバンドフィルタ２０８は、ＭＯＳキャパシタ装置２１０を備える。後で更に詳細に開示されるように、ＭＯＳキャパシタ装置２１０は一般のＭＯＳキャパシタを超える改良された線形性を提供するように構成される。ＭＯＳキャパシタ装置２１０もＭＯＭキャパシタより大きな密度を有し、その結果、ＢＢＦ２０８は、ＭＯＭキャパシタの代わりにＭＯＳキャパシタ装置２１０を用いてより少ない回路領域を使用する回路において実行されることができる。
[0016] 図３は、改良された線形性のために構成されるＭＯＳキャパシタ装置３００の詳細な典型的な実施形態を示す。例えば、ＭＯＳキャパシタ装置３００は、図２に示されるＭＯＳキャパシタ装置２１０としての用途に適している。
[0017] ＭＯＳキャパシタ装置３００は、補助分岐（auxiliary branch）３０４に並列に接続される主分岐３０２を備えている。主分岐３０２は、正信号端子（＋）と負信号端子（−）との間に直列に接続される第１のＭＯＳキャパシタ対３０６、３０８を備える。第１のＭＯＳキャパシタ対３０６、３０８は、ノード３２２でバイアス電圧（ＶＢ）を受信するように接続される。ある具体例では、バイアス電圧（ＶＢ）がバイアス抵抗器（Ｒｂ）を介してノード３２２に結合される。キャパシタ３０６及び３０８の正端子は、ノード３２２に接続され、キャパシタ３０６及び３０８の負端子は正信号端子（＋）及び負信号端子（−）にそれぞれ接続される。
[0018] 主分岐３０２はまた正信号端子（＋）と負信号端子（−）との間に直列に接続される第２のＭＯＳキャパシタ対３１０、３１２を備える。このように、第２のＭＯＳキャパシタ対３１０、３１２は、第１のＭＯＳキャパシタ対３０６、３０８と並列に接続される。第２のＭＯＳキャパシタ対３１０、３１２は、ノード３２４で負バイアス電圧（−ＶＢ）を受けるように接続される。ある具体例では負のバイアス電圧（−ＶＢ）はバイアス抵抗器（Ｒｂ）を介してノード３２４に結合される。キャパシタ３１０及び３１２の負端子は、ノード３２４に接続され、キャパシタ３１０及び３１２の正端子は、正信号端子（＋）及び負信号端子（−）にそれぞれ接続される。
[0019] 補助分岐３０４は、正信号端子（＋）と負信号端子（−）との間に直列に接続される第３のＭＯＳキャパシタ対３１４、３１６を備える。このように、第３のＭＯＳキャパシタ対３１４、３１６は、主分岐３０２と並列に接続される。第３のＭＯＳキャパシタ対３１４、３１６は、ノード３２６でバイアス電圧（ＶＢ）を受けるように接続される。ある具体例では、バイアス電圧（ＶＢ）は、バイアス抵抗器（Ｒｂ）を介してノード３２６に結合される。キャパシタ３１４及び３１６の負端子は、ノード３２６に接続され、キャパシタ３１４及び３１６の正端子は、正信号端子（＋）及び負信号端子（−）にそれぞれ接続される。
[0020] 補助分岐３０４は、また、正信号端子（＋）と負信号端子（−）との間に直列に接続される第４のＭＯＳキャパシタ対３１８、３２０を備える。このように、第４のＭＯＳキャパシタ対３１８、３３０は、主分岐３０２と並列に接続される。第４のＭＯＳキャパシタ対３１８、３２０は、ノード３２８で負バイアス電圧（−ＶＢ）を受けるように接続される。ある具体例では負のバイアス電圧（−ＶＢ）はバイアス抵抗器（Ｒｂ）を介してノード３２８に結合される。キャパシタ３１８及び３２０の負端子は、ノード３２８に接続され、キャパシタ３１８及び３２０の正端子は、正信号端子（＋）及び負信号端子（−）にそれぞれ接続される。
[0021] さまざまな典型的な実施形態において、ＭＯＳキャパシタ装置３００は、小さい回路サイズで高い線形性のキャパシタンスを達成するために一つ以上の新規な特徴を利用する。例えば、ＭＯＳキャパシタ装置３００は、以下の特徴の一つ以上を利用する。
逆並列のキャパシタ構成
[0022] 図３にて図示したように、主キャパシタ分岐３０２は逆並列構成で４つのＭＯＳキャパシタを利用する２本の信号経路を備える。例えば、第１の信号経路は、それらの信号経路に沿ってそれらの極性が逆になるように逆並列に接続されるキャパシタ３０６、３０８を備える。正バイアス電圧は、ノード３２２に供給され、それはキャパシタ３０６及び３０８を酸化物領域（即ち図１に示される領域１０４）において動作させる。２つのキャパシタの極性を反転させることによって、結合されたキャパシタンスは、電圧に関して少ない変化を有することになる。
[0023] 主分岐３０２の第２の信号経路は、キャパシタ３１０及び３１２を備える。第２信号経路のキャパシタ３１０及び３１２の極性は、また、第２の信号経路に沿って反転される。負のバイアス電圧は、ノード３２４に供給され、それはキャパシタ３１０及び３１２を酸化物領域（即ち図１に示される領域１０４）において動作させる。その結果、主分岐３０２のキャパシタ３０６、３０８、３１０及び３１２は、酸化物領域において動くように構成され、Ｖ＝０のまわりの線形動作に加えて容量電圧（ＣＶ）曲線の曲がり角で変化を減少させるために組み合わされる。
[0024] このように、主分岐３０２の各々の信号経路は、反転されたキャパシタ極性により電圧に関してより少ないキャパシタンス変化を有し、合計キャパシタンス変化は、主分岐３０２の合計キャパシタンスを決定するために２つの信号経路を結合することによって更に減少される。
補助キャパシタ分岐
[0025] ＭＯＳキャパシタ装置３００に含まれる他の特徴は、補助分岐の使用である。例えば、装置３００は１つの補助分岐３０４を備えるが、多数の補助分岐が使用されることができる。
[0026] 補助分岐３０４のキャパシタは、反転されたそれらの極性で直列に接続され、空乏モード又は酸化物モードのいずれかにおいて動作するようにバイアスされる。例えば、キャパシタ３１４及び３１６は、正電圧（ＶＢ）によってバイアスされるノード３２６に接続されるそれらの負端子を有する。例えば、キャパシタ３１８及び３２０は、負電圧（−ＶＢ）によってバイアスされるノード３２８に接続されるそれらの負端子を有する。
[0027] 逆並列構成及び補助分岐３０４のバイアスは、ＭＯＳキャパシタ装置３００によって提供される全体的なキャパシタンスの線形性を改良するために動作する。補助分岐３０４のキャパシタは、また、改良された線形性を達成するために寸法付けされる。
キャパシタバイアス
[0028] ＭＯＳキャパシタ装置３００に含まれる他の特徴は、キャパシタバイアスである。例えば、主分岐３０２の信号経路は、バイアス電圧−ＶＢ及び＋ＶＢによってバイアスされる。ある具体例では、電圧ＶＢは、供給電圧に等しいが、他の実施形態の他の値のために構成されることができる。主分岐３０２の信号経路をバイアスすることによって、キャパシタは酸化物領域か空乏領域のいずれかにおいて動作させられる。ＭＯＳキャパシタの２つの領域のうちの１つにおいて動作させるために大きいバイアス電圧を使用することは、小さな信号変化により領域間の交差の可能性を回避する。その結果、より少ないキャパシタンス変化及びより大きな線形性が得られることができる。バイアスは、図３にて図示したように、主３０２の及び補助３０４の分岐の信号経路の全に対して提供される。
キャパシタサイジング比率(Capacitor Sizing Ratios)
[0029] ＭＯＳキャパシタ装置３００に含まれる他の特徴は、選択されたサイジング比率を達成し、それによって線形性を改良するためのＭＯＳキャパシタのサイジングである。例えば、電圧が最大であるＣＶカーブの端で、電圧に関するキャパシタンス変化を減少しながら、主分岐３０２から所望のキャパシタンスを得るために主分岐３０２のキャパシタの比率が調整される。ある具体例では、キャパシタ３０８及び３１２のキャパシタンス値は、ＣＭとして指定される。キャパシタ３０６及び３１０のためのキャパシタンス値は、（１＋α）＊ＣＭとして指定される。
[0030] 補助分岐３０４のキャパシタの比率は、電圧に関する適正なキャパシタンス変化を得るためであるが、２つの分岐が並列に組み合わされるとき主分岐３０２に対して反対方向関係で、主分岐３０２のキャパシタンス変化を相殺するように調整される。ある具体例では、キャパシタ３１６及び３２０のキャパシタンス値は、ＣＡとして指定される。キャパシタ３１４及び３１８のためのキャパシタンス値は、β＊ ＣＡとして指定される。例えば、１つの実施では、以下のキャパシタンス関係が当てはまる。
１． ＣＭ＝６＊ＣＡ
２． β＝３
３． α＝−１／６
[0031] このように、さまざまな典型的な実施形態で、ＭＯＳキャパシタ装置３００は、以下の新規な特徴を含む。
１．線形性を改良するために逆極性に直列に及び並列に接続されるＭＯＳキャパシタ対を備える主分岐。
２．酸化物及び空乏動作領域間の遷移を排除し、酸化物又は空乏領域のいずれかにおいてＭＯＳキャパシタ動作を行わせるための大きなオフセットバイアス。
３．主分岐と並列に接続された一つ以上の補助分岐。補助分岐は、線形性を改良するために逆極性で直列に及び並列に接続されるＭＯＳキャパシタ対を備える。
４．更に線形性を改良するために主分岐内で、補助分岐の内で、及び主分岐と補助分岐間で選択されるキャパシタンス比率。
[0032] 図４は、図３に示されるＭＯＳキャパシタ装置３００の典型的な実施形態のためのキャパシタンスと電圧との関係を例示するグラフ４００を示す。グラフ４００において、キャパシタンスは垂直軸で示され、電圧が水平軸で示される。
[0033] プロット線４０２は、ＭＯＳキャパシタ装置３００の逆並列構成の特徴だけを利用することによって電圧に関するキャパシタンス変化の改良を例示する。例えば、主分岐３０２だけを利用する。プロット線４０４は、ＭＯＳキャパシタ装置３００のキャパシタバイアス特徴を利用することによって電圧に関するキャパシタンス変化の付加的改良を例示する。例えば、大きいバイアス電圧を利用することは、酸化物か空乏領域のいずれかでキャパシタ動作をさせる。プロット線４０６は、ＭＯＳキャパシタ装置３００の補助分岐特徴を利用することによって電圧に関するキャパシタンス変化の更なる改良を例示する。例えば、補助分岐３０４は逆並列構成によって構成され、大きいバイアス電圧及び主分岐３０２と並列に接続される。
[0034] ここに記載されている実施形態、技術及び実装は、同様な非線形特性を示す他のキャパシタ技術に適用されることができることは理解されるべきです。このように、さまざまな実施形態は、ＭＯＳキャパシタだけでの実施に限定されないが、他のキャパシタタイプ又は等価物によって実施されることができる。
[0035] 図５は、改良された線形性のために構成されるＭＯＳキャパシタ装置５００の典型的な実施形態を示す。例えば、装置５００は、図３で示されるアンテナスイッチ３００としての使用に適している。ある態様では、装置５００は本明細書に説明されるような機能を提供するように構成された１つ又は複数のモジュールによって実施される。例えば、ある態様では、各モジュールは、ハードウェア及び／又はハードウェア実行ソフトウェアを備える。
[0036] 装置５００は第１の電圧範囲にわたって動作する複数のキャパシタと関連する容量線形性を提供するための手段（５０２）を備える第１のモジュールを備え、それは一態様では主分岐３０２を備える。
[0037]装置５００は、複数のキャパシタと関連する容量線形性を第２の電圧範囲に拡張するための手段（５０４）を備える第２のモジュールを備え、拡張するための手段は提供するための手段に結合され、それは一態様では補助分岐３０４を備える。
[0038] 当業者は、情報及び信号は、様々な異なる技術及び技法のうちの任意のものを使用して表され得る、又は処理され得る情報及び信号を理解するであろう。例えば、上記の説明を通して参照されうるデータ、命令群、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界或いは磁気粒子、光学界又は光学粒子、或いはそれら任意の組み合わせによって表わされうる。トランジスタタイプ及び技術は、同じ結果を達成するために置き換えられ得る、再配列され得る、又はそうでなければ修正され得ることはさらに認識される。例えば、ＰＭＯＳトランジスタを利用して示される回路は、ＮＭＯＳトランジスタを使用するために変更され得、その反対も同様である。従って、本明細書で開示された増幅器は、様々なトランジスタタイプ及び技術を使用して実現され得、図面で図示されるそれらのトランジスタタイプ及び技術に限定されるわけではない。例えば、ＢＪＴ、ＧａＡｓ、ＭＯＳＦＥＴ、又は任意の他のトランジスタ技術のようなトランジスタタイプが使用され得る。
[0039] 当業者はさらに、本明細書で開示された実施形態に関連して説明された多様な実例となる論理ブロック、モジュール、回路、及びアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、又は両方の組み合わせとしてインプリメントされ得ることをさらに理解するであろう。このハードウェア及びソフトウェアの互換性を明確に例示するために、様々な例示的なコンポーネント、ブロック、モジュール、回路、及びステップが、それらの機能性の点から概して上で説明されている。そのような機能が、ハードウェアとして実現されるか、或いはソフトウェアとして実現されるかは、特定のアプリケーション及びシステム全体に課せられる設計制約に依存する。当業者は、各特定のアプリケーションに関して、様々な方法で、説明された機能性を実装しうるが、そのような実装の決定は、本発明の例証的な実施形態の範囲から逸脱を引き起こしていると解釈されるべきでない。
[0040] ここに開示された実施形態に関連して説明されたさまざまな例示的な論理ブロック、モジュール、及び回路は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）又はその他のプログラマブル論理デバイス、ディスクリート・ゲート又はトランジスタ・ロジック、ディスクリート・ハードウェア・コンポーネント、或いはここに説明された機能を実行するように設計されるこれらの任意の組み合わせで、インプリメント又は実行されうる。汎用プロセッサは、マイクロプロセッサでありうるが、代替として、このプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシン（state machine）でありうる。プロセッサはまた、例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連結する１つまた複数のマイクロプロセッサ、又は任意の他のこういった構成である、コンピュータ機器の組み合わせとして実装され得る。
[0041] ここで開示された実施形態に関連して説明されたアルゴリズム又は方法のステップは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、又はこれら２つの組み合わせにおいて、具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバルディスク、ＣＤ−ＲＯＭ、又は当該技術分野において周知である任意の他の形状の記憶媒体内において存在しうる。典型的な記憶媒体は、プロセッサがこの記憶媒体から情報を読み取り、またこの記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替的に、記憶媒体はプロセッサと一体化されうる。プロセッサ及び記憶媒体は、ＡＳＩＣ内において存在しうる。ＡＳＩＣは、ユーザ端末内において存在しうる。代替において、プロセッサ及び記憶媒体は、ユーザ端末内の離散コンポーネントとして存在し得る。
[0042] １つ以上の例示的な実施形態において、記述された機能は、ハードウェア、ソフトウェア、ファームウェア、又はそれらのあらゆる組み合わせに実現されうる。ソフトウェアでインプリメントされた場合、機能は、１つ以上の命令又はコードとしてコンピュータ読み取り可能媒体上に記憶されてもよく、或いは、１つ以上の命令又はコードとしてコンピュータ可読媒体上に送信され得る。コンピュータ読取り可能な媒体は、１つの場所から別の場所へのコンピュータプログラムの転送を促進する任意の媒体を含むコンピュータ記憶媒体及び通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体でありうる。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、ＣＤ−ＲＯＭ又は他の光ディスク記憶装置、磁気ディスク記憶装置又は他の磁気記憶装置、若しくは命令又はデータ構造の形で所望のプログラムコードを搬送又は記憶するよう使用されることができ、コンピュータによってアクセスされることができる任意の他の媒体を備えることができる。また、任意の接続は、厳密にはコンピュータ可読媒体と称される。例えば、ソフトウェアがウェブサイト、サーバ、又は他の遠隔ソースから、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波のようなワイヤレス技法を使用して送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、若しくは赤外線、無線、及びマイクロ波のようなワイヤレス技法は送信媒体の定義に含まれている。ディスク（ｄｉｓｋ）及びディスク（ｄｉｓｃ）は、本明細書で使用される場合、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザーディスク（登録商標）（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピー（登録商標）ディスク（ｄｉｓｋ）、及びブルーレイディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生するが、ディスク（ｄｉｓｃ）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせはまた、コンピュータ可読媒体の範囲内に含まれるべきである。
[0043] 開示された典型的な実施形態の上記説明は、いかなる当業者であっても、本発明の製造又は使用を可能にするように提供される。これら典型的な実施形態への様々な修正は、当業者にとって容易に明らかであり、ここに定義された一般的な原理は、本発明の精神又は範囲から逸脱することなく、他の実施形態にも適用されうる。従って、本発明は、ここに示された典型的な実施形態に限定されるようには意図されず、ここに開示される原理及び新規な特徴と一致する最も広い範囲を与えられることとなる。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
逆極性で直列に接続される第１のキャパシタ対を有する第１の信号経路及び逆極性で直列に接続される第２のキャパシタ対を有する第２の信号経路を備える主分岐と、前記第１及び第２の信号経路は並列に接続され、
逆極性で直列に接続され、前記主分岐と並列に接続される少なくとも１つのキャパシタ対を有する少なくとも１つの信号経路を備える補助分岐と、
を備える装置。
［Ｃ２］
前記第１及び第２のキャパシタ対は、第１及び第２の金属酸化物半導体（ＭＯＳ）キャパシタ対をそれぞれ備え、前記少なくとも１つのキャパシタ対は、少なくとも１つのＭＯＳキャパシタ対を備える、Ｃ１に記載の装置。
［Ｃ３］
前記主分岐及び前記補助分岐は、前記ＭＯＳキャパシタ対を空乏又は酸化物領域において動作させるためにバイアス電圧によってバイアスされる、Ｃ２に記載の装置。
［Ｃ４］
前記第１及び第２のＭＯＳキャパシタ対は、選択されたキャパシタンス比率を有する、Ｃ３に記載の装置。
［Ｃ５］
前記少なくとも一つのＭＯＳキャパシタ対は、選択されたキャパシタンス比率を有する、Ｃ４に記載の装置。
［Ｃ６］
前記第１及び第２のＭＯＳキャパシタ対は、前記少なくとも１つのＭＯＳキャパシタ対に対して選択されたキャパシタンス比率を有する、Ｃ４に記載の装置。
［Ｃ７］
前記第１及び第２のＭＯＳキャパシタ対は、前記少なくとも一つのキャパシタ対に対して選択されたキャパシタンス比率を有する、Ｃ２に記載の装置。
［Ｃ８］
前記少なくとも１つの信号経路は、逆極性で直列に接続される第３のキャパシタ対を有する第３の信号経路及び逆極性で直列に接続される第４のキャパシタ対を有する第４の信号経路を備え、前記第３及び第４の信号経路は前記主分岐に並列に接続される、Ｃ２に記載の装置。
［Ｃ９］
前記補助分岐は、前記第３及び第４のＭＯＳキャパシタ対を空乏又は酸化物領域のいずれかにおいて動作させるためにバイアス電圧によってバイアスされる、Ｃ８に記載の装置。
［Ｃ１０］
第１の電圧範囲にわたって動作する複数のキャパシタと関連する容量線形性を提供するための手段と、
第２の電圧範囲に前記複数のキャパシタと関連する前記容量線形性を拡張するための手段と、前記拡張するための手段は前記提供するための手段に結合される、
を備える、装置。
［Ｃ１１］
前記複数のキャパシタは、複数の金属酸化物半導体（ＭＯＳ）キャパシタ対を備える、Ｃ１０に記載の装置。
［Ｃ１２］
前記提供するための手段及び前記拡張するための手段は、空乏又は酸化物領域において前記ＭＯＳキャパシタ対を動作させるためにバイアスするための手段を備える、Ｃ１１に記載の装置。
［Ｃ１３］
前記複数のＭＯＳキャパシタ対は、選択されたキャパシタンス比率を有する、Ｃ１２に記載の装置。
［Ｃ１４］
前記提供するための手段は、
逆極性で直列に接続される第１のＭＯＳキャパシタ対から第１のキャパシタンス値を生成するための手段と、
逆極性で直列に接続される第２のＭＯＳキャパシタ対から第２のキャパシタンス値を生成するための手段と、前記第１及び第２のキャパシタンス値を生成するための手段は並列に接続される、
を備える、Ｃ１１の装置。
［Ｃ１５］
前記第１及び第２のＭＯＳキャパシタ対は、選択されたキャパシタンス比率を有する、Ｃ１４に記載の装置。
［Ｃ１６］
前記拡張するための手段は、
逆極性で直列に接続される第３のＭＯＳキャパシタ対から第３のキャパシタンス値を生成するための手段と、
逆極性で直列に接続される第４のＭＯＳキャパシタ対から第４のキャパシタンス値を生成するための手段と、前記第３及び第４のキャパシタンス値を生成するための前記手段は前記提供するための手段と並列に接続される、Ｃ１４に記載の装置。

Claims (15)

  1. 第１の逆極性で直列に接続される第１のキャパシタ対を有する第１の信号経路及び第２の逆極性で直列に接続される第２のキャパシタ対を有する第２の信号経路を備える主分岐と、前記第１及び第２の信号経路は並列に接続され、前記第１のキャパシタ対は、第１のバイアス電圧を受けるように構成され、前記第２のキャパシタ対は、前記第１のバイアス電圧とは異なる第２のバイアス電圧を受けるように構成され、
    第３の逆極性で直列に接続され、前記主分岐と並列に接続される少なくとも１つのキャパシタ対を有する少なくとも１つの信号経路を備える補助分岐とを備え、前記第１のキャパシタ対、前記第２のキャパシタ対、及び前記少なくとも１つのキャパシタ対は、アナログフィルタの線形性を改良するように構成される装置。
  2. 前記第１及び第２のキャパシタ対は、第１及び第２の金属酸化物半導体（ＭＯＳ）キャパシタ対をそれぞれ備え、前記少なくとも１つのキャパシタ対は、少なくとも１つのＭＯＳキャパシタ対を備える、請求項１に記載の装置。
  3. 前記第１のキャパシタ対は、第１のキャパシタ及び第２のキャパシタを備え、前記第１のキャパシタは、前記第２のキャパシタの第２の正端子に接続される第１の正端子を有する、請求項１に記載の装置。
  4. 前記第２のキャパシタ対は、第３のキャパシタ及び第４のキャパシタを備え、前記第３のキャパシタは、前記第４のキャパシタの第２の負端子に接続される第１の負端子を有し、前記第３のキャパシタの第３の正端子は、前記第１のキャパシタの第３の負端子に結合される、請求項３に記載の装置。
  5. 前記少なくとも１つのＭＯＳキャパシタ対は、キャパシタンス比率を有し、前記第１及び第２のＭＯＳキャパシタ対の各々は、前記少なくとも１つのＭＯＳキャパシタ対に対してキャパシタンス比率を有する、請求項２に記載の装置。
  6. 前記第１のキャパシタ対の正端子は、前記第１のバイアス電圧を受けるように構成され、前記第２のキャパシタ対の負端子は、前記第２のバイアス電圧を受けるように構成される、請求項１に記載の装置。
  7. 前記第１及び第２のキャパシタ対の各々は、前記少なくとも１つのキャパシタ対に対してキャパシタンス比率を有する、請求項１に記載の装置。
  8. 前記少なくとも１つの信号経路は、前記第３の逆極性で直列に接続される第３のＭＯＳキャパシタ対を有する第３の信号経路及び第４の逆極性で直列に接続される第４のＭＯＳキャパシタ対を有する第４の信号経路を備え、前記第３及び第４の信号経路は前記主分岐に並列に接続される、請求項２に記載の装置。
  9. 前記少なくとも１つのキャパシタ対は、第５のキャパシタ及び第６のキャパシタを備え、前記第５のキャパシタは、前記第６のキャパシタの第５の負端子に接続される第４の負端子を有する、請求項４に記載の装置。
  10. 前記第１のキャパシタ対は、第１のキャパシタ及び第２のキャパシタを備え、前記第１のキャパシタは、正信号端子に結合された第１の端子及び前記第２のキャパシタの第３の端子に結合された第２の端子を有し、前記第２のキャパシタは、負信号端子に結合された第４の端子を有する、請求項１に記載の装置。
  11. 前記第２のキャパシタ対は、第３のキャパシタ及び第４のキャパシタを有し、前記第３のキャパシタは、前記正信号端子に結合された第５の端子及び前記第４のキャパシタの第７の端子に結合された第６の端子を有し、前記第４のキャパシタは、前記負信号端子に結合された第８の端子を有し、前記第１のキャパシタの前記第２の端子及び前記第２のキャパシタの前記第３の端子は、第１のバイアス抵抗器に接続される、請求項１０に記載の装置。
  12. 前記第３のキャパシタの前記第６の端子及び前記第４のキャパシタの前記第７の端子は、第２のバイアス抵抗器に接続される、請求項１１に記載の装置。
  13. 前記第１のキャパシタ対は、第１のバイアス抵抗器に結合され、前記第２のキャパシタ対は、第２のバイアス抵抗器に結合される、請求項１に記載の装置。
  14. 前記第２のバイアス電圧は、負電圧であり、前記第２のバイアス電圧は、前記第１のバイアス電圧の大きさと同じ大きさを有する、請求項１に記載の装置。
  15. 前記第１のキャパシタ対の端子の第１の極性は、前記第２のキャパシタ対の端子の第２の極性とは異なる、請求項１に記載の装置。
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