JP6305585B2 - 撮像装置、撮像システム、撮像装置の駆動方法、撮像システムの駆動方法 - Google Patents

Description

本発明は、複数の光電変換部を含む画素を複数有する撮像装置、撮像システムに関するものである。

複数の光電変換部を含む画素を複数有し、一方の光電変換部に基づく信号と、他方の光電変換部の一部の光電変換部に基づく信号とを出力する撮像装置が知られている。この少なくとも２つの信号を用いた形態として、例えば位相差検出方式の焦点検出を行う焦点検出方法が提案されている。このような焦点検出方法に利用可能な信号を出力する撮像装置の一例として、１対の光電変換部を、２次元に配列したマイクロレンズアレイのマイクロレンズ毎に設けたものがある。特許文献１には、１つのマイクロレンズを介して光が入射される１対の光電変換部が出力する信号の加算、非加算を１対の光電変換部を有する画素単位で任意に行うことのできる撮像装置が提案されている。

また、特許文献２には、測距用の画素と撮像用の画素とを有する撮像装置が、静止画撮影モード、間引きモード、測距モードの３種類の読み出し方法で動作することが記載されている。静止画撮影モードでは、測距用の画素と撮像用の画素の画素信号が撮像装置から出力されるが、測距用の画素からの画素信号はその後の信号処理で使用せず、撮像用の画素信号のみを使用する。測距モードは、静止画撮影モードとは逆に、撮像用の画素からの画素信号をその後の信号処理で使用せず、測距用の画素からの画素信号を使用する形態である。間引きモードは、撮像装置から画素信号を出力させる際に、撮像用の画素からのみ画素信号を出力させ、測距用の画素からは画素信号を出力させない形態である。

特開２００１−８３４０７号公報 特開２０００−１５６８２３号公報

特許文献１に記載の撮像装置では複数の光電変換部に基づく信号である画像取得用信号を得ると共に、位相差検出方式の焦点検出を行うための信号であり、一部の光電変換部に基づく信号である焦点検出用信号を高速に得る検討が充分になされていなかった。

特許文献２に記載の撮像装置では、画像取得用信号を得るためには静止画撮影モードと間引きモードの一方で動作を行い、焦点検出用信号を得るためには測距モードで動作を行うことが必要だった。よって、画像取得用信号と焦点検出用信号とを得るためには、複数回、固体撮像素子の画素を走査して画素信号を出力させる必要があった。

従って、特許文献１，２ともに、撮像装置から複数の光電変換部のうちの一部の光電変換部に基づく信号を高速に得ると共に、複数の光電変換部に基づく信号を得る検討が充分では無かった。

本発明は上記の課題を解決するために為されたものであり、一の態様は、複数行および複数列に渡って配された複数の画素と、複数のマイクロレンズを有するとともに、前記複数のマイクロレンズの各々が前記複数の画素の各々に対応して配されたマイクロレンズアレイと、前記複数列に対応して配された複数の増幅回路とを有し、前記複数の画素の各々が信号電荷を生成する複数の光電変換部を含むとともに、前記信号電荷に基づく信号を出力し、前記複数の増幅回路の各々が、対応する前記画素が出力する前記信号に基づく信号を増幅した増幅信号を出力する撮像装置であって、１フレーム期間内に、前記複数の画素の各々は第２の信号を出力し、前記複数の画素の少なくとも一部の画素の各々は、第１の信号をさらに出力し、前記第１の信号は、前記複数の光電変換部のうちの一部のみの光電変換部の前記信号電荷に基づく信号であり、前記第２の信号は、前記複数の光電変換部の少なくとも他の一部の光電変換部の前記信号電荷に基づく信号であり、前記撮像装置の出力する、前記第１の信号に基づく増幅信号の個数が、前記撮像装置の出力する、前記第２の信号に基づく増幅信号の個数よりも少ないことを特徴とする撮像装置である。

また、一の態様は、複数行および複数列に渡って配された複数の画素と、複数のマイクロレンズを有するとともに、前記複数のマイクロレンズの各々が前記複数の画素の各々に対応して配されたマイクロレンズアレイと、前記複数列に対応して配された複数のアナログデジタル変換回路とを有し、前記複数の画素の各々が信号電荷を生成する複数の光電変換部を含むとともに、前記信号電荷に基づいたアナログ信号を出力し、前記複数のアナログデジタル変換回路の各々が、対応する前記画素が出力する前記アナログ信号をアナログデジタル変換することでデジタル信号を出力する撮像装置であって、１フレーム期間内に、前記複数の画素の各々は第２の信号を出力し、前記複数の画素の少なくとも一部の画素の各々は、第１の信号をさらに出力し、前記第１の信号は、前記複数の光電変換部のうちの一部のみの光電変換部の前記信号電荷に基づく信号であり、前記第２の信号は、前記複数の光電変換部の少なくとも他の一部の光電変換部の前記信号電荷に基づく信号であり、前記撮像装置の出力する、前記第１の信号に基づくデジタル信号の個数が、前記撮像装置の出力する、前記第２の信号に基づくデジタル信号の個数よりも少ないことを特徴とする撮像装置である。

本発明は、複数の光電変換部の一部の光電変換部に基づく信号を高速に得ると共に、複数の光電変換部に基づく信号を得ることができる撮像装置、撮像システムを提供することができる。

焦点検出画素として動作させる画素の配置例を示した模式図。 撮像装置に関する画素部と信号処理回路とを例示した模式図。 撮像装置の画素部に関する配置例を示した図。 撮像装置に関する模式図。 撮像装置のアナログデジタル変換回路の一例を示した模式図。 撮像装置に関する動作タイミングを表した図。 撮像装置に関する他の一例の動作タイミングを表した図。 撮像装置のアナログデジタル変換回路の別の一例を示した模式図。 他の一例の撮像装置に関する画素部と信号処理回路とを例示した模式図。 他の一例の撮像装置に関する画素部を例示した模式図。 他の一例の撮像装置に関する模式図。 他の一例の撮像装置に関する動作タイミングを表した図。 他の一例の撮像装置に関する模式図。 他の一例の撮像装置に関する動作タイミングを表した図。 他の一例の撮像装置に関する動作タイミングを表した図。 撮像システムに関する模式図。 他の一例の撮像システムに関する模式図。 他の一例の撮像装置と、カウンタ回路に関する模式図。 他の一例の撮像装置に関する動作タイミングを表した図。 他の一例の画素部と、他の一例の撮像装置の模式図。 他の一例の撮像装置に関する動作タイミングを表した図。 他の一例の撮像装置の模式図と、他の一例の撮像装置に関する動作タイミングを表した図。 他の一例の撮像装置に関する動作タイミングを表した図。 他の一例の撮像装置の模式図と、他の一例の撮像装置に関する動作タイミングを表した図。 他の一例の撮像装置の模式図と、他の一例の撮像装置に関する動作タイミングを表した図。 他の一例の撮像装置に関する動作タイミングを表した図。 他の一例の撮像装置の模式図と、他の一例の撮像装置に関する動作タイミングを表した図。 他の一例の撮像装置の模式図と、他の一例の撮像装置に関する動作タイミングを表した図。 他の一例の撮像装置の模式図と、他の一例の撮像装置に関する動作タイミングを表した図。 他の一例の撮像装置の模式図と、他の一例の増幅回路の模式図。 他の一例の撮像装置に関する動作タイミングを表した図。

［実施例１］
以下、図面を参照しながら本実施例の撮像装置について説明する。

本実施例の撮像装置に設けられた画素は、位相差検出方式による焦点検出のための焦点検出用信号の基となる信号と、撮像のための信号である画像取得用信号の基となる信号を出力する。例えば、ライン状またはクロス状に配置された、複数の画素から焦点検出用信号の基となる信号が出力される。撮像装置は、画素から出力される焦点検出用信号の基となる信号と画像取得用信号の基となる信号を処理して焦点検出用信号、画像取得用信号を出力する。撮像装置から出力された焦点検出用信号に基づいて、入射光の相互の位相差を検出することができる。この検出された位相差に基づいて焦点検出を行うことができる。

図１（ａ）に、本実施例の撮像装置における、画素が出力する信号（以下、画素信号と表記する）の読み出し方の一例を示す。本実施例の画素の各々は、後述するように、複数の光電変換部を有している。複数の光電変換部の一方の信号電荷に基づいて出力される画素信号をＡ信号と表記する。また、複数の光電変換部の信号電荷に基づいて出力される画素信号をＡ＋Ｂ信号と表記する。Ａ信号は焦点を検出するための信号である焦点検出用信号の基となる信号である。Ａ＋Ｂ信号は画像取得用信号の基となる信号である。Ａ＋Ｂ信号は画素が出力する第２の信号であり、Ａ信号は画素が出力する第１の信号である。

図１（ａ）〜（ｃ）は、画素が複数行、複数列配された形態を模式的に表している。図１（ａ）は、一部の行において全ての画素がＡ信号を出力する形態である。また、ＡとＡ＋Ｂとが併記された領域の画素はＡ信号を出力した後、Ａ＋Ｂ信号を出力する。Ａ＋Ｂと記された領域の画素は、Ａ＋Ｂ信号の出力を行うが、Ａ信号の出力は行わない。

図２に、図１（ａ）に示した撮像装置の一部である４行４列の画素を抜き出すとともに、画素からの信号を処理する信号処理回路と水平走査回路とを合わせて示した模式図を示す。図２の画素は、４行×４列を基本単位としたベイヤー配列で配置されている。以下、複数行、複数列の画素が配列された領域を画素部と表記する。図２では、画素に設けられているカラーフィルター２２の色であるＲ（赤）、Ｇ（緑）、Ｂ（青）を括弧書きで示し、その下段に出力する信号を記している。つまり、図２の上から数えて１行目、左から数えて１列目の画素は緑のカラーフィルターを有しており、Ａ信号とＡ＋Ｂ信号とを時分割で出力することを示している。図２において、図の上から数えて１行目Ｌ１、２行目Ｌ２の全ての画素はＡ信号と、Ａ＋Ｂ信号を時分割で出力する。図の上から数えて３行目Ｌ３、４行目Ｌ４の全ての画素は、Ａ信号は出力せず、Ａ＋Ｂ信号のみを出力する。尚、以下特に断りのない限りは、本明細書を通じてＸ行目（Ｘは自然数）と表記する際は全て図の上から数えたものとして表す。同様に、Ｙ列目（Ｙは自然数）と表記する際についても、特に断りのない限り本明細書を通じて図の左から数えたものとして表す。複数列配された画素の各列に信号処理回路１０１が設けられており、水平走査回路１４からの信号に基づいて各画素から画素信号を読み出し、読み出した信号を撮像装置の外部に出力する。図２に示した撮像装置の例では、水平走査回路１４が行列状に画素１００が配された画素領域を挟んで２つ設けられている。信号処理回路１０１は１列おきに同一の水平走査回路１４に電気的に接続されている。この構成にすることにより、例えば１列目と２列目に設けられた信号処理回路を２つの水平走査回路１４のそれぞれが選択することにより、１列目と２列目の画素１００のそれぞれから画素信号を同時に出力させることができる。

図３（ａ）は本実施例に関する撮像装置の上面模式図である。画素１００は、第１の光電変換部である第１のフォトダイオード１、第２の光電変換部である第２のフォトダイオード５１、フォトダイオード１、５１に電気的に接続された画素内読み出し回路部１０を含んでいる。以下では、１つの画素１００が有するフォトダイオード１とフォトダイオード５１とをまとめて表す際は、受光部と表記する。１つのマイクロレンズ２３は、１つの受光部を覆うように配され、光束を受光部に集光する。つまり、１つのマイクロレンズは１つの受光部に対応して設けられている。また、１つのマイクロレンズによって集光された光は、１つのマイクロレンズに対応して設けられた画素１００が有する複数の光電変換部に入射する。本実施例の撮像装置は、複数のマイクロレンズを有するマイクロレンズアレイを有する。

次に、図３（ｂ）に、図３（ａ）でα−βの直線で示した部分のうち、２つの画素１００の断面を示す。カラーフィルター２２はマイクロレンズ２３とフォトダイオード１、５１との間に設けられている。

図４は本実施例の撮像装置のうち、２行２列の画素１００と、２列の信号処理回路１０１を抜き出して模式的に表した模式図である。２は垂直走査回路であり、タイミングジェネレータ１２（以下、ＴＧ１２と表記する）からのタイミング信号に基づいて画素を行ごとに選択して、画素から画素信号を出力させる垂直走査回路である。

次に画素１００について説明する。

画素１００は、転送ＭＯＳトランジスタ２０、５０、リセットＭＯＳトランジスタ４、増幅ＭＯＳトランジスタ５、選択ＭＯＳトランジスタ６を有する。フォトダイオード１、５１では光が入射すると、光電変換により信号電荷が生じる。転送ＭＯＳトランジスタ２０のゲートに、図６を用いて後述する垂直走査回路２が供給する転送パルスφＴ１をＨｉｇｈレベル（以降、Ｈレベルと表記する。同様に、ＬｏｗレベルをＬレベルと表記する。）として、フォトダイオード１が保持する信号電荷を増幅ＭＯＳトランジスタ５の入力ノードに転送する。同様に、転送ＭＯＳトランジスタ５０のゲートに、垂直走査回路２が供給する転送パルスφＴ２をＨレベルとして、フォトダイオード５１が有する信号電荷を増幅ＭＯＳトランジスタ５の入力ノードに転送する。リセットＭＯＳトランジスタ４のゲートに垂直走査回路２が供給するリセットパルスφＲをＨレベルとすると、増幅ＭＯＳトランジスタ５の入力ノードの電位がリセットされる。増幅ＭＯＳトランジスタ５は、入力ノードに転送された信号電荷に基づいて、電気信号を選択ＭＯＳトランジスタ６に出力する。選択ＭＯＳトランジスタ６は、増幅ＭＯＳトランジスタ５が出力した信号を、垂直走査回路２からゲートに供給される選択パルスφＳＥＬがＨレベルの時に垂直信号線７に出力する。

フォトダイオード１からの信号電荷が転送された増幅ＭＯＳトランジスタ５の入力ノードの電位に基づいて、垂直信号線７に出力される信号が前述したＡ信号に相当する。また、フォトダイオード５１からの信号電荷が転送された増幅ＭＯＳトランジスタ５の入力ノードの電位に基づいて、垂直信号線７に出力される信号がＢ信号である。また、転送パルスφＴ１、φＴ２を共にＨレベルとして、フォトダイオード１、５１のそれぞれに蓄積された信号電荷を増幅ＭＯＳトランジスタ５の入力ノードに転送する。この時の増幅ＭＯＳトランジスタ５の入力ノードの電位に基づいて垂直信号線７に出力される信号が前述したＡ＋Ｂ信号に相当する。本実施例では、Ｂ信号、すなわち、フォトダイオード５１において光電変換を行って保持した信号電荷のみが増幅ＭＯＳトランジスタ５の入力ノードに転送されて垂直信号線７に出力される信号については、画素１００からの出力動作を行わない。Ｂ信号に相当する信号は、画像取得用信号と焦点検出用信号との差分処理を、後述するデジタル信号処理回路が行うことによって取得する。このＢ信号もＡ信号と同様に焦点検出に用いられる焦点検出用信号の基となる信号である。以上が画素１００についての説明である。

次に、信号処理回路１０１について説明する。Ｃ０はクランプ容量である。８はオペアンプであり、クランプ容量Ｃ０を介して画素１００から出力される画素信号を増幅して出力する。オペアンプ８の帰還経路にはフィードバック容量Ｃ１、Ｃ２がそれぞれスイッチＳＷ２、ＳＷ３とともに設けられている。オペアンプ８の出力端子には、フィードバック容量Ｃ１、Ｃ２のうち、オペアンプ８の出力端子と入力端子とに対して導通状態にあるスイッチＳＷ２、ＳＷ３と直列に接続されたフィードバック容量の容量値の総和Ｃｆ＿ｔｏｔａｌとクランプ容量Ｃ０の容量比による反転ゲインが発生する。

オペアンプ８から出力された信号は、クランプ容量Ｃ３を介して、比較回路９に入力される。比較回路９はランプ信号発生回路１０から、時間に依存して電圧値が変化するランプ信号ＶＲＡＭＰがクランプ容量Ｃ４を介して供給される。比較回路９は、ランプ信号ＶＲＡＭＰとクランプ容量Ｃ３を介してオペアンプ８から出力される信号との比較を行い、比較結果に基づく信号であるラッチ信号ＬＡＴをカウンタ回路１１に出力する。つまり、ランプ信号ＶＲＡＭＰとオペアンプ８から出力される信号との大小関係が逆転した時に、比較回路９が出力するラッチ信号ＬＡＴの信号レベルが変化する。カウンタ回路１１にはＴＧ１２からクロックパルス信号ＣＬＫが出力されている。カウンタ回路１１は、ランプ信号発生回路１０が時間に依存したランプ信号ＶＲＡＭＰの電圧値の変化を開始してから比較回路９からラッチ信号ＬＡＴが変化するまでの間、クロックパルス信号ＣＬＫを計数したカウント信号を生成する。比較回路９から出力されるラッチ信号ＬＡＴが変化した時、クロックパルス信号ＣＬＫの計数を終了するとともに、ラッチ信号ＬＡＴが変化した時のカウント信号を保持する。信号保持部であるメモリ１３はランプ信号ＶＲＡＭＰを変化させる期間が終了すると、カウンタ回路１１に保持されたカウント信号の取り込みを行い、カウント信号を保持する。水平走査回路１４はＴＧ１２からのタイミング信号に基づいて各列のメモリ１３を順次選択し、各列のメモリ１３が保持したカウント信号を転送する。この水平走査回路１４によって出力された信号が、撮像装置の出力する出力信号ＳＩＧＯＵＴである。本実施例の出力信号ＳＩＧＯＵＴは、後述するデジタルＮ信号、デジタルＡ信号、デジタルＡ＋Ｂ信号である。すなわち、出力信号ＳＩＧＯＵＴは、画素信号に基づく信号である。また、デジタルＡ＋Ｂ信号は第２の信号に基づく信号であり、デジタルＡ信号は第１の信号に基づく信号である。本実施例では、第２の信号に基づく信号は画像取得用信号であり、第１の信号に基づく信号は焦点検出用信号である。尚、ランプ信号ＶＲＡＭＰは、比較回路９においてアナログ信号と比較される参照信号の一例である。

次に、図５に、カウンタ回路１１とメモリ１３の構成の一例を示す。カウンタ回路１１は、ＴＧ１２から供給されるクロックパルス信号ＣＬＫに基づいて、ｎビットのカウント信号ＣＫｎを生成し、メモリ１３に出力する。カウンタ回路１１とメモリ１３との間にはｎビットのカウント信号を伝送するカウント信号伝送線がｎ本設けられている。本実施例の撮像装置は、後述するが、相関二重サンプリング（以下、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）と表記する。）を行う。よって、画素１００のノイズレベルの信号であるＮ信号と、受光部が光電変換して生じた信号電荷が転送された増幅ＭＯＳトランジスタ５の入力ノードの電位に基づいて出力されるＳ信号とが画素１００から出力される。Ｓ信号は、本実施例ではＡ信号とＡ＋Ｂ信号である。従って、画素１００からは１フレーム期間内に、Ｎ信号、Ａ信号、Ａ＋Ｂ信号の３つの信号が出力される。なお、１フレーム期間とは、後述する図７（ｂ）で示した垂直同期信号ＶＤが１度Ｈレベルとなった後、次にＨレベルとなるまでの期間である。本実施例では、アナログ信号であるＮ信号、Ａ信号、Ａ＋Ｂ信号のそれぞれが画素１００から出力される都度、デジタル信号に変換する動作を行う。このため、メモリ１３はデジタル信号値を保持するメモリ部をそれぞれの信号に対応して３つ設けている。即ち、メモリ部Ｍ１はＮ信号に基づくデジタルＮ信号、メモリ部Ｍ２はＡ信号に基づくデジタルＡ信号、メモリ部Ｍ３はＡ＋Ｂ信号に基づくデジタルＡ＋Ｂ信号を保持する。すなわち、メモリ部Ｍ１はノイズレベルの信号値であるデジタル信号が入力されるＮメモリである。また、メモリ部Ｍ２は、画素の一部の光電変換部に基づく前記画素信号に基づく信号を保持するＳ１メモリである。また、メモリ部Ｍ３は、画素の複数の光電変換部に基づく画素信号に基づく信号を保持するＳ２メモリである。メモリ１３にはＮ信号線１５とＳ信号線１６とが電気的に接続されており、Ｎ信号線１５にはメモリ部Ｍ１からデジタルＮ信号、Ｓ信号線１６にはメモリ部Ｍ２，Ｍ３のそれぞれからデジタルＡ信号と、Ａ＋Ｂ信号に基づくデジタルＡ＋Ｂ信号とが時分割で出力される。

次に図６に、図２に例示した撮像装置のうち、１行目の画素１００が行う動作のタイミングを示す。スイッチパルスφＳＷ１は、スイッチＳＷ１のオン、オフを切り替えるパルスであり、Ｈレベルの時にスイッチＳＷ１がオンとなる。Ｖ１はオペアンプ８の出力を表している。ＳＩＧＯＵＴは水平走査回路１４が各列のメモリ１３を選択し、各メモリ部からカウント信号を出力させるタイミングを示している。以下では、φＳＷ２およびφＳＷ３の少なくとも一方がハイレベルである、つまり、クランプ容量Ｃ０の容量値との比で信号を増幅するものとする。

時刻ｔ１１において、リセットパルスφＲはＨレベルとし、増幅ＭＯＳトランジスタ５の入力ノードをリセットレベルの電位とする。また、選択パルスφＳＥＬをＨレベルとする。これにより、増幅ＭＯＳトランジスタ５の入力ノードがリセットレベルの電位である時の画素信号が垂直信号線７に出力される。スイッチパルスφＳＷ１、φＣをＨレベルとする。スイッチパルスφＣがＨレベルとなる事により、スイッチＳＷ４とスイッチＳＷ５がオンとなる。スイッチパルスφＳＷ１をＨレベルとして、オペアンプ８の出力端子と入力端子とをショートさせることにより、オペアンプ８のリセットを行う。スイッチパルスφＣをＨレベルとすることによりクランプ容量Ｃ４のリセットを行う。また、時刻ｔ１１において、選択パルスφＳＥＬをＨレベルとし、増幅ＭＯＳトランジスタ５の入力ノードのリセットレベルの電位に基づいて垂直信号線７に画素信号が出力される。

時刻ｔ１２において、リセットパルスφＲ、スイッチパルスφＳＷ１、φＣをＬレベルとする。クランプ容量Ｃ０，Ｃ３，Ｃ４には、スイッチパルスφＳＷ１、φＣがＬレベルとなるときの電位がそれぞれ保持される。リセットパルスφＲがＨレベルからＬレベルに遷移する時、リセットＭＯＳトランジスタ４で生じるチャージインジェクションによって増幅ＭＯＳトランジスタ５の入力ノードの電位が変化する。これにより、垂直信号線７に出力される画素信号の信号レベルも変化する。この時刻ｔ１２において出力される画素信号を、以下Ｎ信号と表記する。同様に受光部が入射光を光電変換した信号電荷を保持した増幅ＭＯＳトランジスタ５の入力ノードの電位に基づいて垂直信号線７に出力される画素信号をＳ信号と以下表記する。オペアンプ８はクランプ容量Ｃ０を介して与えられた信号を増幅してクランプ容量Ｃ３に出力する。クランプ容量Ｃ３に与えられる信号は、クランプ容量Ｃ０を介して画素１００から出力された信号を増幅した信号に、オペアンプ８のオフセット信号Ｖｏｆｆが重畳されている。比較回路９には、クランプ容量Ｃ３を介してオペアンプ８が出力した信号が与えられる。

時刻ｔ１３において、ランプ信号発生回路１０はランプ信号ＶＲＡＭＰの変化を開始する。比較回路９はクランプ容量Ｃ３を介してオペアンプ８から出力された信号と、ランプ信号発生回路１０から供給されるランプ信号ＶＲＡＭＰとの比較動作を開始する。また、カウンタ回路１１は、ランプ信号発生回路１０がランプ信号ＶＲＡＭＰの変化を開始すると同時にクロックパルス信号ＣＬＫの計数を開始し、計数結果であるカウント信号をメモリ１３に出力する。

例えば、クランプ容量Ｃ３を介してオペアンプ８から出力されている信号と、ランプ信号ＶＲＡＭＰとの大小関係が、時刻ｔ１４で逆転したとする。すると、比較回路９はラッチ信号ＬＡＴを出力する。このラッチ信号ＬＡＴが出力されたカウンタ回路１１は、カウント信号のメモリ１３への出力を停止する。メモリ１３はこの時刻ｔ１４でのカウント信号を保持する。ランプ信号発生回路１０は時刻ｔ１５でランプ信号ＶＲＡＭＰを変化させるのを終了する。後述するＳ信号をデジタル信号に変換する場合に比して、このＮ信号をデジタル信号に変換する場合はランプ信号ＶＲＡＭＰを変化させる時間を短縮している。これは一般的に、Ｎ信号はノイズ成分やオフセット成分が主であるために、Ｎ信号の信号範囲が、Ｓ信号の信号範囲に比して狭いことによるものである。したがって、ランプ信号ＶＲＡＭＰを変化させる時間を短いものとすることができる。このようにすることによって、１行の画素が出力する画素信号の変換動作に掛かる時間を短縮することができる。

この時刻ｔ１３から時刻ｔ１５までにおいて行われる比較回路９、カウンタ回路１１、メモリ１３の動作によって、オペアンプ８からクランプ容量Ｃ３を介して出力されたアナログ信号が、デジタル信号に変換される。時刻ｔ１３から時刻ｔ１５までにおいて行う、比較回路９、カウンタ回路１１、メモリ１３が行う動作を総称して、以下Ｎ変換と表記する。このＮ変換によってメモリ１３に保持されたデジタル信号がデジタルＮ信号である。

時刻ｔ１６において、転送パルスφＴ１をＨレベルとする。これにより、フォトダイオード１において光電変換により生じた信号電荷が増幅ＭＯＳトランジスタ５の入力ノードに転送される。よって、垂直信号線７には、Ｓ信号の一つであるＡ信号が出力される（本実施例では、Ｓ信号としてＡ信号とＡ＋Ｂ信号が時分割で出力される）。Ａ信号をクランプ容量Ｃ０に画素１００から出力させた後、転送パルスφＴ１をＬレベルとする。オペアンプ８は、画素１００からクランプ容量Ｃ０を介して出力されるＡ信号を増幅し、クランプ容量Ｃ３を介して比較回路９に出力する。

時刻ｔ１７において、ランプ信号発生回路１０はランプ信号ＶＲＡＭＰの変化を開始する。さらに、比較回路９はオペアンプ８からクランプ容量Ｃ３を介して出力された信号とランプ信号ＶＲＡＭＰとの比較動作を開始する。さらに、カウンタ回路１１も先のＮ信号の場合と同様に、ランプ信号ＶＲＡＭＰが信号レベルの変化を開始すると同時にクロックパルス信号ＣＬＫの計数を開始する。

例えば、時刻ｔ１８において、オペアンプ８からクランプ容量Ｃ３を介して出力されたＡ信号とランプ信号ＶＲＡＭＰとの大小関係が逆転したとする。すると、比較回路９はカウンタ回路１１にラッチ信号ＬＡＴを出力する。このラッチ信号ＬＡＴが出力されたカウンタ回路１１は、カウント信号のメモリ１３への出力を停止する。メモリ１３はこの時刻ｔ１４でのカウント信号を保持する。ランプ信号発生回路１０は時刻ｔ１９でランプ信号ＶＲＡＭＰを変化させるのを終了する。

この時刻ｔ１７から時刻ｔ１９までにおいて行われる比較回路９、カウンタ回路１１、メモリ１３の動作によって、オペアンプ８からクランプ容量Ｃ３を介して出力されたアナログ信号が、デジタル信号に変換される。時刻ｔ１７から時刻ｔ１９までにおいて行う、比較回路９、カウンタ回路１１、メモリ１３が行う動作を総称して、以下Ａ変換と表記する。このＡ変換によってメモリ１３に保持されたデジタル信号がデジタルＡ信号である。

次に、時刻ｔ２０において、Ｎ信号線１５にデジタルＮ信号と、Ｓ信号線１６にデジタルＡ信号とをメモリ１３から撮像装置の外部に転送する。撮像装置の外部とは、例えば後述するデジタル信号処理回路がある。本実施例ではデジタルＮ信号、デジタルＡ信号の撮像装置の外部への転送をこの時刻ｔ２０としているが、時刻ｔ２１の転送パルスφＴ２と順番が前後しても差し支えない。後述するＡ＋Ｂ変換が終了する時刻ｔ２４までにデジタルＡ信号、デジタルＮ信号の転送が終了することが好ましい。これにより、後述するデジタルＡ＋Ｂ信号、デジタルＮ信号の転送がＡ＋Ｂ変換終了後すぐに行うことができる。

次に、時刻ｔ２１において、転送パルスφＴ２をＨレベルとする。これにより、フォトダイオード５１において光電変換により生じた信号電荷が増幅ＭＯＳトランジスタ５の入力ノードに転送される。すでに増幅ＭＯＳトランジスタ５の入力ノードには、フォトダイオード１からの信号電荷が保持されている。従って、転送パルスφＴ２をＨレベルとすることにより、ＦＤ領域にはフォトダイオード１、５１の両方からの信号電荷が保持される。垂直信号線７には、このフォトダイオード１、５１の両方の信号電荷が転送された増幅ＭＯＳトランジスタ５の入力ノードの電位に基づく信号、すなわちＡ＋Ｂ信号が出力される。従って、オペアンプ８には、クランプ容量Ｃ０を介して画素１００から出力されたＡ＋Ｂ信号を増幅して出力した信号を、クランプ容量Ｃ３を介して比較回路９に出力する。

時刻ｔ２２において、ランプ信号発生回路１０はランプ信号ＶＲＡＭＰの変化を開始する。さらに、比較回路９はオペアンプ８からクランプ容量Ｃ３を介して出力された信号とランプ信号ＶＲＡＭＰとの比較動作を開始する。さらに、カウンタ回路１１も先のＮ信号の場合と同様に、ランプ信号ＶＲＡＭＰが信号レベルの変化を開始すると同時にクロックパルス信号ＣＬＫの計数を開始する。

例えば、時刻ｔ２３において、オペアンプ８からクランプ容量Ｃ３を介して出力された信号とランプ信号ＶＲＡＭＰとの大小関係が逆転したとする。すると、比較回路９からカウンタ回路１１にラッチ信号ＬＡＴが出力される。このラッチ信号ＬＡＴが出力されたカウンタ回路１１は、カウント信号のメモリ１３への出力を停止する。メモリ１３はこの時刻ｔ２３でのカウント信号を保持する。ランプ信号発生回路１０は時刻ｔ２４でランプ信号ＶＲＡＭＰを変化させるのを終了する。

この時刻ｔ２２から時刻ｔ２４までにおいて行われる比較回路９、カウンタ回路１１、メモリ１３の動作によって、アナログ信号である、オペアンプ８からクランプ容量Ｃ３を介して出力された信号がデジタル信号に変換される。時刻ｔ２２から時刻ｔ２４までにおいて行う、比較回路９、カウンタ回路１１、メモリ１３が行う動作を総称して、以下Ａ＋Ｂ変換と表記する。このＡ＋Ｂ変換によってメモリ１３に保持されたデジタル信号がデジタルＡ＋Ｂ信号である。

次に、時刻ｔ２５において、Ｎ信号線１５にＮ変換によって得たデジタルＮ信号と、Ｓ信号線１６にＡ＋Ｂ変換によって得たデジタルＡ＋Ｂ信号とをメモリ１３から撮像装置の外部に転送する。この撮像装置の外部とは、例えば図１６に例示した撮像システムの出力信号処理部１５５の一例であるデジタル信号処理回路である。このデジタル信号処理回路は、デジタルＡ信号とデジタルＮ信号との差分、デジタルＡ＋Ｂ信号とデジタルＮ信号との差分を得る処理や、デジタルＡ＋Ｂ信号とデジタルＡ信号との差分を演算して、デジタルＢ信号を得る処理などを行う。デジタルＢ信号とは、増幅ＭＯＳトランジスタ５の入力ノードでフォトダイオード１とフォトダイオード５１との信号電荷を合わせず、フォトダイオード５１のみが保持する信号電荷を増幅ＭＯＳトランジスタ５の入力ノードが保持した時に出力されるＢ信号を、Ａ変換と同様にデジタル信号に変換した場合に得られると想定されるデジタル信号である。デジタル信号処理回路は、デジタルＡ信号とデジタルＢ信号とを用いて、位相差検出方式の焦点検出を行うことができる。また、各画素から出力されるＡ＋Ｂ信号をＡ＋Ｂ変換したデジタルＡ＋Ｂ信号を用いて、画像を形成することができる。また、デジタルＡ信号、デジタルＡ＋Ｂ信号に重畳されている画素１００、オペアンプ８などから生じるノイズレベルの信号については、デジタル信号処理回路がデジタルＮ信号をデジタルＡ信号とデジタルＡ＋Ｂ信号のそれぞれから差し引くことによって低減することができる。

これまで、図２で示した撮像装置の１行目の画素１００の画素信号を読み出す動作について説明したが、２行目の画素についても同様の動作とすることができる。

次に、図２で示した撮像装置の３行目の画素１００の画素信号を読み出す動作について図７（ａ）を参照しながら説明する。

３行目の画素１００の画素信号を読み出す場合についてもＮ変換にかかる動作は１行目の画素１００の画素信号の読み出し動作で説明したものと同様とすることができる。即ち、３行目の画素１００の画素信号を読み出す場合の時刻ｔ３１、ｔ３２、ｔ３３、ｔ３４、ｔ３５のそれぞれでの動作は、１行目の画素信号を読み出す場合の時刻ｔ１１、ｔ１２、ｔ１３、ｔ１４、ｔ１５のそれぞれでの動作と同様とすることができる。

３行目の画素１００は、先の１行目の画素１００の画素信号の読み出し動作において述べた、時刻ｔ１６におけるＡ信号の転送動作、および、時刻ｔ１７から時刻ｔ１９のＡ変換の動作は行わない。また、Ａ変換を行わないため、時刻ｔ２０におけるデジタルＡ信号とデジタルＮ信号を転送する動作についても行わない。

３行目の画素１００については、Ａ＋Ｂ信号を画素１００が出力し、信号処理回路１０１によってデジタルＡ＋Ｂ信号を得る動作を行う。

３行目の画素１００がＡ＋Ｂ信号を出力する動作であるが、まず時刻ｔ３６において転送パルスφＴ１、φＴ２をともにＨレベルとする。これにより、フォトダイオード１と、フォトダイオード５１とにおいて光電変換によって生じた信号電荷が増幅ＭＯＳトランジスタ５の入力ノードに転送される。これによりフォトダイオード１とフォトダイオード５１とから転送された信号電荷を保持した増幅ＭＯＳトランジスタ５の入力ノードの電位に基づいた信号、すなわちＡ＋Ｂ信号が画素１００から垂直信号線７に出力される。以降、Ａ＋Ｂ信号をデジタル信号に変換するＡ＋Ｂ変換に関わる動作は、１行目の画素１００の画素信号を読み出す場合のＡ＋Ｂ変換を行う動作と同様とすることができる。すなわち、３行目の画素１００の画素信号をＡ＋Ｂ変換する場合の時刻ｔ３７、ｔ３８、ｔ３９における動作は、１行目の画素１００の画素信号をＡ＋Ｂ変換する場合の時刻ｔ２２、ｔ２３、ｔ２４における動作と同様とすることができる。

時刻ｔ４０で行う、Ａ＋Ｂ変換によって得られたデジタルＡ＋Ｂ信号をメモリ１３から転送する動作についても、１行目の画素１００からの画素信号を読み出す場合の時刻ｔ２５における動作と同様とすることができる。

このように、３行目の画素１００の画素信号を読み出す場合は、Ａ信号の読み出し動作を行わず、Ａ＋Ｂ信号のみの読み出し動作を行う。従って、Ａ信号の読み出し動作、Ａ変換を行う動作を行わないため、これらの動作に掛かる時間を短縮することができる。即ち、３行目の画素１００の画素信号を読み出す場合は、１行目の画素１００の画素信号を読み出す場合における、時刻ｔ１６から時刻ｔ１９までの期間を短縮することができる。従って、撮像装置の全行の画素１００においてＡ信号およびＡ＋Ｂ信号を読み出す動作を行う場合に比べて、Ａ信号の出力を行わない画素１００を有することにより、アナログデジタル変換動作に関わる期間を短縮することができる。また、Ａ信号の出力を行わない画素１００を有することで、１フレーム期間で複数列のメモリ１３がデジタルＡ信号を出力する回数が減る。よって、撮像装置からデジタル信号を読み出す時間を短縮することができる。

図７（ｂ）は、垂直同期信号ＶＤ、画素部の各行に与えられる選択パルスφＳＥＬの合計期間であるφＳＥＬ−Ｔ、複数列のメモリ１３から出力される期間であるＳＩＧＯＵＴ―Ｔを表したタイミング図である。垂直同期信号ＶＤをＨレベルとした後、垂直走査回路２は各行の画素１００に対応する選択パルスφＳＥＬを順次Ｈレベルとする。水平走査回路１４は各列の信号処理回路１０１からデジタル信号を順次出力させる。先述したように、垂直同期信号ＶＤがＨレベルとなってから、次にＨレベルとなるまでの期間が１フレームである。この１フレーム期間内に、撮像装置から画素信号に基づく信号であるデジタルＮ信号、デジタルＡ信号、デジタルＡ＋Ｂ信号が出力される。

Ａ信号とＢ信号とを読み出す場合には、画素１００がＡ信号の出力を行った後、リセットパルスφＲをもう一度ＨレベルとしてＬレベルとし、増幅ＭＯＳトランジスタ５の入力ノードの電位をリセットしてから転送パルスφＴ２をＨレベルとする必要がある。即ち、リセットパルスφＲを図６で説明した動作タイミング図において、時刻ｔ１９から時刻ｔ２１までの間にＨレベルとし、さらにＬレベルに戻す動作が必要となる。本実施例では、リセットパルスφＲをＨレベルとするのは時刻ｔ１１から時刻ｔ１２までの期間とすることができるので、より高速に画素信号の出力動作を行うことができる。

本実施例では、１行目の画素１００からＮ信号、Ａ信号、Ａ＋Ｂ信号を出力させてから、２行目の画素１００からＮ信号、Ａ信号、Ａ＋Ｂ信号を出力させている。この形態と、１行目、２行目の画素１００からＮ信号、Ａ信号を出力させ、次に１行目〜４行目の画素１００から順次Ａ＋Ｂ信号を出力させる形態（以下、この形態を参考形態と表記する）と比較する。参考形態では、１行目の画素１００からＮ信号を出力させてから１行面の画素１００のＡ＋Ｂ信号を得るまでに、１、２行目のＡ信号を読み出す期間が存在する。従って、本実施例の形態に比して参考形態では、１行目のＮ信号を読み出してから１行目のＡ＋Ｂ信号を出力させるまでの期間が長くなる。これにより、１行目の画素１００がＮ信号を出力した時のノイズレベルから、１行目の画素１００がＡ＋Ｂ信号を出力する時のノイズレベルとの差が生じやすくなる。すなわち、Ａ＋Ｂ信号へのランダムノイズの影響が大きくなる。従って、参考形態は本実施例の形態に比して画質および測距精度が低下しやすくなる。本実施例の形態では、例えば１行目の画素１００のＮ信号を出力した後、他の行の画素１００からの読み出し動作に移る前に１行目の画素１００からのＡ＋Ｂ信号を得る。このため、参考形態に比してＡ＋Ｂ信号へのランダムノイズの影響を抑制することができ、画質および測距精度を向上させることができる。また、参考形態ではＡ＋Ｂ信号に加えてＡ信号を出力する画素１００を含む行は、Ａ信号の出力と、Ａ＋Ｂ信号の出力とで２度垂直走査を行う。本実施例の形態では、１度の垂直走査で１行の画素１００からＡ信号とＡ＋Ｂ信号との出力を行う。これにより、本実施例の形態は参考形態に比して垂直走査に関わる時間を短縮することができる。

本実施例では、１行目の画素信号を読み出す場合において、デジタルＡ信号、デジタルＮ信号の転送に関わる時間が、Ａ＋Ｂ変換におけるランプ信号ＶＲＡＭＰが変化する時間よりも短い例を記載した。しかし、デジタルＡ信号、デジタルＮ信号の転送に関わる時間が、Ａ＋Ｂ変換におけるランプ信号ＶＲＡＭＰが変化する時間よりも、時間Ｔだけ長い形態であってもよい。この形態では、３行目の画素信号を読み出す際、Ａ信号の読み出し動作、Ａ変換を行う動作に関わる期間に加えて、この時間Ｔの期間も短縮することができる。

本実施例は、それぞれの信号処理回路１０１にカウンタ回路１１が含まれている形態を示した。別の形態として、カウンタ回路１１が信号処理回路１０１とは別に設けられていて、各列の信号処理回路１０１に共通してカウント信号ＣＫｎを出力する、いわゆる共通カウンタ型のアナログデジタル変換回路であっても良い。図８に共通カウンタ型のアナログデジタル変換回路の一例を示す。カウンタ回路１１にはＴＧ１２からクロックパルス信号ＣＬＫが供給されている。カウンタ回路１１は、クロックパルス信号ＣＬＫに基づいてｎビットのカウント信号ＣＫｎを生成する。カウンタ回路１１は、各列のメモリ１３に共通してカウント信号ＣＫｎを出力する。メモリ１３は、比較回路９からラッチ信号ＬＡＴが出力された時に、カウンタ回路１１から出力されているカウント信号ＣＫｎの取り込みを行う。この取り込まれたカウント信号ＣＫｎがメモリ１３の保持するデジタル信号である。このような共通カウンタ型のアナログデジタル変換回路においても、本実施例を好適に実施することができる。

また、本実施例では、画素１００が２個の光電変換部に基づく信号であるＡ＋Ｂ信号と、１個の光電変換部に基づく信号であるＡ信号とを出力する形態を基に説明した。本実施例はこの形態に限定されるものではない。つまり、複数の画素の各々が有するｍ個（ｍは整数）の光電変換部に基づいた第１の画素信号を出力する。そして、この第１の画素信号を出力した複数の画素のうちの一部の画素が、ｍ個よりも少ないｎ個（ｎは整数）の光電変換部に基づいた第２の画素信号をさらに出力する形態であれば好適に実施することができる。この形態であれば、全行の画素において第１の画素信号および第２の画素信号を読み出す動作を行う場合に比べて、第１の画素信号の出力を行わない画素を有することにより、アナログデジタル変換動作に関わる期間を短縮することができる。また、１フレーム期間で複数列のメモリ１３が第１の画素信号に基づくデジタル信号を出力する回数が減る。よって、撮像装置からのデジタル信号を読み出す時間を短縮することができる。また、ｍ個の光電変換部は、１つの画素１００が有する光電変換部の数よりも少ない数であっても良い。つまり、本実施例の撮像装置は、１つの画素１００が有する光電変換部の数がｊ個（ｊは整数）であるとすると、ｊ≧ｍ＞ｎの関係にある形態であれば良い。

また、本実施例では、図７（ｂ）のように１フレーム期間は、垂直同期信号ＶＤが１度Ｈレベルとなった後、次にＨレベルとなるまでの期間である形態を説明した。他の形態として、例えばインターレース方式の信号出力形態のように、偶数行の画素１００から画素信号を出力させるフィールドと、奇数行の画素１００から画素信号を出力させるフィールドとを１フレーム期間が有する形態であってもよい。つまり、１フレーム期間に、垂直走査回路２が複数の画素１００の選択を複数のフィールドに分割して行う形態であっても良い。さらに言えば、必ずしも偶数行、奇数行とでフィールドを分ける必要はなく、ある行については第１のフィールド、他の行については第２のフィールドで画素信号を出力させる形態であっても良い。

［実施例２］
本実施例の一つは、実施例１で例示した撮像装置において、図１（ｂ）のように、Ａ信号とＡ＋Ｂ信号とを出力する画素１００とＡ＋Ｂ信号のみを出力する画素１００のそれぞれが、画素部のすべての行に含まれている形態である。

本実施例における水平走査回路１４は、各列のメモリ１３を順に走査する動作以外に、複数列のメモリ１３からデジタル信号を転送させるメモリ１３を選択して転送させることができるデコーダである。

図９（ａ）は、図１（ｂ）に例示した撮像装置の一部の画素１００を抜き出して模式的に示したものである。図９（ａ）に示した全画素からＡ信号とＡ＋Ｂ信号が出力される。ただし、１行目、２行目ともに、２列目、３列目の画素が出力したＡ信号とＡ＋Ｂ信号を利用し、１列目、４列目が出力したＡ信号は使用せず、Ａ＋Ｂ信号のみを利用する。

１行目の画素１００から画素信号を読み出す動作について、実施例１と異なる点を中心に説明する。

本実施例における、画素１００、信号処理回路１０１の動作は、実施例１で説明した、図２で例示した撮像装置の１行目の動作、即ち図６に例示した動作と同様のものとすることができる。このように動作させることにより、本実施例の撮像装置では、画素１００から画素信号が転送されるすべてのメモリ１３にＮ信号、Ａ信号、Ａ＋Ｂ信号が保持される。

図９（ｂ）は、本実施例の水平走査回路であるデコーダ１４が転送する信号を模式的に示したものである。メモリ１３−１〜１３−４のそれぞれには図９（ａ）で例示した撮像装置の１列目〜４列目のそれぞれの画素１００の画素信号に基づいたデジタル信号が保持されている。以下、１列目のメモリ１３−１が保持しているデジタル信号については、デジタルＮ信号は、Ｎ１、デジタルＡ信号はＡ１、デジタルＡ＋Ｂ信号についてはＡ１＋Ｂ１と、各デジタル信号を図の左から数えた列番号を付して表記する。２列目から４列目についても同様である。

デコーダ１４はまず、２列目のメモリ１３−２を選択し、メモリ１３−２からＮ２とＡ２をデジタル信号処理回路に出力させる。デジタル信号処理回路は出力されたＮ２とＡ２の差分信号である、（Ａ２−Ｎ２）を取得する。続いて、３列目のメモリ１３−３を選択し、メモリ１３−３からＮ３とＡ３をデジタル信号処理回路に出力させる。デジタル信号処理回路は、２列目のメモリ１３−２の場合と同様に、Ｎ３とＡ３との差分信号である、（Ａ３−Ｎ３）を取得する。

続いて、デコーダ１４は、各列のメモリ１３−１〜１３−４を順に選択してデジタルＡ＋Ｂ信号をデジタル信号処理回路に出力させる。つまり、１列目のメモリ１３−１を選択し、メモリ１３−１からＮ１とＡ１＋Ｂ１をデジタル信号処理回路に出力させる。デジタル信号処理回路はＮ１とＡ１＋Ｂ１との差分信号である、（Ａ１＋Ｂ１−Ｎ１）を取得する。２列目〜４列目のメモリ１３−２〜１３−４についても同様の動作を行う。また、デジタル信号処理回路についても１列目のメモリ１３−１からＮ１とＡ１が出力された場合と同様の動作を行う。これにより、差分信号（Ａ２＋Ｂ２−Ｎ２）、（Ａ３＋Ｂ３−Ｎ３）、（Ａ４＋Ｂ４−Ｎ４）をそれぞれ取得する。

引き続いてデジタル信号処理回路は、２列目のメモリ１３−２からＮ２ｔｏＡ２を出力させて得た差分信号（Ａ２−Ｎ２）と、Ｎ２，Ａ２＋Ｂ２を出力させて得た差分信号（Ａ２＋Ｂ２−Ｎ２）との差分を取得する。即ち、（Ａ２＋Ｂ２−Ｎ２）―（Ａ２−Ｎ２）の処理を行い、Ｂ２を取得する。３列目のメモリ１３−３についても同様の処理を行い、Ｂ３を取得する。よって、１行目の２列目、３列目の画素１００が出力した画素信号に基づいて、Ａ２とＢ２、および、Ａ３とＢ３を得ることができる。このＡ２とＢ２、および、Ａ３とＢ３を用いて位相差検出方式の焦点検出を行うことができる。これまで１行目の画素１００についての動作を説明したが、同様の動作を２行目の画素１００についても同様の動作とすることができる。

本実施例では、１列目と４列目のメモリ１３−１、１３−４からＮ１とＡ１，および、Ｎ４とＡ４とを出力させる動作を行っていない。従って、このＮ１とＡ１、および、Ｎ４とＡ４とを出力させるのに要する時間を本実施例では短縮することができる。従って、Ａ＋Ｂ信号を得つつ、Ａ信号を得る動作を高速に行うことができる。

次に本実施例の別の一つである、図１（ｃ）に例示した撮像装置について説明する。これは、撮像装置の複数行、複数列の画素のうち、一部の領域に含まれる画素がＡ信号とＡ＋Ｂ信号とを出力するように動作する形態である。即ち、図１（ｂ）に例示した撮像装置に対し、Ａ信号を出力しない行を含む形態である。

図１（ｃ）に例示した撮像装置について、Ａ信号を出力しない行の画素１００からの画素信号を読み出す動作は、実施例１において図７を参照しながら説明した動作と同様として、Ｎ変換とＡ＋Ｂ変換を行うことができる。

また、Ａ信号も出力する行の画素１００からの画素信号の読み出し動作は、本実施例でこれまで説明した通りの動作とすることができる。即ち、実施例１で図６を参照しながら説明した動作によりＮ変換、Ａ変換、Ａ＋Ｂ変換を行う。さらに、図９（ｂ）を参照しながら説明した通り、Ａ信号も出力する画素１００からの画素信号に基づくデジタルＡ信号、デジタルＮ信号を保持するメモリ１３からそれぞれのデジタル信号をデジタル信号処理回路に出力させる。その後、デジタルＡ＋Ｂ信号を保持しているメモリ１３から、デジタルＮ信号とデジタルＡ＋Ｂ信号とをデジタル信号処理回路に出力させる。これにより、デジタル信号処理回路は、デジタルＡ信号を出力した列についてはデジタルＢ信号を求めて位相差検出方式の焦点検出を行うとともに、デジタルＡ＋Ｂ信号を用いて画像の形成を行う。

図１（ｃ）に例示した撮像装置の場合では、Ａ信号を出力しない行の画素１００の画素信号の読み出し動作においては、Ａ変換を行わないため、Ａ変換に関わる時間を短縮することができる。また、Ａ信号も出力する行についても、図１（ｂ）で例示した撮像装置の場合と同様に、デジタルＡ信号のデジタル信号処理回路への出力を行わない列を含む。よって、デジタルＡ信号のメモリ１３からデジタル信号処理回路への出力に関わる時間を短縮することができる。従って、Ａ＋Ｂ信号を得つつ、Ａ信号を得る動作を高速に行うことができる。

本実施例では、図１（ｂ）、図１（ｃ）のようにＡ信号およびＡ＋Ｂ信号を出力するように動作する形態について説明した。しかし、本実施例はこれに限定されず、例えば、カラーフィルター２２の色に応じてＡ信号を出力する画素１００を選択しても良い。例えば、図２で例示した撮像装置において、Ｇ（緑）のカラーフィルター２２を有する画素１００がＡ信号を出力する画素とする場合には、１行目および３行目は１列目と３列目、２行目及び４行目は２列目と４列目の画素１００がＡ信号を出力する。このＡ信号の出力動作についても、本実施例および実施例１で図６を参照しながら説明した動作に基づいて行うことができる。また、メモリが保持したデジタル信号の読み出しについては、本実施例で図９（ｂ）を参照しながら説明したように動作させればよい。このように動作させることで、カラーフィルター２２の色に応じてＡ信号も出力する画素１００を選択する場合にも、Ａ＋Ｂ信号を得つつ、Ａ信号を得る動作を高速に行うことができる。

また、実施例１、実施例２で説明した図１（ａ）〜（ｃ）のＡ信号を出力する画素１００の配置は、ＴＧ１２によって可変的に設定することができる。他の形態として、撮像装置の外部からのシリアル通信などによって撮像装置に供給される設定情報に基づいて設定しても良い。この撮像装置の外部とは、例えば後述する図１６に例示した撮像システムの全体制御・演算部１５１０が挙げられる。また、Ａ信号を出力する画素１００の配置は、例えば光学的基線長や、使用する測距点に基づいて設定すれば良い。

また、本実施例では、画素１００が２個の光電変換部に基づく信号であるＡ＋Ｂ信号と、１個の光電変換部に基づく信号であるＡ信号とを出力する形態を基に説明した。本実施例はこの形態に限定されるものではない。つまり、１フレーム期間内に、複数の画素の各々は、各々が有するｍ個（ｍは整数）の光電変換部の信号電荷に基づいた第２の信号を出力する。そして、複数の画素の少なくとも一部の画素の各々は、各々が有するｍ個よりも少ないｎ個（ｎは整数）の光電変換部の信号電荷に基づいた第１の信号をさらに出力する。撮像装置は、この１フレーム期間内に、複数の画素の第２の信号に基づく信号を出力し、複数の画素の一部の画素の第１の信号に基づく信号をさらに出力する。この形態であれば好適に実施することができる。この形態であれば、全画素からの第２の信号と第１の信号とのそれぞれに基づく信号をそれぞれ撮像装置が出力する場合に比べて、第１の信号に基づく信号の出力に関わる期間を短縮することができる。よって、撮像装置からのデジタル信号を読み出す時間を短縮することができる。

また、本実施例では、水平走査回路１４がデコーダであり、一部のメモリ１３からＡ信号を出力する形態を説明した。他の形態として、図１０で例示したように、１行の画素１００に対してフォトダイオード１に複数の転送パルスφＴ１−１、φＴ１−２が垂直走査回路２から与えられる構成としても良い。すなわち、１行の画素１００のうち、Ａ信号、Ａ＋Ｂ信号を出力する画素１００については転送パルスφＴ１−１をＨレベルとし、その後、転送パルスφＴ２をＨレベルとする。一方、Ａ＋Ｂ信号のみを出力させる画素１００については、φＴ１−１をＨレベルとせず、転送パルスφＴ２がＨレベルとなっている期間に転送パルスφＴ１−２をＨレベルとすれば良い。また、別の形態として、転送パルスφＴ１を複数設ける代わりに、１行の画素を選択する選択パルスφＳＥＬを、１行の画素１００について複数の選択パルスφＳＥＬ−１、φＳＥＬ−２のいずれかを与える形態であっても良い。つまり、Ａ信号、Ａ＋Ｂ信号を出力する画素については、転送パルスφＴ１、φＴ２がＨレベルの期間にＨレベルとなる選択パルスφＳＥＬ−１を与える。そして、Ａ＋Ｂ信号のみを出力する画素１００については、転送パルスφＴ１の期間にはＬレベルであり、転送パルスφＴ２がＨレベルの時にＨレベルとなる選択パルスφＳＥＬ−２を与える形態であっても良い。これらの形態は、或る行の画素１００から、ｍ個の光電変換部の信号電荷に基づく信号と、ｍ個よりも少ないｎ個の光電変換部の信号電荷に基づく信号とを出力させる期間に、同じ行の別の画素から、ｎ個の光電変換部の信号電荷に基づく信号を出力させず、ｍ個の光電変換部の前記信号電荷に基づく前記信号を出力させる垂直走査回路を有する形態である。

［実施例３］
本実施例に係る撮像装置の等価回路を図１１に例示する。本実施例の撮像装置は、画素１００に含まれるフォトダイオード１とフォトダイオード５１とがそれぞれ別の増幅ＭＯＳトランジスタ５−１、５−２の入力ノードに信号電荷を転送する形態である。実施例１の画素は、２つのフォトダイオードが１つの増幅ＭＯＳトランジスタ５の入力ノードに電気的に接続され、１つの増幅ＭＯＳトランジスタ５によって垂直信号線７に画素信号が出力されていた。これに対し、本実施例では、垂直信号線にＡ信号を出力する画素とＢ信号を出力する画素とが設けられている。即ち、同一のマイクロレンズを透過した光を受ける２つのフォトダイオードは、互いに異なる増幅ＭＯＳトランジスタを介して互いに異なる垂直信号線に画素信号を出力する。このＡ画素とＢ画素とのそれぞれに電気的に接続された垂直信号線７−１，７−２はノードＡで電気的に接続されている。このノードＡで電気的に接続された垂直信号線に画素信号を出力するＡ画素とＢ画素とによって、Ａ＋Ｂ信号を出力する１つの画素が構成される。

さらに、本実施例では、実施例１で例示した撮像装置が有していたオペアンプ８を有していない形態である。オペアンプ８については本実施例においても、画素１００から出力される画素信号を増幅させる場合には、実施例１で説明した撮像装置と同様に比較回路９の前段に設けることができる。

以下、図１１を参照しながら説明する。尚、図４に例示した撮像装置で示した構成と同じ機能を奏するものについては、図４で付した符号と同じ符号を図１１でも付している。また、Ａ画素とＢ画素とがそれぞれ同じ機能を奏するものを有している場合には枝番を付して示している。例えば、増幅ＭＯＳトランジスタはＡ画素については５−１、Ｂ画素については５−２として付している。以下、リセットＭＯＳトランジスタ４、選択ＭＯＳトランジスタ６、垂直信号線７、クランプ容量Ｃ０についても同様である。リセットＭＯＳトランジスタ４−１，４−２は共通のリセットパルスφＲが供給される。また、転送ＭＯＳトランジスタ２０、５０についても共通の転送パルスφＴ１が供給される。また、選択ＭＯＳトランジスタ６−１，６−２についても、共通の選択パルスφＳＥＬが供給される。

Ａ画素とＢ画素のそれぞれが有する選択ＭＯＳトランジスタ６−１、６−２はそれぞれが垂直信号線７−１、７−２に電気的に接続されている。垂直信号線７−１、７−２はノードＡで電気的に接続されている。また、垂直信号線７−２は、スイッチＳＷ６が設けられている。このスイッチＳＷ６は、Ｂ画素からのＢ信号の、クランプ容量Ｃ０−２を介して比較回路９への出力を行う否かを切り替えるスイッチである。すなわち、スイッチＳＷ６がオンである時には、Ｂ信号がクランプ容量Ｃ０−２を介して比較回路９に出力され、スイッチＳＷ６がオフである時には比較回路にＢ信号は出力されない。尚、本実施例ではノードＡから比較回路９に至る信号線を垂直信号線７と呼び、Ａ画素、Ｂ画素のそれぞれに電気的に接続された垂直信号線７−１，７−２と区別する。

以下では、図１（ａ）を用いて説明した実施例１と同様に、一部の行において全ての画素がＡ信号とＡ＋Ｂ信号とを出力する形態を説明する。また、図１（ａ）においてＡとＡ＋Ｂとを併記した領域の画素は、Ａ信号を出力した後、Ａ＋Ｂ信号を出力する。図１（ａ）においてＡ＋Ｂのみを記した領域の画素は、Ａ信号を出力せずに、Ａ＋Ｂ信号の出力を行う。

次に、図１２（ａ）に図１１に例示した撮像装置のうち、Ａ信号とＡ＋Ｂ信号とを出力する行の動作タイミングの一例を示す。図１２（ａ）中に示したスイッチパルスφＳ１は、図１１で例示したスイッチＳＷ６のオン、オフを切り替えるパルス信号である。φＳ１がＨレベルの時にスイッチＳＷ６はオンであり、φＳ１がＬレベルの時にスイッチＳＷ６はオフである。

時刻ｔ６０において、リセットパルスφＲをＨレベルとする。また、時刻ｔ６０において、選択パルスφＳＥＬ、スイッチパルスφＣ、φＳ１をＨレベルとする。この動作により、増幅ＭＯＳトランジスタ５−１、５−２の入力ノード、クランプ容量Ｃ０−１、Ｃ０−２、Ｃ４の電荷がリセットされる。

時刻ｔ６１において、リセットパルスφＲ、スイッチパルスφＣをＬレベルとする。スイッチパルスφＳ１は引き続きＨレベルのままである。

時刻ｔ６２からＮ変換を行う。ランプ信号発生回路１０はランプ信号ＶＲＡＭＰの変化を開始する。比較回路９は垂直信号線７にクランプ容量Ｃ０−１、Ｃ０−２を介して与えられたＮ信号と、ランプ信号発生回路１０から供給されるランプ信号ＶＲＡＭＰとの比較動作を開始する。また、カウンタ回路１１は、ランプ信号発生回路１０がランプ信号ＶＲＡＭＰの変化を開始すると同時にクロックパルス信号ＣＬＫの計数を開始し、計数結果であるカウント信号をメモリ１３に出力する。

例えば、ノードＡに出力されたＮ信号と、ランプ信号ＶＲＡＭＰとの大小関係が、時刻ｔ６３に逆転したとする。すると、比較回路９が出力するラッチ信号ＬＡＴが変化する。このラッチ信号ＬＡＴが変化すると、カウンタ回路１１はカウント信号のメモリ１３への出力を停止する。メモリ１３はこの時刻ｔ６３でのカウント信号を保持する。ランプ信号発生回路１０は時刻ｔ６４でランプ信号ＶＲＡＭＰを変化させるのを終了する。また、スイッチパルスφＳ１は時刻ｔ６４にＬレベルとする。

時刻ｔ６５において、転送パルスφＴ１をＨレベルとする。フォトダイオード１から増幅ＭＯＳトランジスタ５−１、フォトダイオード５１から増幅ＭＯＳトランジスタ５−２のそれぞれの入力ノードに信号電荷が転送される。これにより垂直信号線７−１にはＡ信号、垂直信号線７−２にはＢ信号が出力される。スイッチパルスφＳ１はＬレベルであるので、ノードＡにはＡ信号が出力される。

時刻ｔ６６からＡ変換を行う。ランプ信号発生回路１０はランプ信号ＶＲＡＭＰの変化を開始する。比較回路９は垂直信号線７に出力されたＡ信号とランプ信号ＶＲＡＭＰとの比較動作を開始する。さらに、カウンタ回路１１も先のＮ信号の場合と同様に、ランプ信号ＶＲＡＭＰが信号レベルの変化を開始すると同時にクロックパルス信号ＣＬＫの計数を開始する。

例えば、ノードＡに出力されたＡ信号とランプ信号ＶＲＡＭＰとの大小関係が、時刻ｔ６７に逆転したとする。すると、比較回路９が出力するラッチ信号ＬＡＴが変化する。このラッチ信号ＬＡＴが変化すると、カウンタ回路１１はカウント信号のメモリ１３への出力を停止する。メモリ１３はこの時刻ｔ１４でのカウント信号を保持する。ランプ信号発生回路１０は時刻ｔ６８でランプ信号ＶＲＡＭＰを変化させるのを終了する。

時刻ｔ６８にランプ信号ＶＲＡＭＰの変化が終了した後、先のＮ変換とＡ変換によって得たデジタルＮ信号とデジタルＡ信号とをデジタル信号処理部に転送する。本実施例ではこのデジタルＮ信号、デジタルＡ信号のデジタル信号処理部への転送を時刻ｔ７０としているが、時刻ｔ６９のスイッチパルスφＳ１と順番が前後しても差し支えない。後述するＡ＋Ｂ変換が終了する時刻ｔ７３までにデジタルＡ信号、デジタルＮ信号の転送が終了することが好ましい。これにより、後述するデジタルＡ＋Ｂ信号、デジタルＮ信号の転送がＡ＋Ｂ変換終了後すぐに行うことができる。

時刻ｔ６９において、スイッチパルスφＳ１をＨレベルにする。これにより、ノードＡにはＡ＋Ｂ信号が出力される。

時刻ｔ７１において、Ａ＋Ｂ変換を開始する。ランプ信号発生回路１０はランプ信号ＶＲＡＭＰの変化を開始する。さらに、比較回路９は垂直信号線７に出力されたＡ＋Ｂ信号とランプ信号ＶＲＡＭＰとの比較動作を開始する。さらに、カウンタ回路１１も先のＮ信号の場合と同様に、ランプ信号ＶＲＡＭＰが信号レベルの変化を開始すると同時にクロックパルス信号ＣＬＫの計数を開始する。

例えば、垂直信号線７に出力されたＡ＋Ｂ信号とランプ信号ＶＲＡＭＰとの大小関係が、時刻ｔ７２に逆転したとする。すると、比較回路９からカウンタ回路１１にラッチ信号ＬＡＴが出力される。このラッチ信号ＬＡＴが出力されたカウンタ回路１１は、カウント信号のメモリ１３への出力を停止する。メモリ１３はこの時刻ｔ７２でのカウント信号を保持する。ランプ信号発生回路１０は時刻ｔ７３でランプ信号ＶＲＡＭＰを変化させるのを終了する。

時刻ｔ７４に、デジタルＡ＋Ｂ信号とデジタルＮ信号とをデジタル信号処理回路に転送する。

次に、図１２（ｂ）に、図１１に例示した撮像装置のうち、Ａ信号を出力しない行の動作タイミングの一例を例示する。

時刻ｔ８０、ｔ８１、ｔ８２、ｔ８３のそれぞれは、Ａ信号およびＡ＋Ｂ信号を出力する行の動作タイミングで説明した時刻ｔ６０、ｔ６１、ｔ６２、ｔ６３のそれぞれと同様の動作とすることができる。

時刻ｔ８４において、Ｎ変換におけるランプ信号ＶＲＡＭＰの変化を終了する。先のＡ信号およびＡ＋Ｂ信号を出力する行の動作においては、スイッチパルスφＳ１をここでＬレベルとしたが、Ａ信号を出力しない行については引き続きＨレベルとする。

時刻ｔ８５における動作は、先のＡ信号およびＡ＋Ｂ信号を出力する行の動作タイミングにおける時刻ｔ６５と同様である。転送パルスφＴ１をＨレベルとすることにより、増幅ＭＯＳトランジスタ５−１、５−２のそれぞれの入力ノードに、フォトダイオード１、５１のそれぞれからの信号電荷が転送される。スイッチパルスφＳ１はＨレベルであるので、垂直信号線７にはＡ＋Ｂ信号が出力される。

時刻ｔ８６、ｔ８７、ｔ８８、ｔ８９のそれぞれにおける動作は、先のＡ信号およびＡ＋Ｂ信号を出力する行の動作タイミングで説明した時刻ｔ７１、ｔ７２、ｔ７３、ｔ７４のそれぞれと同様の動作とすることができる。

Ａ信号を出力しない行の動作は、実施例１で述べたのと同様に、Ａ変換に関わる動作を行う時間、即ちＡ信号を出力する画素を含む行の動作タイミングの時刻ｔ６６〜ｔ６８の時間を短縮することができる。

本実施例の撮像装置は、Ａ信号の出力を行わない画素１００を有する。これにより、撮像装置の全行の画素１００がＡ信号およびＡ＋Ｂ信号を出力する動作を行う場合に比べて、１フレーム期間内の撮像装置からのデジタル信号を出力する時間を短縮することができる。

本実施例は図１（ａ）のように、一部の行において全ての画素がＡ信号およびＡ＋Ｂ信号を出力する形態について説明した。本実施例は図１（ａ）の読み出し方に限定されず、図１（ｂ）、図１（ｃ）に例示した形態であっても、水平走査回路１４としてデコーダを用いて実施することができる。その際には、本実施例で説明したＡ信号およびＡ＋Ｂ信号を出力する行の動作タイミングを図１（ｂ）、（ｃ）で例示した撮像装置の全行において行う。メモリ１３に保持されたデジタルＮ信号、デジタルＡ信号、デジタルＡ＋Ｂ信号については、実施例２と同様の動作で読み出せばよい。

本実施例の撮像装置においても、Ａ＋Ｂ信号を得つつ、Ａ信号を得る動作を高速に行うことができる。

［実施例４］
本実施例は、垂直信号線７のそれぞれに比較回路９、カウンタ回路１１を有しておらず、メモリ１３は画素１００から出力される画素信号に基づいて、デジタル信号ではなく、アナログ信号である電圧値を保持する形態である。

図１３は本実施例に関する撮像装置の構成の一例を示したものである。尚、図４に例示した撮像装置と同じ機能を奏する者については、図４に付した符号と同じ符号を図１３でも付している。

本実施例の画素１００、オペアンプ８については、実施例１と同様の画素１００、オペアンプ８を用いることができる。

容量Ｃ＿Ｎ１、Ｃ＿Ｎ２はともにオペアンプ８がＮ信号を増幅して出力した信号ＶＮを保持する信号保持容量である。また、容量Ｃ＿Ａ、Ｃ＿ＡＢは、それぞれオペアンプ８がＡ信号、Ａ＋Ｂ信号をそれぞれ増幅した信号ＶＡ，ＶＡＢを保持する信号保持容量である。本実施例の信号保持部は信号保持容量信号Ｃ＿Ａ、Ｃ＿Ｎ１、Ｃ＿Ｎ２、Ｃ＿ＡＢである。信号ＶＡ、ＶＮ、ＶＡＢのそれぞれにはオペアンプ８が有するオフセット信号Ｖｏｆｆが重畳されている。

信号保持容量Ｃ＿Ａ、Ｃ＿Ｎ１、Ｃ＿Ｎ２、Ｃ＿ＡＢのそれぞれは、オペアンプ８からスイッチ６１，６２，６３、６４のそれぞれを介して各信号が出力される。スイッチ６１，６４のゲートにはそれぞれＴＧ１２から信号書き込み信号φＴ＿Ａ、φＴ＿ＡＢが供給される。また、スイッチ６２、６３のゲートにはＴＧ１２から信号書き込み信号φＴ＿Ｎが供給される。スイッチ６１、６２、６３、６４は、それぞれのスイッチに供給される信号書き込み信号がＨレベルであるとオンとなる。すなわちスイッチ６１，６２，６３、６４がオンの時に、それぞれ各信号保持容量Ｃ＿Ａ、Ｃ＿Ｎ１、Ｃ＿Ｎ２、Ｃ＿ＡＢに各信号が書き込まれる。信号保持容量Ｃ＿Ｎ１、Ｃ＿Ｎ２はそれぞれ画素が有するノイズレベルの信号が保持されるＮメモリである。Ｎメモリは画素の有するノイズレベルの信号を保持する第１のメモリである。また、信号保持容量Ｃ＿Ａは、画素の一部の光電変換部に基づく画素信号に基づいた信号を保持するＳ１メモリである。Ｓ１メモリは、焦点検出用信号を保持する第２のメモリである。また、信号保持容量Ｃ＿ＡＢは、画素の複数の光電変換部に基づく画素信号に基づいた信号を保持するＳ２メモリである。Ｓ２メモリは画像取得用信号を保持する第３のメモリである。

さらに信号保持容量Ｃ＿Ｎ１、Ｃ＿Ｎ２は、それぞれスイッチ６６、６７を介してＮ信号線１５に電気的に接続されている。また、信号保持容量Ｃ＿Ａ、Ｃ＿ＡＢのそれぞれは、スイッチ６５、６８のそれぞれを介して、Ｓ信号線１６に電気的に接続されている。スイッチ６５、６６のゲートには、水平走査回路１４から水平選択信号φＨ１ｎが供給される。スイッチ６７，６８のゲートには水平走査回路１４から水平選択信号φＨ２ｎが供給される。水平選択信号φＨ１ｎがＨレベルとなると、スイッチ６５、６６がオンとなり、信号保持容量Ｃ＿Ａから信号ＶＡがＳ信号線１６に出力され、信号保持容量Ｃ＿Ｎ１から信号ＶＮがＮ信号線１５に出力される。水平選択信号φ１ｎがオンとなることによって、スイッチ６５、６６が共にオンとなるため、信号ＶＡ、ＶＮは同期してそれぞれＳ信号線１６、Ｎ信号線１５に出力される。同様に、水平選択信号φＨ２ｎがＨレベルとなると、スイッチ６７、６８がオンとなり、信号保持容量Ｃ＿Ｎ２から信号ＶＮがＮ信号線１５に出力され、信号保持容量Ｃ＿ＡＢから信号ＶＡＢがＳ信号線１６に出力される。水平選択信号φＨ２ｎがオンとなることによって、スイッチ６７、６８が共にオンとなるため、信号ＶＮ、ＶＡＢは同期してそれぞれＮ信号線１５、Ｓ信号線１６に出力される。

Ｎ信号線１５、Ｓ信号線１６は差動アンプ７１に電気的に接続されている。差動アンプ７１はＮ信号線１５とＳ信号線１６とが伝送するそれぞれの信号の差分を出力する。つまり、水平選択信号φＨ１ｎがＨレベルとなり、Ｓ信号線１６に信号ＶＡ、Ｎ信号線に信号ＶＮが出力される場合では、差動アンプ７１は信号ＶＡから信号ＶＮを差し引いた信号、すなわちＶＡ−ＶＮを出力する。同様に、水平選択信号φＨ２ｎがＨレベルとなり、Ｓ信号線１６に信号ＶＡＢ、Ｎ信号線１５に信号ＶＮが出力される場合では、差動アンプ７１は信号ＶＡＢから信号ＶＮを差し引いた信号、すなわちＶＡＢ−ＶＮを出力する。本実施例における焦点検出用信号はＶＡであり、画像取得用信号はＶＡＢである。即ち、本実施例の撮像装置からは１フレーム期間内に焦点検出用信号、画像取得用信号の各々から信号ＶＮが差し引かれた信号がそれぞれ出力される。

Ｎ信号線１５、Ｓ信号線１６のそれぞれには、リセットスイッチ６９，７０が電気的に接続されている。リセットスイッチ６９、７０にはＴＧ１２から水平リセットパルスφＨｃが供給される。リセットスイッチ６９、７０のドレインにはドレイン電圧Ｖｄｄが供給されている。Ｎ信号線１５、Ｓ信号線１６のそれぞれが信号を差動アンプ７１に出力した後、水平リセットパルスφＨｃをＨレベルとしてリセットスイッチ６９、７０をオンとし、Ｎ信号線１５、Ｓ信号線１６の電位をリセットする。尚、図１３では図示を省略しているが、Ｎ信号線１５、Ｓ信号線１６にはそれぞれ容量が電気的に接続されている。Ｎ信号線１５に電気的に接続された容量の容量値をＣＨ１とする。例えば信号保持容量Ｃ＿Ｎ１の保持した信号は、信号保持容量Ｃ＿Ｎ１の保持した信号値に、Ｃ＿Ｎ１／（Ｃ＿Ｎ１＋ＣＨ１）を乗算した信号が差動アンプ７１に出力される。Ｓ信号線１６に電気的に接続された容量の容量値をＣＨ２とする。例えば信号保持容量Ｃ＿Ａの保持した信号は、信号保持容量Ｃ＿Ａの保持した信号値に、Ｃ＿Ａ／（Ｃ＿Ａ＋ＣＨ１）を乗算した信号が差動アンプ７１に出力される。水平リセットパルスφＨｃをＨレベルとしてリセットスイッチ６９、７０をオンとすると、容量ＣＨ１、ＣＨ２の電荷がリセットされる。

次に、図１４に、図１３に例示した撮像装置において、Ａ信号を出力する画素を含む行の動作タイミングの一例を示す。本実施例におけるＡ信号を出力する画素は図１（ａ）のように配置されている。

時刻ｔ９０において、リセットパルスφＲをＨレベルとする。また、選択パルスφＳＥＬをＨレベルとする。これにより、垂直信号線７にはＮ信号が出力される。また、スイッチパルスφＳＷ１をＨレベルとする。これにより、Ｎ信号はクランプ容量Ｃ０に保持される。また、Ｎ信号に基づく信号が増幅され、さらにオペアンプ８のオフセット信号Ｖｏｆｆが重畳された信号ＶＮが出力される。信号書き込み信号φＴ＿Ｎもまた、Ｈレベルとする。これにより、信号保持容量Ｃ＿Ｎ１、Ｃ＿Ｎ２に信号ＶＮの書き込みが行われる。時刻ｔ９１にリセットパルスφＲ、スイッチパルスφＳＷ１をＬレベルとする。

時刻ｔ９２に信号読み出しスイッチφＴ＿ＮをＬレベルとする。信号読み出しスイッチφＴ＿ＮをＬレベルにするのは、リセットパルスφＲをＬレベルとした後とすることが好ましい。これは、リセットパルスφＲをＬレベルとすることによってリセットＭＯＳトランジスタで生じるチャージインジェクションにより、増幅ＭＯＳトランジスタ５の入力ノードの電位が変化するためである。この変化後の増幅ＭＯＳトランジスタ５の入力ノードの電位に基づく信号を信号保持容量Ｃ＿Ｎ１、Ｃ＿Ｎ２に保持させることが好ましい。信号保持容量Ｃ＿Ｎ１、Ｃ＿Ｎ２には、この時刻ｔ９２においてオペアンプ８から出力された信号ＶＮが保持される。

時刻ｔ９３において、転送パルスφＴ１をＨレベルとする。これにより、フォトダイオード１に保持された信号電荷が増幅ＭＯＳトランジスタ５の入力ノードに転送され、画素１００からＡ信号が出力される。また、信号書き込み信号φＴ＿ＡをＨレベルとする。これにより、信号保持容量Ｃ＿Ａにはクランプ容量Ｃ０を介して出力されたＡ信号に基づいて、オペアンプ８が増幅して出力した信号ＶＡが書き込まれる。

時刻ｔ９４において、転送パルスφＴ１をＬレベルとする。

時刻ｔ９５において、信号書き込み信号φＴ＿ＡをＬレベルとし、信号ＶＡが信号保持容量Ｃ＿Ａに保持される。信号書き込み信号φＴ＿ＡをＬレベルとした後、水平選択信号φＨ１ｎをＨレベルとして、信号保持容量Ｃ＿Ａ、Ｃ＿Ｎ１からそれぞれ信号ＶＡ、ＶＮをＳ信号線１６、Ｎ信号線１５に出力させる。信号保持容量Ｃ＿Ａ、Ｃ＿Ｎ１からのそれぞれの信号ＶＡ，ＶＮの出力を終えた後、水平選択信号φＨ１ｎをＬレベルとする。また、水平選択信号φＨ１ｎをＬレベルとした後、Ｎ信号線１５、Ｓ信号線１６の電位をリセットするため、水平リセットパルスφＨｃをＨレベルとする。Ｎ信号線１５、Ｓ信号線１６の電位をリセットした後、水平リセットパルスφＨｃをＬレベルとする。尚、図１４の動作タイミング図では示していないが、複数列の信号保持容量Ｃ＿Ａ，Ｃ＿Ｎ１から信号ＶＡ、ＶＮを出力させるため、水平リセットパルスφＨｃをＬレベルとする。次に信号ＶＡ，ＶＮを出力させる列の水平選択信号φＨ１ｎをＨレベルとして、順次信号をＳ信号線１６、Ｎ信号線１５に出力させる。同様に、水平リセットパルスφＨｃについても、１列の信号ＶＮ、ＶＳのＮ信号、Ｓ信号の出力が終わる都度、Ｎ信号線１５、Ｓ信号線１６の電位をリセットするためにＨレベルとする。Ｎ信号線１５、Ｓ信号線１６の電位がリセットされると水平リセットパルスφＨｃをＬレベルとする。以降、焦点検出画素から信号が出力された信号保持容量Ｃ＿Ａ，Ｃ＿Ｎ１について、同様に水平選択信号φＨ１ｎ、水平リセットパルスφＨｃの供給動作を順次繰り返して信号ＶＡ，ＶＮを出力させる。

時刻ｔ９６において、転送パルスφＴ２をＨレベルとする。これにより、画素１００からはＡ＋Ｂ信号が出力される。また、信号書き込み信号φＴ＿ＡＢをＨレベルとする。これにより、クランプ容量Ｃ０を介して出力されたＡ＋Ｂ信号に基づいて、オペアンプ８が増幅して出力した信号ＶＡＢが信号保持容量Ｃ＿ＡＢに書き込まれる。

時刻ｔ９７において、転送パルスφＴ２をＬレベルとする。

時刻ｔ９８において、信号書き込み信号φＴ＿ＡＢをＬレベルとし、信号ＶＡＢが信号保持容量Ｃ＿ＡＢに保持される。信号書き込み信号φＴ＿ＡＢをＬレベルとした後、水平選択信号φＨ２ｎをＨレベルとして、信号保持容量Ｃ＿ＡＢ、Ｃ＿Ｎ２からそれぞれ信号ＶＡＢ、ＶＮをＳ信号線１６、Ｎ信号線１５に出力させる。信号保持容量Ｃ＿ＡＢ、Ｃ＿Ｎ２からのそれぞれの信号ＶＡＢ，ＶＮの出力を終えた後、水平選択信号φＨ２ｎをＬレベルとする。また、水平選択信号φＨ２ｎをＬレベルとした後、Ｎ信号線１５、Ｓ信号線１６の電位をリセットするため、水平リセットパルスφＨｃをＨレベルとする。Ｎ信号線１５、Ｓ信号線１６の電位をリセットした後、水平リセットパルスφＨｃをＬレベルとする。尚、図１４の動作タイミング図では示していないが、複数列の信号保持容量Ｃ＿ＡＢ，Ｃ＿Ｎ２から信号ＶＡＢ、ＶＮを出力させるため、水平リセットパルスφＨｃをＬレベルとする。次に信号ＶＡＢ，ＶＮを出力させる列の水平選択信号φＨ２ｎをＨレベルとして、順次信号をＮ信号線１５、Ｓ信号線１６に出力させる。同様に、水平リセットパルスφＨｃについても、１列の信号ＶＮ、ＶＡＢのＮ信号、Ｓ信号の出力が終わる都度、Ｎ信号線１５、Ｓ信号線１６の電位をリセットするためにＨレベルとする。Ｎ信号線１５、Ｓ信号線１６の電位がリセットされると水平リセットパルスφＨｃをＬレベルとする。以降、画素の各列から信号が出力された信号保持容量Ｃ＿ＡＢ，Ｃ＿Ｎ２について、同様に水平選択信号φＨ２ｎ、水平リセットパルスφＨｃの供給動作を順次繰り返して信号ＶＡＢ，ＶＮを出力させる。

時刻ｔ９９において、選択パルスφＳＥＬをＬレベルとする。

以上、これまでＡ信号を出力する画素を含む行の動作タイミングについて説明した。次に、Ａ信号を出力する画素を含まない行の動作タイミングについて説明する。

図１５は、Ａ信号を出力する画素を含まない行の動作タイミングの一例を示したものである。時刻ｔ１１０、ｔ１１１、ｔ１１２のそれぞれにおける動作については、Ａ信号を出力する画素を含む行の動作タイミングにおける時刻ｔ９０、ｔ９１、ｔ９２と同様とすることができる。

時刻ｔ１１３において、転送パルスφＴ１，φＴ２をＨレベルとする。これにより、垂直信号線７には画素１００からＡ＋Ｂ信号が出力される。また、信号書き込み信号φＴ＿ＡＢをＨレベルとする。これにより、クランプ容量Ｃ０を介して出力されたＡ＋Ｂ信号に基づいて、オペアンプ８が増幅して出力した信号ＶＡＢが信号保持容量Ｃ＿ＡＢに書き込まれる。

時刻ｔ１１４において、転送パルスφＴ１、φＴ２をＬレベルとする。

時刻ｔ１１５において、信号書き込み信号φＴ＿ＡＢをＬレベルとする。これにより、信号保持容量Ｃ＿ＡＢには信号ＶＡＢが保持される。信号書き込み信号φＴ＿ＡＢをＬレベルとした後、水平選択信号φＨ２ｎをＨレベルとする。信号保持容量Ｃ＿Ｎ２には、時刻ｔ１１２において、図１４で説明したＡ信号を出力する画素を含む行の動作タイミングでの時刻ｔ９２と同様に、信号ＶＮが保持されている。従って、Ｎ信号線１５には信号ＶＮ、Ｓ信号線１６には信号ＶＡＢがそれぞれ出力される。Ｎ信号線１５、Ｓ信号線１６に信号ＶＮ，ＶＡＢのそれぞれの出力した後、水平選択信号φＨ２ｎをＬレベルとし、その後、水平リセットパルスφＨｃをＨレベルとしてＮ信号線１５、Ｓ信号線１６の電位をリセットする。尚、図１５の動作タイミング図では示していないが、複数列の信号保持容量Ｃ＿ＡＢ，Ｃ＿Ｎ２から信号ＶＡＢ、ＶＮを出力させるため、水平リセットパルスφＨｃをＬレベルとする。次に信号ＶＡＢ，ＶＮを出力させる列の水平選択信号φＨ２ｎをＨレベルとして、順次信号をＮ信号線１５、Ｓ信号線１６に出力させる。同様に、水平リセットパルスφＨｃについても、１列の信号ＶＮ、ＶＡＢのＮ信号、Ｓ信号の出力が終わる都度、Ｎ信号線１５、Ｓ信号線１６の電位をリセットするためにＨレベルとする。Ｎ信号線１５、Ｓ信号線１６の電位がリセットされると水平リセットパルスφＨｃをＬレベルとする。以降、画素の各列から信号が出力された信号保持容量Ｃ＿ＡＢ，Ｃ＿Ｎ２について、同様に水平選択信号φＨ２ｎ、水平リセットパルスφＨｃの供給動作を順次繰り返して信号ＶＡＢ，ＶＮを出力させる。

以上、説明したように、Ａ信号を出力する画素を含まない行の動作においては、Ａ信号を出力する画素を含む行の動作での、画素１００からＡ信号を出力させる動作、信号保持容量Ｃ＿Ａに信号ＶＡを保持させる動作を省くことができる。即ち、Ａ信号を出力する画素を含む行における動作の時刻ｔ９３〜ｔ９５の期間を短縮することができる。撮像装置の全行の画素１００においてＡ信号およびＡ＋Ｂ信号を読み出す動作を行う場合に比べて、Ａ信号の出力を行わない画素１００を有することにより、１フレーム期間内の撮像装置から信号を読み出す時間を短縮することができる。従って、Ａ＋Ｂ信号を得つつ、Ａ信号を得る動作を高速に行うことができる。

これまで、Ａ信号を出力する画素が図１（ａ）のように配置された形態を基に説明した。本実施例では、図１（ｂ）のようにＡ信号を出力する画素が配置された形態についても、水平走査回路１４をデコーダとすることで、実施例２と同様に、１フレーム期間内の撮像装置から信号を読み出す時間を短縮することができる。図１（ｂ）のようにＡ信号を出力する画素が配された形態では、水平選択信号φＨ１ｎの動作を除いて、本実施例で図１４を参照しながら説明した動作と同様とすることができる。水平選択信号φＨ１ｎは、Ａ信号を出力する画素として動作させる画素を有する列のみＨレベルとし、そのほかの列はＬレベルとする。本実施例の固体撮像では、信号保持容量Ｃ＿Ａ，Ｃ＿Ｎ１から信号ＶＡ、ＶＮを出力しない列を有する。これにより、全列の信号保持容量Ｃ＿Ａ、Ｃ＿Ｎ１から信号ＶＡ、ＶＮを出力させる場合に比べて、１フレーム期間内の、Ｓ信号線１６、Ｎ信号線１５に信号を出力する時間を短縮することができる。従って、Ａ＋Ｂ信号を得つつ、Ａ信号を得る動作を高速に行うことができる。

また、図１（ｃ）のようにＡ信号を出力する画素が配置された形態についても、実施例２で述べたのと同様に、水平走査回路１４をデコーダとすることで、１フレーム期間内の撮像装置から信号を読み出す時間を短縮することができる。Ａ信号を出力する画素を含む行については、水平選択信号φＨ１ｎの動作を除いて、本実施例で図１４を参照しながら説明した動作と同様とすることができる。また、Ａ信号を出力する画素を含まない行については、本実施例で図１５を参照しながら説明した動作と同様とすることができる。Ａ信号を出力する画素を含む行では、本実施例で先の図１（ｂ）を参照しながら説明したのと同様に、水平選択信号φＨ１ｎは、Ａ信号を出力する画素として動作させる画素を有する列のみＨレベルとし、そのほかの列はＬレベルとする。よって、信号保持容量Ｃ＿Ａ，Ｃ＿Ｎ１から信号ＶＡ、ＶＮを出力しない列が存在する。これにより、全列の信号保持容量Ｃ＿Ａ、Ｃ＿Ｎ１から信号ＶＡ、ＶＮを出力させる場合に比べて、画素１行当たりのＳ信号線１６、Ｎ信号線１５に信号を出力する時間を短縮することができる。また、図１（ｃ）の撮像装置は、Ａ信号を出力する画素を含まない行を有する。よって、本実施例で先の図１（ａ）を参照しながら説明した通り、Ａ信号を出力する画素を含む行の動作での、画素１００からＡ信号を出力させる動作と、信号保持容量Ｃ＿Ａに信号ＶＡを保持させる動作を省くことができる。従って、図１（ｃ）のようにＡ信号を出力する画素を配置した形態であっても、実施例２と同様に、１フレーム期間内の撮像装置から信号を読み出す時間を短縮することができる。従って、Ａ＋Ｂ信号を得つつ、Ａ信号を得る動作を高速に行うことができる。

本実施例では、画素１００の一例としてフォトダイオード１とフォトダイオード５１の面積が異なる形態を説明した。本実施例はこの形態に限定されるものではなく、フォトダイオード１、５１の面積を同じとしても良い。

［実施例５］
これまで焦点検出用信号を出力する撮像装置について述べた。本実施例は別の形態の撮像装置である。

画素１００、垂直走査回路２、信号処理回路１０１の等価回路は実施例１で説明した図４と同様とすることができる。水平走査回路１４については、Ａ信号を出力させる画素１００が図１（ｂ），（ｃ）のように配される場合には実施例２と同様にデコーダとすれば良い。Ａ信号を出力する画素１００が図１（ａ）のように配される場合には水平走査回路１４は実施例１と同様とすることができる。

実施例１の撮像装置では、１つのマイクロレンズ２３が１つの画素１００の受光部に光を集光するように配されていた。本実施例はマイクロレンズ２３の配置には特に限定されない。例えば、１つのマイクロレンズ２３が複数の画素１００の受光部に光を集光するように配されていても良い。また、マイクロレンズ２３を有さない撮像装置の形態であっても良い。

本実施例においても、１フレーム期間内に複数の画素１００からＡ＋Ｂ信号が出力され、さらにＡ＋Ｂ信号を出力した複数の画素１００の一部の画素１００のＡ信号が使用される。Ａ信号を出力する画素１００の配置は、これまでの実施例１〜４で述べたのと同様に図１（ａ）〜（ｃ）で例示したようなレイアウトとすることができる。図１（ａ）のレイアウトでＡ信号を使用する画素１００を配した場合には、実施例１で図６、図７を参照しながら述べた動作タイミング図と同様の動作とすることができる。図１（ｂ）、（ｃ）のレイアウトでＡ信号を使用する画素１００を配した場合には、実施例２で図６、図９（ａ）、（ｂ）を参照しながら説明した動作タイミングと同様とすることができる。

実施例１、２で述べたのと同様に、本実施例の撮像装置からは複数の画素１００からのＡ＋Ｂ信号に基づくデジタルＡ＋Ｂ信号と、Ａ＋Ｂ信号を出力した複数の画素１００の一部の画素１００のＡ信号に基づくデジタルＡ信号とが出力される。撮像装置から出力されたデジタルＡ信号、デジタルＡ＋Ｂ信号は、例えば図１６に例示した撮像システムの出力信号処理部１５５の一例であるデジタル信号処理回路に出力される。デジタル信号処理回路は、デジタルＡ＋Ｂ信号とデジタルＡ信号との差分を演算して、デジタルＢ信号を得る処理などを行う。

本実施例の撮像装置の１フレームの信号出力で得られる画像は、Ａ信号を使用する画素１００の配された領域が、他の領域に比して高解像度で表現できる。Ａ信号を使用する画素１００の領域については、撮像装置からデジタルＡ信号が出力され、デジタル信号処理回路でデジタルＡ＋Ｂ信号とデジタルＡ信号との差分処理が行われてデジタルＢ信号が得られる。よって、Ａ信号を使用する画素１００が配された領域については、デジタルＡ信号と、デジタルＢ信号とを得る。従って、Ａ信号を使用しない領域（デジタルＡ＋Ｂ信号を使用する領域）よりも、Ａ信号を使用する領域（デジタルＡ信号、デジタルＢ信号のそれぞれを使用する領域）では、デジタルＡ信号とデジタルＢ信号を得る分、高解像度となる。

１フレームの撮像動作によって得られる画像において高解像度で表現したい領域に配された画素１００についてはＡ信号とＡ＋Ｂ信号とを出力し、他の領域の画素１００はＡ＋Ｂ信号を出力する。撮像装置の信号出力に関わる動作は実施例１または実施例２と同様であるから、全画素のＡ信号、Ａ＋Ｂ信号を使用する形態に比して、本実施例の撮像装置は１フレーム期間内の撮像装置からの信号読み出しに要する時間を短縮することができる。

本実施例では、光電変換信号としてＡ信号とＡ＋Ｂ信号とを出力する画素１００を説明した。本実施例はこの形態に限定されず、さらに別のフォトダイオードを有し、このフォトダイオードで生成する信号電荷に基づいたＣ信号を出力する画素１００を有していても良い。この形態では、得たい解像度によって画素１００から出力させる信号を変えればよい。例えば、全画素からＡ＋Ｂ信号を出力させ、高解像度で表示したい領域に含まれる一部の画素１００からさらにＣ信号を出力させる形態がある。また、全画素からＡ＋Ｂ＋Ｃ信号を出力させて、高解像度で表示したい領域に含まれる一部の画素１００からＡ信号、Ｂ信号、Ａ＋Ｂ信号、Ｂ＋Ｃ信号、Ａ＋Ｃ信号のいずれかの信号を出力させる形態でもよい。このような形態であっても、全画素から２つの光電変換信号を出力させる形態に比べて、全画素から１つの光電変換信号を出力させ、一部の画素から別の光電変換信号を出力させる形態であれば、１フレーム期間内の撮像装置からの信号読み出しに要する時間を短縮することができる。

［実施例６］
これまでに述べた撮像装置を撮像システムに適用した場合の実施例について述べる。撮像システムとして、デジタルスチルカメラやデジタルカムコーダーや監視カメラなどがあげられる。図１６に、撮像システムの例としてデジタルスチルカメラに撮像装置を適用した場合の模式図を示す。

図１６において、１５１はレンズの保護のためのバリア、１５２は被写体の光学像を撮像装置１５４に結像させるレンズ、１５３はレンズ１５２を通った光量を可変にするための絞りである。レンズ１５２、絞り１５３は撮像装置１５４に光を導く光学系である。１５５は撮像装置１５４より出力される出力信号の処理を行う出力信号処理部である。

撮像装置１５４からの出力信号が実施例４のようにアナログ信号である場合には、出力信号処理部１５５は、アナログ信号処理部、アナログデジタル変換部とデジタル信号処理部とを有する形態とする。撮像装置１５４からの出力信号をアナログ信号処理部が各種の補正を行って、アナログデジタル変換部に信号を出力する。アナログ信号処理部から出力された信号をアナログデジタル変換部がデジタル信号に変換し、デジタル信号処理部に出力する。デジタル信号処理部は必要に応じて各種の補正、圧縮を行ったうえで信号を出力する。尚、実施例４における撮像装置１５４では、一部の画素がＡ＋Ｂ信号の出力を行うものの、Ａ信号を出力しない場合を例示した。従って、１フレーム期間内に撮像装置１５４から出力される焦点検出用信号のデータ量は、全画素がＡ信号を出力する場合に比べて少なくなる。従って、出力信号処理部１５５についてもアナログデジタル変換の処理時間が短くなるため、信号処理を高速化することができる効果を有している。

一方、撮像装置１５４が先に示した実施例１〜３のように、デジタル信号を出力する場合には、出力信号処理部１５５はデジタル信号処理部を有する。デジタル信号処理部は、撮像装置１５４から出力されるデジタルＡ信号、デジタルＡ＋Ｂ信号のそれぞれからデジタルＮ信号を差し引く差分処理やデジタルＡ＋Ｂ信号からデジタルＡ信号を差し引いてデジタルＢ信号を得る差分処理を行う。また、出力信号処理部１５５はその他、必要に応じて各種の補正、圧縮を行って信号を出力する動作を行う。尚、実施例１〜３の撮像装置１５４では、Ａ＋Ｂ信号の出力を行うものの、Ａ信号を出力しない画素を有していた。従って、１フレーム期間内に撮像装置１５４から出力される焦点検出用信号のデータ量は、全画素がＡ信号を出力する場合に比べて少なくなる。よって、撮像装置１５４がデジタル信号を出力する場合においても、信号処理を行うデータ量が少なくなるため、信号処理を高速化することができる効果を有している。

そして、図１６において、１５６は画像データを一時的に記憶する為のバッファメモリ部、１５８は記録媒体に記録または読み出しを行うためのインターフェース部、１５９は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。１５７は外部コンピュータ等と通信する為のインターフェース部である。１５１０は各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部、１５１１は撮像装置１５４、出力信号処理部１５５に、各種タイミング信号を出力するタイミング発生部である。ここで、タイミング信号などは外部から入力されてもよく、撮像システムは少なくとも撮像装置１５４と、撮像装置１５４から出力された出力信号を処理する出力信号処理部１５５とを有すればよい。

出力信号処理部１５５が行う、デジタル信号Ａ＋Ｂ信号からデジタルＡ信号を差し引く処理、あるいは、信号ＶＡＢ−ＶＮから信号ＶＡ−ＶＮを差し引く処理は、共に同じ画素から出力された信号同士で行われる。すなわち、画素が出力したＡ信号に基づく焦点検出用信号と、Ａ信号を出力した画素と同じ画素が出力したＡ＋Ｂ信号に基づく画像取得用信号とで差分処理が行われる。これにより、画素のＢ信号に基づく信号が得られ、この信号とＡ信号に基づく信号との信号値を比較することにより、位相差検出方式の焦点検出が行われる。

以上のように、本実施例の撮像システムは、撮像装置１５４を適用して撮像動作を行うことが可能である。本実施例の撮像システムに、実施例１〜４に例示した撮像装置を適用することにより、撮像装置１５４から出力される焦点検出用信号に基づいた位相差検出式の焦点検出動作と、画像取得用信号に基づいた画像の形成とを行うことができる。

［実施例７］
本実施例の撮像システムについて、図１７を参照しながら説明する。実施例６で説明した撮像システムとは異なる点を中心に説明する。図１７に例示した撮像システムは、実施例６で説明した撮像システムに対し、撮像装置１５４から出力される焦点検出用信号を処理する焦点検出用信号処理部１５１２が設けられている。そして、焦点検出用信号処理部１５１２から信号が出力信号処理部１５５に出力される形態である。

本実施例の撮像装置１５４は全画素がＡ信号を出力する画素として動作する。すなわち、撮像装置１５４の全画素からＡ信号とＡ＋Ｂ信号とがそれぞれ出力される。従って、全画素からの画素信号に基づく、焦点検出用信号と画像取得用信号とが撮像装置１５４から出力される。撮像装置１５４がアナログデジタル変換回路を有し、デジタル信号を出力する場合には、焦点検出用信号はデジタルＡ信号であり、画像取得用信号はデジタルＡ＋Ｂ信号である。撮像装置１５４からデジタル信号の焦点検出用信号、画像取得用信号が出力される場合の回路構成は、実施例１で例示した図４のような構成でも良いが、この構成には限定されない。つまり、画素１００がＡ信号とＡ＋Ｂ信号とを時分割で出力し、メモリ１３にはこれらの信号に基づくデジタルＡ信号、デジタルＡ＋Ｂ信号が保持されると共に水平走査回路１４によって各メモリ１３から順次デジタル信号が出力される形態であれば良い。撮像装置１５４からアナログ信号が出力される場合には、焦点検出用信号は信号ＶＡであり、画像取得用信号はＶＡＢである。撮像装置１５４からアナログ信号の焦点検出用信号、画像取得用信号が出力される場合の回路構成について、実施例６で例示した図１３のような回路構成でも良いが、この構成に限定されない。つまり、画素１００がＡ信号とＡ＋Ｂ信号とを時分割で出力し、信号保持容量にこれらの信号に基づく信号ＶＡ，ＶＡＢが保持され、水平走査回路１４によって各信号保持容量から信号ＶＡ，ＶＡＢが出力される形態であれば良い。撮像装置１５４からアナログ信号が出力される形態では、出力信号処理部１５５は、アナログ信号処理部、アナログデジタル変換部とデジタル信号処理部とを有する形態とする。撮像装置１５４からの出力信号をアナログ信号処理部が各種の補正を行って、アナログデジタル変換部に信号を出力する。アナログ信号処理部から出力された信号をアナログデジタル変換部がデジタル信号に変換し、デジタル信号処理部に出力する。デジタル信号処理部は必要に応じて各種の補正、圧縮を行ったうえで信号を出力する。

焦点検出用信号処理部１５１２は、撮像装置１５４から出力される全画素のＡ信号に基づく焦点検出用信号のうち、一部の画素からのＡ信号に基づく焦点検出用信号を出力信号処理部１５５に出力する。また、他の一部の画素からのＡ信号に基づく焦点検出用信号は破棄する処理を行う。

一方、撮像装置１５４から出力された画像取得用信号については、焦点検出用信号処理部１５１２は処理を行わず、そのまま出力信号処理部１５５に出力される。

出力信号処理部１５５には、撮像装置１５４の一部の画素からのＡ信号に基づく焦点検出用信号と、全画素からのＡ＋Ｂ信号に基づく画像取得用信号が入力される。出力信号処理部１５５は全画素からのＡ信号に基づく焦点検出用信号が入力される場合に比べて、焦点検出用信号処理部１５１２が一部の画素のみからのＡ信号に基づく焦点検出信号を出力信号処理部１５５に出力するため、出力信号処理部１５５に入力される焦点検出用信号のデータ量が少なくなる。従って、出力信号処理部１５５は全画素のＡ信号に基づく焦点検出用信号が入力される場合に比べて高速に信号処理を行うことができる。

よって、本実施例の撮像システムは、撮像装置１５４から出力される焦点検出用信号のうち、一部の画素からのＡ信号に基づく焦点検出信号を出力信号処理部１５５に出力する焦点検出用信号処理部を有することにより、高速に信号処理を行うことができる。

［実施例８］
図面を参照しながら、本実施例の撮像装置について説明する。

図１８（ａ）は本実施例の撮像装置の構成の一例を示した模式図である。

図１８（ａ）では、画素１００が持つ２つのフォトダイオード１、５１を、２つの長方形を用いて模式的に表している。また、図１８（ａ）では、図４と同じ機能を有する部材については、図４で付した符号と同じ符号を図１８（ａ）でも付している。また、図１８では、垂直信号線７、比較回路９、カウンタ回路１１、メモリ１３については、図の左から数えて何列目に位置しているかを表す枝番を付している。水平走査回路１４は、水平転送部１４１と水平走査部１４２を有している。また、図１８（ａ）に記載の撮像装置は、カウンタ制御部３０を有している。メモリ１３には、ＴＧから信号ｍｔｘが与えられる。

図１８（ｂ）は、本実施例の１列のカウンタ回路１１、メモリ１３の構成を示した図である。カウンタ回路１１はビット信号ｃ［０］〜ｃ［１１］の１２ビットのデジタル信号を出力する形態として示している。カウンタ制御部３０が出力する信号ｄｅがＨレベルであって、信号ｓｅがＬレベルの期間では、ビット信号ｃ［１］〜ｃ［１１］の信号値がクロック信号ｃｌｋに応じて変化する。一方、信号ｄｅがＬレベルであって、信号ｓｅがＨレベルの期間では、ビット信号ｃ［０］〜ｃ［１１］の信号値がクロック信号ｃｌｋに応じて変化する。ビット信号ｃ［１］はビット信号ｃ［０］の信号値が変化する場合は、ビット信号ｃ［０］を２分周した信号となる。よって、信号ｄｅがＨレベルであって、信号ｓｅがＬレベルの場合のカウンタ回路１１の単位時間当たりのカウント数は、信号ｄｅがＬレベルであって、信号ｓｅがＨレベルの場合の２倍となる。以下、信号ｄｅがＨレベルであって、信号ｓｅがＬレベルの場合のカウンタ回路１１のカウント動作をダブルカウント動作、信号ｄｅがＬレベルであって、信号ｓｅがＨレベルの場合のカウンタ回路１１のカウント動作をシングルカウント動作と表記する。

次に図１９を参照しながら、図１８（ａ）に示した撮像装置の動作について説明する。本実施例の比較回路９は、比較結果信号として、信号ｃｏをカウンタ制御部３０に出力する。本実施例の比較回路９は、ランプ信号ＶＲＡＭＰの電位よりも垂直信号線７の電位の方が大きい場合には、Ｈレベルの信号を出力する。ランプ信号ＶＲＡＭＰの電位よりも垂直信号線７の電位の方が小さい場合には、Ｌレベルの信号を出力する。

図１９に示した符号は、それぞれ図１８（ａ）に示した符号と対応している。本実施例では、信号ｄｅ３、ｄｅ４は共に全期間Ｌレベルとしている。

Ａ変換期間について説明する。Ａ変換期間に先立って、１行目の画素１００からはＡ信号が比較回路９に出力されている。

まず、カウンタ制御部は信号ａｅをＨレベルとする。その後、比較回路９−１、９−２、９−３、９−４はランプ信号ＶＲＡＭＰと垂直信号線７−１、７−２、７−３、７−４の電位との比較動作をそれぞれ開始する。比較回路９−１、９−３の比較結果信号ｃｏ１、ｃｏ３が共にＨレベルの時には、カウンタ制御部３０が出力する信号ｓｅ１はＬレベル、信号ｄｅ１はＨレベルである。この時、カウンタ回路１１−１はダブルカウント動作にてクロック信号ｃｌｋをカウントする。また、比較回路９−２、９−４の比較結果信号ｃｏ２、ｃｏ４が共にＨレベルの時には、カウンタ制御部３０が出力する信号ｓｅ２はＬレベル、信号ｄｅ２はＨレベルである。この時、カウンタ回路１１−２はダブルカウント動作にてクロック信号ｃｌｋをカウントする。また、比較回路９−３、９−４の比較結果信号ｃｏ３、ｃｏ４の信号レベルに関わらず、信号ａｅがＨレベルの期間は、信号ｓｅ３はＬレベルである。信号ｄｅ３もＬレベルであるため、カウンタ回路１１−３はクロック信号ｃｌｋのカウント動作を行わない。また、比較回路９−４の比較結果信号ｃｏ４の信号レベルに関わらず、信号ａｅがＨレベルの期間は、信号ｓｅ４はＬレベルである。信号ｄｅ４もＬレベルであるため、カウンタ回路１１−４はクロック信号ｃｌｋのカウント動作を行わない。

次に、比較回路９−２の比較結果信号ｃｏ２がＨレベルからＬレベルに変化したとする。これにより、信号ｓｅ２はＬレベルからＨレベルに変化し、信号ｄｅ２はＨレベルからＬレベルに変化する。よって、カウンタ回路１１−２はダブルカウント動作からシングルカウント動作に移行して、クロック信号ｃｌｋをカウントする。

続いて、比較回路９−３の比較結果信号ｃｏ３がＨレベルからＬレベルに変化したとする。これにより、信号ｄｅ１はＨレベルからＬレベルに変化し、信号ｓｅ１はＬレベルからＨレベルに変化する。よって、カウンタ回路１１−１はダブルカウント動作からシングルカウント動作に移行して、クロック信号ｃｌｋをカウントする。

続いて、比較回路９−４の比較結果信号ｃｏ４がＨレベルからＬレベルに変化したとする。これにより、信号ｓｅ２がＨレベルからＬレベルに変化するため、カウンタ回路１１−２はクロック信号ｃｌｋのカウント動作を停止し、この時点でのカウント信号値を保持する。

続いて、比較回路９−１の比較結果信号ｃｏ１がＨレベルからＬレベルに変化する。これにより、信号ｓｅ１がＨレベルからＬレベルに変化する。よって、カウンタ回路１１−１はクロック信号ｃｌｋのカウントを停止し、この時点でのカウント信号値を保持する。

カウンタ回路１１−１が保持したカウント信号値は、１列目の画素１００のＡ信号と３列目の画素１００のＡ信号とを加算した信号に基づくデジタル信号である。このデジタル信号を、デジタルＡ１＋Ａ３信号と表記する。カウンタ回路１１−２が保持したカウント信号は、２列目の画素１００のＡ信号と、４列目の画素１００のＡ信号とを加算した信号に基づくデジタル信号である。このデジタル信号をデジタルＡ２＋Ａ４信号と表記する。

次に、ＴＧは信号ｍｔｘをＨレベルとする。これにより、カウンタ回路１１が保持したカウント信号をメモリ１３が保持する。メモリ１３−１はデジタルＡ１＋Ａ３信号を保持する。メモリ１３−２はデジタルＡ２＋Ａ４信号を保持する。メモリ１３−３、１３−４は、０の信号値を保持する。水平転送部１４１は水平走査部１４２からの信号に基づいて、順次、各列のメモリ１３が保持したデジタル信号をＤＳＰ８０に出力させる。他の形態として、このメモリ１３からＤＳＰ８０へのデジタル信号の出力動作は、水平転送部１４１が、０の信号値を保持したメモリ１３をスキップする。そして、複数のＡ信号を加算した信号に基づくデジタル信号を保持したメモリ１３のみからデジタル信号を出力させるようにしても良い。

続いて、Ａ＋Ｂ変換期間について説明する。Ａ＋Ｂ変換期間に先立って、１行目の画素１００からはＡ＋Ｂ信号が比較回路９に出力されている。

まず、信号ａｅはＬレベルのままとする。また、カウンタ回路１１−１、１１−２、１１−３、１１−４のカウント信号を初期値にリセットする。

その後、比較回路９−１、９−２、９−３、９−４はランプ信号ＶＲＡＭＰと垂直信号線７−１、７−２、７−３、７−４の電位との比較動作をそれぞれ開始する。Ａ＋Ｂ変換期間では、信号ａｅがＬレベルのため、信号ｄｅ１、ｄｅ２はＡ＋Ｂ変換期間の間、Ｌレベルである。これにより、カウンタ回路１１−１は、比較結果信号ｃｏ１がＨレベルからＬレベルになるまでの期間、クロック信号ｃｌｋをシングルカウント動作でカウントする。カウンタ回路１１−２、１１−３、１１−４についても同様に、それぞれ、比較結果信号ｃｏ２、ｃｏ３、ｃｏ４がＨレベルからＬレベルになるまでの期間、クロック信号ｃｌｋをシングルカウント動作でカウントする。これにより、カウンタ回路１１−１は、１列目の画素１００が出力したＡ＋Ｂ信号に基づくデジタル（Ａ＋Ｂ）１信号を保持する。同様に、カウンタ回路１１−２、１１−３、１１−４は、デジタル（Ａ＋Ｂ）２信号、デジタル（Ａ＋Ｂ）３信号、デジタル（Ａ＋Ｂ）４信号を保持する。その後、ＴＧは信号ｍｔｘをＨレベルとして、メモリ１３−１、１３−２、１３−３−、１３−４がそれぞれデジタル（Ａ＋Ｂ）１信号、デジタル（Ａ＋Ｂ）２信号、デジタル（Ａ＋Ｂ）３信号、デジタル（Ａ＋Ｂ）４信号を保持する。水平転送部１４１は水平走査部１４２からの信号に基づいて、順次、各列のメモリ１３が保持したデジタル信号をＤＳＰ８０に出力させる。

本実施例のメモリ１３が保持するデジタルＡ信号は、複数列のＡ信号を加算した信号に基づくデジタル信号である。よって、デジタルＡ＋Ｂ信号に比して、デジタルＡ信号を保持するメモリ１３の数が少なくなるため、ＤＳＰ８０に出力されるデジタルＡ信号の信号量はデジタルＡ＋Ｂ信号の比して少なくなる。よって、本実施例の撮像装置においても、１フレーム期間に出力されるデジタルＡ信号の信号量は、デジタルＡ＋Ｂ信号の信号量よりも少ない。これにより、全列のメモリ１３がデジタルＡ信号を保持する形態に比して、デジタルＡ信号を保持した全メモリ１３からデジタルＡ信号をＤＳＰ８０に出力させる期間を短縮することができる。また、デジタルＡ信号の信号量が減ることにより、ＤＳＰ８０の信号処理の負荷を減らすことができる。

本実施例の形態を、図３（ａ）、図３（ｂ）に示したように、Ａ信号を焦点検出用信号として用いる場合について説明する。焦点検出用信号であるＡ信号は画像取得用信号であるＡ＋Ｂ信号に比して、求められる信号の精度が低い場合がある。このような場合に、本実施例のように、複数列のＡ信号をした信号に基づくデジタルＡ信号を得る形態を好適に実施することができる。

［実施例９］
本実施例の撮像装置について、図面を参照しながら実施例８と異なる点を中心に説明する。本実施例では、画素１００からＡ信号とＢ信号が異なる垂直信号線７に出力される形態である。

図２０（ａ）は本実施例の画素の構成の一例である。図２０（ａ）では、図４に示した部材と同じ機能を有する部材については、図４で付した符号と同じ符号を付して表している。図４に示した画素では、転送ＭＯＳトランジスタ２０が転送パルスφＴ１、転送ＭＯＳトランジスタ５０が転送パルスφＴ２によって制御される形態として示した。図２０（ａ）では、転送ＭＯＳトランジスタ２０、５０が共に同じ転送パルスφＴによって制御される形態としている。また、図４では、フォトダイオード１、５１のそれぞれが生成した信号電荷が増幅ＭＯＳトランジスタ５に転送される形態として示した。図２０（ａ）では、フォトダイオード１で生成した信号電荷が転送ＭＯＳトランジスタ２０を介して増幅ＭＯＳトランジスタ５−１に転送される。また、フォトダイオード５１で生成した信号電荷が転送ＭＯＳトランジスタ５０を介して増幅ＭＯＳトランジスタ５−２に転送される。増幅ＭＯＳトランジスタ５−１、５−２はそれぞれの入力ノードに転送された信号電荷に基づく信号を、選択ＭＯＳトランジスタ６−１、６−２を介して垂直信号線７−１１、７−１２に出力する。フォトダイオード１が生成した信号電荷に基づいて垂直信号線７−１１に出力される信号がＡ信号である。また、フォトダイオード５１が生成した信号電荷に基づいて垂直信号線７−１２に出力される信号がＢ信号である。

図２０（ｂ）は、本実施例の撮像装置の構成の一例を示した図である。図２０（ｂ）では、図１８（ａ）に示した部材と同じ機能を有する部材については、図１８（ａ）で付した符号と同じ符号を付して表している。１列目の画素１００から垂直信号線７−１１に出力されたＡ信号（以下、Ａ１信号）は比較回路９−１１に出力される。同様に、垂直信号線７−１２に出力されたＢ信号（以下、Ｂ１信号）は、比較回路９−１２に出力される。２列目の画素１００から垂直信号線７−２１に出力されたＡ信号（以下、Ａ２信号）は、比較回路９−２１に出力される。また、２列目の画素１００から垂直信号線７−２２に出力されたＢ信号（以下、Ｂ２信号）は、比較回路９−２２に出力される。３列目の画素１００から垂直信号線７−３１に出力されたＡ信号（以下、Ａ３信号）は、比較回路９−３１に出力される。また、３列目の画素１００から垂直信号線７−３２に出力されたＢ信号（以下、Ｂ３信号）は、比較回路９−３２に出力される。比較回路９のそれぞれは、垂直信号線７に出力された信号とランプ信号ＶＲＡＭＰとを比較した比較結果信号ｃｏをそれぞれカウンタ制御部３０に出力する。

次に、図２１を参照しながら、図２０（ｂ）に示した撮像装置のカウンタ回路１１−１〜１１−３の動作について説明する。図２１に示した動作は、カウンタ回路１１−１がＡ１＋Ｂ１信号、カウンタ回路１１−２がＡ１＋Ａ３信号、カウンタ回路１１−３がＡ２＋Ｂ２信号、カウンタ回路１１−５がＡ３＋Ｂ３信号を生成する形態である。

まず、比較結果信号ｃｏ１〜ｃｏ５は全てＨレベルとなっている。この時、信号ｓｅ１、ｓｅ２、ｓｅ３はＬレベルであり、信号ｄｅ１、ｄｅ２、ｄｅ３はＨレベルである。カウンタ回路１１−１、１１−２、１１−３はそれぞれ、ダブルカウント動作でクロック信号ｃｌｋを計数する。

次に、比較結果信号ｃｏ３がＨレベルからＬレベルに変化する。これにより、信号ｓｅ３がＬレベルからＨレベルに変化する。また、信号ｄｅ３がＨレベルからＬレベルに変化する。これにより、カウンタ回路１１−３は、シングルカウント動作でクロック信号ｃｌｋを計数する。

次に、比較結果信号ｃｏ２がＨレベルからＬレベルに変化する。これにより、信号ｓｅ１がＬレベルからＨレベルに変化する。また、信号ｄｅ１がＨレベルからＬレベルに変化する。これにより、カウンタ回路１１−１はシングルカウント動作でクロック信号ｃｌｋを計数する。

次に、比較結果信号ｃｏ４がＨレベルからＬレベルに変化する。これにより、信号ｓｅ３がＨレベルからＬレベルに変化する。よって、カウンタ回路１１−３はこの時点でのカウント信号を保持する。この保持したカウント信号が、Ａ２＋Ｂ２信号に基づくデジタルＡ２＋Ｂ２信号である。

次に、比較結果信号ｃｏ１がＨレベルからＬレベルに変化する。これにより、信号ｓｅ１がＨレベルからＬレベルに変化する。よって、カウンタ回路１１−１はこの時点でのカウント信号を保持する。この保持したカウント信号が、Ａ１＋Ｂ１信号に基づくデジタルＡ１＋Ｂ１信号である。

次に、比較結果信号ｃｏ５がＨレベルからＬレベルに変化する。これにより、信号ｓｅ２がＨレベルからＬレベルに変化する。

次に、ＴＧは信号ｍｔｘをＨレベルとする。これにより、カウンタ回路１１−１、１１−２、１１−３が保持したデジタル信号がそれぞれメモリ１３−１、１３−２、１３−３に出力される。

本実施例のメモリ１３が保持するデジタルＡ信号は、複数列のＡ信号を加算した信号に基づくデジタル信号である。よって、デジタルＡ＋Ｂ信号に比して、デジタルＡ信号を保持するメモリ１３の数が少なくなるため、ＤＳＰ８０に出力されるデジタルＡ信号の信号量はデジタルＡ＋Ｂ信号の信号量に比して少なくなる。よって、本実施例の撮像装置においても、実施例８で述べた効果と同様の効果を得ることができる。

［実施例１０］
本実施例の撮像装置について、図面を参照しながら説明する。本実施例の撮像装置はＤＳＰ８０が複数列のデジタルＡ信号を加算して出力する形態である。

図２２（ａ）は本実施例の撮像装置の構成の一例を示した図である。１列目の画素１００の出力したＡ信号、Ａ＋Ｂ信号は、それぞれ比較回路９−１に出力される。比較回路９−１、カウンタ回路１１−１、メモリ１３−１はＡ変換期間、Ａ＋Ｂ変換期間でデジタルＡ信号、デジタルＡ＋Ｂ信号をそれぞれ生成する。他の列の信号処理回路も同様に、デジタルＡ信号、デジタルＡ＋Ｂ信号をそれぞれ生成する。水平転送部１４１は、水平走査部１４２の信号に基づいて、各列のメモリ１３からデジタルＡ信号、デジタルＡ＋Ｂ信号をそれぞれＤＳＰ８０に出力させる。

図２２（ｂ）は、本実施例のＤＳＰ８０が出力する信号を表した図である。入力信号とは、水平転送部１４１によって各列のメモリ１３からＤＳＰ８０に出力される信号を表している。出力信号は、ＤＳＰ８０が出力する信号である。まず、１列目から順に各メモリ１３からデジタルＡ信号がＤＳＰ８０に出力される。ＤＳＰ８０は、複数列のデジタルＡ信号を加算した信号を出力する。図２２（ｂ）では、１列目と３列目のメモリ１３が保持したデジタルＡ信号を加算したデジタル信号を出力する。以降、同様に、２列目と４列目、５列目と７列目、のデジタルＡ信号を加算したデジタル信号を出力する。

水平転送部１４１が各メモリ１３からＤＳＰ８０にデジタルＡ信号を出力させた後、水平転送部１４１は各メモリ１３からＤＳＰ８０にデジタルＡ＋Ｂ信号を出力させる。

ＤＳＰ８０は、各列から出力されたデジタルＡ＋Ｂ信号を順次出力する。

２行目の画素１００のＡ信号、Ａ＋Ｂ信号に基づくデジタルＡ信号、デジタルＡ＋Ｂ信号についても、ＤＳＰ８０は１行目の画素のＡ信号、Ａ＋Ｂ信号に基づくデジタルＡ信号、デジタルＡ＋Ｂ信号と同様の処理とすることができる。

これにより、撮像装置から出力されるデジタルＡ信号の信号量を、デジタルＡ＋Ｂ信号の信号量よりも少なくすることができる。これにより、実施例２の撮像装置と同様の効果を得ることができる。

また、本実施例では、複数列のデジタルＡ信号をＤＳＰ８０が加算する形態を示した。他の形態として、図２３（ａ）に示すように、複数行のＡ信号に基づくデジタルＡ信号を加算する形態としても良い。図２３（ａ）では、水平転送部１４１が各列のメモリ１３から１行目の画素１００のＡ信号に基づくデジタルＡ信号をＤＳＰ８０に出力させる。ＤＳＰ８０は、各デジタルＡ信号を保持する。そして、水平転送部１４１が各列のメモリ１３から１行目の画素１００のＡ＋Ｂ信号に基づくデジタルＡ＋Ｂ信号をＤＳＰ８０に出力させる。ＤＳＰ８０は、各列のデジタルＡ＋Ｂ信号を出力する。次に、水平転送部１４１が各列のメモリ１３から２行目の画素１００のＡ信号に基づくデジタルＡ信号をＤＳＰ８０に出力させる。ＤＳＰ８０は、２行目の画素１００のＡ信号に基づくデジタルＡ信号と、保持していた１行目の画素１００のＡ信号に基づくデジタルＡ信号と、を加算した信号を出力する。次に、水平転送部１４１が各列のメモリ１３から２行目の画素１００のＡ＋Ｂ信号に基づくデジタルＡ＋Ｂ信号をＤＳＰ８０に出力させる。ＤＳＰ８０は、各列のデジタルＡ＋Ｂ信号を出力する。

よって、図２３（ａ）の形態においても、図２２（ｂ）に述べた形態と同様の効果を得ることができる。

また、他の形態として、図２３（ｂ）のように、１行目の画素１００のＡ＋Ｂ信号に基づくデジタルＡ＋Ｂ信号がＤＳＰ８０に出力されてから、ＤＳＰ８０が複数のデジタルＡ信号を加算した信号を出力する形態であっても良い。

本実施例では撮像装置がＤＳＰ８０を有する形態としたが、ＤＳＰ８０は、撮像装置の外部に設けられた出力信号処理部の形態であっても良い。

［実施例１１］
本実施例の撮像装置について、実施例１０と異なる点を中心に説明する。

図２４（ａ）は本実施例の撮像装置の構成の一例を示した図である。本実施例では、水平転送部１４１を水平転送部１４１−１、１４１−２の複数とし、複数チャンネルで各列のメモリ１３からデジタル信号をＤＳＰ８０に出力させる形態である。

図２４（ｂ）は、図２４（ａ）に示した撮像装置において、ＤＳＰ８０に出力されるデジタル信号と、ＤＳＰ８０が出力するデジタル信号と、を表した図である。

図２４（ｂ）に示した入力信号１は、水平転送部１４１−１によって各列のメモリ１３からＤＳＰ８０に出力されるデジタル信号を表している。また、入力信号２は、水平転送部１４１−２によって各列のメモリ１３からＤＳＰ８０に出力されるデジタル信号を表している。出力信号は、ＤＳＰ８０が出力するデジタル信号を表している。

入力信号１と入力信号２として、まず各列のメモリ１３から１行目の画素１００のＡ信号に基づくデジタルＡ信号がＤＳＰ８０に出力される。ＤＳＰ８０は、入力信号１と入力信号２のデジタルＡ信号を加算した信号を出力する。次に、入力信号１として、各列のメモリ１３から１行目の画素１００のＡ＋Ｂ信号に基づくデジタルＡ＋Ｂ信号がＤＳＰ８０に出力される。ＤＳＰ８０はデジタルＡ＋Ｂ信号を出力する。２行目の画素１００のＡ信号に基づくデジタルＡ信号についても、ＤＳＰ８０は入力信号１と入力信号２のデジタルＡ信号を加算した信号を出力する。図２４（ｂ）では、２行目の画素１００のＡ信号に基づくデジタルＡ信号については、各列のメモリ１３からデジタルＡ信号がＤＳＰ８０に出力された後に、ＤＳＰ８０が複数のデジタルＡ信号を加算した信号を出力する形態を示した。他の形態として、１行目の画素１００のＡ信号に基づくデジタルＡ信号と同様に、各列のメモリ１３からＤＳＰ８０にデジタルＡ信号が出力されるのと並行して、ＤＳＰ８０が複数のデジタルＡ信号を加算した信号を出力する形態であっても良い。

本実施例の撮像装置においても、実施例１０と同様の効果を得ることができる。また、本実施例によれば、ＤＳＰ８０にデジタルＡ信号が出力されるのとほぼ同時に、ＤＳＰ８０が複数のデジタルＡ信号を加算した信号を出力できる。よって、メモリ１３からデジタル信号がＤＳＰ８０に出力されてから、ＤＳＰ８０がデジタル信号の出力を終えるまでの期間を実施例１０の図２３（ａ）、図２３（ｂ）のいずれの形態に比しても短縮することができる。

本実施例では撮像装置がＤＳＰ８０を有する形態としたが、ＤＳＰ８０は、撮像装置の外部に出力信号処理部が設けられた形態であっても良い。

［実施例１２］
本実施例の撮像装置を図２５（ａ）に示す。本実施例の撮像装置は、図２０（ｂ）に示したように、Ａ信号とＢ信号とが異なる垂直信号線７に出力される形態である。図２５（ａ）に示した撮像装置では、１列目の画素１００からＡ信号が比較回路９−１１に出力され、Ｂ信号が比較回路９−１２に出力される。比較回路９−１１はＡ信号とランプ信号ＶＲＡＭＰとを比較し、比較結果信号に基づいてカウンタ回路１１−１１がカウント信号を保持する。このカウント信号がデジタルＡ信号である。同様に、比較回路９−１２はＡ＋Ｂ信号とランプ信号ＶＲＡＭＰとを比較し、比較結果信号に基づいてカウンタ回路１１−１２がカウント信号を保持する。このカウント信号がデジタルＢ信号である。メモリ１３−１１、１３−１２はそれぞれカウンタ回路１１−１１、１１−１２が保持したデジタルＡ信号、デジタルＢ信号を保持する。他の列についても、奇数列のメモリ１３がデジタルＡ信号、偶数列のメモリ１３がデジタルＢ信号を保持する。

図２５（ｂ）は、図２５（ａ）に示した撮像装置において、ＤＳＰ８０に出力されるデジタル信号と、ＤＳＰ８０が出力するデジタル信号と、を表した図である。

まず、水平転送部１４１は各列のメモリ１３からデジタルＡ信号およびデジタルＢ信号をＤＳＰ８０に出力する。ＤＳＰ８０は、同じ画素１００に基づくデジタルＡ信号、デジタルＢ信号を加算したデジタルＡ＋Ｂ信号を出力する。

ＤＳＰ８０は各列の画素１００のデジタルＡ信号、デジタルＢ信号を出力した後、ＤＳＰ８０は、複数列のメモリ１３のデジタルＡ信号を加算した信号を出力する。

これにより、撮像装置から出力されるデジタルＡ信号の信号量を、デジタルＡ＋Ｂ信号の信号量よりも少なくすることができる。これにより、実施例２の撮像装置と同様の効果を得ることができる。

他の形態として、図２５（ａ）に示した撮像装置において、水平転送部１４１が図２４（ａ）のように、複数設けられている形態であっても良い。この形態の場合においても、図２６（ａ）に示すように、ＤＳＰ８０がデジタルＡ＋Ｂ信号を出力した後、ＤＳＰ８０が複数のデジタルＡ信号を加算した信号を出力する形態とすることができる。また、図２６（ｂ）に示す形態としても良い。つまり、ＤＳＰ８０が１行目と２行目の画素１００のＡ信号、Ｂ信号に基づくデジタルＡ＋Ｂ信号を出力する。その後、ＤＳＰ８０が１行目の画素１００のＡ信号に基づくデジタルＡ信号と、２行目の画素１００のＡ信号に基づくデジタルＡ信号と、を加算した信号を出力する。この形態であっても、実施例２の撮像装置と同様の効果を得ることができる。

本実施例では撮像装置がＤＳＰ８０を有する形態としたが、ＤＳＰ８０は、撮像装置の外部に設けられた出力信号処理部の形態であっても良い。

［実施例１３］
本実施例の撮像装置について、実施例１２と異なる点を中心に説明する。

図２７（ａ）は本実施例の撮像装置の構成の一例を示した図である。本実施例の撮像装置は、水平転送部１４１を水平転送部１４１−１、１４１−２、１４１−３、１４１−４の４つとした構成である。その他の構成については、図２５（ａ）に示した撮像装置と同様とすることができる。本実施例の撮像装置は水平転送部１４１−１、１４１−２、１４１−３、１４１−４を有することにより、メモリ１３−１１、１３−１２、１３−２１、１３−２２からＤＳＰ８０に同時にデジタル信号を出力させることができる。つまり、メモリ１３からＤＳＰ８０に４チャンネルでデジタル信号を出力させることができる。一方で、本実施例のＤＳＰ８０は３チャンネルでの出力としている。

次に、図２７（ｂ）を参照しながら、図２７（ａ）に示した撮像装置の動作の一例を説明する。

図２７（ｂ）に示した入力信号１〜４はそれぞれ、水平転送部１４１−１〜１４１−４がメモリ１３からＤＳＰ８０に出力するデジタル信号を示している。また、図２７（ｂ）に示した出力信号１〜３はＤＳＰ８０が出力するデジタル信号を示している。

まず、入力信号１、入力信号３として、１行目の画素１００のＡ信号に基づくデジタルＡ信号がＤＳＰ８０に出力される。また、入力信号２、入力信号４として、１行目の画素１００のＢ信号に基づくデジタルＡ＋Ｂ信号がＤＳＰ８０に出力される。ＤＳＰ８０は出力信号１、出力信号２として、１行目の同じ画素１００のＡ信号とＢ信号に基づくデジタルＡ信号とデジタルＢ信号とを加算したデジタルＡ＋Ｂ信号を出力する。また、ＤＳＰ８０は出力信号３として、画素１００のＡ信号に基づくデジタルＡ信号同士を加算した信号を出力する。以降、２行目、３行目の画素１００のＡ信号、Ｂ信号についても、１行目の画素１００のＡ信号、Ｂ信号と同様の処理とすることができる。

本実施例の撮像装置では、ＤＳＰ８０から出力されるデジタルＡ信号の信号量は、全列のメモリ１３のデジタルＡ信号を出力する形態よりも少ない。よって、実施例１２の撮像装置と同様の効果を得ることができる。また、メモリ１３からＤＳＰ８０に４チャンネルでデジタルＡ信号が出力される。これにより、メモリ１３からＤＳＰ８０にデジタルＡ信号が出力されるのとほぼ同時に、ＤＳＰ８０が複数列のデジタルＡ信号を加算した信号を出力することができる。よって、メモリ１３からＤＳＰ８０に１チャンネルでデジタルＡ信号が出力される形態に比して、本実施例の撮像装置は、メモリ１３からＤＳＰ８０にデジタルＡ信号が出力されてから、ＤＳＰ８０が複数のデジタルＡ信号を加算した信号の出力を終えるまでの期間を短縮することができる。また、ＤＳＰ８０は同時に入力されるデジタル信号を加算して出力するため、ＤＳＰ８０内の、一時的にデジタル信号を保持するメモリを実施例１２の形態に比して少なくすることができる。

本実施例では撮像装置がＤＳＰ８０を有する形態としたが、ＤＳＰ８０は、撮像装置の外部に設けられた出力信号処理部の形態であっても良い。

尚、実施例８〜１３では、画素１００の出力するＡ信号、Ｂ信号、Ａ＋Ｂ信号が比較回路９に出力される形態を示した。この形態に限定されるものではなく、画素１００と比較回路９との間の電気的経路に、実施例１のようにオペアンプ８を設けた形態としても良い。

［実施例１４］
本実施例の撮像装置について、実施例１０と異なる点を中心に説明する。図２８（ａ）は本実施例の撮像装置の構成の一例である。画素１００の出力するＡ信号、Ａ＋Ｂ信号はオペアンプ８に出力される。オペアンプ８は、Ａ信号、Ａ＋Ｂ信号を増幅して比較回路９に出力する。

本実施例では、画素１００の各列に、カウンタ回路１１が２つ設けられている。１列目の画素１００の設けられた列に対応して、カウンタ回路１１−１１、１１−１２が設けられている。カウンタ回路１１−１１は、複数行の画素１００のデジタルＡ信号を加算したデジタル信号を生成するカウンタ回路である。カウンタ回路１１−１２は、デジタルＡ＋Ｂ信号を生成するカウンタ回路である。本実施例では、水平転送部１４１がカウンタ回路１１からデジタル信号をＤＳＰ８０に出力させる形態としている。

図２８（ｂ）を参照しながら、図２８（ａ）に示した撮像装置のカウンタ回路１１−１１、１１−１２の動作を中心に説明する。カウンタ回路１１−１１、１１−１２のカウント動作において、カウント値を増加させるか減少させるかは、ＴＧ１２によって制御される。

１行目の画素１００のＮ変換においては、カウンタ回路１１−１１、１１−１２は初期値からカウント値が減少する方向でカウント動作を行う。そして、Ａ変換では、カウンタ回路１１−１１がＮ変換で保持したカウント値から増加する方向でカウント動作を行う。このＡ変換でカウンタ回路１１−１１が保持したデジタルＡ信号は、Ａ信号からＮ信号を差し引いた信号に基づくデジタル信号である。

Ａ＋Ｂ変換では、カウンタ回路１１−１２が、Ｎ変換で保持したカウント値から増加する方向でカウント動作を行う。このＡ＋Ｂ変換でカウンタ回路１１−１２が保持したデジタルＡ＋Ｂ信号は、Ａ＋Ｂ信号からＮ信号を差し引いた信号に基づくデジタル信号である。水平転送部１４１は、カウンタ回路１１−１２からデジタルＡ＋Ｂ信号をＤＳＰ８０に出力させる。そして、ＴＧ１２はカウンタ回路１１−１２のカウント値をリセットする。

次に、２行目の画素１００のＮ変換を行う。カウンタ回路１１−１１は、先の１行目の画素１００のＡ信号に基づくデジタルＡ信号のカウント値から減少する方向でカウント動作を行う。カウンタ回路１１−１２はリセットされたカウント値から減少する方向でカウント動作を行う。

そして、２行目の画素１００のＡ変換では、カウンタ回路１１−１１は、２行目の画素１００のＮ変換で保持したカウント値から増加する方向でカウント動作を行う。このＡ変換でカウンタ回路１１−１１が保持したデジタルＡ信号は、１行目の画素１００と２行目の画素１００のそれぞれの、Ａ信号からＮ信号を差し引いた信号同士を加算した信号に基づくデジタル信号である。

次に、２行目の画素１００のＡ＋Ｂ変換では、カウンタ回路１１−１２は２行目の画素１００のＮ変換で保持したカウント値から増加する方向でカウント動作を行う。このＡ＋Ｂ変換でカウンタ回路１１−１２が保持したデジタルＡ＋Ｂ信号は、２行目の画素１００のＡ＋Ｂ信号からＮ信号を差し引いた信号に基づくデジタル信号である。

続いて、水平転送部１４１は、カウンタ１１−１１、１１−１２からそれぞれデジタル信号をＤＳＰ８０に出力させる。

本実施例の撮像装置では、カウンタ回路１１が複数行の画素１００のＡ信号を加算した信号に基づくデジタル信号を生成する形態である。これにより、カウンタ回路１１が各行の画素１００のデジタルＡ信号を生成する形態に比して、カウンタ回路１１からデジタルＡ信号をＤＳＰ８０に出力させる期間を短縮することができる。また、カウンタ回路１１が各行の画素１００のデジタルＡ信号を生成する形態に比して、ＤＳＰ８０に出力されるデジタルＡ信号の信号量が減少する。これにより、ＤＳＰ８０の信号処理の負荷を低減することができる。

［実施例１５］
本実施例の撮像装置について、図面を参照しながら説明する。

図２９（ａ）は、本実施例の撮像装置の構成の一例を示した図である。本実施例の撮像装置は、実施例４の撮像装置のように、各列の信号処理回路がアナログ信号であるＡ信号、Ａ＋Ｂ信号を保持する形態である。図２９（ａ）に示すように、各列に、Ａ信号を保持するメモリＣ＿Ａ、Ａ＋Ｂ信号を保持するメモリＣ＿ＡＢが設けられている。水平走査回路１４が信号φＣ＿Ａ、φＣ＿ＡＢをＨレベルとすると、メモリＣ＿Ａ、Ｃ＿ＡＢからＡ信号、Ａ＋Ｂ信号がＳ信号線１６に信号ＳＩＧＯＵＴとして出力される。各メモリは、たとえば容量素子とスイッチから成るサンプルホールド回路で構成される。Ｓ信号線１６には、容量ＣＨの一方のノードが電気的に接続され、容量ＣＨの他方のノードはグラウンド電位ＧＮＤが与えられている。

図２９（ｂ）は図２９（ａ）に示した撮像装置の動作の一例を示した図である。

まず、水平走査回路１４は、信号φＣ＿ＡＢ１〜６を順次Ｈレベルとして、各列のメモリＣ＿ＡＢから、Ａ＋Ｂ信号を順次出力させる。

そして、水平走査回路１４は、信号φＣ＿Ａ１、φＣ＿Ａ２、φＣ＿Ａ３を同時にＨレベルとする。これにより、メモリＣ＿Ａ１、Ｃ＿Ａ２、Ｃ＿Ａ３のそれぞれが保持していたＡ信号がＳ信号線１６に同時に出力される。メモリＣ＿Ａ１、Ｃ＿Ａ２、Ｃ＿Ａ３のそれぞれの容量素子の容量値をＣ１、Ｃ２、Ｃ３とする。信号ＳＩＧＯＵＴは、メモリＣ＿Ａ１、Ｃ＿Ａ２、Ｃ＿Ａ３の信号の和に、（Ｃ１＋Ｃ２＋Ｃ３）／（Ｃ１＋Ｃ２＋Ｃ３＋ＣＨ）を乗じた値の信号となる。つまり、メモリＣ＿Ａ１、Ｃ＿Ａ２、Ｃ＿Ａ３のそれぞれが保持したＡ信号同士を加算した信号に基づく信号が出力される。

次に、水平走査回路１４は、信号φＣ＿Ａ４、φＣ＿Ａ５、φＣ＿Ａ６を同時にＨレベルとする。これにより、メモリＣ＿Ａ４、Ｃ＿Ａ５、Ｃ＿Ａ６のそれぞれが保持していたＡ信号が同時に出力される。これにより、出力される信号ＳＩＧＯＵＴは、メモリＣ＿Ａ４、Ｃ＿Ａ５、Ｃ＿Ａ６のそれぞれが保持したＡ信号同士が加算された信号が出力される。

本実施例では、複数のメモリＣ＿Ａが保持したＡ信号を加算して出力する。これにより、各列のメモリＣ＿ＡからそれぞれＡ信号を信号ＳＩＧＯＵＴとして出力させる形態に比して、Ａ信号をメモリＣ＿Ａから出力させる期間を短縮することができる。また、各列のメモリＣ＿ＡからそれぞれＡ信号を信号ＳＩＧＯＵＴとして出力させる形態に比してＡ信号の信号量が減少するため、撮像装置の外部に設けられたＡＤ変換部の負荷を減らすことができる。

本実施例では、３列のメモリＣ＿ＡのＡ信号を加算する形態について説明したが、複数列のメモリＣ＿ＡのＡ信号を加算する形態であれば良い。

［実施例１６］
本実施例の撮像装置について、図面を参照しながら説明する。

図３０（ａ）は、本実施例の撮像装置の構成の一例を示した図である。図３０（ａ）では、図２９（ａ）と同じ機能を有する部材については、図２９（ａ）で付した符号と同一の符号を付して表している。図３０（ａ）の撮像装置は、オペアンプ１８−１，１８−２が複数列の画素１００のＡ信号を加算した信号を増幅してＡＤ変換部４０−３、４０−７にそれぞれ出力する形態である。ＡＤ変換部４０の構成は、図５、図８に示したいずれの形態であっても良い。

オペアンプ８−１、８−２、８−３、８−４、８−５、８−６はそれぞれ、各列の画素１００のＡ＋Ｂ信号を増幅した信号をＡＤ変換部４０に出力する。

図３０（ｂ）は、図３０（ａ）に示したオペアンプ１８の構成の一例について、詳細を示した図である。ｎ列目、ｎ＋１列目、ｎ＋２列目の画素１００のＡ信号がそれぞれ、信号ＰＳＨ−ＡをＨレベルとすることで導通するスイッチと、容量素子とを介して、差動増幅器の反転入力ノードに出力される構成としている。差動増幅器からＡＤ変換部４０に３列の画素１００のＡ信号を加算した信号に基づく信号が出力される。

図３０（ｃ）は、オペアンプ１８の構成の他の一例について、詳細を示した図である。ｎ列目、ｎ＋１列目、ｎ＋２列目の画素１００のＡ信号がそれぞれ、容量素子と、信号ＰＳＨ−ＡをＨレベルとすることで導通するスイッチとを介して、差動増幅器の反転入力ノードに出力される構成としている。図３０（ｃ）に示したオペアンプ１８の構成であっても、差動増幅器からＡＤ変換部４０に３列の画素１００のＡ信号を加算した信号に基づく信号が出力される。図３０（ｂ）、図３０（ｃ）のいずれのオペアンプ１８も、信号ＰＣ０ＲをＨレベルとすると帰還容量の電荷がリセットされる。これをオペアンプ１８のリセットと表記する。

図３１は、図３０（ｂ）あるいは図３０（ｃ）に示したオペアンプ１８の動作を中心に示した図である。まず、垂直走査回路２は、１行目の画素１００を選択する信号φＳＥＬをＨレベルとする。その後、図３０（ａ）では不図示のＴＧ１２が、信号ＰＳＨ―ＡをＨレベルとする。そして、垂直走査回路２は、１行目の画素１００の信号φＲをＬレベルとする。そして、ＴＧ１２は、信号ＰＣ０ＲをＬレベルとし、オペアンプ１８のリセットを解除する。この時にオペアンプ１８がＡＤ変換部４０に出力する信号をＮ変換として、ＡＤ変換部４０がデジタルＮ信号に変換する。

その後、垂直走査回路２は、信号φＴ１をＨレベルとする。これにより、画素１００からＡ信号が出力される。信号ＰＳＨ−ＡがＨレベルのため、オペアンプ１８は複数列の画素１００のＡ信号を加算した信号を増幅してＡＤ変換部４０に出力する。その後、ＴＧ１２は信号ＰＳＨ−ＡをＬレベルとする。

そして、垂直走査回路２は、信号φＴ１、φＴ２をＨレベルとする。これにより、１行目の各画素１００からＡ＋Ｂ信号がオペアンプ８に出力される。

続いて、オペアンプ１８から信号が出力されるＡＤ変換部４０は、Ａ変換として、オペアンプ１８から出力される信号をデジタルＡ信号に変換する。

そして、オペアンプ８から信号が出力されるＡＤ変換部４０は、Ａ＋Ｂ変換として、オペアンプ８から出力される信号をデジタルＡ＋Ｂ信号に変換する。

その後、水平走査回路１４は各列のＡＤ変換部４０から、生成したデジタル信号を順次ＳＩＧＯＵＴとして出力させる。

本実施例の撮像装置では、複数列のＡ信号を加算した信号に基づく信号がＡＤ変換部４０に出力される。これにより、各列のＡ信号に基づく信号をＡＤ変換部４０がＡＤ変換する形態に比して、ＡＤ変換期間を短縮することができる。また、各列のＡ信号に基づく信号をＡＤ変換部４０がＡＤ変換する形態に比して、デジタルＡ信号の信号量が減少するため、図３０（ａ）では不図示のＤＳＰ８０の信号処理の負荷を低減することができる。

本実施例では、オペアンプ１８が３列の画素１００のＡ信号を加算した信号に基づく信号をＡＤ変換部４０に出力する形態について説明した。本実施例はこの形態に限定されるものではなく、オペアンプ１８が、複数列の画素１００のＡ信号を加算した信号に基づく信号を出力する形態であれば良い。

また、本実施例では、オペアンプ８、１８の出力する信号が各列のＡＤ変換部４０でデジタル信号に変換される形態を示したが、この形態に限定されるものではない。例えば、図１３に示したように、各列からオペアンプ８、１８の出力する信号がアナログ信号として出力される形態であっても良い。この形態の場合には、各列からＡ信号を増幅した信号が出力される形態に比して、Ａ信号を増幅した信号を出力する列数が減少する。これにより、１フレーム期間において、各列からＡ信号を増幅した信号が出力される形態に比して、Ａ信号を増幅した信号を出力する出力期間を短縮することができる。

これまでに述べた各実施例の撮像装置は他の実施例と適宜組み合わせて実施しても良い。

１、５１ 光電変換部
２ 垂直走査回路
４ リセットＭＯＳトランジスタ
５ 増幅ＭＯＳトランジスタ
６ 選択ＭＯＳトランジスタ
７ 垂直信号線
８ オペアンプ
９ 比較回路
１０ ランプ発生回路
１１ カウンタ回路
１２ ＴＧ
１３ メモリ
１４ 水平走査回路
２０，５０ 転送ＭＯＳトランジスタ
２１ ＦＤ領域
１０ 画素内読み出し回路部
２２ カラーフィルター
２３ マイクロレンズ
１００ 画素
１０１ 信号読み出し回路

Claims (12)

1. 複数行および複数列に渡って配された複数の画素と、
   複数のマイクロレンズを有するとともに、前記複数のマイクロレンズの各々が前記複数の画素の各々に対応して配されたマイクロレンズアレイと、
   前記複数列に対応して配された複数の増幅回路とを有し、
   前記複数の画素の各々が信号電荷を生成する複数の光電変換部を含むとともに、前記信号電荷に基づく信号を出力し、前記複数の増幅回路の各々が、対応する前記画素が出力する前記信号に基づく信号を増幅した増幅信号を出力する撮像装置であって、
   １フレーム期間内に、前記複数の画素の各々は第２の信号を出力し、前記複数の画素の少なくとも一部の画素の各々は、第１の信号をさらに出力し、
   前記第１の信号は、前記複数の光電変換部のうちの一部のみの光電変換部の前記信号電荷に基づく信号であり、
   前記第２の信号は、前記複数の光電変換部の少なくとも他の一部の光電変換部の前記信号電荷に基づく信号であり、
   前記撮像装置の出力する、前記第１の信号に基づく増幅信号の個数が、前記撮像装置の出力する、前記第２の信号に基づく増幅信号の個数よりも少ないことを特徴とする撮像装置。
2. 前記撮像装置が、複数の信号保持部をさらに有し、
   一の前記増幅回路が、
   前記複数の画素の前記第１の信号同士を加算した信号を増幅した増幅信号を一の前記信号保持部に出力し、
   前記一の増幅回路とは別の増幅回路が、前記第２の信号を増幅した、前記第２の信号に基づく増幅信号を前記一の信号保持部とは別の前記信号保持部に出力することを特徴とする請求項１に記載の撮像装置。
3. 前記第１の信号に基づく前記増幅信号を各々が保持する複数の信号保持部を有し、
   前記第１の信号に基づく前記増幅信号を保持した前記複数の信号保持部が信号線に同時に前記増幅信号を出力することによって、前記信号線において、前記複数の信号保持部の各々の前記増幅信号を加算した加算増幅信号が生成され、前記撮像装置の出力する前記第１の信号に基づく増幅信号が、前記加算増幅信号であることを特徴とする請求項１に記載の撮像装置。
4. 前記第１の信号に基づく増幅信号と、前記第２の信号に基づく増幅信号と、を保持する複数の信号保持部と、水平走査回路と、を有し、
   前記水平走査回路が、
   前記複数の信号保持部から前記第２の信号に基づく増幅信号を出力し、さらに、
   前記複数の信号保持部の一部の前記信号保持部から前記第１の信号に基づく増幅信号を出力することを特徴とする請求項１に記載の撮像装置。
5. 複数行および複数列に渡って配された複数の画素と、
   複数のマイクロレンズを有するとともに、前記複数のマイクロレンズの各々が前記複数の画素の各々に対応して配されたマイクロレンズアレイと、
   前記複数列に対応して配された複数のアナログデジタル変換回路とを有し、
   前記複数の画素の各々が信号電荷を生成する複数の光電変換部を含むとともに、前記信号電荷に基づいたアナログ信号を出力し、前記複数のアナログデジタル変換回路の各々が、対応する前記画素が出力する前記アナログ信号をアナログデジタル変換することでデジタル信号を出力する撮像装置であって、
   １フレーム期間内に、前記複数の画素の各々は第２の信号を出力し、前記複数の画素の少なくとも一部の画素の各々は、第１の信号をさらに出力し、
   前記第１の信号は、前記複数の光電変換部のうちの一部のみの光電変換部の前記信号電荷に基づく信号であり、
   前記第２の信号は、前記複数の光電変換部の少なくとも他の一部の光電変換部の前記信号電荷に基づく信号であり、
   前記撮像装置の出力する、前記第１の信号に基づくデジタル信号の個数が、前記撮像装置の出力する、前記第２の信号に基づくデジタル信号の個数よりも少ないことを特徴とする撮像装置。
6. 前記撮像装置が、前記複数のアナログデジタル変換回路の生成する前記デジタル信号を処理する信号処理部をさらに有し、
   前記信号処理部が、前記画素の前記第１の信号に基づくデジタル信号と、別の前記画素の前記第１の信号に基づくデジタル信号と、を加算した信号を出力し、
   前記信号処理部が、前記画素の前記第２の信号に基づくデジタル信号と、前記別の画素の前記第２の信号に基づくデジタル信号と、をそれぞれ出力することを特徴とする請求項５に記載の撮像装置。
7. 前記アナログデジタル変換回路が、
   参照信号と前記アナログ信号とを比較した結果を示す比較結果信号を出力する比較回路と、
   クロック信号を計数するカウンタ回路と、を有し、
   前記複数の画素が前記第１の信号を順次、同一の前記アナログデジタル変換回路に出力し、
   前記複数の画素の一の画素の前記第１の信号と前記参照信号との比較結果を示す比較結果信号に基づいてクロック信号を計数した信号と、前記複数の画素の前記一の画素とは別の画素の前記第１の信号と前記参照信号との比較結果を示す比較結果信号に基づいてクロック信号を計数した信号と、を加算した信号を前記カウンタ回路が生成することを特徴とする請求項５に記載の撮像装置。
8. 前記複数のアナログデジタル変換回路の各々が、
   参照信号と前記アナログ信号とを比較した結果を示す比較結果信号を出力する比較回路と、
   クロック信号を計数するカウンタ回路と、を有し、
   前記撮像装置が、カウンタ制御部をさらに有し、
   複数の前記比較回路の各々が、前記参照信号と、互いに異なる前記画素の前記第１の信号とを比較した結果を示す前記比較結果信号を出力し、
   前記カウンタ制御部が、前記複数の比較回路の前記比較結果信号に基づいて、前記カウンタ回路の前記クロック信号の計数を制御することによって、前記アナログデジタル変換回路が、前記互いに異なる画素の前記第１の信号を加算した信号に基づくデジタル信号を生成することを特徴とする請求項５に記載の撮像装置。
9. 前記カウンタ制御部が、前記複数の比較回路の前記比較結果信号に基づいて、前記カウンタ回路の前記クロック信号の計数を制御することによって、前記アナログデジタル変換回路が、互いに異なる列の画素の前記第１の信号を加算した信号に基づくデジタル信号を生成することを特徴とする請求項８に記載の撮像装置。
10. 複数行および複数列に渡って配された複数の画素と、
    複数のマイクロレンズを有するとともに、前記複数のマイクロレンズの各々が前記複数の画素の各々に対応して配されたマイクロレンズアレイと、
    前記複数列に対応して配された複数のアンプとを有し、
    前記複数の画素の各々が信号電荷を生成する複数の光電変換部を含むとともに、前記信号電荷に基づく信号を出力し、前記複数のアンプの各々が、対応する前記画素が出力する前記信号に基づくアンプ信号を出力する撮像装置であって、
    １フレーム期間内に、前記複数の画素の各々は第２の信号を出力し、前記複数の画素の少なくとも一部の画素の各々は、第１の信号をさらに出力し、
    前記第１の信号は、前記複数の光電変換部のうちの一部のみの光電変換部の前記信号電荷に基づく信号であり、
    前記第２の信号は、前記複数の光電変換部の少なくとも他の一部の光電変換部の前記信号電荷に基づく信号であり、
    前記撮像装置の出力する、前記第１の信号に基づくアンプ信号の個数が、前記撮像装置の出力する、前記第２の信号に基づくアンプ信号の個数よりも少ないことを特徴とする撮像装置。
11. 請求項１〜１０のいずれか１項に記載の前記撮像装置と、
    前記撮像装置に光を集光する光学系と、出力信号処理部と、を有する撮像システムであって、
    前記第１の信号に基づく信号が前記撮像装置から前記出力信号処理部に出力され、
    前記第２の信号に基づく信号が前記撮像装置から前記出力信号処理部に出力され、
    前記出力信号処理部が、
    前記第１の信号に基づく信号と、前記第２の信号に基づく信号と、の差分である差分信号を得て、前記差分信号と前記第１の信号に基づく信号とによって焦点検出を行い、
    さらに、前記出力信号処理部が、前記複数の画素の前記第２の信号に基づく信号によって画像を形成することを特徴とする撮像システム。
12. 請求項１〜１０のいずれか１項に記載の前記撮像装置と、
    前記撮像装置が出力する信号を処理することによって画像を形成する出力信号処理部とを有することを特徴とする撮像システム。

Images