JP6304000B2

JP6304000B2 - マージングユニット

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Publication number: JP6304000B2
Application number: JP2014243236A
Authority: JP
Inventors: 一也梅崎
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2014-12-01
Filing date: 2014-12-01
Publication date: 2018-04-04
Anticipated expiration: 2034-12-01
Also published as: JP2016105674A

Description

本発明は、マージングユニットに関する。

従来、電力系統の系統電気量を取り込む統合ユニット（マージングユニット（ｍｅｒｇｉｎｇｕｎｉｔ）が知られている。

マージングユニットは、系統電力量をアナログデータからディジタルデータにＡ／Ｄ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ）変換し、ディジタルデータを生成する。Ａ／Ｄ変換を行う際に外部から同期信号を取り込み、同期信号が入力されたタイミングでＡ／Ｄ変換が開始される（例えば、特許文献１等）。

特許５５０１９０９号公報

マージングユニットは、電気量の入力等にフィルタ（ｆｉｌｔｅｒ）を用いる場合がある。電気量の入力にフィルタが用いられると、電気量がマージングユニットに入力されてからマージングユニットが電気量の変換を開始するまでに時間がかかる場合がある。

しかしながら、従来の方法では、電気量がマージングユニットに入力されてからマージングユニットが電気量の変換を開始するまでにかかる時間に基づいて、トリガ（ｔｒｉｇｇｅｒ）信号又はタイムスタンプ（ｔｉｍｅｓｔａｍｐ）データが生成されていなかった。そのため、タイムスタンプデータで示される時点と電気量がマージングユニットによって変換される時点とが対応しない場合があった。

本発明の１つの側面は、タイムスタンプデータで示される時点と、電気量がマージングユニットによって変換される時点とを対応させることを目的とする。

一態様における、電気設備に流れる電流の電圧又は電流である第１電気量を計測するマージングユニットは、前記マージングユニットに入力される信号と同期する同期信号を生成する同期信号生成部と、前記第１電気量を示す第１データ信号に含まれる特定の周波数成分を減衰させて生成される第２データ信号を出力するフィルタ部と、前記同期信号によって定まる第１時点を示す第１トリガ信号を生成する第１トリガ信号生成部と、前記第１データ信号が前記フィルタ部に入力されてから前記第２データ信号が出力されるまでの遅延時間と前記同期信号とに基づいて計算される第２電気量を変換する第２時点を示す第２トリガ信号を生成する第２トリガ信号生成部と、前記第２データ信号で示される第２電気量であって、前記第２トリガ信号によって定まる前記第２時点の前記第２電気量を変換して、前記第２時点の前記第２電気量を示すデータを生成する第２電気量データ生成部と、前記第１トリガ信号に基づいて、前記第１時点を示すタイムスタンプデータを生成するタイムスタンプデータ生成部とを含むことを特徴とする。

タイムスタンプデータで示される時点と、電気量がマージングユニットによって変換される時点とを対応させることができる。

本発明の一実施形態に係るマージングユニットの使用例を示す概略図である。本発明の一実施形態に係るマージングユニットを複数使用する使用例を示す概略図である。本発明の一実施形態に係るマージングユニットのハードウェア構成の一例を示すブロック図である。本発明の一実施形態に係るマージングユニットによる全体処理の一例を示すタイミングチャートである。本発明の一実施形態に係るマージングユニットの機能構成の一例を示す機能ブロック図である。本発明の第２実施形態の一実施形態に係るマージングユニットのハードウェア構成の一例を示すブロック図である。本発明の第２実施形態の一実施形態に係るマージングユニットによる全体処理の一例を示すタイミングチャートである。本発明の第２実施形態の一実施形態に係るマージングユニットの機能構成の一例を示す機能ブロック図である。

以下、本発明の一実施形態に係るマージングユニットについて説明する。

（第１実施形態）
（マージングユニットの使用例）
図１は、本発明の一実施形態に係るマージングユニットの使用例を示す概略図である。

マージングユニット１は、変流器２又は変圧器３等を介して、電線等である電気設備と接続される。また、マージングユニット１は、ＬＡＮ（ＬｏｃａｌＡｒｅａＮｅｔｗｏｒｋ）４等のネットワークを介して、保護リレー（ｒｅｌａｙ）５と接続される。さらに、保護リレー５は、ＬＡＮ４等を介して、遮断器制御装置６と接続される。ならびに、遮断器制御装置６は、遮断器６１と接続される。

マージングユニット１は、電気設備に流れる電流の電気量を計測する。この場合、電気量は、例えば変流器２を介してマージングユニット１によって計測される電流Ｉ等である。また、電気量は、変圧器３を介してマージングユニット１によって計測される電圧Ｖ等である。マージングユニット１は、計測した電気量に基づいて、出力データＤ１を生成する。次に、マージングユニット１は、出力データＤ１をスイッチングハブ（ｓｗｉｔｃｈｉｎｇｈｕｂ）４１に送信する。さらに、スイッチングハブ４１は、マージングユニット１から送信される出力データＤ１を保護リレー５に送信する。なお、図１では、出力データＤ１及びトリップ（ｔｒｉｐ）信号ＳＩＧ１の流れが図示されている。

保護リレー５は、マージングユニット１から送信される出力データＤ１に基づいて、電気設備の事故を検出する。具体的には、保護リレー５には、定期的に出力データＤ１が送信される。次に、保護リレー５は、定期的に送信される出力データＤ１に基づいて、電気設備に流れる電流の電気量の変化を監視する。例えば、電気設備に流れる電流の電気量が大きく変化した場合、保護リレー５は、電気設備に事故が発生したと判定する。

次に、保護リレー５は、電気設備の事故を検出すると、トリップ信号ＳＩＧ１を遮断器制御装置６にＬＡＮ４を介して送信する。この場合、トリップ信号ＳＩＧ１は、ＩＥＣ（ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｔｅｃｈｎｉｃａｌＣｏｍｍｉｓｓｉｏｎ）６１８５０等の規格で定められた信号である。また、遮断器制御装置６がトリップ信号ＳＩＧ１を受信すると、遮断器制御装置６は、ブレーカ等である遮断器６１を開く制御を行う。つまり、保護リレー５は、遮断器６１を開くことによって、事故が発生している電気設備を他の電気設備から遮断し、事故が発生している電気設備及び他の電気設備を含む電気設備全体を保護する。

（マージングユニットを複数使用する使用例）
図２は、本発明の一実施形態に係るマージングユニットを複数使用する使用例を示す概略図である。例えば、図２では、２つのマージングユニット１が使用される場合の一例である。具体的には、図２では、２つのマージングユニット１は、電気設備に設置される変圧器７の前後にそれぞれ接続される。つまり、図２では、変圧器７に入力される電流の電気量と、変圧器７から出力される電流の電気量とが、各マージングユニット１によって、それぞれ計測される。なお、図２では、図１と同じ構成は、同一の符号を付し、説明を省略する。

図２のように、複数のマージングユニット１が使用される場合、保護リレー５には、各マージングユニット１からそれぞれ出力される複数の出力データＤ１が送信される。例えば、図２では、保護リレー５は、各マージングユニット１からそれぞれ送信される複数の出力データＤ１に基づいて、変圧器７に入力される電気量と、変圧器７から出力される電気量とを比較する。保護リレー５が変圧器７の前後の電気量を比較することによって、保護リレー５は、変圧器７等の事故を検出する。保護リレー５によって事故が検出される場合、保護リレー５は、図１と同様に遮断器６１を開く等によって、事故が発生している電気設備を他の電気設備から遮断し、事故が発生している電気設備及び他の電気設備を含む電気設備全体を保護する。なお、電気設備の保護には、３つ以上のマージングユニット１が使用されてもよい。

図２のように複数のマージングユニット１が使用される場合、各マージングユニット１には、ＬＡＮ４等のネットワークを介して、サーバ８等からそれぞれ入力信号ＳＩＧ２が入力される。この場合、入力信号ＳＩＧ２は、１ＰＰＳ（Ｐｕｌｓｅ−Ｐｅｒ−Ｓｅｃｏｎｄ）又はＩＥＥＥ（ＴｈｅＩｎｓｔｉｔｕｔｅｏｆＥｌｅｃｔｒｉｃａｌａｎｄＥｌｅｃｔｒｏｎｉｃｓＥｎｇｉｎｅｅｒｓ，Ｉｎｃ．）１５８８の規格で規定される信号等である。

入力信号ＳＩＧ２が入力される各マージングユニット１は、入力信号ＳＩＧ２に同期する同期信号を生成する。このため、各マージングユニット１は、入力信号ＳＩＧ２に同期する同期信号を用いることによって、サーバ８等が示す時刻と、各マージングユニット１が示す時刻、いわゆる内部タイマによって示される時刻等とを一致させることができる。

（マージングユニットのハードウェア構成例）
図３は、本発明の一実施形態に係るマージングユニットのハードウェア構成の一例を示すブロック図である。

マージングユニット１は、入力端子１Ｈ１と、アナログ（ａｎａｌｏｇ）フィルタ１Ｈ２と、サンプルホールド（ｓａｍｐｌｅｈｏｌｄ）回路１Ｈ３と、マルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）回路１Ｈ４と、Ａ／Ｄ変換器１Ｈ５と、ＦＰＧＡ（Ｆｉｅｌｄ−ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）１Ｈ６と、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）１Ｈ７と、ＬＡＮコントローラ１Ｈ８と、ネットワーク出力端子１Ｈ９と、第１トリガ信号生成回路１Ｈ１０と、第２トリガ信号生成回路１Ｈ１１と、不揮発メモリ（ｍｅｍｏｒｙ）１Ｈ１２と、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１Ｈ１３と、同期信号生成回路１Ｈ１４と、信号入力端子１Ｈ１５とを有する。

入力端子１Ｈ１は、電気設備に流れる電流の電気量（以下、第１電気量という。）を計測するセンサが有する出力端子に接続される。つまり、入力端子１Ｈ１には、マージングユニット１によって計測される第１電気量を示すデータ信号（以下、第１データ信号という。）が入力される。

アナログフィルタ１Ｈ２は、入力端子１Ｈ１に接続される。例えば、アナログフィルタ１Ｈ２は、ローパスフィルタ（ｌｏｗｐａｓｓｆｉｌｔｅｒ）又はバンドパス（ｂａｎｄｐａｓｓｆｉｌｔｅｒ）等である。つまり、アナログフィルタ１Ｈ２は、第１データ信号に含まれる特定の周波数成分を減衰させる。これにより、第１データ信号に含まれるノイズ（ｎｏｉｓｅ）等が少なくなる。また、アナログフィルタ１Ｈ２は、例えば抵抗器及びコンデンサを組み合わせて実現される。なお、アナログフィルタ１Ｈ２は、オペアンプ等によって実現されてもよい。

また、アナログフィルタ１Ｈ２は、ローパスフィルタ処理等で第１データ信号に含まれる特定の周波数成分を減衰させたデータ信号（以下、第２データ信号という。）を出力する。以下、第２データ信号で示される電気量を第２電気量という。

サンプルホールド回路１Ｈ３は、アナログフィルタ１Ｈ２に接続される。例えば、サンプルホールド回路１Ｈ３は、Ａ／Ｄ変換器１Ｈ５によってＡ／Ｄ変換が行われる場合に、変換される第２電気量のアナログデータを保持する。

マルチプレクサ回路１Ｈ４は、例えば、マージングユニット１が２つ以上のセンサ等を有する場合等に、Ａ／Ｄ変換器１Ｈ５に変換させる第２電気量のアナログデータを選択する。

Ａ／Ｄ変換器１Ｈ５は、マルチプレクサ回路１Ｈ４に接続される。また、Ａ／Ｄ変換器１Ｈ５は、第２トリガ信号生成回路１Ｈ１１に接続され、第２トリガ信号生成回路１Ｈ１１が出力する第２トリガ信号を入力する。さらに、Ａ／Ｄ変換器１Ｈ５は、第２電気量のアナログデータをディジタルデータに変換するＡ／Ｄ変換を行う。なお、Ａ／Ｄ変換器１Ｈ５は、アンプ（ａｍｐｌｉｆｉｅｒ）等を有し、アンプによってアナログデータを増幅させてもよい。

ＦＰＧＡ１Ｈ６は、ＣＰＵ１Ｈ７と接続され、ＣＰＵ１Ｈ７と相互にデータを送受信する。また、ＦＰＧＡ１Ｈ６は、Ａ／Ｄ変換器１Ｈ５と接続され、Ａ／Ｄ変換器１Ｈ５が出力するディジタルデータを入力する。さらに、ＦＰＧＡ１Ｈ６は、第１トリガ信号生成回路１Ｈ１０と接続され、第１トリガ信号生成回路１Ｈ１０が出力する第１トリガ信号を入力する。

ＣＰＵ１Ｈ７は、ＦＰＧＡ１Ｈ６と接続され、ＦＰＧＡ１Ｈ６と相互にデータを送受信する。

ＦＰＧＡ１Ｈ６及びＣＰＵ１Ｈ７は、マージングユニット１が行うタイムスタンプ生成処理等を実現するための演算をそれぞれ行う。また、ＦＰＧＡ１Ｈ６及びＣＰＵ１Ｈ７は、マージングユニット１が有する各ハードウェアを制御する。

ＬＡＮコントローラ１Ｈ８は、ＣＰＵ１Ｈ７等と接続され、ＣＰＵ１Ｈ７から出力データＤ１等を入力する。また、ＬＡＮコントローラ１Ｈ８は、ネットワーク出力端子１Ｈ９を介して、出力データＤ１をＬＡＮ４に送信する。

ネットワーク出力端子１Ｈ９には、ＬＡＮコネクタ等が接続される。そのうえ、ネットワーク出力端子１Ｈ９は、ＬＡＮ４等と接続される。

第１トリガ信号生成回路１Ｈ１０は、第１トリガ信号を生成する回路である。第１トリガ信号についての詳細は、後述する。

第２トリガ信号生成回路１Ｈ１１は、第２トリガ信号を生成する回路である。第２トリガ信号についての詳細は、後述する。

不揮発メモリ１Ｈ１２及びＲＡＭ１Ｈ１３は、ＣＰＵ１Ｈ７と接続される。また、不揮発メモリ１Ｈ１２及びＲＡＭ１Ｈ１３は、ＣＰＵ１Ｈ７が用いる各種データ、プログラム、及びパラメータ等を記憶する。

同期信号生成回路１Ｈ１４は、第１トリガ信号生成回路１Ｈ１０及び第２トリガ信号生成回路１Ｈ１１と接続される。また、同期信号生成回路１Ｈ１４は、信号入力端子１Ｈ１５と接続される。

同期信号生成回路１Ｈ１４は、信号入力端子１Ｈ１５を介して、入力信号ＳＩＧ２を外部から入力する。また、同期信号生成回路１Ｈ１４は、入力信号ＳＩＧ２に基づいて同期信号を生成する。次に、同期信号生成回路１Ｈ１４は、生成した同期信号をＦＰＧＡ１Ｈ６、第１トリガ信号生成回路１Ｈ１０、及び第２トリガ信号生成回路１Ｈ１１に出力する。

なお、マージングユニット１は、各種処理を実現するＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）及びＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）等を有するハードウェア構成でもよい。

また、マージングユニット１は、入力端子１Ｈ１、アナログフィルタ１Ｈ２、サンプルホールド回路１Ｈ３、マルチプレクサ回路１Ｈ４、及びＡ／Ｄ変換器１Ｈ５のいずれかを複数有してもよい。つまり、マージングユニット１は、いわゆる複数のチャンネル（ｃｈａｎｎｅｌ）を有する構成等でもよい。また、複数のチャンネルを有さない場合、マージングユニット１は、マルチプレクサ回路１Ｈ４を有さない構成等でもよい。

（全体処理例）
図４は、本発明の一実施形態に係るマージングユニットによる全体処理の一例を示すタイミングチャートである。

入力信号ＳＩＧ２は、同期信号生成回路１Ｈ１４（図３）に入力される。

同期信号ＳＩＧ３は、同期信号生成回路１Ｈ１４（図３）によって、図示するように入力信号ＳＩＧ２と同期するように生成される。なお、第１時点Ｐ１は、例えば図示するように入力信号ＳＩＧ２の立ち上がりエッジ（ｅｄｇｅ）で定まる時点等である。

遅延信号ＳＩＧ４は、第１トリガ信号生成回路１Ｈ１０（図３）によって、第２時点Ｐ２を示す信号として生成される。この場合、第２時点Ｐ２は、同期信号ＳＩＧ３によって定まる第１時点Ｐ１から遅延時間Ｔ１経過した時点である。また、遅延時間Ｔ１は、後述する第１データ信号ＳＩＧ８の周波数に基づいて計算される。例えば、遅延時間Ｔ１は、回路シミュレーション等によって計算される。計算された遅延時間Ｔ１は、ＦＰＧＡ１Ｈ６（図３）等に予め設定される。

第１トリガ信号ＳＩＧ５は、第１トリガ信号生成回路１Ｈ１０（図３）によって、同期信号ＳＩＧ３に基づいて生成される。例えば、図示するように、第１トリガ信号ＳＩＧ５は、同期信号ＳＩＧ３によって定まる第１時点Ｐ１を示すように生成される。なお、第１トリガ信号ＳＩＧ５は、図示するように、マージングユニットが第２電気量を変換し、ディジタルデータを生成するサンプリング（ｓａｍｐｌｉｎｇ）（以下、単にサンプリングという。）を行う周期で周期的に生成されてもよい。

第２トリガ信号ＳＩＧ６は、第２トリガ信号生成回路１Ｈ１１（図３）によって、遅延信号ＳＩＧ４に基づいて生成される。例えば図示するように、第２トリガ信号ＳＩＧ６は、遅延信号ＳＩＧ４によって定まる第２時点Ｐ２を示すように生成される。なお、第２トリガ信号ＳＩＧ６は、図示するように、マージングユニットがサンプリングを行う周期で周期的に生成されてもよい。

タイムスタンプデータのデータ信号ＳＩＧ７は、第１時点Ｐ１を示すタイムスタンプデータＤＴのデータ信号である。例えば、タイムスタンプデータＤＴは、図示するように、第１トリガ信号ＳＩＧ５が入力されると、生成されるデータである。

タイムスタンプデータＤＴは、第２電気量に対応する第１電気量の第１データ信号ＳＩＧ８がアナログフィルタ１Ｈ２（図３）に入力された時点を示すデータである。つまり、タイムスタンプデータＤＴは、第２電気量に対応する第１時点Ｐ１を示すデータである。なお、タイムスタンプデータＤＴは、例えば時刻又は基準となる所定の時間から経過した時間等の形式で示される。

第１データ信号ＳＩＧ８は、第１電気量を示すデータのアナログデータ信号である。また、第１データ信号ＳＩＧ８は、アナログフィルタ１Ｈ２（図３）に入力される信号である。

第２データ信号ＳＩＧ９は、第２電気量を示すデータのアナログデータ信号である。また、第２データ信号ＳＩＧ９は、アナログフィルタ１Ｈ２から出力される信号である。

即ち、図示するように、第１電気量を示す第１データ信号ＳＩＧ８がアナログフィルタ１Ｈ２に入力する時点と、第２電気量を示す第２データ信号ＳＩＧ９がアナログフィルタ１Ｈ２から出力する時点との差が遅延時間Ｔ１である。

なお、遅延時間Ｔ１は、第１データ信号ＳＩＧ８と、第２データ信号ＳＩＧ９とを計測して求められてもよい。

出力データのデータ信号ＳＩＧ１０は、出力データＤ１のディジタルデータ信号である。また、出力データのデータ信号ＳＩＧ１０は、マージングユニットから出力される信号である。例えば、出力データＤ１は、サンプリングデータＤ２及びサンプリングデータＤ２に対応するタイムスタンプデータＤＴ等を含むデータである。

サンプリングデータＤ２は、第２時点Ｐ２の第２電気量を示すディジタルデータである。マージングユニットは、第２電気量をＡ／Ｄ変換することによって、サンプリングデータＤ２を生成する。なお、出力データＤ１は、他にＩＥＣ６１８５０−９−２の規格で規定されるＳＶメッセージデータが有するデータ等を含むデータでもよい。

（機能構成例）
図５は、本発明の一実施形態に係るマージングユニットの機能構成の一例を示す機能ブロック図である。

マージングユニット１は、フィルタ部１Ｆ１と、第２電気量データ生成部１Ｆ２と、出力データ生成部１Ｆ３と、タイムスタンプデータ生成部１Ｆ４と、第１トリガ信号生成部１Ｆ５と、第２トリガ信号生成部１Ｆ６と、同期信号生成部１Ｆ７と、同期クロック部１Ｆ８とを有する。

フィルタ部１Ｆ１は、第１データ信号ＳＩＧ８に含まれるノイズ等を少なくするために、第１データ信号ＳＩＧ８に含まれる特定の周波数成分を減衰させる。例えばフィルタ部１Ｆ１は、ローパスフィルタ処理等を行う。なお、フィルタ部１Ｆ１は、例えばアナログフィルタ１Ｈ２（図３）等によって実現される。

第２電気量データ生成部１Ｆ２は、フィルタ部１Ｆ１から出力される第２データ信号ＳＩＧ９によって示される第２電気量を変換して第２電気量を示すディジタルデータを生成する。具体的には、第２電気量データ生成部１Ｆ２は、第２データ信号ＳＩＧ９によって示される第２電気量のうち、第２トリガ信号生成部１Ｆ６が出力する第２トリガ信号ＳＩＧ６で定まる第２時点Ｐ２（図４）の第２電気量を変換する。次に、第２電気量データ生成部１Ｆ２は、第２電気量を示すディジタルデータであるサンプリングデータＤ２を生成する。さらに、第２電気量データ生成部１Ｆ２は、サンプリングデータＤ２を出力データ生成部１Ｆ３に出力する。なお、第２電気量データ生成部１Ｆ２が行う変換は、Ａ／Ｄ変換等である。また、第２電気量データ生成部１Ｆ２は、例えばＡ／Ｄ変換器１Ｈ５（図３）等によって実現される。

出力データ生成部１Ｆ３は、出力データＤ１を生成する。具体的には、出力データ生成部１Ｆ３は、サンプリングデータＤ２及びタイムスタンプデータＤＴを含む出力データＤ１を生成する。次に、出力データ生成部１Ｆ３は、出力データＤ１をマージングユニットから出力する。なお、出力データＤ１は、ＩＥＣ６１８５０−９−２の規格で規定されたＳＶメッセージデータのデータ構成等である。また、出力データ生成部１Ｆ３は、例えばＦＰＧＡ１Ｈ６（図３）、ＣＰＵ１Ｈ７（図３）、及びＬＡＮコントローラ１Ｈ８（図３）等によって実現される。

タイムスタンプデータ生成部１Ｆ４は、第１トリガ信号ＳＩＧ５及び時刻データＤ３に基づいて、第１時点Ｐ１（図４）を示すタイムスタンプデータＤＴを生成する。具体的には、第１トリガ信号ＳＩＧ５は、図４で図示するように、第１時点Ｐ１を示す信号である。したがって、タイムスタンプデータ生成部１Ｆ４生成部は、第１トリガ信号ＳＩＧ５によって定まる第１時点Ｐ１を示すタイムスタンプデータＤＴを同期クロック部１Ｆ８から受け取る時刻データＤ３に基づいて生成する。なお、タイムスタンプデータＤＴは、例えば第１時点Ｐ１を時刻等の形式で示すデータである。この場合、時刻は、時刻データＤ３が示す値である。また、タイムスタンプデータ生成部１Ｆ４は、例えばＦＰＧＡ１Ｈ６（図３）及びＣＰＵ１Ｈ７（図３）等によって実現される。

第１トリガ信号生成部１Ｆ５は、同期信号ＳＩＧ３に基づいて、第１トリガ信号ＳＩＧ５を生成する。なお、第１トリガ信号生成部１Ｆ５は、例えば第１トリガ信号生成回路１Ｈ１０（図３）等によって実現される。

第２トリガ信号生成部１Ｆ６は、遅延時間Ｔ１及び同期信号ＳＩＧ３に基づいて、第２トリガ信号ＳＩＧ６を生成する。なお、第２トリガ信号生成部１Ｆ６は、例えば第２トリガ信号生成回路１Ｈ１１（図３）等によって実現される。

同期信号生成部１Ｆ７は、入力信号ＳＩＧ２を外部から取得し、取得した入力信号ＳＩＧ２と同期する同期信号ＳＩＧ３を生成する。なお、同期信号生成部１Ｆ７は、同期信号生成回路１Ｈ１４（図３）等によって実現される。

同期クロック部１Ｆ８は、同期信号生成部１Ｆ７から同期信号ＳＩＧ３を取得し、同期信号ＳＩＧ３に同期した同期クロックのクロック値等から時刻データＤ３を生成する。また、同期クロック部１Ｆ８は、生成した時刻データＤ３をタイムスタンプデータ生成部１Ｆ４に出力する。なお、同期クロック部１Ｆ８は、例えばＦＰＧＡ１Ｈ６（図３）等によって実現される。

また、同期クロック部１Ｆ８が生成する同期クロックは、遅延時間Ｔ１を十分に示す時間分解能を有することが好ましい。したがって、同期クロックは、数マイクロ秒乃至数百マイクロ秒より速い周期であることが好ましい。

なお、時刻データＤ３は、マージングユニット１が内部タイマ等を有し、内部タイマが示す時刻等に基づいて生成されてもよい。この場合、マージングユニット１は、外部から取得する信号等と内部タイマとを同期させる。

フィルタ部１Ｆ１に入力される第１データ信号ＳＩＧ８と、フィルタ部１Ｆ１から出力される第２データ信号ＳＩＧ９との間には、遅延時間Ｔ１が発生する場合がある。そのため、遅延時間Ｔ１を考慮しないでサンプリングデータＤ２及びタイムスタンプデータＤＴが生成されると、第２電気量が変換される時点と、タイムスタンプデータＤＴが示す時点とでずれが生じる場合がある。この場合、フィルタ部１Ｆ１から出力される第２データ信号ＳＩＧ９が示す第２電気量は、タイムスタンプデータＤＴが示す時点から遅延時間Ｔ１早い時点でフィルタ部１Ｆ１に入力された第１データ信号ＳＩＧ８が示す第１電気量が対応する。ゆえに、タイムスタンプデータＤＴが示す時点に対応する第２電気量が変換されていない場合があった。

遅延時間Ｔ１は、数マイクロ秒乃至数百マイクロ秒程度となる場合がある。この場合、マージングユニットが１秒間に４８００回又は５７６０回サンプリングする場合、遅延時間Ｔ１によって、１周期以上のずれが発生する場合がある。

タイムスタンプデータ生成部１Ｆ４は、第１トリガ信号ＳＩＧ５に基づいて第１時点Ｐ１（図４）を示すタイムスタンプデータＤＴを生成する。これに対して、第２トリガ信号生成部１Ｆ６は、遅延時間Ｔ１及び同期信号ＳＩＧ３に基づいて、第２トリガ信号ＳＩＧ６を生成する。具体的には、第２トリガ信号生成部１Ｆ６は、第１時点Ｐ１から遅延時間Ｔ１経過した第２時点Ｐ２（図４）を定める第２トリガ信号ＳＩＧ６を生成する。したがって、第２電気量データ生成部１Ｆ２は、第２時点Ｐ２の第２電気量を変換することができる。

第２電気量の変換において、第２時点Ｐ２（図４）は、第１時点Ｐ１（図４）から遅延時間経過した時点である。また、第２時点Ｐ２は、第１時点Ｐ１の第１電気量に対応する第２電気量が第２データ信号ＳＩＧ９によって示される時点である。第２電気量データ生成部１Ｆ２は、第２時点Ｐ２の第２電気量を変換する。また、第２時点Ｐ２は、遅延信号ＳＩＧ４で示される。第２電気量データ生成部１Ｆ２には、第２トリガ信号ＳＩＧ６によって、第２時点Ｐ２が示される。したがって、第２トリガ信号ＳＩＧ６によって、第２電気量データ生成部１Ｆ２は、第１時点Ｐ１を示すタイムスタンプデータＤＴに対応した第２電気量を変換することができる。よって、マージングユニットは、タイムスタンプデータＤＴによって示される第１時点Ｐ１に対応する第２電気量を変換できる。ゆえに、マージングユニットは、タイムスタンプデータで示される時点と、電気量がマージングユニットによって変換される時点とを対応させることができる。

（第２実施形態）
（第２実施形態のマージングユニットのハードウェア構成例）
図６は、本発明の第２実施形態の一実施形態に係るマージングユニットのハードウェア構成の一例を示すブロック図である。

第２実施形態では、例えば図６に示すハードウェア構成のマージングユニット１Ａが使用される。以下、図６に示すマージングユニット１Ａが使用される場合を例に説明する。

マージングユニット１Ａは、第１実施形態の図３に示すハードウェア構成と比較して、第２トリガ信号生成回路１Ｈ１１がない点が異なる。また、図６に示すハードウェア構成では、ＦＰＧＡ１Ｈ６が行う処理が異なる。以下、図６では、図３で説明するハードウェアと同一のハードウェアは、同一の符号を付し、説明を省略する。また、図６では、図３と異なる点を中心に説明する。

ＦＰＧＡ１Ｈ６は、図３と同様に、第１トリガ信号生成回路１Ｈ１０が出力する第１トリガ信号及び同期信号生成回路１Ｈ１４が出力する同期信号を入力する。また、ＦＰＧＡ１Ｈ６は、第１トリガ信号、同期信号、及び遅延時間に基づいて、タイムスタンプデータによって示される表示時点を計算する。なお、ＦＰＧＡ１Ｈ６が行うタイムスタンプデータ生成処理等の一部又は全部は、ＣＰＵ１Ｈ７が行ってもよい。

（第２実施形態の全体処理例）
図７は、本発明の第２実施形態の一実施形態に係るマージングユニットによる全体処理の一例を示すタイミングチャートである。

図７では、図４と同様の信号は、同一の符号を付し、説明を省略する。以下、図７では、図４と異なる点を中心に説明する。

第２実施形態は、図４に示す第１実施形態の全体処理と比較して、第１トリガ信号ＳＩＧ５で定まる第１時点Ｐ１で、第２電気量がマージングユニットによって変換される点が異なる。また、第２実施形態は、図４に示す第１実施形態の全体処理と比較して、タイムスタンプデータＤＴによって示される時点が表示時点Ｐ３である点が異なる。

表示時点Ｐ３は、図示するように、第１時点Ｐ１から遅延時間Ｔ１早い時点である。なお、第２実施形態では、遅延時間Ｔ１は、第１実施形態と同様の計算等によって計算される。つまり、表示時点Ｐ３は、第１時点Ｐ１の第２電気量に対応する第１電気量が第１データ信号ＳＩＧ８としてアナログフィルタ１Ｈ２（図６）に入力される時点である。

（第２実施形態の機能構成例）
図８は、本発明の第２実施形態の一実施形態に係るマージングユニットの機能構成の一例を示す機能ブロック図である。

図８は、図５と比較して第２トリガ信号生成部１Ｆ６がない点が異なる。また、図８で示す機能構成では、図５で示す機能構成と比較して、第２電気量データ生成部１Ｆ２、タイムスタンプデータ生成部１Ｆ４、及び第１トリガ信号生成部１Ｆ５が異なる構成である。また、図８では、図５と同一の構成には、同一の符号を付し、説明を省略する。以下、図５と異なる点を中心に説明する。

第２電気量データ生成部１Ｆ２は、図５と同様に、第２データ信号ＳＩＧ９によって示される第２電気量を変換して第２電気量を示すディジタルデータを生成する。具体的には、第２電気量データ生成部１Ｆ２は、第２データ信号ＳＩＧ９によって示される第２電気量のうち、第１時点Ｐ１の第２電気量を変換する。さらに、第１時点Ｐ１は、第１トリガ信号生成部１Ｆ５から入力される第１トリガ信号ＳＩＧ５で定まる。

また、第２電気量データ生成部１Ｆ２は、図５と同様に、変換によってサンプリングデータＤ２を生成する。次に、第２電気量データ生成部１Ｆ２は、図５と同様に、出力データ生成部１Ｆ３に出力する。なお、第２電気量データ生成部１Ｆ２は、例えばＡ／Ｄ変換器１Ｈ５（図６）等によって実現される。

タイムスタンプデータ生成部１Ｆ４は、第１トリガ信号ＳＩＧ５及び遅延時間Ｔ１に基づいて、表示時点Ｐ３（図７）を計算する。次に、タイムスタンプデータ生成部１Ｆ４は、表示時点Ｐ３を示すタイムスタンプデータＤＴを時刻データＤ３に基づいて生成する。さらに、タイムスタンプデータ生成部１Ｆ４は、図５と同様に、タイムスタンプデータＤＴを出力データ生成部１Ｆ３に出力する。なお、タイムスタンプデータ生成部１Ｆ４は、例えばＦＰＧＡ１Ｈ６（図６）及びＣＰＵ１Ｈ７（図６）等によって実現される。

第１トリガ信号生成部１Ｆ５は、図５と同様に、同期信号ＳＩＧ３に基づいて、第１トリガ信号ＳＩＧ５を生成する。次に、図８で示す機能構成では、第１トリガ信号生成部１Ｆ５は、第１トリガ信号ＳＩＧ５を第２電気量データ生成部１Ｆ２及びタイムスタンプデータ生成部１Ｆ４に出力する。なお、第１トリガ信号生成部１Ｆ５は、例えば第１トリガ信号生成回路１Ｈ１０（図６）等によって実現される。

第２実施形態では、第１トリガ信号ＳＩＧ５に基づいて、第２電気量データ生成部１Ｆ２によって、第１時点Ｐ１（図７）の第２電気量が変換される。第１実施形態と同様に、フィルタ部１Ｆ１が第１データ信号ＳＩＧ８に対してローパスフィルタ処理が行い、フィルタ部１Ｆ１が第２電気量を示す第２データ信号ＳＩＧ９を出力する。そのため、第１実施形態と同様に、フィルタ部１Ｆ１に入力される第１データ信号ＳＩＧ８と、フィルタ部１Ｆ１から出力される第２データ信号ＳＩＧ９との間には、遅延時間Ｔ１が発生する場合がある。

したがって、第１時点Ｐ１で変換される第２電気量には、表示時点Ｐ３（図７）でフィルタ部１Ｆ１に入力される第１データ信号ＳＩＧ８によって示される第１電気量が対応する。そこで、タイムスタンプデータ生成部１Ｆ４は、第１トリガ信号ＳＩＧ５で定まる第１時点Ｐ１から遅延時間Ｔ１早い表示時点Ｐ３の時点を計算する。

表示時点Ｐ３は、第１時点Ｐ１から遅延時間Ｔ１早い時点である。つまり、表示時点Ｐ３は、第１時点Ｐ１でフィルタ部１Ｆ１から出力される第２データ信号ＳＩＧ９に対応する第１データ信号ＳＩＧ８がフィルタ部１Ｆ１に入力される時点である。したがって、タイムスタンプデータ生成部１Ｆ４は、第１トリガ信号ＳＩＧ５及び遅延時間Ｔ１に基づいて、表示時点Ｐ３を計算できる。ゆえに、タイムスタンプデータ生成部１Ｆ４は、表示時点Ｐ３を示すタイムスタンプデータＤＴを生成することができる。

これに対して、第２電気量データ生成部１Ｆ２は、第１トリガ信号ＳＩＧ５に基づいて、第１時点Ｐ１の第２電気量を変換する。第１時点Ｐ１の第２電気量は、タイムスタンプデータＤＴで示される表示時点Ｐ３の第１電気量に対応する。

よって、マージングユニットは、タイムスタンプデータで示される時点と、電気量がマージングユニットによって変換される時点とを対応させることができる。

以上、本発明の好ましい実施例について詳述したが、本発明は、詳述した特定の実施形態に限定されなく、特許請求の範囲に記載される本発明の要旨の範囲内において、種々の変形又は変更が可能である。

１、１Ａマージングユニット
１Ｈ１入力端子
１Ｈ２アナログフィルタ
１Ｈ３サンプルホールド回路
１Ｈ４マルチプレクサ回路
１Ｈ５Ａ／Ｄ変換器
１Ｈ６ＦＰＧＡ
１Ｈ７ＣＰＵ
１Ｈ８ＬＡＮコントローラ
１Ｈ９ネットワーク出力端子
１Ｈ１０第１トリガ信号生成回路
１Ｈ１１第２トリガ信号生成回路
１Ｈ１２不揮発メモリ
１Ｈ１３ＲＡＭ
１Ｈ１４同期信号生成回路
１Ｈ１５信号入力端子
１Ｆ１フィルタ部
１Ｆ２第２電気量データ生成部
１Ｆ３出力データ生成部
１Ｆ４タイムスタンプデータ生成部
１Ｆ５第１トリガ生成部
１Ｆ６第２トリガ生成部
１Ｆ７同期信号生成部
１Ｆ８同期クロック部
２変流器
３、７変圧器
４ＬＡＮ
４１スイッチングハブ
５保護リレー
６遮断器制御装置
６１遮断器
８サーバ
Ｄ１出力データ
Ｄ２サンプリングデータ
Ｄ３時刻データ
ＤＴタイムスタンプデータ
ＳＩＧ１トリップ信号
ＳＩＧ２入力信号
ＳＩＧ３同期信号
ＳＩＧ４遅延信号
ＳＩＧ５第１トリガ信号
ＳＩＧ６第２トリガ信号
ＳＩＧ７タイムスタンプのデータ信号
ＳＩＧ８第１データ信号
ＳＩＧ９第２データ信号
ＳＩＧ１０出力データのデータ信号
Ｔ１遅延時間
Ｐ１第１時点
Ｐ２第２時点
Ｐ３表示時点

Claims

電気設備に流れる電流の電圧又は電流である第１電気量を計測するマージングユニットであって、
前記マージングユニットに入力される信号と同期する同期信号を生成する同期信号生成部と、
前記第１電気量を示す第１データ信号に含まれる特定の周波数成分を減衰させて生成される第２データ信号を出力するフィルタ部と、
前記同期信号によって定まる第１時点を示す第１トリガ信号を生成する第１トリガ信号生成部と、
前記第１データ信号が前記フィルタ部に入力されてから前記第２データ信号が出力されるまでの遅延時間と前記同期信号とに基づいて計算される第２時点を示す第２トリガ信号を生成する第２トリガ信号生成部と、
前記第２データ信号で示される第２電気量であって、前記第２トリガ信号によって定まる前記第２時点の前記第２電気量を変換して、前記第２時点の前記第２電気量を示すデータを生成する第２電気量データ生成部と、
前記第１トリガ信号に基づいて、前記第１時点を示すタイムスタンプデータを生成するタイムスタンプデータ生成部と
を含むマージングユニット。
前記第２トリガ信号生成部は、前記同期信号で示される時点から前記遅延時間経過した時点を前記第２時点とする請求項１に記載のマージングユニット。
電気設備に流れる電流の電圧又は電流である第１電気量を計測するマージングユニットであって、
前記マージングユニットに入力される信号と同期する同期信号を生成する同期信号生成部と、
前記第１電気量を示す第１データ信号に含まれる特定の周波数成分を減衰させて生成される第２データ信号を出力するフィルタ部と、
前記同期信号に基づいて定まる第１時点を示す第１トリガ信号を生成する第１トリガ信号生成部と、
前記第２データ信号で示される第２電気量であって、前記第１トリガ信号によって定まる前記第１時点の前記第２電気量を変換して、前記第１時点の前記第２電気量を示すデータを生成する第２電気量データ生成部と、
前記第１データ信号が前記フィルタ部に入力されてから前記第２データ信号が出力されるまでの遅延時間と前記第１時点とに基づいて計算される表示時点を示すタイムスタンプデータを生成するタイムスタンプデータ生成部と
を含むマージングユニット。
前記タイムスタンプデータ生成部は、前記第１時点から前記遅延時間早い時点を前記表示時点とする請求項３に記載のマージングユニット。
前記変換は、Ａ／Ｄ変換である請求項１乃至４のいずれかに記載のマージングユニット。
前記フィルタ部は、ローパスフィルタ又はバンドパスフィルタを有する請求項１乃至５のいずれかに記載のマージングユニット。
前記第２電気量を示すデータ及び前記タイムスタンプデータを含むデータを前記マージングユニットの外部に出力する請求項１乃至６のいずれかに記載のマージングユニット。