JP6275025B2 - 光ファイバの実装部品、光モジュールおよび製造方法 - Google Patents

Description

本発明は、光ファイバの実装部品、光モジュールおよび製造方法に関する。

レーザ素子からの光を直接光ファイバに入射させる（すなわち、光結合させる）光モジュールでは、光結合の効率を上げるために、レーザ素子と光ファイバとを調芯する必要がある。この調芯工程には、予め設けられた位置合わせ用のマークを基準としてレーザ素子と光ファイバの相対位置を調整するパッシブアライメントと、レーザ素子を発光させ光ファイバに結合される光出力をモニタしながら相対位置を調整するアクティブアライメントがある。一般に、アクティブアライメントでは、パッシブアライメントと比べて調芯の精度は高くなるが、調芯工程に時間を要するため製造コストが高くなる。

そこで、簡易な構造で従来のアクティブアライメントと同等の高い光結合効率を実現できるようにした光モジュールが提案されている（例えば、特許文献１を参照）。特許文献１の光モジュールでは、光ファイバを内部に保持するガイド溝とガイド溝の終端部分につながる凹溝とを設けたガイド基板上に、表面にＬＤ（レーザダイオード）を取り付けたＬＤ実装基板が、ＬＤを凹溝内に収容するように取り付けられる。この光モジュールでは、光ファイバとＬＤとの垂直方向の位置決めをパッシブアライメントにより行い、横方向の位置決めをアクティブアライメントにより行う。

特開平１０−３１１９３６号公報

しかしながら、特許文献１の光モジュールでは、ｘ，ｙ，ｚの３方向にサブミクロンのオーダでＬＤと光ファイバとを調芯することは難しい。調芯の精度を上げるためには、パッシブアライメントによりなるべく正確にミクロンオーダの位置決めをした上で、アクティブアライメントにより効率よくサブミクロンオーダの微調整をすることが望ましい。また、レーザ素子を含む光モジュールでは、レーザ素子にカバーを設けて素子の保護や防塵などの対策をとることが、実用上重要である。

そこで、本発明は、基板に実装されるレーザ素子を保護しつつ、レーザ素子と光ファイバとの調芯をより高精度に行うことが可能な光ファイバの実装部品を提供することを目的とする。また、本発明は、本構成を有しない場合と比べてより小型化かつ薄型化し、より低コストで製造可能な光モジュールを提供することを目的とする。

本発明の実装部品は、レーザ素子が実装された実装基板と接合されてレーザ素子を光ファイバに光結合させるためのシリコン製の実装部品であって、実装基板との接合面に対して予め定められた深さに光ファイバのコアが位置するように光ファイバを固定するための溝部と、溝部に連接しレーザ素子を内部に収容するための凹部とを有し、接合面に垂直な方向の厚さが、レーザ素子を凹部に収容するように接合面を実装基板に接触させたときに赤外線の透過像によりレーザ素子の位置を検知可能な厚さに設定されることを特徴とする。

上記の実装部品では、絶縁体上シリコンによるストッパ層を内部に含み、溝部は、接合面からストッパ層までのシリコンを除去して形成され、凹部は、接合面からストッパ層を越える深さまでのシリコンを除去して形成されることが好ましい。

上記の実装部品では、接合面に垂直な方向の厚さが２００μｍ以上１０００μｍ以下であることが好ましい。

上記の実装部品では、接合面は、実装基板上に設けられた金属製のマイクロバンプとの間で表面活性化接合されるための金属膜を有することが好ましい。

また、本発明の光モジュールは、レーザ素子からの光を光ファイバに光結合させる光モジュールであって、実装基板と、実装基板上に実装されたレーザ素子と、実装基板との接合面に対して予め定められた深さに光ファイバのコアが位置するように光ファイバを固定するための溝部、および溝部に連接しレーザ素子を内部に収容するための凹部を有するシリコン製の実装部品と、実装部品の溝部に固定された光ファイバとを有し、接合面に垂直な方向の実装部品の厚さが、レーザ素子を凹部に収容するように実装部品の接合面を実装基板に接触させたときに赤外線の透過像によりレーザ素子の位置を検知可能な厚さに設定されることを特徴とする。

上記の光モジュールでは、レーザ素子はジャンクションアップで実装基板上に実装され、実装基板は光ファイバを収容するための溝部が形成されていない平坦な基板であることが好ましい。

上記の光モジュールでは、実装基板にはレーザ素子を駆動するための集積回路が内蔵されていることが好ましい。

また、本発明の製造方法は、レーザ素子からの光を光ファイバに光結合させる光モジュールの製造方法であって、レーザ素子を実装基板上に実装する工程と、実装基板との接合面に対して予め定められた深さに光ファイバのコアが位置するように光ファイバを固定するための溝部、および溝部に連接しレーザ素子を内部に収容するための凹部を有するシリコン製の実装部品の溝部に光ファイバを固定する工程と、レーザ素子を凹部に収容するように実装部品の接合面を実装基板に接触させる工程と、赤外線の透過像によりレーザ素子の位置を検知しながら、レーザ素子から光ファイバに結合される光出力が最大となるように実装基板と実装部品とを位置決めする工程と、位置決めされた実装部品と実装基板とを接合する工程とを有することを特徴とする。

上記の製造方法の位置決めする工程は、赤外線の透過像によりレーザ素子の位置を検知しながら、実装基板上に設けられたアライメントマークを基準に、レーザ素子に対する光ファイバの水平位置を調整し、レーザ素子から光ファイバに結合される光を光検出器で検出しながら、光検出器の出力が最大となるように、レーザ素子に対する光ファイバの水平位置および垂直位置を決定することを含むことが好ましい。

上記の光ファイバの実装部品によれば、基板に実装されるレーザ素子を保護しつつ、レーザ素子と光ファイバとの調芯をより高精度に行うことが可能である。また、上記の光モジュールは、本構成を有しない場合と比べてより小型化かつ薄型化し、より低コストで製造可能である。

光モジュール１の概略構成を示す斜視図である。 サブ基板５０の斜視図である。 サブ基板５０の平面図および断面図である。 Ｓｉプラットフォーム１０とサブ基板５０およびＬＤ素子２０との接合部１５，１６を説明するための図である。 サブ基板５０’の斜視図である。 サブ基板５０の製造工程の例を説明するための図である。 サブ基板５０の製造工程の例を説明するための図である。 光モジュール１の製造工程の例を示すフローチャートである。 調芯装置１００の概略構成図である。 ＬＤ素子２０と光ファイバ４０のパッシブアライメントに用いられるアライメントマークの例を示す図である。 ＬＤ素子２０と光ファイバ４０のパッシブアライメントに用いられるアライメントマークの別の例を示す図である。 調芯実装装置２００の概略構成図である。 光モジュール２の概略構成を示す斜視図である。 光モジュール３の概略構成を示す斜視図である。 光モジュール４の概略構成を示す斜視図である。 光モジュール４，１を比較する断面図である。 光モジュール５の概略構成を示す断面図である。

以下、図面を参照しつつ、光ファイバの実装部品、光モジュールおよび製造方法について説明する。ただし、本発明が図面または以下に記載される実施形態に限定されるものではないことを理解されたい。

この実装部品は、例えば、シリコン（Ｓｉ）製のファイバサブマウント基板（以下、単に「サブ基板」という）かつ実装基板上のレーザ素子の保護部品（カバー）として機能する。シリコンは近赤外線を透過するため、この実装部品がレーザ素子を覆うように接合面を実装基板に接触させた状態で、内部のレーザ素子の位置を赤外線カメラで観察することができる。したがって、近赤外光の透過像により、カバー越しにレーザ素子と光ファイバとの調芯を行うことができる。この実装部品は、レーザ素子が基板上に実装された状態で、レーザ素子をより高い完成度でパッケージ化できるようにする。

図１は、光モジュール１の概略構成を示す斜視図である。光モジュール１は、主要な構成要素として、Ｓｉプラットフォーム１０、ＬＤ素子２０、ＰＤ素子２５、ドライバＩＣ３０、光ファイバ４０、サブ基板５０などを有する。光モジュール１は、シリコン製の基板であるＳｉプラットフォーム１０の上面にＬＤ素子２０、ドライバＩＣ３０、光ファイバ４０、サブ基板５０などが実装された集積化レーザモジュールである。

Ｓｉプラットフォーム１０は、実装基板の一例であり、例えば十数ｍｍ角程度の大きさを有する。また、Ｓｉプラットフォーム１０には、上面から底面に貫通するシリコン貫通電極（through-silicon via：ＴＳＶ）が設けられている。このＴＳＶにより、ＬＤ素子２０、ＰＤ素子２５などの配線は、Ｓｉプラットフォーム１０の内部の配線層または裏面に引き回されている。Ｓｉプラットフォーム１０は、ＬＤ素子２０、ドライバＩＣ３０などに電気信号を供給するための回路基板（図示せず）の上に搭載される。その回路基板から、貫通電極を通してＬＤ素子２０、ドライバＩＣ３０などの各素子に電気信号が供給される。

ＬＤ素子（レーザ素子）２０は、赤色、緑色または青色のレーザ光を出射するレーザダイオードである。アイトラッキングやデプスセンシングに応用する場合、ＬＤ素子２０には、例えば７８０ｎｍ〜１３００ｎｍの近赤外のレーザ光を出射するレーザダイオードを用いることもできる。ＬＤ素子２０は、半田実装などでドライバＩＣ３０が実装された後に、表面活性化接合でＳｉプラットフォーム１０の上面に実装される。また、ＬＤ素子２０は、放熱特性を改善しＳｉプラットフォーム１０の表面を基準面として高精度に位置決めするために、活性層がＳｉプラットフォーム１０側に位置するように、ジャンクションダウン（フェイスダウン）で実装される。これにより、Ｓｉプラットフォーム１０に対する実装面側とそれと対向する面側には、それぞれＬＤ素子２０のｐ電極とｎ電極が配置される。

ＰＤ素子２５は、ＬＤ素子２０の後方光を受光し、その光量をモニタするためのフォトダイオードである。ＰＤ素子２５は、ＬＤ素子２０によるレーザ光の出射方向に対してＬＤ素子２０の背面側に設けられる。ＰＤ素子２５はＳｉプラットフォーム１０上に半田で実装される。

ドライバＩＣ３０は、ＬＤ素子２０を駆動する機構であり、少なくとも、ＬＤ素子２０への電流供給を制御する機構を有する。ドライバＩＣ３０は、デジタルインタフェースを実装していることが好ましく、また制御部としてＣＰＵやメモリなどのコア部分を含んでいればなおよい。ドライバＩＣ３０は、例えば数ｍｍ角程度の大きさを有し、Ｓｉプラットフォーム１０上に半田で実装される。

光ファイバ４０は、ＬＤ素子２０から出射されたレーザ光を導波する、例えばシングルモードのファイバ（ＳＭＦ）である。光ファイバ４０は、サブ基板５０に固定され、サブ基板５０を介してＳｉプラットフォーム１０に固定される。ＬＤ素子２０に面した光ファイバ４０の端部には、結合部材としてＧＩ（Graded Index）レンズを一体的に設けてもよい。また、光ファイバ４０を設ける代わりに、例えばＳｉプラットフォーム１０上に平板状の光導波路を実装して、その光導波路内でＬＤ素子２０からのレーザ光を導波させてもよい。

図２（Ａ）および図２（Ｂ）は、サブ基板５０の斜視図である。また、図３（Ａ）および図３（Ｂ）は、それぞれサブ基板５０の平面図およびＩＩＩＢ−ＩＩＩＢ線断面図である。図２（Ａ）と図３（Ａ）では、図１におけるＳｉプラットフォーム１０との接合面を上に向けて、サブ基板５０を示している。

サブ基板５０は、ＬＤ素子２０が実装されたＳｉプラットフォーム１０と接合されてＬＤ素子２０を光ファイバ４０に光結合させるためのシリコン製の実装部品の一例である。サブ基板５０は、光ファイバ４０を固定する部品であると同時に、ＬＤ素子２０およびＰＤ素子２５といった光学部品をパッケージするカバーとして機能する。

図２（Ａ）に示すように、サブ基板５０には、溝部５１と、凹部５２と、金属膜５３が設けられている。溝部５１は、Ｓｉプラットフォーム１０との接合面に対して予め定められた深さに光ファイバ４０のコアが位置するように光ファイバ４０を固定するための溝であり、Ｓｉプラットフォーム１０との接合面上に形成されている。凹部５２は、ＬＤ素子２０とＰＤ素子２５を内部に収容するための凹みであり、溝部５１に連接して形成されている。なお、凹部５２の形状は、図示した四角い箱型には限定されない。金属膜５３は、Ｓｉプラットフォーム１０上にサブ基板５０を表面活性化接合させるための、例えばＡｕ（金）で構成された膜であり、Ｓｉプラットフォーム１０との接合面上に形成されている。

図２（Ｂ）に示すように、サブ基板５０は、Ｓｉプラットフォーム１０に実装されるときには、金属膜５３が設けられている接合面を下側に向けて配置される。

なお、図２（Ｂ）には、ＬＤ素子２０、ＰＤ素子２５およびドライバＩＣ３０の各電極を互いに接続するための電極パッドの一部も示している。ＬＤ素子２０のｎ電極は、ワイヤボンド６１を介してＬＤ電極パッド１１Ａに接続され、ｐ電極はＬＤ電極パッド１１Ｂに接続される。また、ＰＤ素子２５のｎ電極は、ワイヤボンド６２を介してＰＤ電極パッド１２Ａに接続され、ｐ電極はＰＤ電極パッド１２Ｂに接続される。これらの電極パッドは、図示しないＳｉプラットフォーム１０の貫通電極およびＳｉプラットフォーム１０の裏面に設けられた電極パッドを介して、接続パッド１３に接続される。そして、接続パッド１３は、さらにワイヤボンド６３およびドライバ電極パッド１４を介して、ドライバＩＣ３０に接続される。

図２（Ｂ）のＳｉプラットフォーム１０の上面における符号１５は、サブ基板５０との接合部である。また、Ｓｉプラットフォーム１０の上面には、サブ基板５０が接合されたときにサブ基板５０の溝部５１と重なる位置に、光ファイバ４０を収容するための溝部１７（ファイバ逃がし溝）が形成されている。

図３（Ａ）および図３（Ｂ）に示すように、溝部５１より凹部５２の方がＳｉプラットフォーム１０との接合面からの深さは大きく、サブ基板５０では２段構造の凹みが形成されている。

溝部５１については、サブ基板５０がＳｉプラットフォーム１０に接合されたときに、Ｓｉプラットフォーム１０とサブ基板５０の接合面から光ファイバ４０のコアの中心までの距離が予め定められた大きさになるように、深さが厳密に制御されている。この深さの制御は、後述するように、サブ基板５０に溝部５１を形成するときに絶縁体上シリコン（ＳＯＩ：Silicon on Insulator）をストッパ層として使用することにより実現される。これにより、サブ基板５０自体に、光ファイバ４０の垂直方向（ｚ方向）の調芯を行うための機構が設けられている。

一方、凹部５２については、単にＬＤ素子２０とＰＤ素子２５を収容するための凹みであるため、その深さは必ずしも厳密に制御する必要はない。

サブ基板５０の厚さは、ＬＤ素子２０を凹部５２に収容するようにサブ基板５０の接合面をＳｉプラットフォーム１０に接触させたときに、ＬＤ素子２０を保護できる程度の大きさであり、かつ赤外線の透過像によりＬＤ素子２０の位置を検知可能なように大きすぎないことが必要である。一般に、光ファイバ４０の太さが１２５μｍ程度あるため、サブ基板５０をそれより薄くすることは難しい。したがって、サブ基板５０の厚さは、最低でも２００μｍ以上は必要であり、実装時に加えられる荷重に対する強度も考慮すると、３００μｍ以上であることが好ましい。

また、シリコンは赤外線の透過性が高いため、サブ基板５０が１ｍｍ程度の厚さであっても、透過像により内部を観察することは可能である。しかしながら、１ｍｍ以上とすると、サブ基板５０の製造時にインゴットから得られるウェハの枚数が少なくなり、製造コストが高くなる。また、一般的なシリコンを検出器に用いたＣＭＯＳやＣＣＤセンサからなる赤外線カメラでは、８５０ｎｍより長い波長域では感度が急激に低下する。８５０ｎｍ以下の照明光を用いて透過像を観察することができるサブ基板５０の厚さは８５０μｍ程度までであり、それ以上の厚さでは、より長波長側に感度のあるＩｎＧａＡｓセンサなどを用いた高価な赤外線カメラを長波長の近赤外照明と組み合わせて使用する必要が生じる。したがって、サブ基板５０の厚さは、２００〜１０００μｍ程度であればよいが、強度や製造コストなどを考えると、３００〜８００μｍ程度であることが好ましい。

図４（Ａ）および図４（Ｂ）は、Ｓｉプラットフォーム１０とサブ基板５０およびＬＤ素子２０との接合部１５，１６を説明するための図である。図４（Ａ）は光モジュール１の一部を示す縦断面図であり、図４（Ｂ）は接合部１５の部分拡大図である。

図４（Ａ）に示すように、Ｓｉプラットフォーム１０の表面には、ＬＤ素子２０とサブ基板５０の接合部１５，１６が形成されている。接合部１５，１６には、例えば金（Ａｕ）などの金属材料で構成された、数μｍ程度の大きさの小突起であるマイクロバンプ（以下、単に「バンプ」という）が所定のピッチで設けられている。なお、図４（Ａ）と図４（Ｂ）では、これらのバンプ（バンプ１５０）を誇張して大きく示している。

また、図４（Ａ）に示すように、サブ基板５０とＬＤ素子２０の下面には、それぞれ、例えばＡｕ（金）で構成された金属膜５３，２１が形成されている。接合部１５，１６のバンプと金属膜５３，２１は、接合前にＡｒプラズマによって洗浄される。これにより、それぞれの表面を活性化させる。そして接合時に、サブ基板５０とＬＤ素子２０は、それぞれＳｉプラットフォーム１０の接合部１５，１６の上に載せられ、常温で荷重が加えられる。すると、接合部１５，１６のバンプの上面と金属膜５３，２１がそれぞれ接触し、各バンプがつぶれることにより、バンプの金属原子と金属膜５３，２１の金属原子が相互に相手方に拡散する。これにより、原子間の凝着力を利用することで、サブ基板５０とＬＤ素子２０は、それぞれＳｉプラットフォーム１０の接合部１５，１６の上に表面活性化接合される。

表面活性化接合は特別な加熱を要しないことから、熱膨張係数差の残留応力による各素子の位置ずれが発生しにくく、サブ基板５０などの接合物を高精度に位置決めして実装することができる。光モジュール１では、上記のようにサブ基板５０の溝部５１の形成時にその深さを制御し、さらにサブ基板５０の接合時に加えられる荷重の大きさを制御することで、光ファイバ４０の垂直方向の位置をより厳密に調芯することが可能になる。

図５は、サブ基板５０’の斜視図である。光モジュール１ではＰＤ素子２５はＳｉプラットフォーム１０上に実装されているが、図５に示すように、ＰＤ素子２５をサブ基板５０’の凹部５２の表面上に実装してもよい。この場合には、表面活性化接合用の金属膜５３は、ＰＤ素子２５の導通パターンとしても使用される。

図６（Ａ）〜図７（Ｄ）は、サブ基板５０の製造工程の例を説明するための図である。これらの各図では、図３（Ａ）および図３（Ｂ）と同様に、製造工程の各段階におけるサブ基板５０の平面図と縦断面図を示している。

図６（Ａ）に示すように、まず、絶縁体上シリコン（ＳＯＩ：silicon-on-insulator）によるＳＯＩストッパ層５４を内部に含むシリコン基板７０を用意し、その表面上に金属膜５３のパターニングを行う。そして、シリコン基板７０を酸化性雰囲気中で加熱して、図６（Ｂ）に示すように、シリコン基板７０の上面にＳｉＯ_２（二酸化ケイ素）膜７１を形成する。また、図６（Ｃ）に示すように、シリコン基板７０の上面のうち、溝部５１となる部分以外にレジスト７２を形成する。次に、ウエットエッチングまたはドライエッチングにより、図６（Ｄ）に示すように、レジスト７２が形成されていない溝部５１のＳｉＯ_２膜７１を除去する。

続いて、図７（Ａ）に示すように、シリコン基板７０の上面のうち、凹部５２となる部分以外にレジスト７３を形成する。次に、ウエットエッチングまたはドライエッチングにより凹部５２のＳｉＯ_２膜７１を除去し、さらにＤ−ＲＩＥ加工により、図７（Ｂ）に示すように、ＳＯＩストッパ層５４を越えて凹部５２のシリコンを削り取る。レジスト７３を除去すると、凹部５２と溝部５１以外の部分では、ＳｉＯ_２膜７１が露出する。さらに、Ｄ−ＲＩＥ加工により、図７（Ｃ）に示すように、溝部５１をＳＯＩストッパ層５４まで削り取る。なお、このとき、マスクされていない凹部５２もＤ−ＲＩＥ加工により削られる。最後に、ウエットエッチングまたはドライエッチングにより、図７（Ｄ）に示すように、溝部５１のＳＯＩストッパ層５４および他の部分のＳｉＯ_２膜７１を除去する。

以上の工程により、サブ基板５０が得られる。完成したサブ基板５０の溝部５１では、Ｓｉプラットフォーム１０との接合面からＳＯＩストッパ層５４までのシリコンが除去されており、凹部５２では、その接合面からＳＯＩストッパ層５４を越える深さまでのシリコンが除去されている。

図８は、光モジュール１の製造工程の例を示すフローチャートである。

まず、Ｓｉプラットフォーム１０上に、ドライバＩＣ３０とＰＤ素子２５を半田で実装する（Ｓ１）。その後で、パッシブアライメントにより、ＬＤ素子２０をフェイスダウンでＳｉプラットフォーム１０の上面に表面活性化接合する（Ｓ２）。その際は、例えば、Ｓｉプラットフォーム１０とＬＤ素子２０に設けられた図示しないアライメントマークの位置を合わせることにより、Ｓｉプラットフォーム１０に対するＬＤ素子２０の位置を決定する。このように、先に半田接合し、その後で表面活性化接合することにより、ＬＤ素子２０に熱影響を及ぼさないようにＬＤ素子２０を実装する。

次に、例えば端部に結合効率を上げるＧＩレンズを取り付けたシングルモードファイバ（ＳＭＦ）を、光ファイバ４０としてサブ基板５０の溝部５１に固定する（Ｓ３）。そして、Ｓｉプラットフォーム１０上のＬＤ素子２０が凹部５２に収容されるように接合面をＳｉプラットフォーム１０に接触させて、このサブ基板５０をＳｉプラットフォーム１０上に配置する（Ｓ４）。

次に、ＬＤ素子２０と光ファイバ４０のパッシブアライメントを行う（Ｓ５）。Ｓ５のパッシブアライメントは、図９に示す調芯装置１００を用いて行う。

図９は、調芯装置１００の概略構成図である。調芯装置１００は、制御部１０１と、赤外線カメラ１０２と、移動機構１０３とを有する。制御部１０１は、例えばＣＰＵ、メモリなどを含むＰＣで構成される。赤外線カメラ１０２は、ＬＤ素子２０を凹部５２に収容したサブ基板５０を撮像し、得られた赤外線画像のデータを制御部１０１に出力する。移動機構１０３は、制御部１０１による制御の下で、Ｓｉプラットフォーム１０上に配置されたサブ基板５０を、水平面内および垂直方向に移動させる。

パッシブアライメントの際は、ＬＤ素子２０を発光させずに、制御部１０１が、赤外線カメラ１０２によりサブ基板５０の赤外線画像を取得する。そして、制御部１０１は、赤外線の透過像からＬＤ素子２０の位置、およびＳｉプラットフォーム１０とサブ基板５０に予め設けられたアライメントマークの位置などを検知し、必要なサブ基板５０の移動量を決定する。決定された移動量に応じて制御部１０１が移動機構１０３を制御することで、Ｓｉプラットフォーム１０とサブ基板５０に予め設けられたアライメントマークの位置を合わせる。

図１０（Ａ）〜図１０（Ｃ）は、ＬＤ素子２０と光ファイバ４０のパッシブアライメントに用いられるアライメントマークの例を示す図である。図１０（Ａ）および図１０（Ｂ）は、それぞれ、Ｓｉプラットフォーム１０とサブ基板５０の平面図である。図１０（Ｂ）では、Ｓｉプラットフォーム１０との接合面の反対側から（上から）見たサブ基板５０を示している。また、図１０（Ｃ）は、図１０（Ａ）のＳｉプラットフォーム１０の上に図１０（Ｂ）のサブ基板５０を載せた状態を示す図である。

アライメントマークは、例えば、Ｓｉプラットフォーム１０とサブ基板５０の対角に、それぞれ２つずつ設けられる。図１０（Ａ）および図１０（Ｂ）に示すように、Ｓｉプラットフォーム１０の上面に２つのＳｉプラットフォーム側マーク８１が設けられ、サブ基板５０の下面に２つのサブ基板側マーク８２が設けられる。サブ基板側マーク８２は、Ｓｉプラットフォーム１０との接合面上に設けられる。なお、アライメントマークの形状は、図示した丸形状に限らず、例えば四角形状でもよい。パッシブアライメントの際は、赤外線カメラ１０２による赤外透過画像に基づいて、図１０（Ｃ）に示すように２つのＳｉプラットフォーム側マーク８１とサブ基板側マーク８２がそれぞれ重なるように、調芯装置１００よりＳｉプラットフォーム１０とサブ基板５０の相対位置が決定される。

図１１（Ａ）〜図１１（Ｃ）は、ＬＤ素子２０と光ファイバ４０のパッシブアライメントに用いられるアライメントマークの別の例を示す図である。これらの図は、図１０（Ａ）〜図１０（Ｃ）にそれぞれ対応する平面図である。図１１（Ａ）〜図１１（Ｃ）に示すように、パッシブアライメントに用いられるアライメントマークは、Ｓｉプラットフォーム１０とサブ基板５０ではなく、ＬＤ素子２０とサブ基板５０に設けてもよい。

この場合も、アライメントマークは、例えば、ＬＤ素子２０とサブ基板５０の対角に、それぞれ２つずつ設けられる。図１１（Ａ）および図１１（Ｂ）に示すように、ＬＤ素子２０の上面に２つのＬＤ側マーク８３が設けられ、サブ基板５０の凹部５２の底面に２つのサブ基板側マーク８４が設けられる。パッシブアライメントの際は、赤外線カメラ１０２による赤外透過画像に基づいて、図１１（Ｃ）に示すように２つのＬＤ側マーク８３とサブ基板側マーク８４がそれぞれ重なるように、調芯装置１００よりＳｉプラットフォーム１０とサブ基板５０の相対位置が決定される。

以上のようなパッシブアライメントにより、接合面上の水平方向（ｘ，ｙ方向）におけるＳｉプラットフォーム１０とサブ基板５０の大まかな相対位置は、ミクロンオーダで粗調整される。このとき、サブ基板５０の溝部５１に固定された光ファイバ４０とＳｉプラットフォーム１０上のＬＤ素子２０との相対位置は、数μｍの精度で調整される。

次に、水平方向（ｘ，ｙ方向）について、ＬＤ素子２０と光ファイバ４０のアクティブアライメントを行う（Ｓ６）。Ｓ６および後述するＳ７のアクティブアライメントは、図１２に示す調芯実装装置２００を用いて行う。

図１２は、調芯実装装置２００の概略構成図である。調芯実装装置２００は、制御部２０１と、光検出器２０２と、調芯実装器２０３とを有する。制御部２０１は、例えばＣＰＵ、メモリなどを含むＰＣで構成される。光検出器２０２は、光ファイバ４０に結合されるレーザ光の強度を検出し、強度に応じた検出出力電圧を制御部２０１に出力する。調芯実装器２０３は、制御部２０１による制御の下で、実装部品に荷重を加えることにより、その実装部品をＳｉプラットフォーム１０上に接合する。

アクティブアライメントの際は、まず、ドライバＩＣ３０によりＬＤ素子２０を駆動して、レーザ光を出射させる。同時に、制御部２０１が、光検出器２０２を用いて、ＬＤ素子２０から光ファイバ４０に結合されるレーザ光の強度に応じた出力電圧をモニタする。そして、制御部２０１は、図示しない移動機構を用いてサブ基板５０の位置を水平方向にサブミクロンオーダで微調整しながら、光検出器２０２の出力電圧が最大となるときのサブ基板５０の位置を決定する。

次に、垂直方向（ｚ方向）について、ＬＤ素子２０と光ファイバ４０のアクティブアライメントを行う（Ｓ７）。その際、制御部２０１は、ＬＤ素子２０から光ファイバ４０に結合されるレーザ光の強度を光検出器２０２で検出し、その出力電圧をモニタしながら調芯実装器２０３を制御して、サブ基板５０に印加する荷重を制御する。接合部１５に設けられたバンプは、荷重がかかると変形して（潰れて）縮むが、荷重が開放されると弾性反発によって元の状態の戻ろうとする力が働き、弾性戻り量分だけ戻るという特性を有する。そこで、垂直方向のアクティブアライメントでは、制御部２０１は、サブ基板５０に印加する荷重を増加させていき、光検出器２０２からの出力電圧が最大値となった後、さらに一定量だけ増加させてから荷重を開放するように、調芯実装器２０３を制御する。調芯実装器２０３が印加する荷重により、サブ基板５０は、Ｓｉプラットフォーム１０上に表面活性化接合され、固定される。

これにより、光ファイバ４０の端部位置は、荷重が印加されているときはＬＤ素子２０の発光中心よりも一定量だけ垂直方向にさらに深く押し込まれた位置となり、荷重が開放されるとＬＤ素子２０の発光中心と最も効率よく光結合する位置に戻る。なお、上述した荷重の増加量は、調芯実装器２０３、荷重を印加するサブ基板５０の形状、接合部１５のバンプの材質および形状などに依存し、実験的に算出することが可能である。

そして最後に、Ｓｉプラットフォーム１０全体を、樹脂またはガラスなどにより封止する（Ｓ８）。以上の工程により、光モジュール１が得られる。

以上説明したように、光モジュール１では、光ファイバ４０を固定するための溝部５１、およびＬＤ素子２０を内部に収容するための凹部５２を有するシリコン製のサブ基板５０を用いて、ＬＤ素子２０を保護するとともに光ファイバ４０を固定する。このサブ基板５０の厚さは凹部５２に収容されたＬＤ素子２０の位置を近赤外光の透過像により検知可能な厚さであるため、光モジュール１では、サブ基板５０のカバー越しにＬＤ素子２０と光ファイバ４０の調芯を行うことができる。したがって、光モジュール１では、基板に実装されるＬＤ素子２０を保護しつつ、ＬＤ素子２０と光ファイバ４０との調芯をより高精度に行うことが可能になる。

なお、サブ基板５０をＬＤ素子２０の放熱に使用してもよく、サブ基板５０に穴を形成してその上にＰＤ素子２５を接合してもよい。また、Ｓｉプラットフォーム１０上にＰＤ素子２５を集積化し、サブ基板５０の空間内に光を閉じ込めて、光モニタする構造も応用として考えられる。

図１３は、光モジュール２の概略構成を示す斜視図である。光モジュール２は、主要な構成要素として、Ｓｉプラットフォーム１０（実装基板の一例）、ＬＤ素子２０Ｒ，２０Ｇ，２０Ｂ、ＰＤ素子２５Ｒ，２５Ｇ，２５Ｂ、ドライバＩＣ３０、光ファイバ４０Ｒ，４０Ｇ，４０Ｂ、サブ基板５０Ｒ，５０Ｇ，５０Ｂなどを有する。光モジュール１は単色のレーザ光を出射するレーザ光源であるのに対し、光モジュール２は、赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）のレーザ光を出射するレーザ光源である。

ＬＤ素子２０Ｒ，２０Ｇ，２０Ｂは、それぞれ、赤色、緑色および青色のレーザ光を出射するレーザダイオードである。ＰＤ素子２５Ｒ，２５Ｇ，２５Ｂは、対応するＬＤ素子２０Ｒ，２０Ｇ，２０Ｂの後方光を受光し、その光量をモニタするためのフォトダイオードである。光ファイバ４０Ｒ，４０Ｇ，４０Ｂは、対応するＬＤ素子２０Ｒ，２０Ｇ，２０Ｂから出射されたレーザ光を導波する、例えばシングルモードのファイバ（ＳＭＦ）である。

また、サブ基板５０Ｒ，５０Ｇ，５０Ｂのそれぞれは、図２（Ａ）〜図３（Ｂ）を用いて説明したものと同様のファイバサブマウント基板であり、実装部品の一例である。サブ基板５０Ｒ，５０Ｇ，５０Ｂは、それぞれ、対応する光ファイバ４０Ｒ，４０Ｇ，４０Ｂを固定し、ＬＤ素子２０ＲおよびＰＤ素子２５Ｒ、ＬＤ素子２０ＧおよびＰＤ素子２５Ｇ、ＬＤ素子２０ＢおよびＰＤ素子２５Ｂを凹部に収容するように、Ｓｉプラットフォーム１０上に配置される。

上記以外の点では、光モジュール２の構成は、光モジュール１の構成と同様である。このように、ＲＧＢ各色に対応する複数のＬＤ素子を１つの実装基板上に設けて、それらの各素子からのレーザ光をそれぞれ導波する複数の光ファイバを光モジュール１と同様の複数のサブ基板により固定し、同時に各ＬＤ素子を保護してもよい。

なお、光モジュール２ではＳｉプラットフォーム上に１組のＲＧＢに対応するＬＤ素子、ＰＤ素子および光ファイバを設けているが、１つのＳｉプラットフォーム上に複数組のＲＧＢに対応するＬＤ素子、ＰＤ素子および光ファイバを設けてもよい。この場合も、光モジュール２と同様に、ＬＤ素子、ＰＤ素子および光ファイバの各組を、光モジュール１と同様のサブ基板により固定または保護すればよい。

図１４は、光モジュール３の概略構成を示す斜視図である。光モジュール３は、主要な構成要素として、Ｓｉプラットフォーム１０（実装基板の一例）、ＬＤアレイ２０Ａ、ＰＤ素子２５、ドライバＩＣ３０、光ファイバアレイ４０Ａ、サブ基板５０Ａなどを有する。光モジュール１は１個のＬＤ素子からのレーザ光を１本の光ファイバに光結合しているが、光モジュール３は、ＬＤアレイからのレーザ光を複数本の光ファイバに光結合する。

サブ基板５０Ａは、図２（Ａ）〜図３（Ｂ）を用いて説明したものと同様のファイバサブマウント基板であり、実装部品の一例である。ただし、サブ基板５０Ａは、光モジュール１のサブ基板５０とは異なり、光ファイバアレイ４０Ａに含まれる光ファイバの本数に対応する複数の溝部を有する。サブ基板５０Ａは、光ファイバアレイ４０Ａの各光ファイバを固定し、ＬＤアレイ２０ＡおよびＰＤ素子２５を凹部に収容するように、Ｓｉプラットフォーム１０上に配置される。

上記以外の点では、光モジュール３の構成は、光モジュール１の構成と同様である。このように、複数のＬＤ素子（ＬＤアレイ）を１つの実装基板上に設けて、それらの各ＬＤ素子からのレーザ光をそれぞれ導波する複数の光ファイバを１つのサブ基板により固定し、同時に各ＬＤ素子を保護してもよい。

図１５（Ａ）および図１５（Ｂ）は、光モジュール４の概略構成を示す斜視図である。図１５（Ａ）は、完成された光モジュール４の斜視図であり、図１５（Ｂ）は、光モジュール４の分解斜視図である。また、図１６（Ａ）および図１６（Ｂ）は、光モジュール４，１を比較する断面図である。図１６（Ａ）は、図１５（Ａ）に示すＸＶＩＡ−ＸＶＩＡ線に沿った光モジュール４の断面を示し、図１６（Ｂ）は、図１６（Ａ）に対応する光モジュール１の断面を示す。

光モジュール４は、主要な構成要素として、Ｓｉプラットフォーム１０Ｄ、ＬＤ素子２０’、ドライバＩＣ３０’、光ファイバ４０、サブ基板５０Ｄなどを有する。光モジュール４は、ＬＤ素子２０’がジャンクションアップ実装されている点が光モジュール１〜３と異なる。

Ｓｉプラットフォーム１０Ｄは、実装基板の一例であり、光モジュール１のＳｉプラットフォーム１０と同様に、ＬＤ素子２０’およびサブ基板５０Ｄを表面活性化接合するための接合部１５’，１６’、ＬＤ素子２０’とドライバＩＣ３０’とを接続するための図示しない電極構造などを有する。ただし、Ｓｉプラットフォーム１０Ｄは平坦な基板であり、図１５（Ａ）および図１５（Ｂ）に符号１８で示すように、光モジュール１のＳｉプラットフォーム１０における溝部１７（ファイバ逃がし溝）に対応するものは形成されていない。

また、光モジュール４では、図１６（Ａ）に示すように、ＬＤ素子２０’を駆動する集積回路であるドライバＩＣ３０’は、Ｓｉプラットフォーム１０Ｄに内蔵されている。

ＬＤ素子２０’は、光モジュール１のＬＤ素子２０と同様のレーザダイオードである。ただし、図１６（Ａ）および図１６（Ｂ）に示すように、光モジュール１ではＬＤ素子２０が活性層２２をＳｉプラットフォーム１０側に向けてジャンクションダウンで実装されていたのに対し、光モジュール４では、ＬＤ素子２０’が活性層２２をＳｉプラットフォーム１０Ｄとは反対側に向けてジャンクションアップで実装されている。図１６（Ａ）および図１６（Ｂ）における符号Ｌは、ＬＤ素子２０，２０’から出射されるレーザ光を示す。

サブ基板５０Ｄは、実装部品の一例であり、図１５（Ｂ）に示すように、光モジュール１のサブ基板５０のものと同様の溝部５１’、凹部５２’および金属膜５３’を有する。サブ基板５０Ｄの厚さは、ＬＤ素子２０’を凹部５２’に収容した状態で赤外線の透過像によりＬＤ素子２０’の位置を検知可能な厚さに設定される。溝部５１’は、光ファイバ４０を固定するための溝であり、ＬＤ素子２０’がジャンクションダウン実装されることに対応して、固定部分で光ファイバ４０がサブ基板５０Ｄ内に完全に埋め込まれるように、サブ基板５０の溝部５１より深く形成される。凹部５２’は、ＬＤ素子２０’を内部に収容するための凹みである。金属膜５３’は、Ｓｉプラットフォーム１０Ｄとの表面活性化接合用の接合部であり、溝部５１’と凹部５２’の周囲において、Ｓｉプラットフォーム１０Ｄの接合部１５’に対応する位置に、略コの字型に形成されている。このように、表面活性化接合用の接合部は、サブ基板の全面に形成されていなくてもよい。

通常、ＬＤ素子は、放熱性をよくするため、発光点となる活性層を実装面側（下側）とするジャンクションダウンにて実装される。ジャンクションダウン実装には、基準面となる実装基板の実装面にＬＤ素子の発光点が近いので、その基準面に対してアライメントし易いという利点もある。しかしながら、ジャンクションダウン実装されたＬＤ素子の活性層は実装面とほぼ同じ高さになるため、そのＬＤ素子に対して光ファイバを調芯するためには、光ファイバが実装面に接触しないように、実装基板に光ファイバの逃がし溝を設ける必要がある。例えば、光モジュール１では、図１６（Ｂ）に示すように、サブ基板５０に光ファイバ４０の固定用の溝部５１が設けられるだけでなく、Ｓｉプラットフォーム１０にも光ファイバ４０の逃がし溝となる溝部１７が設けられる。したがって、ＬＤ素子の実装基板とそれに対して接合される実装部品の両方に、機械加工により溝部を設ける必要があり、その分、製造工程が増えるとともに、２つの溝部があることによりＬＤ素子の密閉性が低下することになる。

一方、例えば網膜走査型スキャンなどに光モジュールを使用する場合には、ＬＤ光源は数百ｎＷ〜数ｍＷ程度のローパワーのものでよいため、放熱性を考慮したジャンクションダウン実装は不要である。このため、発光部を実装面に対する反対側に向けたジャンクションアップ実装で、ＬＤ素子を実装基板に接合することが可能になる。そこで、光モジュール４では、Ｓｉプラットフォーム１０Ｄに対して、ＬＤ素子２０’をジャンクションアップ実装する。

例えば、ＬＤ素子２０’の厚さは１００μｍ程度であるのに対し、光ファイバ４０の直径は８０〜１２５μｍ程度、半径は４０〜６２．５μｍ程度である。このため、光モジュール４では、図１６（Ａ）に示すように、活性層２２の位置は、ＬＤ素子２０’の厚み分だけＳｉプラットフォーム１０Ｄの上面より高くなり、これに対応して、光ファイバ４０の位置も、サブ基板５０Ｄの内部に埋め込まれる高さとなる。したがって、光モジュール４では、ＬＤ素子２０’の発光点の高さに合わせて配置された光ファイバ４０の下端がＳｉプラットフォーム１０Ｄの上面に接触しないため、Ｓｉプラットフォーム１０Ｄに光ファイバ４０の逃がし溝を形成する必要がない。

これにより、光モジュール４では、Ｓｉプラットフォーム１０Ｄを溝のない平坦な基板とすることが可能であり、Ｓｉプラットフォーム１０Ｄを機械加工する分の製造工程が簡略化される。また、光モジュール４では、ドライバＩＣ３０’（集積回路）をＳｉプラットフォーム１０Ｄに内蔵させ、溝部５１’および凹部５２’があるサブ基板５０Ｄにより光ファイバ４０の高さを調節するというように、２枚の基板で機能を分離させることが可能になる。光モジュール１ではＳｉプラットフォーム１０にも溝部１７があることから集積回路を内蔵させるためには有効エリアが狭くなるが、光モジュール４では、平坦なＳｉプラットフォーム１０Ｄ内に集積回路や配線を高密度で形成することが可能である。また、光モジュール４には、Ｓｉプラットフォーム１０Ｄに溝部がない分、ＬＤ素子２０’の密閉性も向上するという利点もある。

ＬＤ素子は製造時に活性層の反対側が機械研磨されるため、全体の厚みには誤差があり、ジャンクションアップ実装の場合にはその誤差が大きく影響し得る。そこで、光モジュール４では、使用するＬＤ素子２０’の厚みを予め測っておき、ＬＤ素子２０’の発光点に光ファイバ４０の位置を合わせられるように溝部５１’の深さを設定した上で、その深さの溝部５１’を有するサブ基板５０Ｄを製造し、使用する。これにより、ジャンクションアップ実装することによるＬＤ素子の厚みの誤差の影響を排除することが可能になる。

図１７は、光モジュール５の概略構成を示す断面図である。光モジュール５は、主要な構成要素として、Ｓｉプラットフォーム１０Ｅ、ＬＤ素子２０’、ドライバＩＣ３０’、光ファイバ４０、サブ基板５０Ｅなどを有する。光モジュール５は、平坦なサブ基板５０ＥにＬＤ素子２０’が実装されている点が光モジュール１〜４と異なる。

Ｓｉプラットフォーム１０Ｅは、実装部品の一例であり、ＬＤ素子２０’を収容する凹部１９Ａと、光ファイバ４０を収容する溝部１９Ｂとを有する。溝部１９Ｂは、Ｓｉプラットフォーム１０Ｅによる固定部分では光ファイバ４０がＳｉプラットフォーム１０Ｅ内に完全に埋め込まれる深さに形成される。Ｓｉプラットフォーム１０Ｅの厚さは、ＬＤ素子２０’を凹部１９Ａに収容した状態で赤外線の透過像によりＬＤ素子２０’の位置を検知可能な厚さに設定される。

ＬＤ素子２０’は、光モジュール４のものと同じレーザダイオードであり、活性層２２をサブ基板５０Ｅとは反対側に向けて、サブ基板５０Ｅに対しジャンクションアップで実装されている。図１７における符号Ｌは、ＬＤ素子２０’から出射されるレーザ光を示す。

サブ基板５０Ｅは、実装基板の一例であり、今まで説明してきたサブ基板とは異なり凹部などが設けられていない平坦な基板である。光モジュール５では、図１７に示すように、ＬＤ素子２０’を駆動する集積回路であるドライバＩＣ３０’は、サブ基板５０Ｅに内蔵されている。なお、Ｓｉプラットフォーム１０Ｅとサブ基板５０Ｅは、互いに表面活性化接合するための図示しない接合部を有する。

光モジュール５では、ＬＤ素子２０’を収容するための凹部１９ＡをＳｉプラットフォーム１０Ｅに設けてサブ基板５０Ｅをフラット型にすることにより、サブ基板５０Ｅに集積回路や配線を高密度で形成することが可能になる。このため、光モジュール５では、ドライバＩＣ３０’をサブ基板に内蔵することが容易になり、例えば、サブ基板単体でＬＤ素子２０’の合否判定を行うことが可能になる。サブ基板５０’については、ウェハ上の段階で集積回路を形成して多数のＬＤ素子を実装することにより、それらの素子のエージング（通電試験）を一括で実施し、素子の良品と不良品を選別することが可能である。このため、そのウェハを分断してサブ基板５０’として使用すれば、初めから良品のみが選別された状態で光モジュールを製造することができ、大幅に工数を削減することが可能になる。また、凹部や溝部が形成されるのはＳｉプラットフォーム１０Ｅだけであるため、一方の基板のみを機械加工すればよく、この点でも、製造工程が簡略化される。

なお、上記では、ＬＤ素子２０のｐ電極とｎ電極はＳｉプラットフォーム１０に対する実装面側とその反対側にそれぞれ配置されると説明したが、ＬＤ素子２０，２０’として、ｐ電極とｎ電極が両方とも実装面側に設けられたものを使用してもよい。この場合、ＬＤ素子２０，２０’の接続にワイヤボンド（図２（Ｂ）のワイヤボンド６１）が必要なくなるため、その分、ＬＤ素子２０，２０’を収容する凹部の深さを小さくすることができる。したがって、サブ基板と、さらには光モジュール全体をさらに薄くすることが可能になる。

１，２，３，４，５ 光モジュール
１０，１０Ｄ，１０Ｅ Ｓｉプラットフォーム
１５，１５’，１６，１６’ 接合部
１７ 溝部
２０，２０’，２０Ｒ，２０Ｇ，２０Ｂ，２０Ａ ＬＤ素子
２２ 活性層
２５，２５Ｒ，２５Ｇ，２５Ｂ ＰＤ素子
３０，３０’ ドライバＩＣ
４０，４０Ｒ，４０Ｇ，４０Ｂ，４０Ａ 光ファイバ
５０，５０’，５０Ｒ，５０Ｇ，５０Ｂ，５０Ａ，５０Ｄ，５０Ｅ サブ基板
５１，５１’ 溝部
５２，５２’ 凹部
５３，５３’ 金属膜

Claims (9)

1. レーザ素子が実装された実装基板と接合されて当該レーザ素子を光ファイバに光結合させるためのシリコン製の実装部品であって、
   前記実装基板との接合面に対して予め定められた深さに光ファイバのコアが位置するように当該光ファイバを固定するための溝部と、
   前記溝部に連接し前記レーザ素子を内部に収容するための凹部と、を有し、
   前記接合面に垂直な方向の厚さが、前記レーザ素子を前記凹部に収容するように前記接合面を前記実装基板に接触させたときに赤外線の透過像により当該レーザ素子の位置を検知可能な厚さに設定される、
   ことを特徴とする実装部品。
2. 絶縁体上シリコンによるストッパ層を内部に含み、
   前記溝部は、前記接合面から前記ストッパ層までのシリコンを除去して形成され、
   前記凹部は、前記接合面から前記ストッパ層を越える深さまでのシリコンを除去して形成される、請求項１に記載の実装部品。
3. 前記接合面に垂直な方向の厚さが２００μｍ以上１０００μｍ以下である、請求項１または２に記載の実装部品。
4. 前記接合面は、実装基板上に設けられた金属製のマイクロバンプとの間で表面活性化接合されるための金属膜を有する、請求項１〜３のいずれか一項に記載の実装部品。
5. レーザ素子からの光を光ファイバに光結合させる光モジュールであって、
   実装基板と、
   前記実装基板上に実装されたレーザ素子と、
   前記実装基板との接合面に対して予め定められた深さに光ファイバのコアが位置するように当該光ファイバを固定するための溝部、および当該溝部に連接し前記レーザ素子を内部に収容するための凹部を有するシリコン製の実装部品と、
   前記実装部品の前記溝部に固定された光ファイバと、を有し、
   前記接合面に垂直な方向の前記実装部品の厚さが、前記レーザ素子を前記凹部に収容するように前記実装部品の前記接合面を前記実装基板に接触させたときに赤外線の透過像により当該レーザ素子の位置を検知可能な厚さに設定される、
   ことを特徴とする光モジュール。
6. 前記レーザ素子はジャンクションアップで前記実装基板上に実装され、
   前記実装基板は前記光ファイバを収容するための溝部が形成されていない平坦な基板である、請求項５に記載の光モジュール。
7. 前記実装基板には前記レーザ素子を駆動するための集積回路が内蔵されている、請求項６に記載の光モジュール。
8. レーザ素子からの光を光ファイバに光結合させる光モジュールの製造方法であって、
   レーザ素子を実装基板上に実装する工程と、
   前記実装基板との接合面に対して予め定められた深さに光ファイバのコアが位置するように当該光ファイバを固定するための溝部、および当該溝部に連接し前記レーザ素子を内部に収容するための凹部を有するシリコン製の実装部品の当該溝部に光ファイバを固定する工程と、
   前記レーザ素子を前記凹部に収容するように前記実装部品の前記接合面を前記実装基板に接触させる工程と、
   赤外線の透過像により前記レーザ素子の位置を検知しながら、当該レーザ素子から前記光ファイバに結合される光出力が最大となるように前記実装基板と前記実装部品とを位置決めする工程と、
   位置決めされた前記実装部品と前記実装基板とを接合する工程と、
   を有することを特徴とする製造方法。
9. 前記位置決めする工程は、
   赤外線の透過像により前記レーザ素子の位置を検知しながら、前記実装基板上に設けられたアライメントマークを基準に、当該レーザ素子に対する前記光ファイバの水平位置を調整し、
   前記レーザ素子から前記光ファイバに結合される光を光検出器で検出しながら、当該光検出器の出力が最大となるように、当該レーザ素子に対する当該光ファイバの水平位置および垂直位置を決定する、
   ことを含む、請求項８に記載の製造方法。

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