JP6274099B2

JP6274099B2 - 信号出力回路

Info

Publication number: JP6274099B2
Application number: JP2014265365A
Authority: JP
Inventors: 裕士白石
Original assignee: Denso Wave Inc
Current assignee: Denso Wave Inc
Priority date: 2014-12-26
Filing date: 2014-12-26
Publication date: 2018-02-07
Anticipated expiration: 2034-12-26
Also published as: US10014857B2; JP2016127363A; US20160190379A1

Description

本発明は、信号出力トランジスタを有してなる信号出力回路に関する。

例えばプログラマブルコントローラにおける被制御装置側に制御信号を出力するために、ＭＯＳＦＥＴを用いて構成されるスイッチング装置がある。特許文献１には、そのようなスイッチング装置について電源投入時のフラッシュオン現象を防止するため、以下のような構成が開示されている。すなわち、ＮチャネルＭＯＳＦＥＴのゲートに挿入される抵抗素子の両端にＰＮＰトランジスタのベース，エミッタを接続し、コレクタをＦＥＴのソースに接続し、ベースーコレクタ間にも抵抗素子を接続している。

この構成によれば、電源投入時にＦＥＴのドレインから接合容量Ｃｇｄを介してゲート側に電流が流出すると、その電流が２つの抵抗素子に流れてＰＮＰトランジスタがオンするので、ＦＥＴのゲートがローレベルとなることでフラッシュオンを防止している。また、この構成によれば、ＦＥＴをターンオンさせる際に、接合容量Ｃｇｓの充電電荷を放電させる電流が、やはり２つの抵抗素子に流れてＰＮＰトランジスタがオンし、前記放電を促進させるのでオフ遅延時間も短縮できる。

特開平８−２４２１５７号公報

ところで、上記のようなスイッチング装置については、不断に小型化が要求されている。そこで、実際に特許文献１のスイッチング装置に含まれるＦＥＴを小型化して本願の発明者が動作確認をしたところ、ＦＥＴの接合容量が低下した結果、オフ遅延時間の短縮効果に影響はないが、フラッシュオン／オフ現象が防止できなくなるという問題が生じていた。

本発明は上記事情に鑑みてなされたものであり、本発明の目的は、小型の信号出力トランジスタについてもフラッシュオン／オフ現象を確実に防止できる信号出力回路を提供することにある。

本発明の信号出力回路によれば、入力される電気信号は、信号変換素子により電光変換及び光電変換されて信号出力端子に出力される。そして、信号変換素子の信号出力端子と信号出力トランジスタの電位基準側導通端子，導通制御端子との間に、それぞれ第１，第２抵抗素子を接続する。第２抵抗素子には並列に、且つ前記信号出力端子にオン信号が出力されると、信号出力端子と導通制御端子との間に電流が流れる方向にダイオードを接続する。

また、誤動作防止トランジスタの導通制御端子を信号出力端子に接続し、同電位基準側導通端子を信号出力トランジスタの導通制御端子に接続し、同非電位基準側導通端子を信号出力トランジスタの電位基準導通端子に接続する。これにより、第２抵抗素子にダイオードの方向とは逆方向の電流が流れた際に、誤動作防止トランジスタの導通端子間を導通させる。そして、第２抵抗素子に並列に容量補償コンデンサを接続する。

このように構成すれば、誤動作防止トランジスタによる基本的な回路動作は、特許文献１に開示されているスイッチング装置と同じである。それに加えて、本発明の信号出力回路は容量補償コンデンサを備えたことで、信号出力トランジスタにサイズが小さく接合容量が小さい素子を用いても、その容量を補償できる。したがって、フラッシュオン／オフ現象を確実に防止できるようになる。

第１実施形態であり、特許文献１の図１相当図コンデンサＣの容量を変化させた場合のオン遅延時間，オフ遅延時間を示す図コンデンサＣの容量を変化させた場合のフラッシュオフテストの結果を示す図（ａ）は本実施形態で採用した構成、（ｂ）（ｃ）は、コンデンサＣの接続箇所を検討した構成を示す図図４（ｂ）に示す構成について行った、フラッシュオン／オフテストの結果を示す図図４（ｃ）に示す構成について行った、フラッシュオン／オフテストの結果を示す図従来使用を想定していたＦＥＴを樹脂モールドパッケージしたものの外形サイズを示す図本実施形態で使用を想定しているＦＥＴを樹脂モールドパッケージしたものの外形サイズを示す図第２実施形態であり、特許文献１の図３相当図

（第１実施形態）
以下、第１実施形態について図１から図８を参照して説明する。図１は、特許文献１の図１相当図であり、特許文献１と同一の構成には同じ符号を付している。但し、ＮチャネルＭＯＳＦＥＴ１４５（信号出力トランジスタ）については、本実施形態では特許文献１で想定されていた素子よりもサイズが小さいものを使用することが前提である。従来使用を想定していたＦＥＴと、本実施形態で使用を想定しているＦＥＴとの特性は、例えば以下である。
従来本実施形態
許容損失２０Ｗ０．５Ｗ
定格ドレイン電流５Ａ２Ａ
入力容量３７０ｐＦ１４０ｐＦ
帰還容量６０ｐＦ５０ｐＦ
出力容量１８０ｐＦ４０ｐＦ

図７は従来使用を想定していたＦＥＴを樹脂モールドパッケージしたものの外形サイズを示している。リード部分を除く本体が占める面積は、
（５．５ｍｍ＋１．７ｍｍ）×６．８ｍｍ＝４８．９６ｍｍ^２
である。これに対して、図８は本実施形態で使用を想定しているＦＥＴを樹脂モールドパッケージしたものの外形サイズである。本体が占める面積は、
（４ｍｍ×４．５ｍｍ）＋（２ｍｍ×１．２５ｍｍ）＝２０．５ｍｍ^２
であり、リード部分を加えても２５ｍｍ^２程度であるから、パッケージサイズは従来の１／２以下となっている。

本実施形態の信号出力回路１は、特許文献１の図１に示す構成に対し、抵抗器３（第２抵抗素子）に並列に容量補償用のコンデンサＣを接続したものである。すなわち、コンデンサＣは、ＮチャネルＭＯＳＦＥＴ１４５のサイズを縮小したことに伴う接合容量の減少を補償するために設けられている。

図２に示すように、信号出力回路１について要求されるオン遅延時間，オフ遅延時間が例えば何れも２０００μｓであるとする。これに対し、ＰＮＰトランジスタ５（誤動作防止トランジスタ）を設けない構成では、オン遅延時間は３１μｓで十分なマージンがある一方、オフ遅延時間は１５７２μｓでマージンが少ない。ＰＮＰトランジスタ５を設け、且つコンデンサＣを設けない特許文献１の構成（コンデンサ追加前）では、オン遅延時間は３２μｓ，オフ遅延時間は７６３μｓで十分なマージンが確保できている。

そして、コンデンサＣを設け、その容量を６８ｐＦ，１００ｐＦ，１２０ｐＦ，１０００ｐＦに変化させると、オン遅延時間は３２〜３３μｓでほとんど変化しない。オフ遅延時間も６８ｐＦ〜１２０ｐＦでは７７０〜７８０μｓ，１０００ｐＦでは９１２μｓで若干遅くはなるが、大幅に遅くはならない。この結果からは、コンデンサＣの容量は１００ｐＦ程度が適切であると考えられる。

また、信号出力回路１にノイズを印加してフラッシュオフテストを行った。このテストは、ＦＥＴ１４５をオン状態にしてソース（＋ＶＤＣ）−ドレイン（Ｏｕｔ）間，ドレイン単独にそれぞれノイズ電圧を印加した場合に、ＦＥＴ１４５がターンオフするか否かを判定するものである。図３に示すように１０Ｖが合格値（Pass）であり、コンデンサＣを設けない場合はパスレベルが８Ｖであるから合否はＮＧであった。コンデンサＣの容量が１ｐＦであってもパスレベルは１０Ｖを超えるが、マージンが小さい。容量を１００ｐＦにすると３Ｖのマージンが確保できるので、図２に示す結果も考慮すると、容量を１００ｐＦに設定するのが好ましい。また、フラッシュオンについても同様のテストを行ったが、１０Ｖ，１３Ｖのノイズレベルについて何れも合格であった。

ここで、本実施形態のように、ＦＥＴ１４５を小型化したことに伴う容量の補償を検討するに当たり、図４（ｂ）に示すように、コンデンサＣをＦＥＴ１４５のゲート（導通制御端子），ソース（電位基準側導通端子）間に接続した場合と、図４（ｃ）に示すように、コンデンサＣをＦＥＴ１４５のドレイン（非電位基準側導通端子），ソース間に接続した場合についてもフラッシュオン／オフテストを行った。これらの結果については、図５，図６に示すように、何れもフラッシュオフテストにおいてパスレベルが８Ｖに留まり、合格値に届かなかった。

この理由について検討すると、図４（ａ）に示すように、本実施形態の構成では、ＦＥＴ１４５のゲートをハイレベルにしてターンオンさせた場合、コンデンサＣの両端は同電位になる。したがって、コンデンサＣは充電されていない状態にあり、ノイズが印加された際に充電が行われる。これに対して、図４（ｂ）に示す構成では、ＦＥＴ１４５をターンオンさせた場合コンデンサＣの両端に電位差が発生するので、コンデンサＣは充電されている。したがって、ノイズが印加された際に、コンデンサＣによりノイズを吸収することができない。

また、図４（ｃ）に示す構成でも、ＦＥＴ１４５をターンオンさせた場合はコンデンサＣの両端には、ＦＥＴ１４５のドレイン−ソース間電圧相当の僅かな電位差が発生するので、コンデンサＣは充電されている。加えて、そもそもＦＥＴ１４５の出力側に接続しているので、ノイズ耐性を向上させ難いと考えられる。

以上のように本実施形態によれば、入力される電気信号をフォトボルカプラ１４９（信号変換素子）により電光変換及び光電変換して信号出力端子に出力する。その信号出力端子とＦＥＴ１４５のソース，ゲートとの間に、それぞれ抵抗器１４７（第１抵抗素子），３を接続する。抵抗器３には並列に、且つフォトボルカプラ１４９の信号出力端子にオン信号が出力されると、信号出力端子とゲートとの間に電流が流れる方向にダイオード７を接続する。

また、ＰＮＰトランジスタ５のベース（導通制御端子）をフォトボルカプラ１４９の信号出力端子に接続し、エミッタ（電位基準側導通端子）をＦＥＴ１４５のゲートに接続し、コレクタ（非電位基準側導通端子）をＦＥＴ１４５のソースに接続する。これにより、抵抗器３にダイオード７の方向とは逆方向の電流が流れた際に、ＰＮＰトランジスタ５のエミッタ，コレクタ間を導通させる。そして、抵抗器３に並列に容量補償コンデンサＣを接続した。したがって、ＦＥＴ１４５にサイズが小さく接合容量が小さい素子を用いても、その容量をコンデンサＣにより補償できるので、フラッシュオン／オフ現象を確実に防止できるようになる。

（第２実施形態）
図９は特許文献１の図３相当図であり、ＮチャネルＭＯＳＦＥＴ１４５に替えてＰチャネルＭＯＳＦＥＴ１０５（信号出力トランジスタ）を用いて信号出力回路２を構成した場合を示す。この構成についても、容量補償コンデンサＣを抵抗器１３（第２抵抗素子）に並列に接続することで、第１実施形態と同様に、フラッシュオン／オフ現象を確実に防止できる効果が得られる。
尚、この構成における特許請求の範囲の構成要素との対応は、抵抗器１０７が第１抵抗素子，ダイオード１７がダイオード，フォトカプラ１０９が信号変換素子，ＮＰＮトランジスタ１５が誤動作防止トランジスタに対応する。

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
第１実施形態のフォトボルカプラ１４９と、第２実施形態のフォトカプラ１０９とを互いに入れ替えて用いても良い。
第１実施形態のＮチャネルＭＯＳＦＥＴ１４５に替えて、ＩＧＢＴのような電圧駆動型のトランジスタを信号出力トランジスタとして用いても良い。

図面中、１及び２は信号出力回路、３は抵抗器（第２抵抗素子）、５はＰＮＰトランジスタ（誤動作防止トランジスタ）、７及び１７はダイオード、１５はＮＰＮトランジスタ１５（誤動作防止トランジスタ）、１０５はＰチャネルＭＯＳＦＥＴ（信号出力トランジスタ）、１０７は抵抗器（第１抵抗素子）、１０９はフォトカプラ（信号変換素子）、１４５はＮチャネルＭＯＳＦＥＴ（信号出力トランジスタ）、１４７は抵抗器（第１抵抗素子）、１４９はフォトボルカプラ（信号変換素子）、Ｃは容量補償コンデンサを示す。

Claims

入力される電気信号を、電光変換及び光電変換して出力する信号変換素子と、
電位基準側導通端子，非電位基準側導通端子及び導通制御端子を備え、前記導通制御端子に、前記信号変換素子を介してオン信号が印加されると前記２つの導通端子間を導通させる信号出力トランジスタと、
前記信号変換素子の信号出力端子と前記電位基準側導通端子との間に接続される第１抵抗素子と、
前記信号出力端子と前記導通制御端子との間に接続される第２抵抗素子と、
この第２抵抗素子に並列に、且つ前記信号出力端子にオン信号が出力されると、前記信号出力端子と前記導通制御端子との間に電流が流れる方向に接続されるダイオードと、
前記信号出力端子に導通制御端子が接続され、電位基準側導通端子が前記信号出力トランジスタの導通制御端子に接続され、非電位基準側導通端子が前記信号出力トランジスタの電位基準導通端子に接続され、前記第２抵抗素子に前記ダイオードとは逆方向の電流が流れると自身の２つの導通端子間を導通させる誤動作防止トランジスタと、
前記第２抵抗素子に並列に接続される容量補償コンデンサとを備える信号出力回路。