JP6272223B2 - 真空中での電子放出のための半導体素子 - Google Patents

Description

本発明は、半導体ダイオードを使用する、いわゆる冷電子源に関する。

パワーマイクロ波増幅管に組み込まれる今日の電子源は、１０００℃近くの温度まで、熱電子陰極と呼ばれる電子源を加熱することによって得られる熱電子放出を使用する。使用される物理的原理のため、これらの陰極は、放出電子電流や寿命において制限され、電子を加熱する際またはスイッチをオンにする際に安定した電子の放出を得るのに、ほぼ１分程度と、かなり時間がかかるという欠点も含む。

これらの制限を回避し、例えば、パワー進行波管（ＴＷＴ）の場合など、熱電子放出源を備える電子管の効率を高めるため、熱電子放出に取って代わる半導体冷電子源を活用する電子の放出を使用する解決策が研究されてきた。冷電子源によるこれらのタイプの放出は、アバランシェイオン化タイプの内部の放出またはトンネル効果タイプの電界放出を活用して、半導体材料からの電子の放出または抽出を行う。

冷電子源を生成するための第１の解決策では、電子の放出は、順バイアスの、シリコンまたはガリウムヒ素で作られたＰＮダイオードから得られ、Ｐゾーンは、酸化セシウム層で覆われた表面上に配置される。このセシウム層の役割は、以下の２つである。
− 上記酸化物によって表面上に誘起させた双極子によって空乏ゾーンであって、その中で広がる電界において電子がエネルギーを得る空乏ゾーンを作成すること。
− 真空中での電子の放出を容易にするため、材料の出力機能を低下させること。

しかし、酸化セシウムは、化学的に不安定であり、ダイオードは、その寿命を延ばすため、強力な真空中で機能するように作られていなければならない。これらの条件下でさえ、酸化物層は、あまりにも急速に分解するため、その素子を管内で使用することができない。その上、電子が取得可能な最大エネルギーは、表面近くのバンドの湾曲に制限され、最大でも、使用される材料のバンドギャップ程度である（通常、２ｅＶ未満）。したがって、このゾーン中を通過する電子によって取得されるエネルギーは、これらの材料の電子親和力より少なく、ほぼ４ｅＶ程度である。したがって、電子の大部分は、真空中への放出に十分なエネルギーを取得することができず、最も活発な電子分布であるほんの一部のみが材料から離れるため、低放出効率である。

この第１の解決策の変形形態では、低電子親和力の金属（例えば、ＬａＢ_６）が酸化セシウム層に取って代わる。生成される構造は、ダイオードモードで使用され、電気接点は、ダイオードのＮドープ部分上や低電子親和力の金属上で取られる。しかし、表面上に配置された材料を使用して電子親和力を低下させることによって得られる放出における利得は、通過する金属のネットワークとの熱電子の衝突によって誘起されるエネルギー損失によって相殺される。

第２の解決策は、そのアバランシェブレークダウン電圧を超える逆バイアスのシリコンまたはガリウムヒ素で作られたＰＮダイオードを使用し、Ｎゾーンは、表面上に配置される。この手法では、電流は、アバランシェ増倍によって得られ、材料の電子親和力より大きいエネルギーを有する電子のみが真空中へ放出される。

使用される半導体を考慮に入れると、そのような素子は、非常に低い放出効率を有する。電子の放出を増加するため、酸化セシウム層もまた、放出表面上に蒸着させるが、第１の解決策のように、この酸化物の不安定性は、これらの素子の寿命を制限する。

冷電子源を生成するための第３の手段は、電界放出を活用する。この解決策では、電子は、Ｓｐｉｎｄｔ陰極で見られるようなモリブデン円錐から、または、カーボンナノチューブから、ポイント効果によって生成される外部の強電界を使用するトンネル効果によって、材料から抽出される。しかし、これらの２つの解決策は、いかなる応用にもつながっておらず、Ｓｐｉｎｄｔ陰極は、円錐の頂点で広がる強電界によって生成されるイオン衝撃の影響の下で加速分解を受け、カーボンナノチューブは、十分な電流密度を放出しない（ほぼ１Ａ／ｃｍ^２程度の実効放出電流密度）。

第４の解決策は、ＮＰＮ ＧａＮバイポーラトランジスタを使用するか、または、真空中への電子の放出を可能にするため、表面上に配置されたコレクタ層の接点のピアシングを行う。順バイアスのベースエミッタ接合部により、電子の入力が可能になり、逆バイアスのベースコレクタ接合部により、半導体からの電子の抽出に必要なエネルギーを電子に提供することが可能になる。ＰドープＧａＮに対して周囲温度で正孔の強濃度を得ることが不可能であることにより、高ベースアクセス抵抗値が生じる。これは、コンポーネント周辺における電流濃度が高くなるベースコレクタ接合部の横方向の脱分極の現象の出現に反映される。したがって、実効放出表面は、大幅に低減され、トランジスタの全表面積のほんの一部分程度を表し、低放出効率を招く。

これまで、以前に説明された解決策のいずれでも、パワー管において今日使用されている熱電子陰極に匹敵するほど十分に信頼でき、かつ、強力な電子源の生成は可能ではなかった。

先行技術の冷電子源の欠点を緩和するため、本発明は、真空中への電子放出のための半導体素子であって、２つの並置されたヘッドテールＮＰ接合部を形成するＮ／（Ｐ）／Ｎ順番に従うＮおよびＰ型の、ｑは２以上の数値である、ｑの半導体層の積層体であって、半導体層はＩＩＩ−Ｎ系に属する半導体材料で生成され、積層体の２つの隣接する層は界面を形成し、積層体は２つの端部を備え、その端部の一方では、積層体の第１の層Ｌ１の自由表面上に少なくとも１つのエミッタ抵抗接点ランドＥＭＴを備え、他方の端部では、出力層Ｌ５の放出ゾーンによる電子の放出のために真空に接する前記出力層Ｌ５の別の自由表面の一部分上に少なくとも１つのコレクタ電気接点ランドＣＯＬ（優先的にＳｃｈｏｔｔｋｙタイプのものとなる）を備え、電子が高エネルギーに達する、真空に近接する積層体の層の半導体材料は、バンドギャップＥｇを有し、その値は次の不等、すなわち、Ｅｇ＞ｃ／２を満たし、ｃは半導体材料の電子親和力であり、Ｐ型半導体層は、積層体の層の間の界面のいずれか１つにおいて固定負電荷を示すため、圧電効果によって部分的にまたは完全に得られ、圧電効果は自発的および／または制約的なタイプのものであることを特徴とする、積層体を備え、基準電位に設定された接合部に順バイアスを印加し、正バイアス電位に設定された接合部に逆バイアスを印加するため、他の接点ランドに印加される基準電位と比べて、接点ランドの１つに正バイアス電位を印加するためのバイアス手段を含み、半導体層の積層体に印加された正バイアス電位によって誘起される内部の電界は、前記積層体内を循環する電子の一部に、出力層Ｌ５の放出ゾーンによる真空中への電子の放出に必要なエネルギーを供給する、半導体素子を提案する。

電子放出素子の特定の実施形態では、積層体は、その２つの端部間に、Ｎ型の第１の層Ｌ１と、Ｐ型の層Ｌ３と、Ｎ型の層Ｌ４と、層Ｌ４上のＮ型の出力層Ｌ５とを備え、正バイアス電位は、出力層Ｌ５のコレクタ電気接点に印加され、基準電位は、第１の層Ｌ１の電気接点に印加される。

また、特定の実施形態では、積層体の固定負電荷は、アクセプタタイプの不純物を用いて層Ｌ３をドープすることによっても得られる。

また、別の特定の実施形態では、固定負電荷は、アクセプタタイプの不純物を用いて部分的に層Ｌ３をドープすることによって部分的に、そして、層Ｌ１の化学組成を選択することによる圧電効果によって部分的に、層Ｌ４と第１の層Ｌ１との間でも得られ、前記層Ｌ１は、Ａｌ_ｘＧａ_１−ｘＮまたはＡｌ_ｘＩｎ_１−ｘＮ型の組成を有し、層Ｌ３、Ｌ４およびＬ５は、Ａｌ_ｙＧａ_１−ｙＮまたはＡｌ_ｙＩｎ_１−ｙＮ型の組成を有し、ｘは０超１以下であり、ｙは０以上１未満であり、ｘ＞ｙである。

電子放出素子の別の実施形態では、積層体は、第１の層Ｌ１とＰ型の層Ｌ３との間に半導体層Ｌ２を備え、隣接する層Ｌ２およびＬ３は、組成の違いを示し、その結果、負の符号の圧電電荷がこれらの層の界面に出現する。

電子放出素子の別の実施形態では、層Ｌ２の半導体材料の組成は、層Ｌ１の材料の組成とは異なり、その結果、正圧電電荷がこれらの２つの層間の界面に出現する。

電子放出素子の別の実施形態では、積層体は、Ｎ型の第１の層Ｌ１と、Ｎ型の出力層Ｌ５と、第１の層Ｌ１と出力層Ｌ５との間のＮ型の層Ｌ４とを備え、負電荷は、圧電効果によってのみ、層Ｌ４と第１の層Ｌ１との間で得られる。

電子放出素子の別の実施形態では、積層体は、Ｎ型の第１の層Ｌ１と、Ｎ型の出力層Ｌ５と、第１の層Ｌ１と出力層Ｌ５との間の５×１０^１７ｃｍ^−３未満でドープされたＰ型の層Ｌ２およびＮ型の層Ｌ４とを備え、負電荷は、層Ｌ１〜Ｌ４の化学組成を選択することによる圧電効果によってこれらの前記隣接する層間の界面において誘起され、前記層は、層Ｌ１およびＬ２に対して、Ａｌ_ｘＧａ_１−ｘＮまたはＡｌ_ｘＩｎ_１−ｘＮ型の組成を有し、層Ｌ３およびＬ４に対して、Ａｌ_ｙＧａ_１−ｙＮまたはＡｌ_ｙＩｎ_１−ｙＮ型の組成を有し、ｘは０超１以下であり、ｙは０以上１未満であり、ｘ＞ｙである。

電子放出素子の別の実施形態では、積層体は、Ｎ型の第１の層Ｌ１と、Ｎ型の出力層Ｌ５と、第１の層Ｌ１と出力層Ｌ５との間のＮ型の層Ｌ２およびＮ型の層Ｌ４とを備え、負電荷は、圧電効果によって２つの層間の界面において誘起される。

電子放出素子の別の実施形態では、積層体は、第１の層Ｌ１に隣接する、２００ｎｍ未満の厚さを有する任意の型の半導体層Ｌ２を備える。

電子放出素子の別の実施形態では、Ｎ型の出力層Ｌ５は、１０^１８ｃｍ^−３〜１０^２０ｃｍ^−３でドープされ、５０ｎｍ以下の厚さｔのものである。

電子放出素子の別の実施形態では、出力層Ｌ５に隣接するＮまたはＰ型の半導体層Ｌ４は、５×１０^１７ｃｍ^−３未満のドープを有し、１００ｎｍ以下の厚さのものである。

電子放出素子の別の実施形態では、出力層Ｌ５と第１の層Ｌ１との間に配置され、約１０^１８ｃｍ^−３〜約１０^２０ｃｍ^−３でドープされたＰ型の半導体層Ｌ３は、２００ｎｍ未満の厚さを有する。

電子放出素子の別の実施形態では、積層体は、層Ｌ１に隣接する、２００ｎｍ未満の厚さを有する任意の型の半導体層Ｌ２を第１の層Ｌ１と層Ｌ３との間に備える。

電子放出素子の別の実施形態では、約１０^１８ｃｍ^−３〜約１０^２０ｃｍ^−３でドープされたＮ型の第１の層Ｌ１は、任意の厚さのものである。

電子放出素子の別の実施形態では、隣接する層Ｌ１およびＬ４の半導体材料の組成は、組成の違いを示し、その結果、負の符号の圧電電荷がこれらの層Ｌ１とＬ４との間の界面に出現するように選択される。

電子放出素子の別の実施形態では、隣接する層Ｌ２およびＬ４の半導体材料は、組成の違いを示し、その結果、負の符号の圧電電荷がこれらの層の界面に出現する。

電子放出素子の別の実施形態では、層Ｌ１および／またはＬ２は、
Ａｌ_ｘＧａ_１−ｘＮ、Ｉｎ_ｘＧａ_１−ｘＮ、Ａｌ_ｘＩｎ_１−ｘＮまたは（Ｉｎ_ｙＡｌ_１−ｙ）_ｘＧａ_１−ｘＮ
の半導体材料から選択される。

電子放出素子の別の実施形態では、層Ｌ１および／またはＬ２はＩｎ_１７Ａｌ_８３Ｎのものであり、積層体の他の層はＧａＮのものであり、これらの層のメッシュパラメータは同一である。

電子放出素子の別の実施形態では、層Ｌ３は、約１０^１８ｃｍ^−３〜約１０^２０ｃｍ^−３でドープされ、２００ｎｍ未満の厚さのものである。

電子放出素子の別の実施形態では、積層体は、窒化ガリウムまたはＧａＮ、炭素ケイ素またはＳｉＣ、シリコンまたはＳｉ、サファイアまたはＡｌ_２Ｏ_３から選択される基板から生成される。

電子放出素子の別の実施形態では、第１の層Ｌ１上のエミッタ抵抗接点ランドは、バイアス電位を受けるため、前記層Ｌ１の周辺ゾーン上にある。

電子放出素子の別の実施形態では、層Ｌ１上のエミッタ抵抗接点ランドは、閉輪郭を形成するため、周辺に配置される。

電子放出素子の別の実施形態では、第１の層Ｌ１上のエミッタ抵抗接点ランドは、周辺に配置され、かつ、対向する２つの接点部を備える。

電子放出素子の別の実施形態では、２つのエミッタ抵抗接点部は、層Ｌ２〜Ｌ５からなるコレクタメサから１〜１０μｍ離れたところにある。

電子放出素子の別の実施形態では、エミッタ抵抗接点ランドは、第１の層Ｌ１の後面上、すなわち、放出ゾーンに垂直に沿った前記第１の層Ｌ１のゾーン上にある。

電子放出素子の別の実施形態では、出力層Ｌ５上のコレクタ電気接点ランドは、バイアス電圧を受けるため、前記出力層Ｌ５の周辺ゾーン上に配置されるＳｃｈｏｔｔｋｙ接点ランドである。

電子放出素子の別の実施形態では、出力層Ｌ５上のコレクタ電気接点ランドは、閉輪郭を形成するため、周辺に配置される。

電子放出素子の別の実施形態では、出力層Ｌ５は、前記層の周辺に配置され、かつ、１μｍ〜１００μｍの距離で対向する２つのコレクタ電気接点ランドを備える。

電子放出素子の別の実施形態では、第１の層Ｌ１および出力層Ｌ５は各々、１μｍ〜１００μｍの距離で離間される複数の互いに並列の接点ランドを備える。

本発明による、真空中へ電子を放出するための素子の主な目的の１つは、先行技術の電子放出素子の電流より大きい放出電子電流を得ることである。

他の目的は、真空中へ電子を放出するための素子の寿命を改善し、同素子のバルクを低減することである。

提案される構造は、ＩＩＩ−Ｎ系に属する半導体材料で生成された、Ｎ／（Ｐ）／Ｎ型の半導体層の積層体で作られ、Ｐゾーンは、電気的に接続されず、アクセプタタイプの不純物を用いてドープすることによって（層Ｌ３）、または、圧電効果によって、部分的にまたは完全に得られる。この効果は、積層体の層を構成する材料の化学組成を適切に選択し、その結果、自発的および／または制約的な圧電効果により、固定負電荷が積層体の隣接する２つの層間に位置する界面のいずれか１つの間に出現するようにすることによって得られる。

こうして生成された積層体は、ヘッドテール装着された２つの並置された接合部から形成され、可能な積層体のその数例が以下で説明される。ダイオードの電極の１つに正電圧を印加することにより、その接点が基準電位（例えば、接地Ｍ）に設定される接合部や、逆に、その接点が正電圧に設定される接合部に順バイアスを印加することが可能になる。負電荷の密度が十分であれば、印加される正電圧によって誘起される内部の電界は、素子内を循環する電子の一部に、真空中への電子の放出に必要なエネルギーを供給するのに十分強力なものであり得る。この電子の割合は、選択される材料が大きなバンドギャップを有するほど大きくなる。この目的を達成するため、材料Ａｌ_ｘＧａ_１−ｘＮ、Ｉｎ_ｘＧａ_１−ｘＮ、Ａｌ_ｘＩｎ_１−ｘＮまたは（Ｉｎ_ｙＡｌ_１−ｙ）_ｘＧａ_１−ｘＮ系の化合物の特定の特性により、この種の素子に対してそれらは特に興味深いものとなる。

例えば、Ａｌ_ｘＧａ_１−ｘＮの場合、
１ − １エレクトロンボルトより大きいエネルギーレベルの存在
２ − ｘが０から１に変化する際の約３．４〜６．２ｅＶのバンドギャップ
を有する。

これらの特性の結果は、電界の影響の下で、電子が高平均エネルギーを有し、これらの電子のかなりの部分が材料の電子親和力より大きなエネルギーで存在することである。次いで、放出表面上に低電子親和力を有する材料を蒸着させる必要なく、電子放出を得ることができる。

そのような材料を使用する必要はないという事実に加えて、第２の利点は、優先させた実装形態の結果として生じる。本発明による放出素子において電子ガスを加熱するために選択された方法は、選択的なものであるため、実際には、熱電子陰極に対して使用される方法よりはるかに効果的である。これらの熱電子素子と異なり、材料のすべてが加熱されるというわけではなく、ダイオードの起動によって誘起される内部の電界を介して、自由キャリアのみが加熱される。したがって、ＩＩＩ−Ｎ系に属するものなどの大きなバンドギャップを有する材料において、数万度もの電子温度が可能である。次いで、ジュールの法則によって決定されるネットワークの温度は、電子ガスの温度よりも桁違いに低い状態を維持する。このため、真空中への電子の放出に関連するネットワークの温度がはるかに低いため、「冷陰極」という用語が使用される。

ＮＰＮ構造の選択は、部分的には、材料によって決定される。この半導体ファミリのＰ型のドープは、実際には、よく制御されているＮ型のドープよりも生成がはるかに難しい。したがって、Ｎドープ層のアクセス抵抗は、Ｐドープ層のアクセス抵抗よりも桁違いに低い。本発明によるこの種の積層体で可能になる、排他的なＮドープ層を通じる素子へのバイアス印加は、コンポーネントにおける電流分布を改善し、電気接点の１つがＰドープ層上で取られる場合よりもはるかに強力で空間的に一様な放出を得られるようにする。この方法を用いることで、放出電流の３〜４桁の利得が予想される。

また、ダイオードの２つの接合部を形成する材料の化学組成の賢明な選択により、追加のエネルギーを電子に供給することも可能になる。この入力は、例えば、Ａｌ_ｘＧａ_１−ｘＮ／ＧａＮまたはＡｌ_ｘＩｎ_１−ｘＮ／ＧａＮ型の構造で見られるような、これらの２つの接合部の界面に出現する伝導バンドの不連続性に等しくなる（図１３を参照）。

電子放出を最適化するために、積層体の表面上に位置するＮドープ層は、薄く強力にドープされなければならない。通常、この層は、５０ｎｍ未満の厚さおよび約１０^１８ｃｍ^−３超のドープを有さなければならない。理想的には、その厚さおよびドープは、放出の際にコンポーネントがバイアス印加されると、この層の非空乏部分がその中を通過する電子の冷却を最小限に抑えるためにかなり薄くなるように、しかし、逆バイアスのダイオードの横方向の脱分極を回避できるほど十分厚くなるように選択される。熱電子の放出を可能にするため、表面上に位置するＮドープ層の電気接点のピアシングを行う。

本発明は、インデックス付きの図面を参照して、実施形態の例からより良く理解される。

本発明による電子放出素子の異なる実施形態の簡易化された断面図を示す。 本発明による電子放出素子の異なる実施形態の簡易化された断面図を示す。 本発明による電子放出素子の異なる実施形態の簡易化された断面図を示す。 本発明による電子放出素子の異なる実施形態の簡易化された断面図を示す。 本発明による電子放出素子の異なる実施形態の簡易化された断面図を示す。 本発明による電子放出素子の異なる実施形態の簡易化された断面図を示す。 本発明による電子放出素子の異なる実施形態の簡易化された断面図を示す。 本発明による電子放出素子の異なる動作を示す。 本発明による電子放出素子の異なる動作を示す。 本発明による電子放出素子の異なる動作を示す。 本発明による電子放出素子の異なる動作を示す。 本発明による電子放出素子の異なる動作を示す。 伝導バンド不連続性を生成する、本発明による放出素子の構成を示す。 本発明による放出素子の変形形態の断面図を示す。 図１４ａの素子の出力層の側面図を示す。

図１は、本発明による電子放出素子の第１の実施形態の断面図を示す。

この第１の実施形態では、核形成層（４）を備える基板（２）は、以下の半導体層の積層体を備える。
− １０^１８ｃｍ^−３〜１０^２０ｃｍ^−３でドープされ、０．１μｍ〜３μｍの厚さｔのＮ型の第１の層Ｌ１（１０）、
− 第１の層Ｌ１上の、１０^１８ｃｍ^−３〜１０^２０ｃｍ^−３でドープされ、５ｎｍ〜１００ｎｍの厚さｔのＰ型の層Ｌ３（３０）、
− 層Ｌ３上の、約１０^１８ｃｍ^−３未満のＰまたはＮ型のドープを有し、０ｎｍ〜１００ｎｍの厚さｔの層Ｌ４（４０）、
− Ｎ型の層Ｌ４の上部の、１０^１８ｃｍ^−３〜１０^２０ｃｍ^−３でドープされ、５ｎｍ〜５０ｎｍの厚さｔの出力層Ｌ５（５０）。

例えば、接地電位Ｍなどの基準電位を受けることを目的とするエミッタ抵抗ランドＥＭＴ ９４のための自由表面（９０）をこの層Ｌ１上に残すため、層Ｌ３、Ｌ４およびＬ５は、層Ｌ１を部分的に覆う。

出力層Ｌ５は、真空に接する外表面（１００）を備え、外表面の一部分上に、基準電位Ｍと比べて正バイアスＶｃｅを印加するためのコレクタ電気ランドＣＯＬ １０４を備える。層Ｌ５の外表面１００の別の部分は、出力層Ｌ５の放出表面１０８であり、放出表面１０８を通じて真空中への電子の放出が実行される。

図１の実施形態では、固定負電荷σ−は、アクセプタタイプの不純物を用いて層Ｌ３をドープすることによって得られる。

図２は、本発明による電子放出素子の第２の実施形態の断面図を示す。

この第２の実施形態では、図１の層Ｌ１、Ｌ３、Ｌ４、Ｌ５の積層体を備え、固定負電荷（σ−）は、アクセプタタイプの不純物を用いて層Ｌ３をドープすることによって部分的に、そして、前記層の化学組成を適切に選択することによる層Ｌ１とＬ３との間の界面における圧電効果によって部分的に得られる。

図３は、本発明による電子放出素子の第３の実施形態の断面図を示す。

図３に示される実施形態では、図１に示される積層体に層Ｌ２が追加され、層Ｌ２は、約１０^１７ｃｍ^−３未満のＰまたはＮ型のドープを有し、５０ｎｍ未満の厚さｔのものである。

図３のこの実施形態では、負電荷σ−は、Ｐドープ層Ｌ３と層Ｌ２との間の界面における圧電効果によって得られる。層Ｌ２は、層Ｌ１との組成の違いを示し、その結果、圧電効果による正電荷σ＋が層Ｌ２と第１の層Ｌ１との間の界面に出現する。例えば、これらの層Ｌ１およびＬ２の異なる材料は、以下の化合物から選択される。
Ｉｎ_ｙＡｌ_１−ｙＮ、Ａｌ_ｘＧａ_１−ｘＮ、Ｉｎ_ｘＧａ_１−ｘＮまたは（Ｉｎ_ｙＡｌ_１−ｙ）_ｘＧａ_１−ｘＮ

図４は、本発明による電子放出素子の第４の実施形態の断面図を示す。

この第４の実施形態では、積層体は、Ｎ型の第１の層Ｌ１とＮ型の出力層Ｌ５との間に、ＮまたはＰ型のドープが５×１０^１７ｃｍ^−３未満である層Ｌ４を備える。層Ｌ１およびＬ４の組成の違いにより、負電荷（σ−）は、圧電効果の結果として前記層間の界面に出現し、したがって、２つのヘッドテール接合部Ｎ／（Ｐ）／Ｎを形成する。層Ｌ１は、例えば、Ａｌ_ｘＧａ_１−ｘＮ型の組成を有し、層Ｌ４は、例えば、Ａｌ_ｙＧａ_１−ｙＮ型の組成を有し、ｘは０超１以下であり、ｙは０以上１未満であり、ｘ＞ｙである。

図５は、本発明による電子放出素子の第５の実施形態の断面図を示す。

この第５の実施形態では、図４で説明される構造の層Ｌ１と層Ｌ４との間に、５×１０^１７ｃｍ^−３未満のレベルまでＰ型の不純物でドープされ、５０ｎｍ以下の厚さの層Ｌ２が挿入される。層Ｌ１およびＬ２の化学組成は、圧電効果によって誘起される負電荷（σ−）が層Ｌ２およびＬ４の２つの層間の界面に出現するようなものである。層Ｌ１およびＬ２は、例えば、Ａｌ_ｘＧａ_１−ｘＮ型の組成を有し、層Ｌ４およびＬ５は、例えば、Ａｌ_ｙＧａ_１−ｙＮ型の組成を有し、ｘは０超１以下であり、ｙは０以上１未満であり、ｘ＞ｙである。

図６は、本発明による電子放出素子の第６の実施形態の断面図を示す。

この第６の実施形態の場合では、図５で提案される構造の層Ｌ１の化学組成は、圧電効果によって誘起される正電荷（σ^＋）が層Ｌ１とＬ２との間の界面に出現するようなものであり、層Ｌ２は、５×１０^１７ｃｍ^−３以下のレベルまでＮまたはＰ型の不純物でドープされる。

本発明による電子放出素子の構造は、コレクタとエミッタとを備えるバイポーラトランジスタ構造と同様である。したがって、真空に接する積層体の出力層Ｌ５上の接点ランド（コレクタのための）がその表面の一部のみを覆わなければならないことを除いて、この種のコンポーネントに対して、当業者が周知の同じ製作技法を使用する。この接点ランドまたは抵抗ランドは、周囲の媒体、すなわち真空中への電子放出のための有効表面を提供するため、層の縁部に限定される。

図７は、本発明による放出素子の第１の変形形態の断面図を示す。

この第１の変形形態では、積層体のすべての層は、同じ被覆表面積を有し、次いで、エミッタ接点ランドＥＭＴは、第１の層Ｌ１の自由面上の素子の端部に生成される。出力層Ｌ５の表面は、この変形形態では、多数のコレクタ接点ランドＣＯＬを備える。

本発明による真空中へ電子を放出するための素子の異なる動作モードについて、以下で説明する。

図８〜１２は、本発明による電子放出素子の異なる動作、ならびに、均衡状態のおよびバイアス電圧下にある積層体の層の厚さにおける伝導バンドを示す。

逆バイアスのＰＮダイオード（または接合部）のブレークダウンまたはピアシングによって、素子の２つの動作モードを構想することができる。動作モードは、例えば層Ｌ３に含まれる負電荷の密度、および、この層Ｌ３と隣接する層との間の界面に存在する負電荷の密度に依存する。ＧａＮの場合、約２〜３×１０^１３／ｃｍ^２の負電荷の密度に対して、ブレークダウン動作モードが得られる。この電荷密度は、使用される材料、接合部を形成する層のドープおよびその中に挿入される非ドープ層の厚さに依存する。

図８は、ブレークダウンモードで動作する、層Ｌ１、Ｌ３、Ｌ４、Ｌ５を備える構成を示す。図９は、ピアシングモードで動作する、より薄い厚さの層Ｌ３を備える同じ構成を示す。

図１０は、ブレークダウンモードで動作する、層Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５の積層体を備える別の構成を示す（図３も参照）。

より薄い厚さの層Ｌ３を有する、図１１に表される同じ構成は、圧電電荷の値に応じて、ブレークダウンモードでもピアシングモードでも動作可能である。

図１２は、ピアシングまたはブレークダウンモードで動作する、薄層Ｌ２およびＬ４を備える層Ｌ１、Ｌ２、Ｌ４、Ｌ５を備える別の構成を示す（図６も参照）。

図１３は、伝導バンド不連続性を生成する、本発明による放出素子の構成を示す。この実施形態では、層Ｌ１の化学組成は、層Ｌ１とＬ３との間に伝導バンド不連続性を生成するように、層Ｌ３〜Ｌ５の化学組成とは異なる。この不連続性は、エネルギーの余剰を電子に提供するために使用される。層Ｌ１の化学組成は、例えば、化合物Ａｌ_ｘＧａ_１−ｘＮまたはＡｌ_ｘＩｎ_１−ｘＮ系から選択され、ｘは０超１以下であり、層Ｌ２〜Ｌ５の化学組成は、例えば、化合物Ａｌ_ｙＧａ_１−ｙＮまたはＡｌ_ｙＩｎ_１−ｙＮ系から選択され、ｙは０以上１未満であり、ｘ＞ｙである。

本発明による素子による電子放出は、逆バイアスの接合部内で広がる電界がアバランシェイオン化電界より大きい場合に起こり、浮遊するＰドープ層は、図８および１０ならびに図９、１１および１３でそれぞれ概略的に示されるように部分的または完全に空乏化することができる。ピアシングモード（図９、１１および１３を参照）は、ＧａＮに対して、約２〜３×１０^１３／ｃｍ^２未満の負電荷σ⁻の密度によって得られ、使用される材料、ドープおよび厚さにも依存する。理想的には、この動作モードでは、接合部は、そのアバランシェブレークダウン電圧の閾値でバイアス印加される。この実装形態は、負電荷の密度の（したがって、層Ｌ３のドープおよび厚さの、ならびに、圧電効果によって得られる固定電荷の）精密制御を必要とする。通常、層Ｌ３は、１００ｎｍ未満の厚さおよび約１０^１８ｃｍ^−３より大きいドープを有する。

本発明によるこの解決策では、エネルギーは、内部の電界を使用して、電子に選択的に供給される。したがって、この方法により、電子の放出を得るための外部の強電界の印加または陰極の加熱を回避することが可能になる。半導体と大きなバンドギャップとを併用することで、この実装形態は、例えば、Ｃｓ_２ＯまたはＬａＢ_６など、出力機能を低下させるために特別な材料を使用する必要性から解放する、これらの材料の電子親和力より大きいエネルギーを電子にもたらすことを可能にする。したがって、この解決策により、既存の解決策（熱電子陰極）の限界を超えることが可能になり、研究下の解決策（Ｓｐｉｎｄｔ陰極、ナノチューブ）の欠点を克服し、電子源の生成を考慮することが可能になり、それらは同時に、より強力で、向上された信頼性および先行技術のものよりはるかに速い応答時間を有する。

図１４ａは、本発明による放出素子の変形形態の断面図を示す。図１４ｂは、図１４ａの素子の出力層の側面図を示す。

図１〜６の電子放出素子では、半導体層の積層体は、積層体の第１の層Ｌ１の自由表面上の単一のエミッタ抵抗接点ランドＥＭＴと、他方の端部の、真空に接する出力層Ｌ５の別の自由表面の一部分上の単一のコレクタ電気接点ランドＣＯＬとを備える。

これらの接点ランド構成は、限定されず、２つの接点部によっても、層の輪郭上の接点によっても、出力層Ｌ５上に並列に配置された複数のＳｃｈｏｔｔｋｙ接点によっても生成することができる。

図１４ａおよび１４ｂは、単一のエミッタ抵抗接点ランドＥＭＴ ２００を有する第１の層Ｌ１と、層Ｌ１を部分的に覆う層Ｌ３、Ｌ４および出力層Ｌ５の積層体とを備える、積層体の可能な接点構成を示す。

電気接点ＣＯＬ ２０４は、層Ｌ５の表面上に規則的に配置され、単一のコレクタ電気接点２０６によって電気的に接続される。電子放出は、それぞれの連続した接点２０４間で起こる。表面上に配置された２つの接点２０４間の距離は、１〜１００μｍである。

本発明による、真空中へ電子を放出するための素子によって提案された解決策により、熱電子陰極と比べて、低価で、１０〜１００Ｗの電力範囲を含めることが可能になる。その上、本発明による放出素子により、桁違いに速い応答時間を示す冷陰極を生成することが可能になる。

Claims (30)

1. 真空中での電子放出のための半導体素子であって、２つのＮＰ接合部を形成するＮ（Ｐ）Ｎシーケンスに従うＮおよびＰ型の、ｑは２以上の数値である、ｑの半導体層（１０、２０、３０、４０、５０）の積層体であって、前記半導体層はＩＩＩ−Ｎ系に属する半導体材料で生成され、前記積層体の２つの隣接する層は界面を形成し、前記積層体は２つの端部を備え、その端部の一方では、前記積層体の第１の層Ｌ１（１０）の自由表面上に少なくとも１つのエミッタ抵抗接点ランドＥＭＴを備え、他方の端部では、出力層Ｌ５（５０）の放出ゾーンによる前記電子の前記放出のために前記真空に接する前記出力層Ｌ５（５０）の別の自由表面の一部分上に少なくとも１つのコレクタ電気接点ランドＣＯＬを備え、前記電子が高エネルギーに達する、前記真空に近接する前記積層体の前記層の前記半導体材料は、バンドギャップＥｇを有し、その値は次の不等、すなわち、Ｅｇ＞ｃ／２を満たし、ｃは前記半導体材料の電子親和力であり、前記Ｐ型半導体層は、前記積層体の前記層の間の前記界面のいずれか１つにおいて固定負電荷（σ−）を示すため、圧電効果によって、および／または自発分極効果によって、部分的にまたは完全に得られることを特徴とする、積層体を備え、基準電位（Ｍ）に設定された前記接合部に順バイアスを印加し、正バイアス電位（Ｖｃｅ）に設定された前記接合部に逆バイアスを印加するため、他の接点ランドに印加される前記基準電位（Ｍ）と比べて、前記接点ランドの１つに前記正バイアス電位（Ｖｃｅ）を印加するためのバイアス手段（１１０）を含み、半導体層の前記積層体に印加された前記正バイアス電位によって誘起される内部の電界は、前記積層体内を循環する前記電子の一部に、前記出力層Ｌ５（５０）の前記放出ゾーンによる前記真空中への電子の放出に必要なエネルギーを供給する、半導体素子。
2. 前記積層体は、その２つの端部間に、Ｎ型の前記第１の層Ｌ１（１０）と、Ｐ型の層Ｌ３（３０）と、ＮまたはＰ型の層Ｌ４（４０）と、前記層Ｌ４（４０）上のＮ型の前記出力層Ｌ５（５０）とを備え、前記正バイアス電位（Ｖｃｅ）は、前記出力層Ｌ５の前記コレクタの前記電気接点に印加され、前記基準電位（Ｍ）は、前記第１の層Ｌ１の前記電気接点に印加されることを特徴とする、請求項１に記載の半導体素子。
3. 前記積層体の前記固定負電荷（σ−）は、アクセプタタイプの不純物を用いて前記層Ｌ３をドープすることによっても得られることを特徴とする、請求項２に記載の半導体素子。
4. 前記固定負電荷は、アクセプタタイプの不純物を用いて前記層Ｌ３をドープすることによって部分的に、そして、前記層Ｌ１の化学組成を選択することによる圧電効果によって部分的に、前記層Ｌ４と前記第１の層Ｌ１との間でも得られ、前記層Ｌ１は、Ａｌ_ｘＧａ_１−ｘＮまたはＡｌ_ｘＩｎ_１−ｘＮ型の組成を有し、前記層Ｌ３、Ｌ４およびＬ５は、Ａｌ_ｙＧａ_１−ｙＮまたはＡｌ_ｙＩｎ_１−ｙＮ型の組成を有し、ｘは０超１以下であり、ｙは０以上１未満であり、ｘ＞ｙであることを特徴とする、請求項２に記載の半導体素子。
5. 前記積層体は、前記第１の層Ｌ１とＰ型の前記層Ｌ３との間に半導体層Ｌ２を備え、前記隣接する層Ｌ２およびＬ３は、組成の違いを示し、その結果、負の符号の圧電電荷がこれらの層の前記界面に出現することを特徴とする、請求項２に記載の半導体素子。
6. 前記層Ｌ２の前記半導体材料の前記組成は、前記層Ｌ１の前記材料の前記組成とは異なり、その結果、正圧電電荷（σ＋）がこれらの２つの層間の前記界面に出現することを特徴とする、請求項５に記載の素子。
7. 前記積層体は、Ｎ型の前記第１の層Ｌ１と、Ｎ型の前記出力層Ｌ５と、前記第１の層Ｌ１と前記出力層Ｌ５との間のＮ型の層Ｌ４とを備え、前記負電荷（σ−）は、圧電効果によって、前記層Ｌ４と前記第１の層Ｌ１との間で得られることを特徴とする、請求項１に記載の半導体素子。
8. 前記積層体は、Ｎ型の前記第１の層Ｌ１と、Ｎ型の前記出力層Ｌ５と、前記第１の層Ｌ１と前記出力層Ｌ５との間の５×１０^１７ｃｍ^−３未満でドープされたＰ型の層Ｌ２およびＮ型の層Ｌ４とを備え、前記負電荷は、前記層Ｌ１、Ｌ２およびＬ４の化学組成を選択することによる圧電効果によってこれらの前記隣接する層間の前記界面において誘起され、前記層は、前記層Ｌ１およびＬ２に対して、Ａｌ_ｘＧａ_１−ｘＮまたはＡｌ_ｘＩｎ_１−ｘＮ型の組成を有し、前記層Ｌ４に対して、Ａｌ_ｙＧａ_１−ｙＮまたはＡｌ_ｙＩｎ_１−ｙＮ型の組成を有し、ｘは０超１以下であり、ｙは０以上１未満であり、ｘ＞ｙであることを特徴とする、請求項１に記載の半導体素子。
9. 前記積層体は、Ｎ型の前記第１の層Ｌ１と、Ｎ型の前記出力層Ｌ５と、前記第１の層Ｌ１と前記出力層Ｌ５との間のＮ型の層Ｌ２およびＮ型の層Ｌ４とを備え、前記負電荷は、圧電効果によって２つの層間の前記界面において誘起されることを特徴とする、請求項１に記載の半導体素子。
10. 前記積層体は、前記第１の層Ｌ１に隣接する、２００ｎｍ未満の厚さを有する任意の型の半導体層Ｌ２を備えることを特徴とする、請求項１に記載の半導体素子。
11. Ｎ型の前記出力層Ｌ５は、１０^１８ｃｍ^−３〜１０^２０ｃｍ^−３でドープされ、５０ｎｍ以下の厚さｔのものであることを特徴とする、請求項１〜１０のいずれか一項に記載の半導体素子。
12. 前記出力層Ｌ５に隣接するＮまたはＰ型の前記半導体層Ｌ４は、５×１０^１７ｃｍ^−３未満のドープを有し、１００ｎｍ以下の厚さのものであることを特徴とする、請求項２〜１１のいずれか一項に記載の半導体素子。
13. 前記Ｐ型の層Ｌ３は、前記出力層Ｌ５と前記第１の層Ｌ１との間に配置され、約１０^１８ｃｍ^−３〜約１０^２０ｃｍ^−３でドープされ、２００ｎｍ未満の厚さを有することを特徴とする、請求項２に記載の半導体素子。
14. 前記積層体は、前記層Ｌ１に隣接する、２００ｎｍ未満の厚さを有する任意の型の半導体層Ｌ２を前記第１の層Ｌ１と前記層Ｌ３との間に備えることを特徴とする、請求項２に記載の半導体素子。
15. 前記第１の層Ｌ１は、Ｎ型であり、約１０^１８ｃｍ^−３〜約１０^２０ｃｍ^−３でドープされ、任意の厚さのものであることを特徴とする、請求項１〜１４のいずれか一項に記載の半導体素子。
16. 前記隣接する層Ｌ１およびＬ４の前記半導体材料の組成は、組成の違いを示し、その結果、負の符号の圧電電荷がこれらの層Ｌ１とＬ４との間の前記界面に出現するように選択されることを特徴とする、請求項７に記載の半導体素子。
17. 前記隣接する層Ｌ２およびＬ４の前記半導体材料は、組成の違いを示し、その結果、負の符号の圧電電荷がこれらの層の前記界面に出現することを特徴とする、請求項８に記載の半導体素子。
18. 前記層Ｌ１および／またはＬ２は、
    Ａｌ_ｘＧａ_１−ｘＮ、Ｉｎ_ｘＧａ_１−ｘＮ、Ａｌ_ｘＩｎ_１−ｘＮまたは（Ｉｎ_ｙＡｌ_１−ｙ）_ｘＧａ_１−ｘＮ
    の前記半導体材料から選択されることを特徴とする、請求項５に記載の半導体素子。
19. 前記層Ｌ１および／またはＬ２はＩｎ_１７Ａｌ_８３Ｎのものであり、前記積層体の他方の層はＧａＮのものであり、これらの層のメッシュパラメータは同一であることを特徴とする、請求項５に記載の半導体素子。
20. 前記積層体は、Ｐ型の層Ｌ３（３０）を備え、前記層Ｌ３は、約１０^１８ｃｍ^−３〜約１０^２０ｃｍ^−３でドープされ、２００ｎｍ未満の厚さのものであることを特徴とする、請求項２〜１９のいずれか一項に記載の半導体素子。
21. 前記積層体は、窒化ガリウムまたはＧａＮ、炭化ケイ素またはＳｉＣ、シリコンまたはＳｉ、サファイアまたはＡｌ_２Ｏ_３から選択される基板上に配置されることを特徴とする、請求項１〜２０のいずれか一項に記載の半導体素子。
22. 前記第１の層Ｌ１上の前記エミッタ抵抗接点ランドは、前記バイアス電位を受けるため、前記層Ｌ１の周辺ゾーン上にあることを特徴とする、請求項１に記載の半導体素子。
23. 前記層Ｌ１上の前記エミッタ抵抗接点ランドは、閉輪郭を形成するため、周辺に配置されることを特徴とする、請求項１に記載の半導体素子。
24. 前記第１の層Ｌ１上の前記エミッタ抵抗接点ランドは、周辺に配置され、かつ、対向する２つの接点部を備えることを特徴とする、請求項１に記載の半導体素子。
25. 前記２つのエミッタ抵抗接点部は、層Ｌ２（２０）と、層Ｌ３（３０）と、層Ｌ４（４０）と、前記出力層Ｌ５（５０）とからなるコレクタメサから１〜１０μｍ離れたところにあることを特徴とする、請求項２４に記載の半導体素子。
26. 前記エミッタ抵抗接点ランドは、前記第１の層Ｌ１の後面上、すなわち、前記放出ゾーンに垂直に沿った前記第１の層Ｌ１のゾーン上にあることを特徴とする、請求項１に記載の半導体素子。
27. 前記出力層Ｌ５上の前記コレクタ電気接点ランドは、前記バイアス電圧（Ｖｃｅ）を受けるため、前記出力層Ｌ５の周辺ゾーン上に配置されるＳｃｈｏｔｔｋｙ接点ランドであることを特徴とする、請求項１に記載の半導体素子。
28. 前記出力層Ｌ５上の前記コレクタ電気接点ランドは、閉輪郭を形成するため、周辺に配置されることを特徴とする、請求項１に記載の半導体素子。
29. 前記出力層Ｌ５は、前記層の周辺に配置され、かつ、１μｍ〜１００μｍの距離で対向する２つのコレクタ電気接点ランドを備えることを特徴とする、請求項１に記載の半導体素子。
30. 前記第１の層Ｌ１および前記出力層Ｌ５は各々、１μｍ〜１００μｍの距離で離間される複数の互いに並列の接点ランドを備えることを特徴とする、請求項１に記載の半導体素子。

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