JP6259967B2 - 歪抵抗薄膜およびこれを用いた歪センサ素子 - Google Patents
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Description
図1に示すように、歪抵抗薄膜1は、通電可能な感応層10と、感応層10に積層された保護層21,22とを備えている。保護層21は、感応層10の上方に設けられ、保護層22は、感応層10の下方に設けられている。
歪抵抗薄膜1の成膜方法は、下側保護層形成工程、下側バッファ層形成工程、感応層形成工程、上側バッファ層形成工程、上側保護層形成工程、およびパターン形成工程を有する。
(成膜条件1)到達真空度:1.0×10−4Pa以下
(成膜条件2)Arガス圧:5.0×10−3Pa
(成膜条件3)基板温度:773K(500℃)一定
(成膜条件3)加速電圧:1,000V
(成膜条件4)減速電圧:−500V
(成膜条件5)アーク電圧:60V
(成膜条件6)ターゲット電流:20mAまたは5mA
図3は、感応層10が厚さ15nmのクロムにより形成され、各保護層21,22が厚さ30nmの炭化ケイ素により形成され、各バッファ層31,32が厚さ5nmの炭化チタンにより形成された歪抵抗薄膜1のρ−T特性を示すグラフである。図中の「○」は、歪抵抗薄膜1を室温(約300K)から500℃(773K)へ昇温した時に測定された歪抵抗薄膜1の比抵抗を示しており、「+」は、500℃から室温へ降温する時に測定された歪抵抗薄膜1の比抵抗を示している。室温から昇温すると、歪抵抗薄膜1の比抵抗は、徐々に大きくなり、急激に大きくなることはない。500℃から降温すると、歪抵抗薄膜1の比抵抗は徐々に小さくなり、降温時の歪抵抗薄膜1のρ−T特性は、昇温時のρ−T特性とほぼ同じである。
感応層10が厚さ15nmのクロムにより形成され、各保護層21,22が厚さ30nmの炭化ケイ素により形成され、各バッファ層31,32が厚さ5nmの炭化チタンにより形成された歪抵抗薄膜1を製造した。感応層形成工程においては、ターゲット電流を20mAとしてスパッタリングを行った。そして、歪抵抗薄膜1のゲージ率を測定するために、下記のゲージ率測定試験を行った。本実施例1に係る歪抵抗薄膜1のゲージ率を下記の表1に示す。
成膜直後の歪抵抗薄膜1のゲージ率を室温で測定し、測定結果を「昇温前のゲージ率」とした。さらに、歪抵抗薄膜1を500℃に昇温した状態を大気中で12時間維持した後の歪抵抗薄膜1のゲージ率を室温で測定し、その測定結果を「昇温後のゲージ率」とした。ゲージ率の測定は、デジタルフォースゲージとデジタルマルチメータを用いて行った。
感応層10を厚さ100nmのクロムにより形成することを除いては、実施例1と同じ方法で歪抵抗薄膜1を製造した。そして、上記ゲージ率測定試験を行った。本実施例2に係る歪抵抗薄膜1のゲージ率を下記の表1に示す。
感応層10を厚さ15nmの酸化クロムにより形成することを除いては、実施例1と同じ方法で歪抵抗薄膜1を製造した。そして、上記ゲージ率測定試験を行った。本実施例3に係る歪抵抗薄膜1のゲージ率を下記の表2に示す。
感応層10を厚さ100nmの酸化クロムにより形成することを除いては、実施例3と同じ方法で歪抵抗薄膜1を製造した。そして、上記ゲージ率測定試験を行った。本実施例4に係る歪抵抗薄膜1のゲージ率を下記の表2に示す。
感応層10を厚さ15nmの炭化クロムにより形成することを除いては、実施例1と同じ方法で歪抵抗薄膜1を製造した。そして、上記ゲージ率測定試験を行った。本実施例5に係る歪抵抗薄膜1のゲージ率を下記の表3に示す。
感応層10が厚さ100nmの炭化クロムにより形成され、各保護層21,22が厚さ30nmの炭化ケイ素により形成され、各バッファ層31,32が厚さ5nmの炭化チタンにより形成された歪抵抗薄膜1を製造した。感応層形成工程においては、ターゲット電流を5mAとしてスパッタリングを行った。そして、上記ゲージ率測定試験を行った。本実施例6に係る歪抵抗薄膜1のゲージ率を下記の表4に示す。
感応層10を厚さ300nmの炭化クロムにより形成することを除いては、実施例6と同じ方法で歪抵抗薄膜1を製造した。そして、上記ゲージ率測定試験を行った。本実施例7に係る歪抵抗薄膜1のゲージ率を下記の表4に示す。
各バッファ層31,32を厚さ15nmの炭化チタンにより形成することを除いては、実施例6と同じ方法で歪抵抗薄膜1を製造した。そして、上記ゲージ率測定試験を行った。本実施例8に係る歪抵抗薄膜1のゲージ率を下記の表4に示す。
各保護層21,22を厚さ100nmの炭化ケイ素により形成することを除いては、実施例6と同じ方法で歪抵抗薄膜1を製造した。そして、上記ゲージ率測定試験を行った。本実施例9に係る歪抵抗薄膜1のゲージ率を下記の表4に示す。
感応層110が厚さ15nmのクロムにより形成され、各保護層121,122が厚さ30nmの炭化ケイ素により形成された歪抵抗薄膜101を製造した。感応層形成工程においては、ターゲット電流を20mAとしてスパッタリングを行った。そして、上記ゲージ率測定試験と同様にして、歪抵抗薄膜101のゲージ率を測定した。本比較例1に係る歪抵抗薄膜101のゲージ率を下記の表1に示す。
感応層110を厚さ15nmの酸化クロムにより形成することを除いては、比較例1と同じ方法で歪抵抗薄膜101を製造した。そして、比較例1と同様に、歪抵抗薄膜101のゲージ率を測定した。本比較例2に係る歪抵抗薄膜101のゲージ率を下記の表2に示す。
感応層110を厚さ15nmの炭化クロムにより形成することを除いては、比較例1と同じ方法で歪抵抗薄膜101を製造した。そして、比較例1と同様に、歪抵抗薄膜101のゲージ率を測定した。本比較例3に係る歪抵抗薄膜101のゲージ率を下記の表3に示す。
4 歪センサ素子
10 感応層
21,22 保護層
31,32 バッファ層
40 基板
Claims (5)
- クロムまたはクロム化合物により形成された感応層と、ケイ素と炭素とを含む化合物により形成された保護層とが積層されている歪抵抗薄膜であって、
前記感応層と前記保護層との間に、クロムに比べて炭化物形成能が高い元素を含むバッファ層が設けられ、
前記バッファ層が、チタン、ニオブ、バナジウム、タンタル、タングステン、およびモリブデンからなる群より選ばれる元素と炭素との化合物により形成されたことを特徴とする歪抵抗薄膜。 - 前記バッファ層が、チタンと炭素との化合物により形成されたことを特徴とする請求項1に記載の歪抵抗薄膜。
- 前記保護層が、クロムを含まない炭化ケイ素により形成されたことを特徴とする請求項1または2に記載の歪抵抗薄膜。
- 前記バッファ層の厚さが、前記感応層の厚さよりも小さく、かつ、前記保護層の厚さよりも小さいことを特徴とする請求項1〜3のいずれか一項に記載の歪抵抗薄膜。
- 請求項1〜4のいずれか一項に記載の歪抵抗薄膜と、前記歪抵抗薄膜が設けられた基板とを備え、
前記歪抵抗薄膜の電気抵抗が前記基板の歪に応じて変化することを特徴とする歪センサ素子。
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