JP6258805B2

JP6258805B2 - 配線基板

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Publication number: JP6258805B2
Application number: JP2014151296A
Authority: JP
Inventors: 仁田尾　智広; 智広仁田尾
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2014-07-25
Filing date: 2014-07-25
Publication date: 2018-01-10
Anticipated expiration: 2034-07-25
Also published as: JP2016025337A

Description

本発明は、半導体素子を搭載するために用いられる配線基板に関するものである。

従来、半導体素子を搭載するために用いられる多層構造の配線基板として、図６に示す配線基板２００が知られている。配線基板２００は、コア絶縁層２１およびコア配線導体２２を有するコア基板２３の上下面に、ビルドアップ絶縁層２４とビルドアップ配線導体２５とを交互に積層したビルドアップ部２６を形成して成る。配線基板２００における上面側のビルドアップ部２６の上面中央部は、半導体素子Ｓが搭載される搭載部２００Ａを形成している。また、下面側のビルドアップ部２６の下面は、外部の電気回路基板と接続するための外部接続面を形成している。

このような配線基板２００におけるコア基板２３は、表面に銅箔から成るコア配線導体２２が埋入された複数のコア絶縁層２１が積層されて成る。各コア絶縁層２１には、上下のコア配線導体２２間に多数の貫通孔２１Ｖが形成されている。貫通孔２１Ｖ内には貫通導体２７が充填されている。コア絶縁層２１を挟んで上下に位置するコア配線導体２２同士は、貫通導体２７を介して電気的に接続されている。コア絶縁層２１は、例えばガラスクロスに未硬化の熱硬化性樹脂成分を含浸させたプリプレグを熱硬化させた電気絶縁材料から成る。貫通導体２７は、金属粉末と未硬化の熱硬化性樹脂成分とを含む導体ペーストを熱硬化させた導電性材料から成る。

ビルドアップ絶縁層２４は、例えば熱硬化性樹脂に無機絶縁フィラーを含有させた電気絶縁材料から成る。各ビルドアップ絶縁層２４には、複数のビアホール２４Ｖが形成されている。各ビルドアップ絶縁層２４の表面およびビアホール２４Ｖ内には、銅めっきから成るビルドアップ配線導体２５が被着形成されている。

さらに、ビルドアップ部２６の表面には、ソルダーレジスト層２８が被着されている。ソルダーレジスト層２８は、搭載部２００Ａおよび外部接続面のビルドアップ配線導体２５の一部を露出させる開口部を有している。搭載部２００Ａにおいて露出したビルドアップ配線導体２５は多数の半導体素子接続パッド２９を形成している。外部接続面において露出したビルドアップ配線導体２５は外部接続パッド３０を形成している。

そして、この配線基板２００によれば、半導体素子Ｓの電極を半導体素子接続パッド２９に半田バンプＢを介して接続することにより半導体素子Ｓが搭載されることとなる。

ここで、この配線基板２００の製造方法を図７および図８を基に説明する。先ず、図７（ａ）に示すように、コア絶縁層２１用の未硬化のプリプレグ２１Ｐを準備する。プリプレグ２１Ｐは、ガラスクロスに未硬化の熱硬化性樹脂成分を含浸させたものである。

次に、図７（ｂ）に示すように、プリプレグ２１Ｐに貫通孔２１Ｖを形成する。貫通孔２１Ｖはレーザ加工により形成される。

次に、図７（ｃ）に示すように、プリプレグ２１Ｐの貫通孔２１Ｖ内に貫通導体２７用の導体ペースト２７Ｐを充填する。導体ペースト２７Ｐは、プリプレグ２１Ｐの熱硬化性樹脂成分の一部を取り込んで熱硬化する樹脂成分と金属粉末とを含有している。

次に、図８（ｄ）に示すように、各プリプレグ２１Ｐの表面に銅箔から成るコア配線導体２２を転写法により埋入する。このとき、コア配線導体２２を導体ペースト２７Ｐに接するように埋入させる。

次に、図８（ｅ）に示すように、コア配線導体２２が転写されたプリプレグ２１Ｐ同士を上下に積層して未硬化積層体２３Ｐを形成する。

次に、未硬化積層体２３Ｐを上下から加熱加圧してプリプレグ２１Ｐおよび導体ペースト２７Ｐを熱硬化させる。このとき、図８（ｆ）に示すように、プリプレグ２１Ｐ中の熱硬化性樹脂成分の一部が貫通孔２１Ｖ内に滲出して導体ペースト２７Ｐの樹脂成分と反応して導体ペースト２７Ｐが熱硬化する。これによりプリプレグ２１Ｐが熱硬化して形成されたコア絶縁層２１を挟んで上下に位置するコア配線導体２２同士を導体ペースト２７Ｐが熱硬化して形成された貫通導体２７により接続して成るコア基板２３が得られる。

ところが、このようにして形成されたコア基板２３においては、搭載部２００Ａに対応する領域の上下面が大きく凹んでしまう現象が発生する。この現象は、搭載部２００Ａに対応する領域に、多数の半導体素子接続パッド２９と電気的に接続するために、極めて多数の貫通導体２７が極めて高密度に配設されることに起因する。極めて多数の貫通導体２７が極めて高密度に配設されている領域では、プリプレグ２１Ｐおよび導体ペースト２７Ｐを熱硬化させる際に、プリプレグ２１Ｐ中の熱硬化性樹脂成分の一部が、高密度で形成された多数の貫通孔２１Ｖ内に高い比率で滲出してしまい、その領域におけるプリプレグ２１Ｐ中の熱硬化性樹脂成分が大きく減少するために凹みが生じるのである。

そして、コア基板２３の上下面に常法によりビルドアップ部２６およびソルダーレジスト層２８を形成することにより図６に示す配線基板２００が完成する。しかしながら、搭載部２００Ａに対応するコア基板２３の上下面に凹みが発生すると、コア基板２３上に形成されたビルドアップ部２６の搭載部２００Ａにおいても、コア基板２３の凹みに倣った凹みが発生する。

その結果、図９に示すように、半導体素子Ｓの電極と半導体素子接続パッド２９とを半田バンプＢを介して接続することにより半導体素子Ｓを搭載すると、搭載部２００Ａの外周角部における半導体素子接続パッド２９に接続する半田バンプＢが大きく潰れてしまい、隣接する半田バンプＢ間で電気的な短絡が発生し、搭載する半導体素子Ｓを正常に作動させることができないという問題があった。

特開２００３−２５８４３６号公報

本発明の課題は、半導体素子が搭載される搭載部における凹みが小さく、それにより半導体素子を半田バンプを介して搭載した場合に半田バンプ間に電気的な短絡の発生しない配線基板を提供することを課題とする。

本発明の配線基板は、熱硬化性樹脂成分を含有しており、上面から下面にかけて複数の貫通孔を有するとともに該貫通孔内に、前記熱硬化性樹脂成分の一部を取り込んで熱硬化する導体ペーストが充填された未硬化のプリプレグと、該プリプレグの表面に前記導体ペーストと接続するように埋入された銅箔から成るコア配線導体とを交互に複数層積層するとともに前記プリプレグおよび前記導体ペーストを熱硬化させて形成したコア基板の上下面に、熱硬化性樹脂から成るビルドアップ絶縁層とめっき導体から成るビルドアップ配線導体とを交互に積層したビルドアップ部を形成して成り、上面側の前記ビルドアップ部の上面中央部に半導体素子が搭載される搭載部を有するとともに、該搭載部に前記半導体素子の電極と半田バンプを介して接続される多数の半導体素子接続パッドが配列されており、前記貫通孔が、前記コア基板における前記搭載部に対応する中央領域において、その外側の領域よりも高密度で形成されて成る配線基板であって、前記コア配線導体は、その面積占有率が前記コア基板の上面側で大きく、下面側で小さくなっていることを特徴とするものである。

本発明の配線基板によれば、コア基板におけるコア配線導体は、その面積占有率がコア配線基板の上面側で大きく、下面側で小さくなっている。そのため、コア基板を形成する際にプリプレグおよび導体ペーストを熱硬化させると、コア配線導体の面積占有率が小さいコア基板の下面側が上面側より大きく収縮する。それにより、コア基板の全体として上面側に凸に反ろうとする力が発生する。この凸に反ろうとする力は、コア基板の中央部を押し上げ、外周部を押し下げる。それにより、コア基板の上面側の凹みが矯正され、その上に形成されたビルドアップ部における搭載部の凹みも小さいものとなる。半導体素子を半田バンプを介して搭載した場合に半田バンプ間に電気的な短絡の発生しない配線基板を提供することが可能となる。

図１は、本発明の配線基板の実施形態の一例を示す概略断面図である。図２（ａ）〜（ｃ）は、図１に示す配線基板の製造方法を説明するための工程毎の概略断面図である。図３（ｄ）〜（ｆ）は、図１に示す配線基板の製造方法を説明するための工程毎の概略断面図である。図４（ａ），（ｂ）は、図１に示す配線基板の要部拡大平面図である。図５は、図１に示す配線基板に半導体素子を搭載した状態を示す概略断面図である。図６は、従来の配線基板を示す概略断面図である。図７（ａ）〜（ｃ）は、従来の配線基板の製造方法を説明するための工程毎の概略断面図である。図８（ｄ）〜（ｆ）は、従来の配線基板の製造方法を説明するための工程毎の概略断面図である。図９は、図６に示す従来の配線基板に半導体素子を搭載した状態を示す概略断面図である。

次に、本発明の配線基板について添付の図面を基に説明する。図１は、本発明の配線基板の実施形態の一例を示す概略断面図である。図１に示すように、本例の配線基板１００は、コア絶縁層１およびコア配線導体２を有するコア基板３の上下面に、ビルドアップ絶縁層４とビルドアップ配線導体５とを交互に積層したビルドアップ部６を形成して成る。配線基板１００における上面側のビルドアップ部６の上面中央部は、半導体素子Ｓが搭載される搭載部１００Ａを形成している。また、下面側のビルドアップ部６の下面は、外部の電気回路基板と接続するための外部接続面を形成している。

コア基板３は、表面にコア配線導体２が埋入された複数のコア絶縁層１が積層されて成る。コア絶縁層１は、例えばガラスクロスに熱硬化性ポリフェニレンエーテル樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る。コア絶縁層１の厚みは、１００〜２００μｍ程度である。コア配線導体２は、銅箔から成る。コア配線導体２の厚みは、５〜１５μｍ程度である。各コア絶縁層１には、上下のコア配線導体２間に多数の貫通孔１Ｖが形成されている。貫通孔１Ｖの直径は８０〜１５０μｍ程度である。貫通孔１Ｖ内には貫通導体７が充填されている。貫通導体７により上下のコア配線導体２同士が電気的に接続されている。貫通導体７は、金属粉末と熱硬化性ポリフェニレンエーテル樹脂等の熱硬化性樹脂成分とを含む導電性材料から成る。

ところで、貫通孔１Ｖは、搭載部１００Ａに対応するコア基板３の中央領域において、その外側の領域よりも高密度で形成されている。具体的には搭載部１００Ａに対応するコア基板３の中央領域においては、２００〜３００μｍの配列ピッチであり、その外側の領域では５００〜１０００μｍの配列ピッチである。これは搭載部１００Ａに格子状に配列された後述する半導体素子接続パッド９に電気的に接続するために、多数の貫通導体７を搭載部１００Ａの下に高密度に設ける必要があるためである。

ビルドアップ絶縁層４は、例えばエポキシ樹脂に酸化珪素粉末等の無機絶縁フィラーを含有させた電気絶縁材料から成る。ビルドアップ絶縁層４の厚みは２０〜４０μｍ程度である。ビルドアップ絶縁層４は、多数のビアホール４Ｖを備えている。ビアホール４Ｖの直径は、３０〜８０μｍ程度である。

ビルドアップ配線導体５は、ビルドアップ絶縁層４の表面およびビアホール４Ｖ内に被着されている。ビルドアップ配線導体５は、銅めっきから成る。ビルドアップ配線導体５の厚みは、５〜２０μｍ程度である。

さらに、最表層のビルドアップ絶縁層４およびビルドアップ配線導体５上には、ソルダーレジスト層８が被着されている。ソルダーレジスト層８は、アクリル変性エポキシ樹脂等の感光性熱硬化性樹脂から成る。ソルダーレジスト層８の厚みは２０〜４０μｍ程度である。上面側のソルダーレジスト層８は、搭載部１００Ａにおいてビルドアップ配線導体５の一部を多数の半導体素子接続パッド９として露出させる開口部を有している。開口部から露出する半導体素子接続パッド９の直径は、５０〜１００μｍ程度である。半導体素子接続パッド９は、数百〜数千個が１００〜２００μｍの配列ピッチで格子状に配列されている。下面側のソルダーレジスト層８は、外部接続面においてビルドアップ配線導体５の一部を外部接続パッド１０として露出させる開口部を有している。開口部から露出する外部接続パッド１０の直径は、５００〜１０００μｍ程度である。外部接続パッド１０は、数百〜数千個が１０００〜２０００μｍの配列ピッチで格子状に配列されている。

そして、この配線基板１００によれば、半導体素子Ｓの電極を半導体素子接続パッド９に半田バンプＢを介して接続するとともに外部接続パッド１０を外部の回路基板の配線導体に図示しない半田ボールを介して接続することにより、搭載する半導体素子Ｓが外部の電気回路に電気的に接続されることとなる。

ここで、この配線基板１００の製造方法を図２〜図４を基に説明する。まず、図２（ａ）に示すように、コア絶縁層１用の未硬化のプリプレグ１Ｐを複数準備する。プリプレグ１Ｐは、例えばガラスクロスにポリフェニレンエーテル樹脂とトリアリルイソシアヌレートとを含有する未硬化の熱硬化性樹脂成分を含浸させたものである。

次に、図２（ｂ）に示すように、プリプレグ１Ｐに貫通孔１Ｖを形成する。貫通孔１Ｖはレーザ加工により形成される。

次に、図２（ｃ）に示すように、貫通孔１Ｖ内に、貫通導体７用の導体ペースト７Ｐを充填する。貫通導体７用の導体ペースト７Ｐは、例えばトリアリルイソシアヌレート等の樹脂成分と銀コート銅粉末および錫−銀−ビスマス−銅合金粉末とを含有している。この導体ペースト７Ｐの樹脂成分は、プリプレグ１Ｐの熱硬化性樹脂成分の一部を取り込んで熱硬化する。導体ペースト７Ｐの充填には、スクリーン印刷法を用いる。

次に、図３（ｄ）に示すように、各プリプレグ１Ｐの表面に銅箔から成るコア配線導体２を埋入する。コア配線導体２の埋入は、例えばポリエチレンテレフタレートから成る支持フィルム上に所定パターンにエッチングされたコア配線導体２が剥離可能な状態で保持された転写シートを準備するとともに、この転写シートをコア配線導体２がプリプレグ１Ｐ側となるようにしてプリプレグ１Ｐの主面に積層した状態でそれらを上下からプレスしてコア配線導体２をプリプレグ１Ｐに埋入させた後、支持フィルムを剥離する方法が採用される。このとき、コア配線導体２が貫通孔１Ｖ内の導体ペースト７Ｐに接するように埋入させる。

次に、３（ｅ）に示すように、コア配線導体２が埋入された各プリプレグ１Ｐを上下に積層して未硬化積層体３Ｐを形成する。積層には、一括積層法または逐次積層法のいずれを用いてもよい。

次に、未硬化積層体３Ｐを上下から加熱加圧してプリプレグ１Ｐおよび導体ペースト７Ｐを熱硬化させる。このとき、図３（ｆ）に示すように、プリプレグ１Ｐ中の熱硬化性樹脂成分の一部が貫通孔１Ｖ内に滲出して導体ペースト７Ｐの樹脂成分と反応して導体ペースト７Ｐが熱硬化する。これによりプリプレグ１Ｐが熱硬化して形成されたコア絶縁層１を挟んで上下に位置するコア配線導体２同士を導体ペースト７Ｐが熱硬化して形成された貫通導体７により接続して成るコア基板３が得られる。

このとき、コア基板３は、貫通孔１Ｖが高密度で配設された中央領域に凹みが発生する。これは、貫通導体７が高密度に配設されているコア基板３の中央領域では、プリプレグ１Ｐおよび導体ペースト７Ｐを熱硬化させる際に、プリプレグ１Ｐ中の熱硬化性樹脂成分の一部が、高密度で形成された多数の貫通孔１Ｖ内に高い比率で滲出してしまい、その領域におけるプリプレグ１Ｐ中の熱硬化性樹脂成分が大きく減少するために生じる。

ところで、本発明の配線基板１００においては、コア配線導体２は、その面積占有率がコア基板３の上面側で大きく、下面側で小さくなっている。例えば、コア基板３の上面側のコア配線導体２は、図４（ａ）に示すように、グランドや電源用のベタパターンにガス抜き用として形成される開口部２ａの開口径を小さいものとし、コア基板３の下面側のコア配線導体２は、図４（ｂ）に示すように、ベタパターンに設けられる開口部２ａの開口径を大きなものとする。具体的には、開口部２ａの配列ピッチが例えば５００μｍである場合、コア基板３の上面側のコア配線導体２では、開口部２ａの１辺の長さを１００〜２００μｍ程度とし、下面側のコア配線導体２では、開口部２ａの１辺の長さを３００〜４００μｍ程度にする。これにより、コア基板３におけるコア配線導体２の面積占有率をコア基板３の上面側で大きく、下面側で小さくすることができる。

このように、コア基板３におけるコア配線導体２の面積占有率がコア基板３の上面側で大きく、下面側で小さくなっていることから、コア基板３を形成する際にプリプレグ１Ｐおよび導体ペースト７Ｐを熱硬化させると、コア配線導体２の面積占有率が小さいコア基板３の下面側が上面側より大きく収縮する。それにより、コア基板３の全体として上面側に凸に反ろうとする力が発生する。この凸に反ろうとする力は、コア基板３の中央部を押し上げ、外周部を押し下げる。それにより、コア基板３の上面側の凹みが矯正される。

最後に、コア基板３の上下面に常法によりビルドアップ部６およびソルダーレジスト層８を形成することにより図１に示す配線基板１００が完成する。このとき、コア基板３の上面側では、コア基板３を形成する際に発生する凹みが矯正されているので、その上に形成されたビルドアップ部６における凹みも小さなものとなる。したがって、図５に示すように、半導体素子Ｓを半田バンプＢを介して搭載した場合に、半田バンプＢ間に電気的な短絡の発生しない配線基板１００を提供することができる。

なお、配線基板１００の下面側では、コア基板３の中央部を押し上げ、外周部を押し下げる力により、コア基板３の下面側の凹みが増長される。しかしながら、配線基板１００の下面に形成された外部接続パッド１０は、半導体素子接続パッド９よりも、はるかに大きな直径および配列ピッチで形成されている。そのため、外部接続パッド１０を外部の回路基板に半田ボールを介して接続したとしても、凹みの影響は軽微であり、半田ボール間に電気的な短絡が発生する危険性は極めて小さい。

１・・・・コア絶縁層
１Ａ・・・貫通孔
２・・・・コア配線導体
３・・・・コア基板
４・・・・ビルドアップ絶縁層
５・・・・ビルドアップ配線導体
６・・・・ビルドアップ部
７・・・・貫通導体
９・・・・半導体素子接続パッド
１００・・・・配線基板

Claims

熱硬化性樹脂成分を含有しており、上面から下面にかけて複数の貫通孔を有するとともに該貫通孔内に、前記熱硬化性樹脂成分の一部を取り込んで熱硬化する導体ペーストが充填された未硬化のプリプレグと、該プリプレグの表面に前記導体ペーストと接続するように埋入された銅箔から成るコア配線導体とを交互に複数層積層するとともに前記プリプレグおよび前記導体ペーストを熱硬化させて形成したコア基板の上下面に、熱硬化性樹脂から成るビルドアップ絶縁層とめっき導体から成るビルドアップ配線導体とを交互に積層したビルドアップ部を形成して成り、上面側の前記ビルドアップ部の上面中央部に半導体素子が搭載される搭載部を有するとともに、該搭載部に前記半導体素子の電極と半田バンプを介して接続される多数の半導体素子接続パッドが配列されており、前記貫通孔が、前記コア基板における前記搭載部に対応する中央領域において、その外側の領域よりも高密度で形成されて成る配線基板であって、前記コア配線導体は、その面積占有率が前記コア基板の上面側で大きく、下面側で小さくなっていることを特徴とする配線基板。