JP6251588B2 - 成膜方法 - Google Patents

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Description

本発明は、成膜方法に関し、より詳しくは、大面積のガラス等の処理基板表面にスパッタリング法により所定の薄膜や積層膜を成膜するための成膜方法に関する。
ガラス等の処理基板表面に所定の薄膜を成膜する方法の一つにスパッタリング法を用いたものがある。この成膜方法では、処理室内に形成したプラズマ雰囲気中の希ガスのイオンを処理基板表面に成膜しようする膜の組成に応じて作製したターゲットに向けて加速させて衝撃させ、ターゲットからのスパッタ粒子をターゲットに静止対向した処理基板に向かって飛散させて処理基板表面に成膜するものであり、近年では、FPD製造用のガラス基板のように面積の大きい処理基板に対する成膜にも広く利用されている。
上記成膜を行うスパッタリング装置として、処理室内で処理基板に対向させて、同一形状のターゲットの複数枚を等間隔で並設し、各ターゲットに電力投入してスパッタリングによる成膜中、各ターゲットを一体にかつ処理基板に対し平行に一定速度で往復動させるものが例えば特許文献1で知られている。ここで、複数枚のターゲットを所定間隔で並設したものでは、各ターゲット相互間の領域からはスパッタ粒子が放出されない。このため、処理基板表面での膜厚分布や反応性スパッタリングの際の膜質分布が波打つように(例えば膜厚分布の場合、同一の周期で膜厚の厚い部分と薄い部分とが繰返すように)不均一になることが知られている。上記特許文献1では、ターゲットの並設方向を移動方向とし、成膜中、処理基板に対して平行に各ターゲットを一体に相対往復動させてスパッタ粒子が放出されない領域を変えることで、上記膜厚分布や膜質分布の不均一を改善している。
他方で、特許文献2には、複数の処理室にて同一または異なる薄膜を積層する場合、処理室の連設方向を移動方向とし、各処理室内に同数かつ同一形状のターゲットを等間隔で夫々並設しておき、処理室相互の間で処理基板表面のうち各ターゲットと対向する領域が基板移送方向で相互にずれるように処理基板の停止位置を変えることで、上記膜厚分布や膜質分布の不均一を改善している。
ところで、上記各特許文献記載の成膜方法では、各ターゲットを並設した領域の移動方向の全長が処理基板の移動方向の長さより十分に大きくなるように(例えば、各ターゲットと処理基板とを同心に配置したとき、処理基板の移動方向両端から1枚分のターゲットが夫々張り出すように)、並設すべきターゲットの枚数を設定すれば、上記膜厚分布や膜質分布の不均一を効果的に改善できる。然し、これでは、使用すべきターゲットの枚数が増加してスパッタ装置が大型化するだけでなく、コストアップも招く。
そこで、各ターゲットを並設した領域の移動方向の全長を処理基板の移動方向の長さと同等に設定することが考えられるものの、これでは、移動方向前後の両端において基板の膜厚が局所的に薄くなることが判明した。なお、「同等」といった場合、各ターゲットと処理基板とを同心に配置したとき、処理基板の移動方向両端から1枚分のターゲットの長さより短い長さで、好ましくは、ターゲットの移動方向の長さの半分程度の長さで移動方向前後の両端のターゲットが夫々張り出す場合をいう。この場合、例えば、移動方向前後端に夫々位置する両ターゲットへの投入電力を、その他のものと比較して高くしてスパッタリングレートを増加させれば、膜厚分布の均一性等が向上できることの知見を得た。然し、移動方向前後端に夫々位置する両ターゲットのスパッタリングによる侵食量がその他のものと比較して多くなり、ターゲットライフが極端に短くなって量産性が損なわれるという問題がある。
特開2004−346388号公報 特開2012−184511号公報
そこで、本発明は、以上の点に鑑み、各ターゲットを並設した領域の移動方向の全長を処理基板の移動方向の長さと同等に設定しても、膜厚分布や膜質分布の基板面内均一性よく成膜できるという機能を有しながら、各ターゲットのターゲットライフを略均等にできて量産性に優れた成膜方法を提供することをその課題とするものである。
上記課題を解決するために、一方向に連設した複数の処理室内に、処理室の連設方向を移動方向とし、移動方向に沿って同数枚のターゲットを等間隔で夫々並設し、各処理室内で各ターゲットに対向した位置に処理基板を移送して停止し、各ターゲットに静止対向した処理基板の表面に対して、当該処理基板が存する処理室内の各ターゲットに電力投入して各ターゲットをスパッタリングし、各処理室を通して同一または異なる薄膜を積層する本発明の成膜方法は、連続して薄膜を形成する各処理室相互の間で処理基板表面のうち各ターゲットと対向する領域が移動方向で互いにずれるように処理基板の停止位置を変え、移動方向前後端に夫々位置するターゲットを除く各ターゲットに投入する電力を定常電力とし、移動方向前後端に夫々位置するターゲットに、成膜すべき処理基板がかわる毎に定常電力より低い低電力と定常電力より高い高電力とを交互に切りかえて、かつ、両ターゲットへの投入電力を互いにかえて電力投入することを特徴とする。
これによれば、2つの処理室にて同一の薄膜を積層する場合を例に説明すると、一方の処理室にて第1の処理基板表面に一の薄膜を成膜するとき、移動方向後端側に位置するターゲットへの投入電力を高電力(定常電力の1.01〜1.50倍の範囲)に設定してスパッタレートを高めて成膜すると共に、移動方向前端側に位置するターゲットへの投入電力を低電力(定常電力の1/1.01〜1/1.50倍の範囲)に設定してスパッタレートを低くして成膜する。この状態では、各ターゲット相互の間の領域からスパッタ粒子が放出されないため、一の薄膜は、同一の周期で膜厚の厚い部分と薄い部分とが繰返すように不均一になっていると共に、移動方向後端側に位置する処理基板の部分は、その他の部分に比べて膜厚が厚くなり、移動方向前端側に位置する処理基板の部分は、その他の部分に比べて膜厚が薄くなっている。
次に、他方の処理室にて処理基板の停止位置をかえて他の薄膜を積層するときに、移動方向後端側に位置するターゲットへの投入電力を低電力に設定すると共に、移動方向前端側に位置するターゲットへの投入電力を高電力に設定して成膜する。これにより、両処理室内で略同一の膜厚で他の薄膜を積層したときに膜厚の厚い部分と薄い部分とが入れ替わると共に、移動方向前後において膜厚の厚い部分と薄い部分とが入れ替わることで、積層膜としての膜厚が処理基板全面で略均一になり、その結果、処理基板表面での膜厚分布や反応性スパッタリングの際の膜質分布が波打つように不均一になることを防止できる。
次に、第2の処理基板表面に積層膜を成膜する場合には、一方の処理室にて一の薄膜を成膜するときに移動方向後端側に位置するターゲットへの投入電力を低電力に設定すると共に、移動方向前端側に位置するターゲットへの投入電力を高電力に設定する。そして、他方の処理室にて他の薄膜を成膜するときに、移動方向後端側に位置するターゲットへの投入電力を高電力に設定すると共に、移動方向前端側に位置するターゲットへの投入電力を低電力に設定する。これにより、移動方向両端に位置するターゲットのスパッタリングによる侵食量を、その他のターゲットの侵食量を略均一にできる。このように本発明は、各ターゲットを並設した領域の移動方向の全長を処理基板の移動方向の長さと同等に設定しても、膜厚分布や膜質分布の基板面内均一性よく成膜できるという機能を有しながら、各ターゲットのターゲットライフを略均等にできて量産性に優れたものとなる。
また、上記課題を解決するために、処理室内に複数枚のターゲットを所定間隔を存して並設し、これらターゲットの並設方向を移動方向とし、各ターゲットと処理基板とを対向配置し、各ターゲットに対する処理基板の位置が移動方向でずれるように各ターゲットと処理基板とを相対往復動し、各ターゲットに電力投入して各ターゲットをスパッタリングし、処理基板の各ターゲットとの対向面に所定の薄膜を成膜する本発明の成膜方法は、移動方向前後端に夫々位置するターゲットを除く各ターゲットに投入する電力を定常電力とし、成膜中、移動方向前後端に夫々位置するターゲットに、各ターゲットに対する処理基板の位置に応じて定常電力より低い低電力と定常電力より高い高電力とを交互に切りかえて、かつ、両ターゲットへの投入電力を互いにかえて電力投入することを特徴とする。
これによれば、単一の処理室内で並設した各ターゲットと処理基板とを相対移動し、薄膜を成膜する場合に、上記同様、各ターゲットを並設した領域の移動方向の全長を処理基板の移動方向の長さと同等に設定しても、膜厚分布や膜質分布の基板面内均一性よく成膜できるという機能を有しながら、各ターゲットの寿命を略均等にできて量産性の優れたものとなる。ここで、上記「相対往復動」には、各ターゲットと処理基板とを連続して相対往復動させながら成膜する場合と、各ターゲットと処理基板との相対往復動の折り返し点において、一旦相対往復動を停止して各ターゲットと処理基板とを所定時間だけ静止対向し、成膜する場合とが含まれる。
なお、本発明においては、各ターゲットの侵食領域をその全面に亘って略均等に侵食するために、前記各ターゲットから前記基板に向かう方向を上とし、各ターゲットの上方にトンネル状の磁束を夫々形成し、各磁束を基板移送方向または移動方向に所定の速度で往復動することが好ましい。
本発明の第1実施形態の成膜方法を実施することができるスパッタリング装置の模式断面図。 各処理室内でのマスクプレートと各ターゲットとの位置関係を説明する図。 従来法にて成膜したときの基板の膜厚分布を説明する図。 (a)〜(c)は、第1実施形態での成膜の電力制御と膜厚分布の関係を説明する図。 本発明の第2実施形態の成膜方法を実施することができるスパッタリング装置の模式断面図。 (a)及び(b)は、基板位置と各ターゲットへの投入電力との関係を説明する図。
以下、図面を参照して、処理基板を矩形のガラス基板(以下、「基板S」という)とし、この基板Sの一方の面に同一の薄膜を二層積層する場合を例に本発明の第1実施形態の成膜方法を説明する。以下においては、各ターゲット31a〜31lから基板Sに向かう方向を上とし、また、基板Sは図1中、左から右に向かって移動するものとしてこれを移動方向といい、これらを基準に上、下、左、右、前、後といった方向を示す用語を用いるものとする。
図1及び図2を参照して、SMは、第1実施形態の成膜方法を実施することができるマグネトロン方式のスパッタリング装置(以下、「スパッタ装置」という)である。スパッタ装置SMは、図外の真空ポンプを介して所定の真空度に保持できる真空チャンバ11を有する。真空チャンバ11の中央部には仕切板12が設けられ、仕切板12により真空チャンバ11内に相互に隔絶状態で連設される略同容積の2個の処理室11a,11bが画成される。真空チャンバ11の上部には、基板移送手段2が設けられている。基板移送手段2は、基板Sをその下面(成膜面)を開放して保持するキャリア21と、キャリア21を各処理室11a,11bに夫々並設した後述の各ターゲット31a〜31lに対向した位置に移送自在な図外の駆動ローラ(駆動手段)とを備える。なお、基板移送手段2としては公知のものを利用できるため、ここでは詳細な説明を省略する。
各処理室11a,11bには、基板移送手段2とターゲット31a〜31lとの間に位置してマスクプレート13が夫々設けられている。各マスクプレート13には、基板Sが各ターゲット31a〜31lを臨む平面視矩形の開口13a,13bが形成され、基板Sの成膜範囲を制限すると共に、キャリア21の表面などにスパッタ粒子が付着することを防止する役割を果たす。各処理室11a,11bの下側には、同一構造のカソード電極Cが夫々設けられている。
カソード電極Cは、基板Sに平行な同一平面内で移動方向に等間隔で並設される12枚のターゲット31a〜31lを有する。各ターゲット31a〜31lは、Al、Ti、MoやITOなど、基板S表面に形成しようとする薄膜の組成に応じて公知の方法で作製され、例えば略直方体(平面視矩形)に形成されている。そして、ターゲット31a〜31lを並設した領域の移動方向の全長L1を基板Sの移動方向の長さL2と同等となるように、各ターゲット31a〜31lの平面視形状の寸法や各ターゲット31a〜31l相互の間の隙間が設定されている(図2参照)。即ち、各ターゲット31a〜31lと基板Sとの間の上下方向の距離等を考慮して、各ターゲット31a〜31lと基板Sとを同心に配置したとき、基板Sの移動方向両端から、ターゲットの移動方向の長さL3の半分以下の範囲で両端のターゲット31a,31lが夫々張り出すように適宜設定される。各ターゲット31a〜31lの直交する方向は、基板Sの端部から夫々延出するように各ターゲット31a〜31lの長さが設定される。また、各ターゲット31a〜31lは、スパッタリングによる成膜中、ターゲット31a〜31lを冷却するバッキングプレート32に、インジウムやスズなどのボンディング材(図示せず)を介して接合されている。
各ターゲット31a〜31lは単一の支持板33で夫々支持され、支持板33には、ターゲット31a〜31lの周囲をそれぞれ囲うシールド板34が立設され、シールド板34が成膜時にアノードとしての役割を果たすと共に、プラズマのターゲット31a〜31lの下方への回り込みを防止する。各ターゲット31a〜31lは、真空チャンバ11外に配置されるDC電源(スパッタ電源)35に夫々接続され、各ターゲット31a〜31lに負の電位を持った所定電力が夫々投入できるようになっている。
また、カソード電極Cは、各ターゲット31a〜31lの下方に夫々位置させて配置した磁石ユニット4を有する。各磁石ユニット4は、各ターゲット31a〜31lに平行に設けられた支持板41を有する。支持板41は、各ターゲット31a〜31lの移動方向の長さL3より小さく、移動方向に直交する方向で、ターゲット31a〜31lの端部から夫々延出するように設定され、磁石の吸着力を増幅する磁性材料製である。支持板41には、その中央部で線状に配置される中央磁石42と、支持板41の外周に沿って配置される周辺磁石43とが上側の極性をかえて設けられる。この場合、中央磁石42の同磁化に換算したときの体積は、例えば周辺磁石43の同磁化に換算したときの体積の和(周辺磁石:中心磁石:周辺磁石=1:2:1)に等しくなるように設計され、各ターゲット31a〜31lの上方に、釣り合った閉ループのトンネル状の磁束が形成されるようになっている。
各磁石ユニット4は、モータやエアーシリンダ等の駆動手段5a、5bの駆動軸51に夫々一体に連結され、ターゲット31a〜31lの移動方向に沿う2箇所の位置の間で平行かつ等速で一体に往復動できるようにしている。これにより、スパッタレートが高くなる磁束の位置をかえて各ターゲット31a〜31lの全面に亘って均等に侵食領域が得られる。
真空チャンバ11には、Ar等の希ガスからなるスパッタガスを処理室11a,11bに夫々導入するガス導入手段6a,6bが設けられている。ガス導入手段6a,6bは、例えば真空チャンバ11の側壁に取付けられたガス管61を有し、ガス管61は、マスフローコントローラ62を介してガス源63に連通している。反応性スパッタリングにより基板S表面に所定の薄膜を形成する場合には、酸素や窒素などの反応性ガスを処理室11a,11bに夫々導入する他のガス導入手段が設けられる。そして、スパッタ装置SMは、マイクロコンピュータやシーケンサ等を備えた図示省略の制御手段を有し、各スパッタ電源35、マスフローコントローラや真空排気手段の稼働が統括制御される。以下に、上記スパッタリング装置SMを用いた第1実施形態の成膜方法を説明する。
基板Sをキャリア21にセットし、一方の処理室11aのターゲット31a〜31lと対向した位置に移送する。処理室11aが所定圧力(例えば、10−5Pa)まで真空引きされると、ガス導入手段6aを介してスパッタガスや反応ガスを導入し、各ターゲット31a〜31lに対しDC電源35から夫々同一の所定電力(例えば、50KW)を投入する。これにより、基板Sと各ターゲット31a〜31lとの間の空間にプラズマが形成され、プラズマ中のスパッタガスのイオンを各ターゲット31a〜31lに向けて加速させて衝撃させ、スパッタ粒子(ターゲット原子)が基板Sに向かって飛散されて基板S表面に一の薄膜が形成される。
ここで、上記の如く、スパッタ装置SMにて成膜する場合、各ターゲット31a〜31l相互の間のシールド板34が存する領域R1からスパッタ粒子は放出されない。このため、ターゲット31a〜31lの並設領域TEに対して基板Sが同心に位置していると、成膜した一の薄膜は、図3に示すように、当該基板S移動方向に沿う膜厚分布をみると、波打つように、つまり、同一の周期で膜厚の厚い部分と薄い部分とが繰返すように不均一になると共に、移動方向前後端側に位置する基板Sの両端部分は、その他の部分に比べて膜厚が極端に薄くなる(図3の点線で囲う部分)。
第1実施形態では、各処理室11a,11bの間で、基板S表面のうち各ターゲット31a〜31l相互の間の領域R1と対向する箇所が、移動方向前後にずれるように各処理室11a,11bでの基板Sの停止位置を変えている。具体的には、図2に示すように、一の処理室11a内のマスクプレート13の開口13aと、他の処理室11bマスクプレート13の開口13bとを移動方向で相互にずれるように形成し、各処理室11a,11bでターゲット31a〜31lと対向した位置に移送されてくる基板Sの停止位置を定める基準としている。そして、基板Sがマスクプレート13の各開口13a,13bを臨む位置(基板Sと、開口13aまたは開口13bとが上下方向で一致する位置)にキャリア21が移動されたとき、これを検出するポジションセンサ等の検知手段8を真空チャンバ11に設け、基板Sを複数の処理室11a,11bを移送する際に、膜厚の厚い部分と薄い部分とが入れ替わるように各処理室11a,11bで基板Sを精度よく位置決めできるようにしている。
これに併せて、図4に示すように、移動方向前後端に夫々位置する二枚のターゲット31a、31lを除く各ターゲット31b〜31kにスパッタ電源35から投入する電力を定常電力(例えば、50kW)とし、制御手段は、上記二枚のターゲット31a,31lに、成膜すべき基板Sがかわる毎に定常電力より低い低電力と定常電力より高い高電力とを交互に切りかえて、かつ、両ターゲット31a,31lへの投入電力を互いにかえて電力投入するように上記二枚のターゲット31a,31lに対応するスパッタ電源35を制御するようにした。即ち、図4(a)に示すように、移動方向後側に位置する一方の処理室11aにて第1の基板S表面に一の薄膜を成膜するとき、移動方向後端側に位置するターゲット31aへの投入電力を高電力(定常電力の1.01〜1.50倍の範囲)に設定してスパッタレートを高めて成膜すると共に、移動方向前端側に位置するターゲット31lへの投入電力を低電力(定常電力の 1/1.01 〜 1/1.50倍の範囲)を設定してスパッタレートを低くして成膜する。この状態では、上述したように一の薄膜TFは、同一の周期で膜厚の厚い部分と薄い部分とが繰返すように不均一になっていると共に、移動方向後端側に位置する基板Sの部分は、その他の部分に比べて膜厚が厚くなり、移動方向前端側に位置する基板Sの部分は、その他の部分に比べて膜厚が薄くなっている(図4(b)参照)。
次に、移動方向前側に位置する他方の処理室11bにて基板Sの停止位置をかえて他の薄膜TFを積層するときに、移動方向後端側に位置するターゲット31aへの投入電力を低電力に設定すると共に、移動方向前端側に位置するターゲット31lへの投入電力を高電力に設定して成膜する。これにより、両処理室11a,11b内で略同一の膜厚で他の薄膜を積層したときに膜厚の厚い部分と薄い部分とが入れ替わると共に、移動方向前後において膜厚の厚い部分と薄い部分とが入れ替わることで、積層膜LFとしての膜厚が基板全面で略均一になり(図4(b)参照)、その結果、基板表面での膜厚分布や反応性スパッタリング時の膜質分布が波打つように不均一になることを防止できる。
次に、図外の第2の基板S表面に積層膜を成膜する場合には、図4(c)に示すように、一方の処理室11aにて一の薄膜TFを成膜するときに移動方向後端側に位置するターゲット31aへの投入電力を低電力に設定すると共に、移動方向前端側に位置するターゲット31lへの投入電力を高電力に設定する。そして、他方の処理室11bにて他の薄膜TFを成膜するときに、移動方向後端側に位置するターゲット31aへの投入電力を高電力に設定すると共に、移動方向前端側に位置するターゲット31lへの投入電力を低電力に設定する。これにより、移動方向両端に位置するターゲット31a、31lのスパッタリングによる侵食量と、その他のターゲット31b〜31kの侵食量とを略均一にできる。
以上の第1実施形態によれば、ターゲット31a〜31lを並設した領域の移動方向の全長L1を基板Sの移動方向の長さL2と同等に設定しても、膜厚分布や膜質分布の基板面内均一性よく成膜できるという機能を有しながら、各ターゲット31a〜31lのターゲットライフを略均等にできて量産性に優れたものとなる。尚、奇数の処理室を設け、基板表面に例えば三層膜を形成する場合、ターゲット相互間の領域と対向する基板Sの箇所が1/3ずつ各処理室で相互にずれるように各処理室内で基板を停止させればよい。
以上の効果を確認するために、図1に示すスパッタ装置SMを用い、スパッタリングにより基板SにAl膜を2層積層した。各処理室11a,11b内のターゲット31a〜31lとして、99.99%のAlを用い、200mm×2650mm×厚さ16mmの平面視略長方形に成形し、バッキングプレート32に接合し、各ターゲット31a〜31l相互の中心間距離が230mm(各ターゲット31a〜31lの移動方向端部間の距離が30mm)になるように支持板33上に配置した。基板Sは2200mm×2500mmのガラス基板とし、ターゲット31a〜31lと基板Sとの間の距離を180mmに設定した。また、一の処理室11aでは、基板Sの移動方向後辺が、移動方向後端側に位置するターゲット31aの後辺の略直上に位置するように基板Sを停止させ、他の処理室11bでは、基板移送方向に115mm移動させた位置に基板Sを停止させた。
スパッタリング条件として、真空引きされる処理室11a,11b内の圧力が0.5Paに保持されるように、マスフローコントローラを制御してArを処理室11a,11bに夫々導入し、基板S温度を120℃に設定した。そして、各処理室11a,11bで、移動方向前後端に夫々位置する二枚のターゲット31a,31lを除く各ターゲット31b〜31kにスパッタ電源35から投入する定常電力を50kW、高電力を60kW(1.2倍)、低電力を45kW(0.9倍)とし、15秒間スパッタリングして、基板S表面に150nmの膜厚で2層のAl膜を積層し、300nmのAl膜を得た。
以上の実験によれば、基板Sの移動方向に沿う膜厚分布は±9.4%であった。別実験として、低電力を40kWとし、その他の条件は変えずに成膜したところ、基板Sの移動方向に沿う膜厚分布は±10.9%であった。なお、複数枚の基板Sに対し成膜を行い、各ターゲット31a〜31lの侵食量を確認したところ、ターゲット31a〜31lの全てが略均等に侵食されていることが確認できた。
次に、第2実施形態の成膜方法を説明する。図5を参照して、SMは、単一の処理室110にて第2実施形態の成膜方法を実施することができるマグネトロン方式のスパッタ装置である。以下においては、第1実施形態で説明したスパッタ装置SMと同一の部品等については同一の符号を用いるものとし、その詳細な説明は省略する。
スパッタ装置SMは、単一の処理室110を画成する真空チャンバ10を有する。処理室110の上部には基板移送手段2が設けられ、その下部にはカソード電極Cが設けられている。この場合、基板移送手段2の駆動手段を制御により、移動方向に沿ってターゲット31a〜31lに平行に一定の間隔Dかつ所定速度(例えば、1〜110mm/s)で基板Sがセットされたキャリア21を往復動させるようにしている。以下に、図6を参照して上記スパッタ装置SMを用いた第2実施形態の成膜方法を説明する。
第1の基板Sをキャリア21にセットし、処理室110のターゲット31a〜31lと対向した位置に移送する。この場合、基板Sの移動方向後辺が、移動方向後端側に位置するターゲット31aの後辺の略直上に位置するように位置決めされる(図5中、P1の位置)。そして、処理室110が所定圧力(例えば、10−5Pa)まで真空引きされると、ガス導入手段6aを介してスパッタガスや反応ガスを導入し、各ターゲット31a〜31lに対してDC電源35から夫々所定電力を投入すると共に、キャリア21(ひいては基板S)を移動方向前方に向かって往動させる。
この場合、移動方向前後端に夫々位置する二枚のターゲット31a、31lを除く各ターゲット31b〜31gにスパッタ電源35から投入する電力を定常電力(例えば、50KW)とし、制御手段は、上記二枚のターゲット31a,31lに、基板Sの位置に応じて、定常電力より低い低電力と定常電力より高い高電力とを交互に切りかえて、かつ、両ターゲットへの投入電力を互いにかえて電力投入するように上記二枚のターゲット31a,31lに対応するスパッタ電源35を制御するようにした。即ち、成膜開始当初、図6(a)に示すように、移動方向後端側に位置するターゲット31aへの投入電力を低電力(定常電力の1/1.01〜1/1.50倍の範囲)に設定してスパッタレートを低くして成膜すると共に、移動方向前端側に位置するターゲット31lへの投入電力を高電力(定常電力の1.01〜1.50倍の範囲)に設定してスパッタレートを高くして成膜する。
キャリア21が折り返し点P2に到達した後、当該キャリア21が復動を開始すると、図6(b)に示すように、移動方向後端側(図5中、左側)に位置するターゲット31aへの投入電力を高電力に切りかえると共に、移動方向前端側(図5中、右側)に位置するターゲット31lへの投入電力を低電力に切りかえる。基板Sに対して成膜する間、この操作を繰り返す。これにより、ターゲット31a〜31lを並設した領域の移動方向の全長L1を基板Sの移動方向の長さL2と同等に設定しても、基板S表面での膜厚分布や反応性スパッタリングの際の膜質分布が波打つように不均一になることを防止できる。しかも、移動方向両端に位置するターゲット31a,31lのスパッタリングによる侵食量をその他のターゲット31b〜31kの侵食量を略均一にできる。なお、移動方向両端側のターゲット31a,31lへの投入電力を高電力または低電力に設定するとき、両者を同一の電力に設定する必要はなく、ターゲットの侵食量等を考慮して適宜設定することができる。
以上、本発明の実施形態について説明したが、本発明は上記のものに限定されるものではない。上記第1及び第2の各実施形態では、スパッタ電源としてDC電源35を用いているが、これに限定されるものではなく、並設した各ターゲット31a〜31lのうち、隣合う2個のターゲットを対とし、一対のターゲット31a〜31lに、スパッタ電源としての交流電源から所定の周波数(1〜400KHz)で交流電力を投入するようにしてもよい。なお、移動方向前後端に夫々位置するターゲットとは、両端の二枚のターゲット31a、31lをいうが、上記例の場合には、移動方向両端に夫々位置する一対のターゲット(31a、31bと、31k、31l)が移動方向前後端に夫々位置するターゲットとなる。また、並設した各ターゲットのうち移動方向前後端に夫々位置する二枚のターゲット31a,31lに、成膜すべき基板Sがかわる毎に定常電力より低い低電力と定常電力より高い高電力とを交互に切りかえて投入するとき、上記第1及び第2の各実施形態で説明した電力投入と逆となるように投入電力を制御しても、上記と同様の効果を得ることができる。
また、上記第2実施形態では、ターゲット31a〜31lの並設領域に対して基板Sを移動させるものを例に説明したが、これに限定されるものではなく、例えば、図5中に二点鎖線で示すように、ターゲット31a〜31lを支持する支持板33の一側に、駆動手段としてのモータ71の出力軸72を接続し、成膜中、ターゲット31a〜31lを移動方向に沿う2点間で基板Sに対して平行かつ等速で一体に往復動するようにしてもよく、また、ターゲット31a〜31lと基板Sとの両者を往復動させることもできる。
また、上記第2実施形態では、各ターゲット31a〜31lと基板Sとを連続して相対往復動させながら成膜する場合を例に説明しているが、各ターゲット31a〜31lと基板Sとの相対往復動の折り返し点P1,P2において、一旦相対往復動を停止して各ターゲット31a〜31lと基板Sとを所定時間だけ静止対向し、成膜する場合にも本発明は適用することができる。即ち、基板Sが往復動の折返し位置P1,P2に到達したとき、基板移送手段2の駆動手段を制御して、基板Sが所定時間(例えば60秒以内)停止するようにしてもよい。これにより、ターゲット種、即ち、各ターゲットのスパッタリング時の飛散分布に基づく基板Sに向かうスパッタ粒子の量に応じて、各折返し点P1,P2での基板Sの停止時間を適宜設定するだけで、基板S表面に形成した薄膜に微小に波打つ膜厚分布や膜質分布が生じることをより一層抑制できる。このとき、磁石組立体4を少なくとも一往復動させることが好ましく、また、波打つ膜厚分布や膜質分布の発生が抑制される制御の自由度を高めるために、基板Sが一方の折返し位置P1(またはP2)から他方P2(またはP1)に向かって移動するとき、ターゲット31a〜31lへの電力投入を停止し、基板Sが停止している場合にだけ薄膜形成するようにしてもよい。
SM,SM…スパッタ装置、11a,11b,110…処理室、2…基板移送手段、21…キャリア、31a〜31l…ターゲット、35…スパッタ電源、6a、6b…ガス導入手段、S…基板、TE…ターゲット並設領域。

Claims (3)

  1. 一方向に連設した複数の処理室内に、処理室の連設方向を移動方向とし、移動方向に沿って同数枚のターゲットを等間隔で夫々並設し、各処理室内で各ターゲットに対向した位置に処理基板を移送して停止し、各ターゲットに静止対向した処理基板の表面に対して、当該処理基板が存する処理室内の各ターゲットに電力投入して各ターゲットをスパッタリングし、各処理室を通して同一または異なる薄膜を積層する成膜方法であって、
    連続して薄膜を形成する各処理室相互の間で処理基板表面のうち各ターゲットと対向する領域が移動方向で互いにずれるように処理基板の停止位置を変えるものにおいて、
    移動方向前後端に夫々位置するターゲットを除く各ターゲットに投入する電力を定常電力とし、移動方向前後端に夫々位置するターゲットに、成膜すべき処理基板がかわる毎に定常電力より低い低電力と定常電力より高い高電力とを交互に切りかえて、かつ、両ターゲットへの投入電力を互いにかえて電力投入することを特徴とする成膜方法。
  2. 処理室内に複数枚のターゲットを所定間隔を存して並設し、これらターゲットの並設方向を移動方向とし、各ターゲットと処理基板とを対向配置し、各ターゲットに対する処理基板の位置が移動方向でずれるように各ターゲットと処理基板とを相対往復動し、各ターゲットに電力投入して各ターゲットをスパッタリングし、処理基板の各ターゲットとの対向面に所定の薄膜を成膜する成膜方法において、
    移動方向前後端に夫々位置するターゲットを除く各ターゲットに投入する電力を定常電力とし、成膜中、移動方向前後端に夫々位置するターゲットに、各ターゲットに対する処理基板の位置に応じて定常電力より低い低電力と定常電力より高い高電力とを交互に切りかえて、かつ、両ターゲットへの投入電力を互いにかえて電力投入することを特徴とする成膜方法。
  3. 前記各ターゲットから前記基板に向かう方向を上とし、各ターゲットの上方にトンネル状の磁束を夫々形成し、各磁束を基板移送方向または移動方向に所定の速度で往復動することを特徴とする請求項1または請求項2記載の成膜方法。

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* Cited by examiner, † Cited by third party
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JP6588351B2 (ja) * 2016-01-27 2019-10-09 株式会社アルバック 成膜方法
KR102182582B1 (ko) * 2017-06-28 2020-11-24 가부시키가이샤 아루박 스퍼터 장치
CN109468600B (zh) * 2018-12-25 2021-03-05 合肥鑫晟光电科技有限公司 溅射系统和沉积方法
CN111041441B (zh) * 2019-12-28 2021-04-13 中国科学院长春光学精密机械与物理研究所 一种均匀镀膜方法、镀膜设备及计算机可读存储介质
KR102670105B1 (ko) * 2021-03-18 2024-05-28 주식회사 에이치앤이루자 스퍼터링 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2901317B2 (ja) * 1990-07-02 1999-06-07 株式会社日立製作所 スパッタ装置及びそれを用いた成膜方法
JPH10152772A (ja) * 1996-11-22 1998-06-09 Matsushita Electric Ind Co Ltd スパッタリング方法及び装置
JP4246547B2 (ja) * 2003-05-23 2009-04-02 株式会社アルバック スパッタリング装置、及びスパッタリング方法
JP5162464B2 (ja) * 2006-10-24 2013-03-13 株式会社アルバック 薄膜形成方法及び薄膜形成装置
CN101622374B (zh) * 2007-03-01 2012-07-18 株式会社爱发科 薄膜形成方法及薄膜形成装置
JP4707693B2 (ja) * 2007-05-01 2011-06-22 株式会社アルバック スパッタリング装置及びスパッタリング方法
CN102312206B (zh) * 2010-06-29 2015-07-15 株式会社爱发科 溅射方法
KR20120130518A (ko) * 2011-05-23 2012-12-03 삼성디스플레이 주식회사 스퍼터링용 분할 타겟 장치 및 그것을 이용한 스퍼터링 방법
KR101794586B1 (ko) * 2011-05-23 2017-11-08 삼성디스플레이 주식회사 스퍼터링용 분할 타겟 장치 및 그것을 이용한 스퍼터링 방법

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