JP6213375B2 - 電力変換装置 - Google Patents

Description

本発明は、複数のスイッチング素子を備える電力変換装置に関する。

一般的に、直流／交流変換機能を備える電力変換装置は、電力制御用の複数のスイッチング素子と、その複数のスイッチング素子をそれぞれ駆動する複数の駆動回路と、その駆動回路に対して指令信号を出力する指令手段とを備えている。複数の駆動回路と指令手段とを接続する伝送経路は、スイッチング素子の数だけ必要であると考えられる。この伝送経路の数を削減しつつ、指令信号の波形、つまり、複数のスイッチング素子の相互の動作タイミングをずらすことなく伝送可能な電力変換装置が提案されている（例えば、特許文献１）。

特開２０１３−８５４４５号公報

上記装置は、複数の駆動回路に対して出力される複数の指令信号を１の送信信号に符号化することで、伝送経路の数を削減しつつ、指令信号の波形をずらすことなく伝送可能としている。ここで、２以上の指令信号が同時に変化した場合に、その変化が送信信号として駆動回路に出力されるため、その指令信号に応じて２以上のスイッチング素子の開閉状態が同時に切り替わることになる。２以上の電力制御用のスイッチング素子の開閉状態が同時に変化することで、サージ電流が重畳的に生じることになる結果、出力電力の波形歪みなどの問題が生じることが考えられる。

本発明は、上記課題を解決するためになされたものであり、複数のスイッチング素子を備える電力変換装置において、スイッチング素子の開閉状態が同時に切り替わることを抑制し、ひいてはスイッチング素子の同時切り替えに起因する不都合を抑制することを目的とする。

本発明は、電力制御用の複数のスイッチング素子（Ｓ￥＃）と、前記複数のスイッチング素子をそれぞれ駆動する複数の駆動回路（２０）と、前記複数のスイッチング素子を各々開閉させる指令信号を生成する指令手段（５０）と、を備える電力変換装置（ＩＮＶ）であって、前記複数のスイッチング素子の指令信号を１のフレームに符号化するとともに、そのフレームを表す送信信号を生成する符号化手段（４０）と、前記駆動回路ごとに設けられ、前記送信信号が入力されると、その送信信号が表す前記フレームを復号化する復号化手段（７０）と、を備え、前記符号化手段は、前記複数の指令信号のいずれかが変化し、その変化に応じて２以上の前記スイッチング素子の開閉を変化させる変化要求が重複して生じる場合に、前記フレームを生成するごとに、前記重複する変化要求を所定順序で前記フレームに反映し、前記駆動回路は、前記復号化手段により復号化された信号に基づき、前記スイッチング素子を駆動することを特徴とする。

複数の指令信号を符号化して１のフレームとし、そのフレームを表す送信信号を、複数の駆動回路ごとに設けられている復号化手段に対して共通に出力する構成とした。ここで、符号化手段は、指令信号のいずれかが変化し、その変化に応じて２以上のスイッチング素子の開閉を変化させる変化要求が重複して生じた場合に、フレームを生成するごとに、指令信号の変化を所定の順序で反映するようにした。このようにして符号化されたフレームが復号化手段によって復号化されると、その復号化された信号はフレーム生成の周期が経過するごとに指令信号による変化要求が反映されたものとなる。つまり、２以上のスイッチング素子の開閉を変化させる変化要求が重複して生じた場合であっても、個々のスイッチング素子の開閉状態の変化の間隔がフレーム生成の周期となる。これにより、スイッチング素子の開閉状態が同時に変化することを抑制し、ひいてはスイッチング素子の同時切り替えに起因する不都合を抑制する。

第１実施形態の電気的構成図。 同実施形態の伝送装置の構成を示す図。 同実施形態の符号化信号を示すタイムチャート。 同実施形態の復号処理を示すタイムチャート。 同実施形態のエンコーダの機能ブロック図。 同実施形態のエンコーダの動作を示すタイミングチャート。 第２実施形態のエンコーダの動作を示すタイミングチャート。 第３実施形態のエンコーダの動作を示すタイミングチャート。

（第１実施形態）
図１に、第１実施形態の電気的構成図を示す。図示されるように、モータジェネレータ１０は、３相の同期機である。モータジェネレータ１０には、インバータＩＮＶを介して直流電圧源（高電圧バッテリ１２）が接続されている。高電圧バッテリ１２は、端子電圧がたとえば１００Ｖ以上となる２次電池である。高電圧バッテリ１２の正極電位及び負極電位の中央値が車体電位となる設定とするなどして、高電圧バッテリ１２の負極電位は、車体電位とは相違するように設定されている。この設定は、たとえば高電圧バッテリ１２の電圧を分圧する複数のコンデンサの接続点を車体に接続することで実現することができる。

インバータＩＮＶは、高電位側のスイッチング素子Ｓ￥ｐ（￥＝ｕ，ｖ，ｗ）及び低電位側のスイッチング素子Ｓ￥ｎの直列接続体を３組備え、これら各直列接続体を構成する高電位側のスイッチング素子Ｓ￥ｐ及び低電位側のスイッチング素子Ｓ￥ｎの接続点がモータジェネレータ１０の各端子に接続されている。そして、スイッチング素子Ｓ￥＃（￥＝ｕ，ｖ，ｗ：＃＝ｐ，ｎ）のそれぞれには、ダイオードＤ￥＃のそれぞれが逆並列に接続されている。

また、上記各スイッチング素子Ｓ￥＃の開閉制御端子（ゲート）には、ドライブユニットＤＵが接続されている。ドライブユニットＤＵは、スイッチング素子Ｓ￥＃のゲートの電圧を制御する機能が搭載された駆動回路２０を備えている。また、上側アームのスイッチング素子Ｓ￥ｐのドライブユニットＤＵとＵ相下側アームのスイッチング素子Ｓ￥ｎのドライブユニットＤＵとは、スイッチング素子Ｓ￥＃のオン・オフの操作指令を受信する受信ユニット３０を備えている。

上記モータジェネレータ１０を流れる電流は電流センサ１４によって検出される。そして、電流センサ１４の検出値等、モータジェネレータ１０の制御量（トルク等）を制御する上で必要な検出値は、マイクロプロセッサユニット５０に入力される。マイクロプロセッサユニット５０は、メモリに格納されたプログラムを中央処理装置によって実行するソフトウェア手段である。

マイクロプロセッサユニット５０では、電流センサ１４の検出値等に基づき、モータジェネレータ１０を流れる電流を、モータジェネレータ１０のトルクを指令トルクとするうえで要求される指令電流に制御する。ここでは、たとえば特開２００８−２２８４１９号公報等に記載されるモデル予測制御（MPC:ModelPredictive Control）が用いられる。すなわち、インバータＩＮＶのスイッチングモードを仮設定した場合についてのそれぞれの電流を予測し、予測される電流と指令電流との差が最も小さくなるスイッチングモードを採用する。ここで、スイッチングモードは、インバータＩＮＶの６つのスイッチング素子Ｓ￥＃（￥＝ｕ，ｖ，ｗ；＃＝ｐ，ｎ）のそれぞれがオンであるかオフであるかによって定まるものであり、８つのスイッチングモードが存在する。それらのうち、スイッチングモード１〜６は、インバータＩＮＶの出力電圧を図に示す有効電圧ベクトルＶ１〜Ｖ６とするものである。

マイクロプロセッサユニット５０では、スイッチングモードが決定されると、これに応じたスイッチング素子Ｓ￥＃の指令信号ｇ￥＃を送信ユニット４０に出力する。ここで、指令信号ｇ￥＃は、基本的にはスイッチングモードを表現するものであるが、スイッチングモードの切り替わり時には、上側アームの指令信号ｇ￥ｐと下側アームの指令信号ｇ￥ｎとの双方をオフ指令とすることで、デッドタイムＤＴを表現する。ここで、デッドタイムＤＴは、スイッチングモードの切り替えに際して上側アームの指令信号ｇ￥ｐと下側アームの指令信号ｇ￥ｎとの双方がオンとなることがないように、スイッチング素子Ｓ￥＃のスイッチング状態の切り替わり速度に基づき設定されるものである。

送信ユニット４０では、マイクロプロセッサユニット５０から出力されたパラレル信号である指令信号ｇ￥＃をデジタルベースバンド符号にて固定長のフレームに符号化し、符号化されたフレームに応じたシリアル信号をトランスＴの１次側コイルＷ１に出力する。これにより、トランスＴの２次側コイルＷ２ｕｎ，Ｗ２ｖｎ，Ｗ２ｗｎ，Ｗ２ｕｐ，Ｗ２ｖｐ，Ｗ２ｗｐに共通のシリアル信号が出力される。

ここで、２次側コイルＷ２ｕｎ，Ｗ２ｖｎ，Ｗ２ｗｎのそれぞれは、Ｕ，Ｖ，Ｗ相下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎ，ＳｗｎのそれぞれのドライブユニットＤＵに搭載された受信ユニット３０に接続されている。また、２次側コイルＷ２ｕｐ，Ｗ２ｖｐ，Ｗ２ｗｐのそれぞれは、Ｕ，Ｖ，Ｗ相の上側アームのスイッチング素子Ｓｕｐ，Ｓｖｐ，ＳｗｐのそれぞれのドライブユニットＤＵに搭載された受信ユニット３０に接続されている。

以下、送信ユニット４０、トランスＴ及び受信ユニット３０を備える伝送装置の構成について、図２に基づきさらに説明する。図２では、便宜上、Ｕ相の上側アームのスイッチング素子ＳｕｐのドライブユニットＤＵに信号及び電力を伝送する経路を、他の経路を代表して示している。

マイクロプロセッサユニット５０から出力された指令信号ｇ￥＃は、送信ユニット４０内のエンコーダ４１によってシリアル伝送のための伝送符号により、固定長のフレームに符号化される。ここでは、フレームへの符号化の手法として、マンチェスタ符号を用いるとともに、伝送対象となる指令信号ｇ￥＃を表すビット列に同期信号を付与する。図３に、マンチェスタ符号によって符号化されたフレームを示す。図示されるように、マンチェスタ符号は、１ビットに対応する期間（単位期間Ｔ０）の中央で論理が反転するものであり、特に論理「０」と論理「１」とで、中央での反転極性が相違するものである。本実施形態では、同期信号（図中、Ｓｙｎｃ）を４ビットの信号とし、これに続いて各１ビットで指令信号ｇｕｐ，ｇｕｎ，ｇｖｐ，ｇｖｎ，ｇｗｐ，ｇｗｎのそれぞれを順次表現する。これにより、指令信号ｇｕｐ，ｇｕｎ，ｇｖｐ，ｇｖｎ，ｇｗｐ，ｇｗｎの６ビットを表す１フレームが、１０ビットとなる。

本実施形態では、同期信号を「０１１１」とする。これは、上側アームの指令信号ｇ￥ｐと下側アームの指令信号ｇ￥ｎとの双方がオンとなることがないために、指令信号ｇ￥＃を表現する６ビットのデータが、オン指令に対応する論理値「１」が３連続するデータを含み得ないことに鑑みた設定である。これにより、指令信号ｇ￥＃を表現するデータと同期信号とを識別することができる。ちなみに、同期信号の先頭データを「０」としたのは、指令信号ｇ￥＃と確実に識別するためである。

先の図２に示したエンコーダ４１の出力信号は、シフトレジスタ４２に入力される。シフトレジスタ４２は、クロック信号ＣＬＫに同期して符号化されたフレームをシリアル信号として１次側コイルＷ１に出力する。詳しくは、１次側コイルＷ１には、フルブリッジ回路が接続されており、シフトレジスタ４２の出力信号は、フルブリッジ回路の各スイッチング素子を駆動するドライバに入力される。フルブリッジ回路とドライバによってシリアル変換回路４３が構成されている。シリアル変換回路４３により、１次側コイルＷ１には、エンコーダ４１によって符号化されたフレームに応じたシリアル信号（入力側電圧信号）が印加される。

１次側コイルＷ１に信号が印加されると、２次側コイルＷ２ｕｐには、１次側コイルＷ１と２次側コイルＷ２ｕｐとの巻数比に応じた倍率で変動するシリアル信号が誘起される。２次側コイルＷ２ｕｐに接続された受信ユニット３０は、電源回路６０とデコードユニット７０とを備える。

電源回路６０は、２次側コイルＷ２ｕｐに誘起された電圧に応じて流れる電流を整流する整流回路６２と、整流回路６２から出力される電流を平滑化するフィルタ回路６４と、フィルタ回路６４の出力電圧を降圧する降圧コンバータ６６とを備える。ここで、フィルタ回路６４の出力電圧は、降圧コンバータ６６に入力されるのに加えて、駆動回路２０に入力される。駆動回路２０は、デコードユニット７０の出力する指令信号ｇｕｐに応じてスイッチング素子Ｓｕｐを駆動する駆動ＩＣ１００と、過電流保護回路１０２とを備える。ここで、過電流保護回路１０２は、スイッチング素子Ｓｕｐを流れる電流を監視し、この電流が閾値電流以上となることで、駆動ＩＣ１００にスイッチング素子Ｓｕｐを強制的にオフ操作する指令を出力するものである。スイッチング素子Ｓｕｐを流れる電流が閾値以上であるか否かの判断は、スイッチング素子Ｓｕｐの入力端子（コレクタ）及び出力端子（エミッタ）間を流れる電流と相関を有する微小電流を出力するセンス端子Ｓｔの出力電流が閾値以上であるか否かの判断処理となる。

なお、上記降圧コンバータ６６は、スイッチング素子Ｓｕｐの駆動用の電圧と、駆動ＩＣ１００や、過電流保護回路１０２、デコードユニット７０の電源電圧との相違に鑑み、電源電圧を生成するためのものであり、たとえば「２０Ｖ」の入力電圧を５Ｖ程度に降圧する。

一方、デコードユニット７０は、２次側コイルＷ２ｕｐの電圧の変動量を縮小変換するデータスライサ７２を備えている。データスライサ７２は、２次側コイルＷ２ｕの電圧を、論理回路の動作電圧範囲に変換するための変換手段である。データスライサ７２の出力電圧は、デコーダ７４に入力される。デコーダ７４は、ＸＯＲ回路７４ａと、ワンショットパルス回路７４ｂと、復号された信号を出力するＤフリップフロップ７４ｃとを備えている。

ここで、ＸＯＲ回路７４ａは、データスライサ７２の出力電圧とＤフリップフロップ７４ｃの出力電圧との排他的論理和信号を出力する。ワンショットパルス回路７４ｂは、ワンショットパルスの出力期間でないことを条件に、ＸＯＲ回路７４ａの出力電圧の立ち上がりに同期して、予め定められた長さのパルス幅を有するパルス信号を出力する。ここで、パルス幅は、「３・Ｔ０／４」に設定される。これは、クロック信号ＣＬＫを容易に生成するための一設定である。そして、Ｄフリップフロップ７４ｃでは、データ端子の出力信号を、ワンショットパルス信号の立ち下がりエッジのタイミングで、そのタイミングにおけるデータスライサ７２の出力信号に更新する。

図４に、デコーダ７４の処理を示す。詳しくは、図４（ａ）に、デコーダ７４の入力信号の推移を示し、図４（ｂ）に、ワンショットパルス回路７４ｂの出力信号の推移を示し、図４（ｃ）に、復号された信号（Ｄフリップフロップ７４ｃの出力信号）の推移を示し、図４（ｄ）に、デコーダ７４の入力信号から生成されるクロック信号ＣＬＫ（ＸＯＲ回路７４ａの出力信号）の推移を示す。

先の図２に示すように、復号された信号は、シフトレジスタ７６に入力される。シフトレジスタ７６では、ＸＯＲ回路７４ａの出力信号の立ち上がりエッジをクロック信号ＣＬＫとして用いて、Ｄフリップフロップ７４ｃの出力信号を順次格納する。ここで、本実施形態では、シフトレジスタ７６の記憶容量を１４ビットとする。これは、１フレーム分のデータと次の１フレームの同期信号とを格納可能とするための設定である。

同期信号識別回路７８では、シフトレジスタ７６の先頭の４ビットのデータが同期信号であるか否かを判断し、同期信号識別回路８０では、シフトレジスタ７６の最後の４ビットのデータが同期信号であるか否かを判断する。一方、ＡＮＤ回路８２では、同期信号識別回路７８，８０の双方が同期信号を検出することで、指令信号出力回路８４にイネーブル信号を出力する。指令信号出力回路８４では、イネーブル信号に同期して、シフトレジスタ７６の先頭から５ビット目の信号を指令信号ｇｕｐとして、駆動ＩＣ１００に出力する。

なお、スイッチング素子Ｓｕｎ，Ｓｖｐ，Ｓｖｎ，Ｓｗｐ，ＳｗｎのそれぞれのドライブユニットＤＵ内の指令信号出力回路８４では、シフトレジスタ７６の先頭から６番目〜１０番目の信号を指令信号ｇｕｎ，ｇｖｐ，ｇｖｎ，ｇｗｐ，ｇｗｎとしてそれぞれ出力する。

本実施形態における送信ユニット４０と複数の受信ユニット３０とは同一の経路であるトランスＴを介して接続されている。スイッチングモードの切り替え時において、送信ユニットから複数の受信ユニット３０に対し、トランスＴを介して共通のフレームがシリアル信号（送信信号）として出力される。そして、そのシリアル信号に応じて各受信ユニット３０がそれぞれスイッチング素子Ｓ￥＃の切り替え動作を行う。ここで、切り替え前後のスイッチングモードにより、複数のスイッチング素子Ｓ￥＃が同時に切り替わることが考えられる。複数のスイッチング素子Ｓ￥＃のオン・オフ状態が同時に切り替わると、サージ電流が重畳的に発生するなど問題となる。

上記の問題に鑑みて、本実施形態のエンコーダ４１は、複数のスイッチング素子Ｓ￥＃が同時に切り替わることを抑制する。つまり、同一のフレーム生成周期において、複数のスイッチング素子Ｓ￥＃のオン・オフ状態が切り替わるような指令信号ｇ￥＃がエンコーダ４１に対して入力された場合に、オン・オフ状態が切り替わるように指示されたスイッチング素子Ｓ￥＃のうちいずれか１つのスイッチング素子のオン・オフ状態を順次切り替えるように信号を変換する。

また、上記のようにデッドタイムＤＴを設けることで、上アーム側のスイッチング素子Ｓ￥ｐと下アーム側のスイッチング素子Ｓ￥ｎとが同時にオン状態となることを抑制している。しかしながら、マイクロプロセッサユニット５０の誤動作や信号経路に発生したノイズなどによって、上アーム側のスイッチング素子Ｓ￥ｐと下アーム側のスイッチング素子Ｓ￥ｎとが共にオン状態となるおそれがある。

本実施形態のエンコーダ４１は、同一相の指令信号ｇ￥＃が変化する場合に、立ち下がり変化を立ち上がり変化に優先してフレームを生成することで、上アーム側のスイッチング素子Ｓ￥ｐと下アーム側のスイッチング素子Ｓ￥ｎとが共にオン状態になることを抑制する。

本実施形態のエンコーダ４１の機能ブロック図を図５に示す。エンコーダ４１は、変化点判定回路４４、指令値更新回路４５、優先回路４６（優先順序設定手段）により構成されている。パラレル信号である全指令信号ｇ￥＃を符号化してフレームを生成する機能は、指令値更新回路４５により実現されている。

変化点判定回路４４は、指令信号ｇ￥＃が入力され、指令信号ｇ￥＃の少なくともいずれかが変化したか否かを判定する回路である。変化点判定回路４４は、指令信号ｇ￥＃の少なくともいずれかが変化したことを指令値更新回路４５に通知する。

指令値更新回路４５は、変化点判定回路４４により指令信号ｇ￥＃の少なくともいずれかが変化したと判定された場合に、すべての指令信号ｇ￥＃に基づいてシフトレジスタ４２に書き込まれている内容を更新する。指令値更新回路４５は、すべての指令信号ｇ￥＃を表すビット列に同期信号を付与した上でマンチェスタ符号により符号化し、シフトレジスタ４２に書き込みを行う。

ここで、指令値更新回路４５は、２以上の指令信号ｇ￥＃が同一のフレーム生成周期において重複して変化した場合に、２以上の指令信号ｇ￥＃の変化のうち１つの変化を反映してフレームを生成する。そして、その生成したフレームがシフトレジスタ４２からシリアル変換回路４３に読み出されるごとに、指令信号ｇ￥＃の残りの変化のうち１つの変化を反映してフレームを生成する。この際、優先順序が高い指令信号ｇ￥＃から先に変化を反映してフレームを生成する。この優先順序は、優先回路４６により設定される。

優先回路４６は、各指令信号ｇ￥＃に対し優先順序をそれぞれ設定する。本実施形態における優先回路４６は、２以上の指令信号ｇ￥＃が同一のフレーム生成周期において変化した場合に、その変化した２以上の指令信号ｇ￥＃について、指令値更新回路４５により優先されてフレームに反映された指令信号ｇ￥＃に関する優先順序を低下させ、優先されずにフレームに反映された指令信号ｇ￥＃に関する優先順序を上昇させる。

具体的には、各相についてそれぞれカウンタを設ける。カウンタの値は１〜３に設定されており、カウンタの値が３となっている相に対応する指令信号ｇ￥＃の優先順序が最も高く設定され、カウンタの値が１となっている相に対応する指令信号ｇ￥＃の優先順序が最も低く設定される。

優先回路４６は、２以上の指令信号ｇ￥＃が変化した場合、指令値更新回路４５によりそのすべての変化が反映されてシフトレジスタ４２に書き込みが行われ、シフトレジスタ４２からシリアル変換回路４３に送信されたことを条件として、カウンタを更新する。具体的には、最も優先して送信された相に対応するカウンタの値を１減少させる。また、他の相に対応するカウンタの値を１増加させる。そして、それらのカウンタの値に基づいて、各指令信号ｇ￥＃についての優先順序の設定を変更する。

また、優先回路４６は、指令信号ｇ￥＃のうち、同じ相の上アーム側の指令信号ｇ￥ｐと下アーム側の指令信号ｇ￥ｎとが共に変化した場合に、その２つの指令信号ｇ￥ｐ，ｇ￥ｎについて、立ち下がり信号を優先させるように、立ち下がり信号の優先順序を高く、立ち上がり信号の優先順序を低く設定する。

図６に送信ユニット４０の動作を示す２以上の指令信号ｇ￥＃タイミングチャートを示す。なお、図中では、Ｕ，Ｖ，Ｗ相の上アームのスイッチング素子Ｓｕｐ，Ｓｖｐ，Ｓｗｐの指令信号ｇｕｐ，ｇｖｐ，ｇｗｐをＵＰ指令信号、ＶＰ指令信号、ＷＰ指令信号と表し、Ｕ，Ｖ，Ｗ相の下アームのスイッチング素子Ｓｕｎ，Ｓｖｎ，Ｓｗｎの指令信号ｇｕｎ，ｇｖｎ，ｇｗｎをＵＮ指令信号、ＶＮ指令信号、ＷＮ指令信号と表している。

時刻Ｔ１において、指令信号ｇｕｐ，ｇｖｎ，ｇｗｎがそれぞれロー状態からハイ状態に、指令信号ｇｕｎ，ｇｖｐ，ｇｗｐがそれぞれハイ状態からロー状態に変化する。

時刻Ｔ１における各相のカウンタの値は、時刻Ｔ１以前の指令信号ｇ￥＃に基づいて、Ｕ相が３、Ｖ相が２、Ｗ相が１と設定されている。このカウンタの値に基づいて、優先回路４６によりＵ相の優先順序が最も高く設定され、Ｗ相の優先順序が最も低く設定される。また、同相の信号について立ち下がり信号が優先されるため、各指令信号ｇ￥＃は、優先順序が高い方から順にｇｕｎ，ｇｕｐ，ｇｖｐ，ｇｖｎ，ｇｗｐ，ｇｗｎとなる。

時刻Ｔ１の後、優先順序が高い指令信号ｇ￥＃から順番に変化が反映されたフレームが生成され、シフトレジスタ４２に書き込まれる。そして、シフトレジスタ４２に書き込まれたフレームに応じたシリアル信号が送信ユニット４０から複数の受信ユニット３０に対して共通に出力される。そして、そのフレームに基づいて各スイッチング素子Ｓ￥＃のオン・オフが制御されることで、クロック信号ＣＬＫの１周期において、１のスイッチング素子Ｓ￥＃のみのオン・オフ状態が変化する。この際、優先順序が高く設定されている指令信号ｇ￥＃の伝送遅延時間が短くなり、優先順序が低く設定されている指令信号ｇ￥＃の伝送遅延時間が長くなる。具体的には、指令信号ｇｕｎの伝送遅延時間に比べて、指令信号ｇｗｎの伝送遅延時間は、フレーム生成周期の５周期分長くなる。

時刻Ｔ２において、複数の指令信号ｇ￥＃の変化がすべてシフトレジスタ４２のデータに反映されて、送信ユニット４０から出力される。このとき、最も優先して送信された相であるＵ相のカウンタが１減少し、優先的に送信されなかった相であるＶ相及びＷ相のカウンタが１増加する。これにより、各相のカウンタの値は、Ｕ相が２、Ｖ相が３、Ｗ相が２となる。

時刻Ｔ３において、指令信号ｇｖｎ，ｇｗｎがハイ状態からロー状態に変化する。カウンタの値に基づいて、Ｖ相の指令信号ｇｖｎがＷ相の指令信号ｇｗｎより優先順序が高く設定され、指令信号ｇｖｎ，ｇｗｎの順に変化が反映されて送信ユニット４０から出力される。

時刻Ｔ４において、指令信号ｇｖｎ，ｇｗｎの変化がすべてシフトレジスタ４２のデータに反映されて送信ユニット４０から出力される。このとき、最も優先して送信された相であるＶ相のカウンタが１減少し、優先的に送信されなかった相であるＷ相のカウンタが１増加する。これにより、各相のカウンタの値は、Ｕ相が２、Ｖ相が２、Ｗ相が３となる。

以下、本実施形態における効果を述べる。

すべての指令信号ｇ￥＃を符号化して１のフレームとし、そのフレームを表すシリアル信号を複数の駆動回路２０に対してそれぞれ共通に出力する構成とした。ここで、エンコーダ４１は、２以上の指令信号ｇ￥＃が変化することで２以上のスイッチング素子Ｓ￥＃の開閉を変化させる場合に、フレームを表すシリアル信号を出力するごとに、その変化のうち１の指令信号ｇ￥＃の変化を所定の順序で反映しフレームを生成する。このようにして生成されたフレームがデコードユニット７０によって復号化されると、その復号化された信号はデコードユニット７０が新たなフレームを受信するごとに１の指令信号ｇ￥＃の変化が反映されたものとなる。つまり、２以上の指令信号ｇ￥＃が変化し２以上のスイッチング素子Ｓ￥＃のオン・オフ状態が変化する場合に、それぞれのスイッチング素子Ｓ￥＃のオン・オフ状態の変化の間隔がフレーム生成周期と等しくなる。これにより、２以上のスイッチング素子Ｓ￥＃のオン・オフ状態が同時に変化することを抑制する。

エンコーダ４１は、２以上のスイッチング素子Ｓ￥＃の開閉を変化させる変化要求が重複して生じた場合に、すべての指令信号ｇ￥＃のそれぞれに設定された優先順序に基づいて、フレームの生成ごとに各指令信号ｇ￥＃の変化をフレームに反映する。ここで、優先回路４６は、すべての指令信号ｇ￥＃のいずれかが変化したこと、又は、フレームが生成されたことなどの所定条件に基づいて、優先順序を変更する構成とした。このように優先順序を変更することで、指令信号ｇ￥＃ごとの遅延の偏りを抑制することができる。特に本実施形態のような三相交流式のモータジェネレータ１０の場合、指令信号ｇ￥＃ごとの遅延の偏りを抑制することで、トルクの変動を抑制することができる。

２以上のスイッチング素子の開閉を変化させる変化要求が重複して生じた場合に、その重複する変化要求をすべてフレームに反映したことを条件として、優先順序の変更を行うこととした。これにより、次に重複する変化要求が生じた場合に、現在の優先順序と異なる優先順序に基づいて指令信号ｇ￥＃がフレームに反映されるため、指令信号ｇ￥＃ごとの遅延の偏りを好適に抑制することが可能になる。

具体的には、優先順序の設定について、エンコーダ４１により指令信号ｇ￥＃の変化のうちすべての変化が反映されて符号化されたことを条件として、最も優先されて変化が反映された指令信号ｇ￥＃（相）の優先順序を低く設定することとした。これにより、今回優先された指令信号ｇ￥＃が次回は優先されず、今回優先されなかった指令信号ｇ￥＃が次回は優先されることになる。つまり、各指令信号ｇ￥＃の遅延の実績に応じて優先順序が設定されることになり、各指令信号ｇ￥＃の遅延を補償することができる。

上アーム側及び下アーム側のスイッチング素子Ｓ￥ｐ，Ｓ￥ｎのオン・オフ状態を変更する指令信号ｇ￥＃が同時に変化した場合に、立ち下がり変化が生じた指令信号ｇ￥＃の優先順序を、立ち上がり変化が生じた指令信号ｇ￥＃の優先順序より高く設定する構成とした。このように優先順序を設定することで、ノイズやマイクロプロセッサユニット５０の誤動作などに起因してデッドタイムＤＴが設定されなかった場合であっても、上アーム側及び下アーム側のスイッチング素子Ｓ￥ｐ，Ｓ￥ｎが共にオフ状態となる期間を設けることが可能になる。

（第２実施形態）
第２実施形態における電気的構成は、第１実施形態における電気的構成と同一であり、優先回路４６の動作のみが異なるものである。以下、第２実施形態における優先回路４６の動作を説明する。

本実施形態における優先回路４６は、優先して送信する相を予め定めた所定の順序で変更する。具体的には、初期状態として、優先順序を高い順からＵ相、Ｖ相、Ｗ相と設定する。そして、複数相が同一のフレーム生成周期において変化した場合に、その優先順序に基づいてフレームの生成が行われると、優先順序を高い順からＶ相、Ｗ相、Ｕ相と変更する。次に複数相が同一のフレーム生成周期において変化した場合に、その優先順序に基づいてフレームの生成が行われると、優先順序を高い順からＷ相、Ｕ相、Ｖ相と設定する。同様に、次に複数相が同一のフレーム生成周期において変化した場合に、その優先順序に基づいてフレームの生成が行われると、優先順序を高い順からＵ相、Ｖ相、Ｗ相と変更する。つまり、優先回路４６は、指令信号ｇ￥＃やフレームに関わらず、現在最優先にしている相に関する優先順序を最も低く設定する。

また、優先回路４６は、２以上の指令信号ｇ￥＃が同一のフレーム生成周期において変化した場合、指令値更新回路４５によりそのすべての変化が反映されてシフトレジスタ４２に書き込みが行われ、シフトレジスタ４２からシリアル変換回路４３に送信されたことを条件として、優先順序を設定する。

また、優先回路４６は、第１実施形態と同様に、指令信号ｇ￥＃のうち、同じ相の上アーム側の指令信号ｇ￥ｐと下アーム側の指令信号ｇ￥ｎとが共に変化した場合に、立ち下がり信号の優先順序を高く、立ち上がり信号の優先順序を低く設定する。

本実施形態におけるエンコーダ４１の動作を示すタイミングチャートを図７に示す。

時刻Ｔ１１において、指令信号ｇｕｐ，ｇｖｐ，ｇｗｐがハイ状態からロー状態、指令信号ｇｕｎ，ｇｖｎ，ｇｗｎがロー状態からハイ状態に変化する。時刻Ｔ１１において、Ｕ相、Ｖ相、Ｗ相の順番に優先順序が高く設定されているため、各指令信号ｇ￥＃は、優先順序が高い方からｇｕｐ，ｇｕｎ，ｇｖｎ，ｇｖｐ，ｇｗｎ，ｇｗｐとなる。時刻Ｔ１１の後、優先順序が高い指令信号ｇ￥＃から順番に変化がシフトレジスタ４２に反映されて送信ユニット４０から出力される。

時刻Ｔ１２において、指令信号ｇ￥＃のすべての変化が反映されて送信ユニット４０から送信信号が出力されると、優先順序が高い方からＶ相、Ｗ相、Ｕ相と設定される。

時刻Ｔ１３において、指令信号ｇｕｎ，ｇｖｎがハイ状態からロー状態に変化する。Ｖ相の優先順序がＵ相の優先順序より高いため、優先順序の高い指令信号ｇｖｎの変化がシフトレジスタ４２に反映された後に、優先順序の低い指令信号ｇｕｎの変化がシフトレジスタ４２に反映される。時刻Ｔ１４において、指令信号ｇｕｎの変化がシフトレジスタ４２に反映される前に、指令信号ｇｕｐ，ｇｖｐがロー状態からハイ状態に変化する。

時刻Ｔ１５において、指令信号ｇｕｐ，ｇｖｐの変化がシフトレジスタ４２に反映されるため、優先順序が再設定され、優先順序が高い方からＷ相、Ｕ相、Ｖ相と設定される。時刻Ｔ１６において、優先順序の高い指令信号ｇｕｐの変化がシフトレジスタ４２に反映された後に、優先順序の低い指令信号ｇｖｐの変化がシフトレジスタ４２に反映される。

本実施形態における制御を行うことで、簡易な処理により各指令信号ｇ￥＃の遅延の偏りを抑制することができる。

（第３実施形態）
第３実施形態における電気的構成は、第１，２実施形態における電気的構成と同一であり、優先回路４６の動作のみが異なるものである。以下、第３実施形態における優先回路４６の動作を説明する。

優先回路４６は、同一のフレーム生成周期において２以上の指令信号ｇ￥＃が変化した場合、及び、指令信号ｇ￥＃の変化をフレームに反映し終わっていないときに指令信号ｇ￥＃が変化した場合に、その変化の順序を優先順序として設定する。つまり、先に変化した指令信号ｇ￥＃の優先順序を高く設定し、遅れて変化した指令信号ｇ￥＃の優先順序を低く設定する。

また、優先回路４６は、第１実施形態と同様に、指令信号ｇ￥＃のうち、同じ相の上アーム側の指令信号ｇ￥ｐと下アーム側の指令信号ｇ￥ｎとが共に変化した場合に、立ち下がり信号の優先順序を高く、立ち上がり信号の優先順序を低く設定する。

本実施形態におけるエンコーダ４１の動作を表すタイミングチャートを図８に示す。

時刻Ｔ２１において、指令信号ｇｕｐがハイ状態からロー状態に、指令信号ｇｕｎがロー状態からハイ状態に変化する。この場合、同じ相の上アーム側及び下アーム側の指令信号ｇ￥ｐ，ｇ￥ｎが共に変化しているため、立ち下がり変化が生じている指令信号ｇｕｐの優先順序を指令信号ｇｕｎの優先順序より高く設定する。そして、指令信号ｇｕｐの変化をシフトレジスタ４２に反映させる。

時刻Ｔ２２において、指令信号ｇｕｎの変化がシフトレジスタ４２に反映されるより前に、指令信号ｇｗｐがハイ状態からロー状態に、指令信号ｇｗｎがロー状態からハイ状態に変化する。この場合、同じ相の上アーム側及び下アーム側の指令信号ｇ￥ｐ，ｇ￥ｎが共に変化しているため、立ち下がり変化が生じている指令信号ｇｗｐの優先順序を指令信号ｇｗｎの優先順序より高く設定する。

時刻Ｔ２３において、優先順序に基づいて、指令信号ｇｕｎの変化がシフトレジスタ４２に反映される。時刻Ｔ２４において、優先順序に基づいて、指令信号ｇｗｐの変化がシフトレジスタ４２に反映される。時刻Ｔ２５において、指令信号ｇｗｎの変化がシフトレジスタ４２に反映されるより前に、指令信号ｇｖｐがハイ状態からロー状態に、指令信号ｇｖｎがロー状態からハイ状態に変化する。この場合、同じ相の上アーム側及び下アーム側の指令信号ｇ￥ｐ，ｇ￥ｎが共に変化しているため、立ち下がり変化が生じている指令信号ｇｖｐの優先順序を指令信号ｇｖｎの優先順序より高く設定する。

指令信号ｇ￥＃の変化の順序に基づいて、指令信号ｇ￥＃の優先順序を設定することで、実際に変化した指令信号ｇ￥＃の順序に応じて、各スイッチング素子Ｓ￥＃に供給される指令信号ｇ￥＃を変化させることができる。また、この構成では、シフトレジスタ４２の更新周期より早いタイミングで、指令信号ｇ￥＃が変化した場合であっても、その変化を反映して各指令信号ｇ￥＃の伝送を行うことが可能になる。

（他の実施形態）
・上記実施形態における技術は、上記実施形態における三相交流式のインバータＩＮＶに限られるものではなく、複数のスイッチング素子を備える電力変換装置に対して適用可能である。例えば、ＡＣ／ＤＣコンバータに用いられるものであってもよい。また、ＤＣ／ＤＣコンバータに用いられるものであってもよい。

・上記実施形態では、指令信号ｇ￥＃の変化又はフレームの生成などの所定の条件が成立した場合に、優先順序を変更する構成としたが、これを変更し、優先順序を固定するものであってもよい。

・上記実施形態では、マイクロプロセッサユニット５０がデッドタイムＤＴを設ける構成としたが、これを省略してもよい。この場合であっても、同一のフレーム生成周期において複数の指令信号ｇ￥＃が変化した場合に、フレームの生成ごとに１の指令信号ｇ￥＃の変化をフレームに反映させる構成とし、かつ、同一相の指令信号ｇ￥＃の変化において立ち下がり変化を優先してフレームに反映する構成とすれば、同一相のスイッチング素子Ｓ￥ｐ，Ｓ￥ｎが共にオン状態となることを抑制することができる。

・同一のフレーム生成周期において、２以上のスイッチング素子Ｓ￥＃の状態が切り替わるような指令信号ｇ￥＃がエンコーダ４１に入力された場合に、エンコーダ４１は、状態が切り替わるように指示されたスイッチング素子Ｓ￥＃のうちいずれか１の状態を順次切り替えるようにフレームを生成する構成としたが、これを変更してもよい。複数のスイッチング素子Ｓ￥＃の状態が切り替わるような指令信号ｇ￥＃がエンコーダ４１に対して入力された場合に、エンコーダ４１は、状態が切り替わるように指示されたスイッチング素子Ｓ￥＃のうち予め定めた所定個数のスイッチング素子の状態を順次切り替えるようにフレームを生成する構成としてもよい。例えば、同一のフレーム生成周期において、３以上のスイッチング素子Ｓ￥＃の状態が切り替わるような指令信号ｇ￥＃がエンコーダ４１に対して入力された場合に、エンコーダ４１は優先順序に従って、状態が切り替わるように指示されたスイッチング素子Ｓ￥＃のうち２のスイッチング素子の状態を順次切り替えるようにフレームを生成する構成としてもよい。このように同時に状態が変化するスイッチング素子Ｓ￥＃の個数を制限することで、重畳的に生じるサージ電流や、出力電力の波形歪みなどの問題が生じることを抑制できる。

２０…駆動回路、４０…送信ユニット（符号化手段，優先順序設定手段）、５０…マイクロプロセッサユニット（指令手段）、７０…デコードユニット（復号化手段）、Ｓ￥＃…スイッチング素子。

Claims (6)

1. 電力制御用の複数のスイッチング素子（Ｓ￥＃）と、
   前記複数のスイッチング素子をそれぞれ駆動する複数の駆動回路（２０）と、
   前記複数のスイッチング素子を各々開閉させる指令信号を生成する指令手段（５０）と、
   を備える電力変換装置（ＩＮＶ）であって、
   前記複数のスイッチング素子の指令信号を１のフレームに符号化するとともに、そのフレームを表す送信信号を生成する符号化手段（４０）と、
   前記駆動回路ごとに設けられ、前記送信信号が入力されると、その送信信号が表す前記フレームを復号化する復号化手段（７０）と、
   を備え、
   前記符号化手段は、前記複数の指令信号のいずれかが変化し、その変化に応じて２以上の前記スイッチング素子の開閉を変化させる変化要求が重複して生じる場合に、前記フレームを生成するごとに、前記重複する変化要求を所定順序で前記フレームに反映し、
   前記駆動回路は、前記復号化手段により復号化された信号に基づき、前記スイッチング素子を駆動し、
   前記重複する変化要求を前記所定順序で前記フレームに反映する際に、その反映の優先順序を設定する優先順序設定手段を備え、
   前記優先順序設定手段は、所定条件に基づいて前記優先順序の変更を行うことを特徴とする電力変換装置。
2. 前記優先順序設定手段は、前記重複する変化要求をすべて反映した場合に前記優先順序の変更を行うことを特徴とする請求項１に記載の電力変換装置。
3. 前記優先順序設定手段は、前記重複する変化要求をすべて反映した場合に、その際に最優先とした指令信号の優先順序を低くすることを特徴とする請求項２に記載の電力変換装置。
4. 前記優先順序設定手段は、前記重複する変化要求をすべて反映した場合に、前記複数の指令信号について予め定めておいた所定順序に基づいて前記優先順序を変更することを特徴とする請求項２に記載の電力変換装置。
5. 前記優先順序設定手段は、前記重複する変化要求が生じた順序に基づいて、前記優先順序を設定することを特徴とする請求項１に記載の電力変換装置。
6. 前記複数のスイッチング素子は、直列接続された一対のスイッチング素子である高電位側のスイッチング素子（Ｓｕｐ，Ｓｖｐ，Ｓｗｐ）及び低電位側のスイッチング素子（Ｓｕｎ，Ｓｖｎ，Ｓｗｎ）を含み、
   前記直列接続された高電位側のスイッチング素子及び低電位側のスイッチング素子は、交互にオン状態となるように駆動されるものであって、
   前記優先順序設定手段は、前記複数の指令信号が、前記高電位側のスイッチング素子及び前記低電位側のスイッチング素子の一方が閉状態から開状態となり、他方が開状態から閉状態となるように変化する場合に、閉状態から開状態となる指令信号の優先順序を開状態から閉状態となる指令信号の優先順序より高く設定することを特徴とする請求項１乃至５のいずれか１項に記載の電力変換装置。

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