JP6178008B2 - インクカートリッジ、インクカートリッジチップ及びチップ短絡検出方法 - Google Patents

Description

本発明は、記録装置におけるチップの検出技術に関し、特にチップの短絡検出技術に関する。

例えばプリンタ、複写機及びファクシミリのような記録装置は、記録しようとする情報をインクなどの記録材料を介して紙等の記録媒体に記録するために用いられる。記録装置は、記録装置本体及びインクカートリッジを含む。インクカートリッジは、記録装置に取外し可能に取り付けられる。記録装置が取り付けられたインクカートリッジが適切である否かを判断可能なように、インクカートリッジにチップが配置されることが一般的である。当該チップは、インクカートリッジに取外し可能に取り付けられている。チップには、インクカートリッジに関連する情報を記憶するための記憶素子が設けられている。インクカートリッジが記録装置に取り付けられる際に、インクカートリッジにおけるチップと記録装置とが電気接続され、記録装置本体との間でデータ交換が行われる。具体的には、インクカートリッジにおけるチップと記録装置本体とは、端子を介して電気接続される。各端子は、チップの記憶素子と接続されている。

チップは、記録装置と電気接続された少なくとも２つの端子を含む。これらの端子の間に電圧差が存在するため、チップの使用につれて、液滴又は粉塵が電圧差を有する２つの端子に落ちる可能性があり、例えば電源端子とグランド端子との間に短絡が発生することによって、記憶素子が損傷してしまう。

また、インクカートリッジには、記憶素子以外の手段（例えば、記憶素子の駆動電圧よりも高い高圧の回路が印加された圧電センサ又は誘導コイル、抵抗等）も配置されている。このような状況において、１つの装置に用いられる複数の端子ともう１つの装置に用いられる複数の端子との間に短絡が発生する恐れがある。しかも、このような短路によって、インクカートリッジ又は記録装置が損傷する恐れがある。

インクカートリッジ又は記録装置の損傷を回避するために、上記の短絡の発生を事前に検出することが必要である。

チップ短絡を検出するための１つの従来技術では、記録装置に短絡検出回路が配置され、当該短絡検出回路が、記録装置側端子の電圧の変化を検出することによって、チップにおける端子が短絡しているか否かを判断する。しかし、上記のような短絡検出は、インクカートリッジの記録装置への取り付けが完了した後に行われるものであり、このとき、短絡が検出されたとしても、記憶素子は既に損傷している可能性があり、当該インクカートリッジを使用し続けることができない。さらに、上記の短絡検出回路は記録装置に配置されているため、一部の市販の短絡検出回路が配置されていない記録装置においては、短絡を直ちに発見できないことにより、インクカートリッジ又は記録装置が損傷を受ける問題を解決することができず、セキュリティリスクが大いに存在する。

チップ短絡を検出するためのもう１つの従来技術では、チップにバッテリ及び短絡検出回路が配置されており、バッテリを介して短絡検出回路に給電することによって、チップの短絡検出が実現される。インクカートリッジが記録装置に取り付けられた後に、チップと記録装置との間に電気接続が確立され、チップにおける短絡検出端子の電圧の変化、又は、チップにおける短絡検出端子と被検出端子との間に設けられた信号の変化を検出することにより、端子が短絡しているか否かを判断する。しかし、当該従来技術では、短絡検
出を行うためにチップにバッテリを取り付ける必要がある。このため、チップの製造コストが高まり、チップが長期間使用された後にバッテリの電量が消尽すると短絡検出を行うことができなくなるという問題が存在する。

本発明が解決しようとする技術的問題の１つは、低コストで、耐久性があり、接続端子の短絡によってインクカートリッジにおける電子素子が損傷を受けることを回避可能なインクカートリッジ、インクカートリッジチップ及びチップ短絡検出方法を提供することである。

上記の技術的問題を解決すべく、本発明は、回路基板を備えたインクカートリッジチップを提供する。前記回路基板には、前記インクカートリッジチップが記録装置に取り付けられる際に記録装置側端子と接触接続される複数の接続端子が配置されている。本発明に係るインクカートリッジチップは、

前記複数の接続端子のうちの検出待ち接続端子と前記検出待ち接続端子以外の１つ又は複数の接続端子との間に全体又は一部が配置された短絡検出端子と、

分圧給電ユニット、前記短絡検出端子及び前記検出待ち接続端子以外の接続端子と接続された短絡検出処理ユニットと、前記短絡検出処理ユニット及び前記検出待ち接続端子と接続され、前記検出待ち接続端子からの電圧を分圧し且つ分圧によって得られた低電圧を前記短絡検出処理ユニットに伝送するための分圧給電ユニットとを備えている。前記短絡検出端子には、前記分圧給電ユニットによって得られた低電圧が提供される。

さらに、前記短絡検出処理ユニットは、前記短絡検出端子と前記検出待ち接続端子との電位の高低差又は少なくとも２つの前記短絡検出端子の電位の高低差に基づいて、前記インクカートリッジチップの接続端子の間に短絡が存在するか否かを判断し、短絡が存在すると判断した場合、短絡異常処理を実行する。

また、前記短絡検出処理ユニットは、前記短絡検出端子と前記検出待ち接続端子との電位差がデフォルト値より小さいか否か若しくは前記短絡検出端子の電位と電位前記検出待ち接続端子の電位とが同じであるか否かを判断するため、又は、少なくとも２つの前記短絡検出端子の電位差がデフォルト値より小さいか否か若しくは少なくとも２つの前記短絡検出端子の電位が同じであるか否かを判断するためにさらに用いられる。

さらに、前記短絡検出処理ユニットは、前記検出待ち接続端子以外の接続端子と電気接続されており、短絡が存在すると判断した場合、前記検出待ち接続端子以外の接続端子のうちの少なくとも２つの接続端子間の電気接続を切断し、又は、前記検出待ち接続端子以外の接続端子のうちの少なくとも２つの接続端子を地面に接続させる。

さらに、前記検出待ち接続端子以外の接続端子は、前記インクカートリッジチップの２つの取付検出接続端子を含み、前記短絡検出処理ユニットは、２つの前記取付検出接続端子の間に直列接続されている。前記短絡検出処理ユニットは、短絡が存在すると判断した場合、２つの前記取付検出接続端子間の電気接続を切断し、又は、２つの前記取付検出接続端子を地面に接続させる。

また、前記短絡検出処理ユニットは、前記インクカートリッジチップにおける前記低圧電子素子とさらに接続されてよい。前記短絡検出処理ユニットは、短絡が存在すると判断した場合、前記低圧電子素子と前記検出待ち接続端子以外の接続端子のいずれかとの電気
接続を切断してよい。

また、前記短絡検出処理ユニットは、検出ユニットと、制御可能なスイッチとをさらに含んでよい。前記制御可能なスイッチは、第１電界効果トランジスタを含み、前記検出ユニットは、第２電界効果トランジスタを含む。前記第１電界効果トランジスタは、入力端及び出力端を介して、前記インクカートリッジチップにおける前記検出待ち接続端子以外の２つの接続端子、若しくは、前記インクカートリッジチップにおける前記検出待ち接続端子以外の１つの接続端子及び低圧電子素子、のそれぞれと接続され、又は、前記第１電
界効果トランジスタの入力端は、前記インクカートリッジチップにおける前記検出待ち接続端子以外の２つの接続端子、若しくは、前記インクカートリッジチップにおける前記検出待ち接続端子以外の１つの接続端子及び前記低圧電子素子、と接続され、且つ、前記第１電界効果トランジスタの出力端は、地面に接続されている。前記第１電界効果トランジスタの制御端は、ＲＣ回路を介して地面に接続されている。前記第２電界効果トランジスタの制御端は、前記短絡検出端子と接続され、前記第２電界効果トランジスタの入力端は、前記検出待ち接続端子と接続され、前記第２電界効果トランジスタの出力端は、前記第１電界効果トランジスタの制御端と接続され且つ前記ＲＣ回路を介して地面に接続されている。

また、前記ＲＣ回路が、第１抵抗と第１コンデンサとによって構成され、前記分圧給電ユニットは、一端が地面に接続され、他端が第２抵抗及び前記短絡検出端子のそれぞれと接続された、第３抵抗と第２コンデンサとの並列回路をさらに含み、前記第２抵抗は、前記検出待ち接続端子と接続されている。

さらに、本発明に係るインクカートリッジチップは、２つ以上の前記短絡検出端子を備えてよい。

前記分圧給電ユニットは、前記２つ以上の短絡検出端子及び前記検出待ち接続端子のそれぞれと接続され、分圧回路を利用して前記検出待ち接続端子に印加された電圧を段階的に分圧して、得られた各低電圧を前記２つ以上の短絡検出端子のそれぞれに供給する。

また、前記短絡検出端子は、第１短絡検出端子と第２短絡検出端子とをさらに含み、前記分圧給電ユニットは、第１分圧ユニット及び第２分圧ユニットをさらに含んでよい。前記第１分圧ユニットは、前記検出待ち接続端子からの電圧に対して分圧を行い且つ分圧で得られた第１低電圧を前記第１短絡検出端子に供給し、前記第２分圧ユニットは、前記検出待ち接続端子からの電圧に対して分圧を行い且つ分圧で得られた第２低電圧を前記第２短絡検出端子に供給する。

また、前記短絡検出処理ユニットは、検出ユニットと、制御可能なスイッチとをさらに含んでよい。前記制御可能なスイッチは、第１電界効果トランジスタを含み、前記検出ユニットは、第２電界効果トランジスタを含む。前記第１電界効果トランジスタは、入力端及び出力端を介して、前記インクカートリッジチップにおける前記検出待ち接続端子以外の２つの接続端子、若しくは、前記インクカートリッジチップにおける前記検出待ち接続端子以外の１つの接続端子及び前記低圧電子素子、と接続され、又は、前記第１電界効果トランジスタの入力端は、前記インクカートリッジチップにおける前記検出待ち接続端子以外の２つの接続端子、若しくは、前記インクカートリッジチップにおける前記検出待ち接続端子以外の１つの接続端子及び前記低圧電子素子、と接続され、且つ、前記第１電界効果トランジスタの出力端は、地面に接続されている。前記第１電界効果トランジスタの制御端は、ＲＣ回路を介して地面に接続されている。前記第２電界効果トランジスタの制御端は、前記第１短絡検出端子と接続され、前記第２電界効果トランジスタの入力端は、前記第２短絡検出端子と接続され、前記第２電界効果トランジスタの出力端は、前記第１
電界効果トランジスタの制御端と接続され且つ前記ＲＣ回路を介して地面に接続されている。

さらに、前記第１分圧ユニットは、第１ＲＣ回路及び１つの抵抗を含み、前記第１ＲＣ回路の一端は、地面に接続され、前記第１ＲＣ回路の端は、前記第１分圧ユニットの当該抵抗（Ｒ１２）及び前記第１短絡検出端子のそれぞれと接続されている。前記第２分圧ユニットは、第２ＲＣ回路及び抵抗を含み、前記第２ＲＣ回路の一端は、地面に接続され、前記第２ＲＣ回路の他端は、前記第２分圧ユニットの当該抵抗（Ｒ２５、Ｒ２２）及び前記第２短絡検出端子のそれぞれと接続されている。前記第１分圧ユニットの当該抵抗（Ｒ１２）及び前記第２分圧ユニットの当該抵抗（Ｒ２５、Ｒ２２）は、それぞれ前記検出待ち接続端子に接続されている。

さらに、前記検出待ち接続端子は、高圧接続端子であり、前記検出待ち接続端子以外の接続端子は、低圧接続端子である。

さらに、前記短絡検出端子は、前記検出待ち接続端子と前記検出待ち接続端子以外の接続端子との間に配置され且つ線状を呈し、又は、前記検出待ち接続端子を取り囲むように環状を呈して配置されている。さらに、前記短絡異常処理は、前記接続端子の少なくとも１つと前記インクカートリッジチップの低圧電子素子との接続を切断するステップ、前記接続端子のうちの２つ以上の接続端子間の接続を切断するステップ、及び／又は、前記記録装置に前記インクカートリッジチップが異常であると表示する信号を発信するステップを含む。

本発明のもう１つの形態によれば、インクカートリッジをさらに提供する。当該インクカートリッジは、前述した技術的解決手段に基づいたインクカートリッジチップを備えている。

本発明のもう１つの形態によれば、複数の接続端子と、前記複数の接続端子のうちの検出待ち接続端子と前記検出待ち接続端子以外の１つ又は複数の接続端子との間に全体又は
一部が配置された短絡検出端子と、分圧給電ユニット、前記短絡検出端子及び前記検出待ち接続端子以外の接続端子と接続された短絡検出処理ユニットと、前記短絡検出処理ユニット及び前記検出待ち接続端子と接続され、前記検出待ち接続端子からの電圧を分圧し且つ分圧によって得られた低電圧を前記短絡検出処理ユニットに伝送するための分圧給電ユニットとを備え、前記短絡検出端子には、前記分圧給電ユニットによって得られた低電圧が提供されるインクカートリッジチップのチップ短絡検出方法が提供される。本発明に係るチップ短絡検出方法は、検出待ち接続端子に印加された電圧を分圧して１つ又は複数の低電圧を得るステップと、前記低電圧を短絡検出処理ユニットに伝送するステップとを含む。

さらに、前記短絡検出端子と前記検出待ち接続端子との電位の高低差、又は、２つ以上の前記短絡検出端子の電位の高低差を検出することにより、前記短絡検出端子と前記検出待ち接続端子との間に短絡が存在するか否かを判断する。短絡が存在すると判断した場合、短絡異常処理を実行する。

さらに、前記インクカートリッジチップに短絡が存在すると判断した場合に実行する短絡異常処理は、前記接続端子の少なくとも１つと前記インクカートリッジチップの低圧電子素子との接続を切断するステップ、前記接続端子のうちの２つ以上の接続端子間の接続を切断するステップ、及び／又は、前記記録装置に前記インクカートリッジチップが異常であると表示する信号を発信するステップを含む。

本発明の１つ又は複数の実施形態は、従来技術と比較して、以下のメリットを有する。本発明によれば、インクカートリッジが記録装置に取り付けられる初期段階において、インクカートリッジチップ側から短絡を能動的に検出することができる。これによって、記録装置が短絡を検出した際にインクカートリッジにおける記憶素子が既に損傷している可能性が減少する。また、短絡検出回路が配置されていない記録装置においても、インクカートリッジを使用する安全性が高まる。分圧給電ユニットを介して分圧を実行した後、電
圧を短絡検出処理ユニットに伝送する技術的手段は、バッテリを介して短絡検出回路に給電する従来技術に対して、コストが大幅に削減され、電量の消尽によって短絡検出不可能なことがなく、チップの長期間の使用が可能であり、さらに、耐久性がより高い。

本発明の他の効果、目的及び特徴について、以下にある程度説明する。当業者は、以下の説明に基づいて本発明をある程度明らかに理解でき、又は、本発明から教示を得ることができるであろう。本発明の目的及び他の効果について、以下の明細書、特許請求の範囲及び図面に特別に示される構成から実現及び獲得することができる。

図面は、本発明をさらに理解するためのものであり、且つ明細書を構成する一部であり、本発明の実施形態と共に本発明の解釈に寄与するものであるが、本発明を限定するものではない。
本発明の実施形態１に係るチップが適用されるインクカートリッジの構成概略図である。 図１ａに示されるインクカートリッジが適用されるインクジェットプリンタにおいて、装置側端子の配列構成概略図である。 本発明の実施形態１に係るチップの正面構成概略図である。 本発明の実施形態１に係るチップの側面構成概略図である。 本発明の実施形態１に係るチップの電気回路の構成概略図である。 本発明の実施形態１に適用するインクカートリッジがプリンタに対応するように取り付けられる構成概略図である。 本発明の実施形態１に係るインクカートリッジチップの構成概略図である。 図２ａにおける検出端子の拡大構成概略図である。 本発明の実施形態１に係る１つのインクカートリッジチップの接続端子の概略図である。 本発明の実施形態１に係るもう１つのインクカートリッジチップの接続端子の概略図である。 本発明の実施形態２に係るチップの正面構成概略図である。 本発明の実施形態２に係るチップの側面構成概略図である。 本発明の実施形態２に係るチップの電気回路の構成概略図である。 本発明の実施形態３に係るチップの１つのチップ短絡検出装置の電気回路の構成概略図である。 本発明の実施形態に係るチップのもう１つのチップ短絡検出装置の電気回路の構成概略図である。 本発明の実施形態に係るもう１つのチップ短絡検出装置が実施形態１に記載の９接点チップに用いられる電気回路の構成概略図である。 本発明の実施形態に係るもう１つのチップ短絡検出装置が実施形態２に記載の７接点チップに用いられる電気回路の構成概略図である。 本発明の実施形態７に係るチップ短絡検出装置の短絡検出処理ユニットの電気回路の構成概略図である。 本発明の実施形態８に係るチップ短絡検出方法のフロー図である。 本発明の実施形態に係るチップ短絡検出装置の電気回路の構成概略図である。

以下、図面及び実施形態と併せて、本発明の実施形式について詳細に説明する。これによって、当業者は、本発明に係る技術的解決手段がどのように用いられて技術的問題を解決するか、また、技術的効果を実現する過程を十分に理解し、これに基づいて実施することができる。本発明の各実施形態及び各実施形態の各特徴は、矛盾がない限り、相互に組
み合わせることが可能であり、形成される技術的解決手段のすべては、本発明の保護範囲内である。

本発明に係るインクカートリッジチップは、回路基板を備えている。回路基板には、インクカートリッジチップが記録装置に取り付けられる際に、記録装置側端子と接触接続される複数の接続端子（２１０〜２９０、７１０〜７７０、５１０〜５９０、６１０〜６９０）が配置されている。本発明に係るインクカートリッジチップは、短絡検出端子（３０１、３０１ｂ、３０１ｃ及び３０１ｄ）、短絡検出処理ユニット（４０２及び３０２）及び分圧給電ユニット（３０３及び４０３）をさらに備えている。

短絡検出端子の全体又は一部は、検出待ち接続端子と検出待ち接続端子以外の接続端子との間に配置されている。短絡検出処理ユニットは、分圧給電ユニット及び検出待ち接続端子以外の接続端子と接続されている。分圧給電ユニットは、短絡検出処理ユニットと接続され、検出待ち接続端子からの電圧を分圧し且つ分圧によって得られた低電圧を短絡検出処理ユニットに伝送する。

分圧給電ユニットを介して短絡検出処理ユニットに給電することで、チップ短絡検出を低コストで且つ耐久的に実行することができる。チップの短絡検出処理ユニットによる短絡検出及び処理の方式は、具体的には、以下の方式であってよい。

短絡検出処理ユニットは、短絡検出端子と検出待ち接続端子との電位の高低差又は少なくとも２つの短絡検出端子の電位の高低差に基づいて、インクカートリッジチップの接続端子の間に短絡が存在するか否かを判断し、さらに、短絡が存在すると判断した場合、短絡異常処理を実行する。より具体的には、短絡検出処理ユニットは、少なくとも２つの短絡検出端子の電位の高低差又は短絡検出端子と検出待ち接続端子との電位の高低差を判断することによって、チップの接続端子の間に短絡が存在するか否かを判断する。

説明を簡素化し、技術的解決手段を明確に提示するため、以下、インクジェットプリンタ及びインクカートリッジを例として説明する。以下の実施形態の解決手段についての説明は、インク以外の印刷材料を収容するカートリッジ（例えばトナーカートリッジ）及びこれに対応する記録装置にも適用可能である。

＜実施形態１＞
図１ａは、本発明の実施形態１に係るチップが適用されるインクカートリッジの構成概略図である。図１ｂは、図１ａに示されるインクカートリッジが適用されるインクジェットプリンタにおいて、装置側端子の配列構成概略図である。図１ｃは、本発明の実施形態１に係るチップの正面構成概略図である。図１ｄは、本発明の実施形態１に係るチップの側面構成概略図である。図１ｅは、本発明の実施形態１に係るチップの電気回路の構成概略図である。図１ｆは、本発明の実施形態１に適用するインクカートリッジがプリンタに対応するように取り付けられる構成概略図である。

図１ａに示すように、インクカートリッジ１は、印刷用のインクを貯蔵するためのインクカートリッジ本体１１と、インクカートリッジ本体１１の底壁に形成され、且つインクカートリッジ１がインクジェットプリンタに取り付けられた後にインクカートリッジ本体１１内のインクをプリントヘッドに伝送するためにインク供給管と接続されているインク供給部１２と、インクカートリッジ本体１１の外壁に取外し可能に配置され、インクカートリッジ１がインクジェットプリンタに取り付けられた後に図１ｂに示されるプリンタの接触手段４と対向し且つ対応する電気接続を生成するインクカートリッジチップ２とを備えている。

図１ｂに示すように、接触手段４には、複数の装置側端子（実施形態では９つの端子）が形成されている。接触手段４における９つの装置側端子４１０〜４９０は、インクカートリッジがプリンタに挿入される挿入方向Ｚにおいて、所定ピッチで挿入方向Ｚに垂直な２列に配列されている。

図１ｃに示すように、チップ２は、回路基板２０１を備えている。回路基板２０１には、記録装置本体の装置側端子４１０〜４９０と接触接続される複数の接続端子２１０〜２９０が配置されている。回路基板２０１がインクカートリッジ本体１１に取り付けられる際に、接続端子２１０〜２９０は外側の表面に露出している。外側に露出した表面を回路基板の正面といい、正面に対応する回路基板のもう一方の面を背面という。９つの接続端子は、概して長方形の形状であり、インクカートリッジがプリンタに挿入される挿入方向Ｚに所定ピッチで挿入方向Ｚに垂直な２列に配列されている。上側列の接続端子２１０〜２４０と下側列の接続端子２５０〜２９０とは、相互に千鳥状に配置されていることが好ましい。

図１ｄに示すように、チップ２は、回路基板２０１、記憶素子２０２、抵抗素子２０３及び接続端子２１０〜２９０を備えている。チップ２に含まれる電気素子は２つあり、それぞれ、回路基板２０１に配置された第１電気素子（即ち、記憶素子２０２）及び第２電気素子（即ち、抵抗素子２０３）である。もちろん、インクカートリッジに配置された圧電センサが、第２電気素子として同様に実施形態１に適用される。ここで、記憶素子２０２は、ＥＥＰＲＯＭ、ＲＡＭ＋バッテリ又はＦＬＡＳＨ等様々な性質を有する記憶媒体であってよく、主にインク量の情報、インクカートリッジタイプの情報等のようなインクカートリッジに関連する情報を記憶するために用いられる。抵抗素子２０３は、動作する際、記憶素子２０２の駆動電圧３．６ｖより遥かに高い駆動電圧（例えば４２ｖ）が印加される。９つの接続端子は、低圧電子素子と接続された低圧接続端子２１０〜２４０、２６０〜２８０、及び、高圧電子素子と接続された高圧接続端子２５０、２９０である。低圧接続端子２１０〜２４０、２６０〜２８０において、接続端子２１０、２４０は取付検出端子であり、他の接続端子はそれぞれ記憶素子２０２と接続されている。高圧接続端子２５０、２９０は、それぞれ抵抗素子２０３と接続されている。記憶素子２０２及び抵抗素子２０３は、回路基板２０１の背面に配置されている。９つの接続端子２１０〜２９０は、端子群を構成し、回路基板２０１の正面に配置されている。

図１ｆに示すように、インクカートリッジ１がインクジェットプリンタに挿入される際に、チップ２は、図１ｂに示されるプリンタの接触手段４と対向する。チップ２の９つの接続端子２１０〜２９０は、プリンタの接触手段４における９つの装置側端子４１０〜４９０とそれぞれ対応するように接触し、対応する電気接続を生成して、電気素子とインクジェットプリンタとの間で信号を伝送する。

チップ短絡を効果的に検出し且つチップの損傷を回避するため、回路基板には、上記の接続端子以外に、短絡検出端子、短絡検出処理ユニット及び分圧給電ユニットが配置されている。

また、短絡検出端子の数は、１つでもよく、複数でもよい。各短絡検出端子の全体又は一部が、回路基板における検出待ち接続端子と検出待ち接続端子以外の接続端子との間に配置されている。分圧給電ユニットは、検出待ち接続端子に印加された電圧を分圧して１つ又は複数の低電圧を得て、当該低電圧を短絡検出処理ユニットに供給し、短絡検出処理ユニットに給電するために用いられる。短絡検出処理ユニットは、短絡検出端子と検出待ち接続端子との電位の高低差又は少なくとも２つの短絡検出端子の電位の高低差に基づいて、短絡検出端子と検出待ち接続端子との間に短絡が存在するか否かを判断し、さらに、短絡が存在すると判断した場合、インクカートリッジチップの損傷を回避するために、短
絡異常処理を実行することができる。例えば、短絡異常処理は、接続端子と記憶素子との間の接続を切断するステップ、少なくとも２つの接続端子の間の接続を切断するステップ、及び／又は、記録装置にインクカートリッジチップが異常であると表示する信号を発信するステップを含んでよい。異常の信号が発信されることで、プリンタに例えば”インクカートリッジの取付が異常”、”インクカートリッジに短絡が発生”等のようなエラーメッセージが表示される。これによって、プリンタによる印刷が行われず、ユーザがインクカートリッジに対して検査又は交換を行う。

好ましくは、当該検出待ち接続端子は高圧接続端子である。つまり、短絡検出端子は、低圧接続端子と高圧接続端子との間に配置されている。この場合、高圧接続端子と低圧接続端子との間の短絡状況を対象的に検出することができ、低圧接続端子と接続された低圧電子素子の高圧による損傷が回避される。

また、短絡検出処理ユニットは、接続された短絡検出端子と接続された検出待ち接続端子との電位の高低差、又は、接続された複数の短絡検出端子の電位の高低差に基づいて、インクカートリッジチップにおける検出待ち接続端子と検出待ち接続端子以外の接続端子との間に短絡が存在するか否かを判断する。より具体的には、短絡検出処理ユニットは、短絡検出端子と検出待ち接続端子との電位の高低差又は複数の短絡検出端子の電位の高低差（例えば、電圧が同じであるか否か）を判断する。例えば、短絡検出端子と検出待ち接続端子との電位の高低差、又は、複数の短絡検出端子の電位の高低差が、デフォルト値以下の場合は、インクカートリッジチップの接続端子の間に短絡が存在すると判断し、逆に、デフォルト値を超える場合は、短絡が存在しないと判断する。短絡が存在すると判断した場合、短絡異常処理を実行する。

実施形態１において、図１ｅに示すように、短絡検出端子の数は１つであり、つまり、短絡検出端子３０１である。分圧給電ユニット３０３は、短絡検出端子３０１及び検出待ち接続端子２５０とそれぞれ接続され、検出待ち接続端子２５０に印加された４２ｖの電圧を分圧して１つの低電圧を得る。当該低電圧は０ｖ〜３８ｖであり、当該低電圧を対応する短絡検出端子３０１に提供して、短絡検出端子３０１及び短絡検出処理ユニット３０２に給電する。短絡検出処理ユニット３０２は、短絡検出端子３０１及び検出待ち接続端子２５０とそれぞれ接続され、短絡検出端子３０１と検出待ち接続端子２５０との電位の高低差に基づいて、短絡検出端子３０１と検出待ち接続端子２５０との間に短絡が存在するか否かを判断し、短絡が存在すると判断した場合、短絡異常処理を実行する。

具体的には、図１ｅに示すように、短絡検出端子３０１の全体又は一部は、検出待ち接続端子２５０と接続端子２１０又は２６０との間に配置され、且つ所定の距離で接続端子２５０の近くに配置されている。ここで、短絡検出端子３０１の全体又は一部が検出待ち接続端子と検出待ち接続端子以外の接続端子との間に配置されているということは、短絡検出端子３０１のすべての部位又は一部の部位が、検出待ち接続端子２５０と検出待ち接続端子以外の接続端子２１０又は２６０との直線又は弧線の接続線に配置されていることである。

分圧給電ユニット３０３は、短絡検出端子３０１及び検出待ち接続端子２５０とそれぞれ接続され、抵抗等の素子から構成された分圧回路によって分圧を実現してよい。接続端子２５０に印加された４２ｖの電圧を分圧して１つの低電圧を得る。当該低電圧は０ｖ〜３８ｖの間であり、当該低電圧を短絡検出端子３０１に提供して、短絡検出端子３０１及び短絡検出処理ユニット３０２に給電する。

短絡検出処理ユニット３０２は、短絡検出端子３０１及び検出待ち接続端子２５０と接続され、短絡検出端子３０１と検出待ち接続端子２５０との電位の高低差に基づいて短絡
が存在するか否かを判断する。短絡検出処理ユニット３０２は、接続端子２１０及び接続端子２４０と接続され、短絡が存在すると判断した後、接続端子２１０及び接続端子２４０に対して短絡異常処理を実行する。短絡検出処理ユニットとして、電界効果トランジスタ又は三極管を用いて短絡検出を行ってよく、電界効果トランジスタ、制御可能なスイッチ又は自己回復性ヒューズを用いて短絡異常処理を行ってよい。

短絡異常処理は、具体的には、以下のような処理であってよい。チップ２の２つの取付検出接続端子２１０と２４０との間の回路を切断し、又は、チップ２の接続端子と記憶素子との間を切断する。より具体的には、短絡が存在すると判断した場合、短絡検出処理ユニットは、検出待ち接続端子と検出待ち接続端子以外の接続端子のうちのいずれかの接続端子との接続を切断し、又は、接続端子と記憶素子との接続を切断することができる。

２つの取付検出接続端子２１０及び２４０の間の電気接続が切断されると、インクカートリッジは、取付検出の際に異常の対応に戻り、プリンタにエラーメッセージを表示するように注意を促す。短絡異常処理は、プリンタに”短絡信号”を発信することであってもよく、当該短絡信号は、”エラー報告”又は”短絡状態情報”等プリンタが識別可能な信号であってよい。これによって、プリンタに関連処理を行うようにユーザに注意を促す。

以上の説明から、短絡検出処理ユニット３０２は、検出待ち接続端子以外の接続端子と電気接続可能であること、また、短絡が存在すると判断した場合に実行される短絡異常処理は、検出待ち接続端子以外の接続端子のうちの少なくとも２つの接続端子間の電気接続を切断することであってよく、これによってインクカートリッジチップが記録装置に正常に対応するできないことは、当業者に理解されたい。切断された２つの接続端子は、２つの取付検出接続端子に限定されない。

短絡検出端子は、任意の形状であってよい。上記の短絡検出端子は、検出待ち接続端子の任意の方向の近くに位置してよく、当該方向において短絡検出端子と接続端子との間の短絡を検出するために用いることができる。好ましくは、短絡検出端子は、特定の接続端子と他の接続端子との間の各方向における短絡を検出できるように、特定の接続端子を取り囲む環状端子であってよい。図２ａは、本発明の実施形態１に係るインクカートリッジチップの構成概略図である。図２ｂは、図２ａにおける短絡検出端子の拡大構成概略図である。図２ａ及び図２ｂに示すように、短絡検出端子３０１ａは、環状であり、接続端子２５０の外側を取り囲むように配置され、接続端子２５０と所定距離の間隔が保たれている。好ましくは、検出端子３０１ａは、接続端子２５０を取り囲むように配置され、当該接続端子２５０の各方向に短絡が存在するか否かを検出するために用いることができる。

本発明の実施形態に記載の短絡検出端子の数は、１つに限定されない。短絡検出端子は、高圧接続端子をペアで検出するものであってもよく、１組又は複数組でチップの任意の１つ又は複数の接続端子の周囲に対応するように配置されてもよい。この場合、対応する１組の短絡検出端子の電位の高低差に基づいて、各接続端子と他の端子との間に短絡が存在するか否かをそれぞれ判断する。また、短絡検出端子は、検出待ち接続端子と検出待ち接続端子以外の接続端子との直線又は弧線の接続線方向を貫通する方式で配置された線状端子であってよい。当該線状端子は、図１ｃに示される弧状端子又は図２ａに示される環状端子であってもよく、他の規則又は不規則の形状で配置されてもよい。本発明の実施形態に記載の方法及び短絡検出装置は、上記のタイプのチップに限定されない。

本発明の実施形態１は、本発明の任意の実施形態に係るインクカートリッジチップを備えたインクカートリッジをさらに提供する。

本発明に係る実施形態１は、記録装置本体とインクカートリッジとを備えた記録装置を
さらに提供する。記録装置本体には、装置側端子が配置されている。インクカートリッジが記録装置に取り付けられている状態において、装置側端子と接続端子とは、それぞれ対応して接触接続されている。

チップとプリンタとの良好の接触を確保することを前提として、チップにおける接続端子は、他の形状又は他の配列方式であってよい。図３ａに示すように、接続端子５１０〜５９０は、一列に配列されている。図３ｂに示すように、接続端子６１０〜６９０は、不規則に配置されている。ここで、上記の検出端子群は、図に示されていない。

＜実施形態２＞
図４ａは、本発明の実施形態２に係るチップの正面構成概略図である。図４ｂは、本発明の実施形態２に係るチップの側面構成概略図である。図４ｃは、本発明の実施形態２に係るチップの電気回路の構成概略図である。

図４ｂに示すように、本発明の実施形態に係るチップは、回路基板７０１、記憶素子７０２及び第２電気素子７０３を備えている。回路基板７０１には、２列の接続端子が配置されていることが好ましい。記憶素子７０２は、インクカートリッジに関連する情報を記憶するために用いられる。第２電気素子７０３は、チップが取り付けられたインクカートリッジに配置されてもよい。ここで、第２電気素子７０３は、圧電センサであってもよく、抵抗素子であってもよい。

図４ａに示すように、チップの回路基板７０１における接続端子は、それぞれ上側列の接続端子７１０〜７２０及び下側列の接続端子７３０〜７７０の２列に配置され、且つ上側列の接続端子と下側列の接続端子とは、相互千鳥状に配置されている。ここで、接続端子７１０、７２０、７４０〜７６０は、それぞれ記憶素子７０２に接続され、低圧接続端子という。接続端子７３０、７７０は、それぞれ第２電気素子７０３に接続され、高圧接続端子という。

図４ｃに示すように、短絡検出端子３０１ｂは、検出待ち接続端子７３０と検出待ち接続端子以外の接続端子（例えば、接続端子７４０）との間に配置されている。

分圧給電ユニット４０３は、短絡検出端子３０１ｂ及び接続端子７３０とそれぞれ電気接続され、抵抗等の素子から構成された分圧回路によって分圧を実現してよい。

短絡検出処理ユニット４０２は、短絡検出端子３０１ｂ及び検出待ち接続端子７３０と接続（電気接続）されており、短絡検出端子３０１ｂと検出待ち接続端子７３０との電圧の高低差を検出することによって、検出待ち接続端子７３０と検出待ち接続端子以外の接続端子（例えば、接続端子７４０）との間に短絡が存在するか否かを判断する。接続端子７４０と記憶素子７０２とは、短絡検出処理ユニット４０２を介して直列接続されている。短絡が存在すると判断した場合、短絡検出処理ユニット４０２は、接続端子７４０と記憶素子７０２との間の電気接続を切断して、短絡異常処理を実行する。

短絡検出処理ユニット４０２は、さらに、電界効果トランジスタ又は三極管を用いて、インクカートリッジチップの接続端子の間に短絡が存在するか否かを判断する。また、短絡検出処理ユニット４０２は、電界効果トランジスタ、制御可能なスイッチ及び自己回復性ヒューズを用いて、短絡異常処理を実現することができる。

本発明の実施形態に係る短絡検出処理ユニットは、低圧接続端子と記憶素子との間に接続されていることが好ましい。短絡の場合であっても、接続端子と記憶素子との間の信号チャネルを切断することにより、記憶素子に高圧信号が印加されることが回避され、それ
によって記憶素子及びインクカートリッジがより効果的に保護される。

実施形態２において、分圧給電ユニット４０３は、接続端子７３０に印加された３６ｖの電圧を分圧して１つの低電圧を得る。当該低電圧は０ｖ〜３２ｖの間であり、当該低電圧を短絡検出端子３０１ｂに提供して、短絡検出端子３０１ｂ及び短絡検出処理ユニット４０２に給電する。短絡検出処理ユニット４０２は、短絡検出端子３０１ｂと接続端子７３０との電位の高低差に基づいて、短絡検出端子３０１ｂと接続端子７３０との間に短絡が存在するか否かを判断し、短絡が存在すると判断した場合、短絡異常処理を実行する。短絡異常処理は、具体的には、以下のような処理であってよい。接続端子７４０と記憶素子７０２とを切断状態にし、接続端子と記憶素子との間の通信チャネルを切断し、プリンタが正常の対応信号を受信できずエラーメッセージを表示するようにする。短絡異常処理は、プリンタに”短絡信号”を発信し、プリンタに関連処理を行うように注意を促すことであってもよい。当該短絡信号は、”エラー報告”又は”短絡状態情報”等プリンタが識別可能な信号であってよい。

本発明の短絡検出端子は、１つに限定されない。短絡検出端子は、ペアで高圧接続端子を検出するものであってもよく、１組又は複数組でチップの任意の１つ又は複数の接続端子の周囲に対応するように配置されてもよく、他の接続端子の間の短絡状況を検出するために用いられてもよい。さらに、短絡検出端子は、環状であってもよく、他の規則又は不規則の形状で配置されてもよい。本発明の実施形態に記載の方法及び短絡検出装置は、上記のタイプのチップ、インクカートリッジ及び記録装置に限定されず、他のタイプのチップ、インクカートリッジ及び記録装置にも同様に適用される。

＜実施形態３＞
図５は、本発明の実施形態３に係るチップの１つのチップ短絡検出装置の電気回路の構成概略図である。ここで、２つの電気回路構成は、それぞれ短絡検出処理ユニット及び分圧給電ユニットの回路構成である。上記の短絡検出装置は、ハードウェア回路から構成されてよい。

図５に示すように、電気回路において、端子Ｄは短絡検出端子（上記の実施形態に係る端子３０１、３０１ｂに対応）であり、端子Ｃは検出待ち接続端子（上記の実施形態に係る検出待ち接続端子２５０、７３０）である。端子Ａ及びＢは、短絡検出処理ユニットが位置するチップにおける端子Ｄ及び端子Ｃ以外の他の端子又は素子であり、例えば、それぞれ検出待ち接続端子以外の接続端子（上記の実施形態に係る接続端子２１０、２４０に対応）であり、又は、検出待ち接続端子以外の１つの接続端子及びチップの回路基板における記憶素子（上記の実施形態に係る接続端子７４０及び記憶素子７０２に対応）である。

短絡検出処理ユニットは、検出ユニットと、制御可能なスイッチとを含む。制御可能なスイッチは、第１電界効果トランジスタＫ１を含む。第１電界効果トランジスタＫ１は、入力端及び出力端を介して、端子Ａ及び端子Ｂのそれぞれと接続されている。第１電界効果トランジスタＫ１の制御端は、ＲＣ回路を介して地面に接続されている。ここで、第１抵抗Ｒ１及び第１コンデンサＣ１がＲＣ回路を構成している。検出ユニットは、第２電界効果トランジスタＫ２を含む。第２電界効果トランジスタＫ２の制御端は、短絡検出端子Ｄに接続され、第２電界効果トランジスタＫ２の入力端は、接続端子Ｃに接続され、第２電界効果トランジスタＫ２の出力端は、第１電界効果トランジスタＫ１の制御端及びＲＣ回路と接続されている。

分圧給電ユニットは、第３抵抗Ｒ３と第２コンデンサとの並列回路を含む。並列回路の一端は、地面に接続され、並列回路の他端は、第２抵抗Ｒ２及び短絡検出端子Ｄのそれぞ
れと接続され、第２抵抗Ｒ２は、接続端子Ｃに接続されている。

実施形態３において、第１電界効果トランジスタＫ１として、具体的にはＮＭＯＳ（Ｎ型電界効果トランジスタ）が採用され、第２電界効果トランジスタＫ２として、具体的にはＰＭＯＳ（Ｐ型電界効果トランジスタ）が採用される。図５からわかるように、分圧給電ユニットは、検出待ち接続端子Ｃに印加された電圧Ｖｓｅｎｓｅを分圧して１つの低電圧Ｖｓｅｎｓｅ＿ｆｉｌｌ１を得る。低電圧Ｖｅｎｓｅ＿ｆｉｌｌ１を短絡検出端子Ｄに供給して、短絡検出端子Ｄ及び短絡検出処理ユニットに給電する。チップに短絡が発生していない場合、接続端子Ｃの電位Ｖｓｅｎｓｅは、短絡検出端子Ｄの電位Ｖｓｅｎｓｅ＿ｆｉｌｌ１より高い。第２電界効果トランジスタＫ２は、導通状態にあり、短絡検出処理ユニットは、短絡の発生を検出しておらず、第１電界効果トランジスタＫ１の入力端と出力端との間は導通され、つまり、２つの取付検出接続端子Ａ及びＢは、第１電界効果トランジスタＫ１を介して相互に連通し、チップは正常に作動している。

短絡検出端子Ｄに短絡が発生する（つまり、接続端子Ｃと短絡検出端子Ｄとがショートする）際、接続端子Ｃの電位Ｖｓｅｎｓｅは短絡検出端子Ｄの電位Ｖｓｅｎｓｅ＿ｆｉｌｌ１と同じであり、第２電界効果トランジスタＫ２は停止状態とされる。短絡検出処理ユニットは短絡が発生したことを検出し、第１電界効果トランジスタＫ１の入力端と出力端とが切断され、２つの接続端子ＡとＢとが接続不可能となる。これによって、プリンタにエラーメッセージが表示され、ユーザにインクカートリッジを検査するように注意を促す。

実施形態２に係る電界効果トランジスタは、接続端子間の回路の開閉を制御することができる限り、他のスイッチ素子（例えば三極管、自己回復性ヒューズ又は継電器等）に代替されてもよい。

実施形態３に係る短絡検出処理ユニット及び分圧給電ユニットは、１つのモジュールに一体化されてもよく、短絡検出処理ユニットの回路及び分圧給電ユニットの回路は、１つの回路に一体化されてもよい。実施形態３の類似機能を実現するモジュール又は電気回路のすべては、実施形態３に適用する。

＜実施形態４＞
図７は、本発明の実施形態に係るもう１つのチップ短絡検出装置が実施形態１に記載の９接点チップに用いられる電気回路の構成概略図である。説明を容易にするため、上記の実施形態１と同一又は対応する素子について、同様の図面標記を採用している。

図７に示すように、本実施形態において、チップ短絡検出端子は、２つであり、それぞれ短絡検出端子３０１ｃ及び短絡検出端子３０１である。端子３０１及び３０１ｄの全体又は一部は、回路基板２０１における複数の接続端子のうちの検出待ち接続端子（実施形態４では、接続端子２５０）と検出待ち接続端子以外の接続端子との間に配置されている。短絡検出端子３０１ｄは、所定の距離で短絡検出端子３０１ｃの近くに配置されている。実施形態４において、接続端子２５０を検出待ち接続端子とする（各接続端子について、具体的には、図面標記がより簡潔である図１ｃを参照）。

短絡検出処理ユニット３０２は、短絡検出端子３０１ｃ及び３０１ｄ（それぞれ第１短絡検出端子及び第２短絡検出端子に対応する）とそれぞれ接続され、短絡検出端子３０１ｃと３０１ｄとの電位の高低差を比較することによって、短絡が存在するか否かを判断し、接続端子２１０と２４０との間に直列接続され、短絡異常処理を行うために用いられる。短絡検出処理ユニットは、電界効果トランジスタ又は三極管によって短絡検出を実現してよく、電界効果トランジスタ、制御可能なスイッチ又は自己回復性ヒューズによって短
絡異常処理を実現してよい。

図には、２つの短絡検出端子だけが例示的に示されている。当業者は、この図から、２つ以上の短絡検出端子が含まれてよいことがわかる。この状況において、短絡検出処理ユニットは、２つ以上の短絡検出端子とさらに電気接続され、２つ以上の短絡検出端子の電位の高低差を判断することによって、インクカートリッジチップの接続端子の間に短絡が存在するか否かを判断する。例えば、当該２つ以上の短絡検出端子の電位の高低差がデフォルト値以下であるか否かを判断する。デフォルト値以下の場合、インクカートリッジチップの接続端子の間に短絡が存在すると判断する。

分圧給電ユニット３０３は、各短絡検出端子３０１ｃ、３０１ｄ及び検出待ち接続端子２５０とそれぞれ接続され、抵抗等の素子から構成された分圧回路を用いて、検出待ち接続端子２５０に印加された電圧を段階的に分圧して得られた各低電圧を各短絡検出端子３０１ｃ、３０１ｄ及び短絡検出処理ユニットにそれぞれ供給してよい。

実施形態４において、分圧給電ユニットは、接続端子２５０に印加された４２ｖの電圧を分圧して２つの低電圧を得る。当該低電圧は０ｖ〜３８ｖであり、２つの低電圧の差は４ｖ以上である。当該２つの低電圧を対応する短絡検出端子３０１ｃ及び３０１ｄにそれぞれ提供して、短絡検出端子３０１ｃ、３０１ｄ及び短絡検出処理ユニットに給電する。

短絡検出処理ユニットは、短絡検出端子３０１ｃと３０１ｄとの電位の高低差に基づいて、短絡検出端子３０１ｃと３０１ｄとの間に短絡が存在するか否かを判断し、短絡検出端子３０１ｃと３０１ｄとの電位が同じである場合、短絡が存在すると判断し、短絡異常処理を実行する。

短絡異常処理は、具体的には、以下のような処理であってよい。接続端子２１０と２４０とを切断状態にし、２１０及び２４０は取付検出端子であるため、インクカートリッジは、取付検出の際に異常の応答に戻り、プリンタにエラーメッセージを表示するように注意を促す。短絡異常処理は、プリンタに”短絡信号”を発信し、プリンタに関連処理を行うように注意を促すことであってもよい。当該短絡信号は、”エラー報告”又は”短絡状態情報”等プリンタが識別可能な信号であってよい。

本発明の実施形態に係る短絡検出端子は、環状であってもよく、他の規則又は不規則の形状で配置されてもよい。本発明の実施形態に記載の方法及び短絡検出装置は、上記のタイプのチップ、インクカートリッジ及び記録装置に限定されず、他のタイプのチップ、インクカートリッジ及び記録装置にも同様に適用される。

＜実施形態５＞
図８は、本発明の実施形態に係るもう１つのチップ短絡検出装置が実施形態２に記載の７接点チップに用いられる電気回路の構成概略図である。実施形態５において、接続端子７３０を検出待ち接続端子とする（各接続端子について、具体的には、図面標記がより簡潔である図４ｃを参照）。実施形態５において、短絡検出処理ユニットが２つの短絡検出端子（３０１ｆ及び３０１ｅ）の電圧が同じであると判断した場合、インクカートリッジチップの接続端子の間に短絡が存在すると判断する。以下、さらに詳細に説明する。

図８に示すように、実施形態５では、チップ短絡検出端子は２つであり、短絡検出端子３０１ｆは、所定の距離で短絡検出端子３０１ｅの近くに配置されている。端子３０１ｅと３０１ｆとの全体又は一部は、回路基板２０１内の複数の接続端子のうちの検出待ち接続端子７３０と検出待ち接続端子以外の接続端子との間に配置されている。

短絡検出処理ユニットは、短絡検出端子３０１ｅ及び３０１ｆとそれぞれ接続され、短絡が存在するか否かを判断するために用いられ、且つ、接続端子７４０と記憶素子７０２との間に直列接続され、短絡異常処理を実行するために用いられる。短絡検出処理ユニットとして、電界効果トランジスタ又は三極管によって短絡検出を実現してよく、電界効果トランジスタ、制御可能なスイッチ又は自己回復性ヒューズによって短絡異常処理を実現してよい。

分圧給電ユニットは、短絡検出端子３０１ｅ、３０１ｆ及び接続端子７３０とそれぞれ電気接続され、抵抗等の素子から構成された分圧回路によって分圧を実現してよい。

本発明の実施形態に係る短絡検出処理ユニットは、低圧接続端子と記憶素子との間に接続されていることが好ましい。短絡の場合であっても、接続端子と記憶素子との間の信号チャネルを切断することにより、記憶素子に高圧信号が印加されることが回避され、それによって記憶素子及びインクカートリッジがより効果的に保護される。

実施形態５において、分圧給電ユニット４０３は、接続端子７３０に印加された３６ｖの電圧を分圧して２つの低電圧を得る。当該低電圧は０ｖ〜３２ｖの間であり、２つの低電圧の差は４ｖ以上である。当該２つの低電圧を対応する短絡検出端子３０１ｅ及び３０１ｆにそれぞれ提供して、短絡検出端子３０１ｅ、３０１ｆ及び短絡検出処理ユニットに給電する。短絡検出処理ユニットは、短絡検出端子３０１ｅと３０１ｆとの電位の高低差に基づいて、短絡検出端子３０１ｅと３０１ｆとの間に短絡が存在するか否かを判断し、短絡検出端子３０１ｅと３０１ｆとの電位が同じである場合、短絡が存在すると判断し、短絡異常処理を実行する。短絡異常処理は、具体的には、以下のような処理であってよい。接続端子７４０と記憶素子７０２とを切断状態にし、接続端子と記憶素子との間の通信チャネルを切断し、プリンタが正常の対応信号を受信できずエラーメッセージを表示するようにする。短絡異常処理は、プリンタに”短絡信号”を発信し、プリンタに関連処理を行うように注意を促すことであってもよい。当該短絡信号は、”エラー報告”又は”短絡状態情報”等プリンタが識別可能な信号であってよい。

本発明の実施形態に係る短絡検出端子は、環状であってもよく、他の規則又は不規則の形状で配置されてもよい。本発明の実施形態に記載の方法及び短絡検出装置は、上記のタイプのチップ、インクカートリッジ及び記録装置に限定されず、他のタイプのチップ、インクカートリッジ及び記録装置にも同様に適用される。

類似的に、２つ以上の短絡検出端子が配置されている場合、短絡検出処理ユニットは、当該２つ以上の短絡検出端子の電圧が同じかあるか否かを判断可能であり、電圧が同じである場合、チップの接続端子の間に短絡が存在すると判断する。

＜実施形態６＞
図６は、本発明の実施形態に係るチップのもう１つのチップ短絡検出装置の電気回路の構成概略図である。ここで、２つの電気回路構成は、それぞれ短絡検出処理ユニット及び分圧給電ユニットの回路構成である。上記の短絡検出装置は、ハードウェア回路から構成されてよい。

図６に示すように、電気回路におけるＤ端子は第１短絡検出端子であり、Ｅ端子は第２短絡検出端子であり、Ｃ端子は検出待ち接続端子である。端子Ｄ及び端子Ｅは、それぞれ図７の短絡検出端子３０１ｃ及び３０１ｄに対応し、又は、図８の短絡検出端子３０１ｅ及び３０１ｆに対応してよい。端子Ｃは、図７の検出待ち接続端子２５０に対応し、又は、図８の検出待ち接続端子７３０に対応してよい。短絡検出処理ユニットは、検出ユニットと制御可能なスイッチとを含む。制御可能なスイッチは、第１電界効果トランジスタＫ
１を含む。第１電界効果トランジスタＫ１は、入力端及び出力端を介してＡとＢとの間に接続されている。Ａ及びＢは、それぞれ短絡検出処理ユニットに制御されるチップの他の端子（例えば、図７の接続端子２１０及び２４０等）又は短絡検出処理ユニットに制御される接続端子及び記憶素子（例えば、図８の接続端子７４０及び記憶素子２０２等）である。より具体的に、第１電界効果トランジスタＫ１は、入力端及び出力端を介して、検出待ち接続端子以外の２つの接続端子と接続されてもよく、検出待ち接続端子以外の接続端子及び記憶素子と接続されてもよい。検出ユニットは、第２電界効果トランジスタＫ２を含む。第２電界効果トランジスタＫ２は、第２電界効果トランジスタＫ２の制御端を介して短絡検出端子Ｅに接続され、第２電界効果トランジスタＫ２の入力端を介して接続端子Ｄに接続されている。第１電界効果トランジスタＫ１の制御端は、第１抵抗と第１コンデンサとの並列回路を介して、地面に接続されている。第２電界効果トランジスタＫ２は、出力端を介して、第１電界効果トランジスタＫ１の制御端、及び、第１抵抗Ｒ１と第１コンデンサとの並列回路から構成されたＲＣ回路と接続されている。

分圧給電ユニットは、第１分圧ユニットと第２分圧ユニットとを含む。第１分圧ユニット及び第２分圧ユニットは、それぞれ、ＲＣ回路又は１つ以上の抵抗素子等から構成され、分圧作用を果たすことができればよい。第１分圧ユニットは、検出待ち接続端子からの電圧に対して分圧を行い、分圧で得られた第１低電圧を第１短絡検出端子及び短絡検出処理ユニットに供給する。第２分圧ユニットは、検出待ち接続端子からの電圧に対して分圧を行い、分圧で得られた第２低電圧を第２短絡検出端子及び短絡検出処理ユニットに供給する。

例えば、第１分圧ユニットは、抵抗Ｒ１３及びコンデンサＣ１２から構成された第１ＲＣ回路と抵抗Ｒ１２とを含んでよい。第２分圧ユニットは、抵抗Ｒ２４及びコンデンサＣ２３から構成された第２ＲＣ回路と抵抗Ｒ２２、Ｒ２５とを含んでよい。Ｒ１３とＲ２４との抵抗値は同じであってよく、Ｃ１２及びＣ２３は、同様のコンデンサ素子であってよく、抵抗Ｒ１２と抵抗Ｒ２２との抵抗値は、同じでも異なってもよい。ここで、Ｒ１２、Ｒ１３及びＲ２５、Ｒ２２、Ｒ２４が構成された抵抗の比率は、分圧で得られた２つの低電圧の差が４ｖ以上であることに満たされればよい。第１分圧ユニットの第１ＲＣ回路の一端は、地面に接続され、第１ＲＣ回路の他端は、抵抗Ｒ１２及び短絡検出端子Ｄとそれぞれ接続されている。抵抗Ｒ１２は、検出待ち接続端子Ｃに接続されている。第２分圧ユニットの第２ＲＣ回路の一端は地面に接続され、第２ＲＣ回路の他端はもう１つの第２抵抗Ｒ２２及び短絡検出端子Ｅとそれぞれ接続されている。抵抗Ｒ２２と抵抗Ｒ１２との抵抗値は同じであってよい。もう１つの抵抗Ｒ２２は、抵抗Ｒ２５を介して検出待ち接続端子Ｃに接続されている。

実施形態６において、第１電界効果トランジスタＫ１として、具体的にはＮＭＯＳ（Ｎ型電界効果トランジスタ）が採用され、第２電界効果トランジスタＫ２として、具体的にはＰＭＯＳ（Ｐ型電界効果トランジスタ）が採用される。図６からわかるように、分圧給電ユニットは、検出待ち接続端子Ｃに印加された電圧Ｖｓｅｎｓｅを分圧して２つの低電圧Ｖｓｅｎｓｅ＿ｆｉｌｌ１及びＶｓｅｎｓｅ＿ｆｉｌｌ２を得る。低電圧Ｖｅｎｓｅ＿ｆｉｌｌ１を短絡検出端子Ｄに供給して、短絡検出端子Ｄ及び短絡検出処理ユニットに給電する。低電圧Ｖｓｅｎｓｅ＿ｆｉｌｌ２を短絡検出端子Ｅに供給して、短絡検出端子Ｅ及び短絡検出処理ユニットに給電する。チップに短絡が発生していない場合、接続端子Ｄの電位Ｖｓｅｎｓｅ＿ｆｉｌｌ１は、短絡検出端子Ｅの電位Ｖｓｅｎｓｅ＿ｆｉｌｌ２より高い。第２電界効果トランジスタＫ２は、導通状態にあり、短絡検出処理ユニットは、短絡の発生を検出しておらず、第１電界効果トランジスタＫ１の入力端と出力端とは導通されている。つまり、２つの取付検出接続端子Ａ及びＢは、第１電界効果トランジスタＫ１を介して相互に連通し、チップは正常に作動している。

短絡検出端子Ｄ及びＥに短絡が発生する（つまり、短絡検出端子Ｄと短絡検出端子Ｅとがショートする）際、短絡検出端子Ｄの電位Ｖｓｅｎｓｅ＿ｆｉｌｌ１は短絡検出端子Ｅの電位Ｖｓｅｎｓｅ＿ｆｉｌｌ２と同じであり、第２電界効果トランジスタＫ２は停止状態とされる。短絡検出処理ユニットは、短絡が発生したことを検出し、第１電界効果トランジスタＫ１の入力端と出力端とが切断され、２つの接続端子ＡとＢとが接続不可能となる。これによって、プリンタにエラーメッセージが表示され、ユーザにインクカートリッジを検査するように注意を促す。

実施形態６に係る電界効果トランジスタは、接続端子間の回路の開閉を制御することができる限り、他のスイッチ素子（三極管、自己回復性ヒューズ又は継電器等）に代替されてもよい。第４抵抗及びもう１つの第２抵抗から構成された直列抵抗は、１つの抵抗値が同じ抵抗に代替されてもよい。

＜実施形態７＞
実施形態７に係るチップ短絡検出装置の短絡検出処理ユニットは、実施形態３に係るチップ短絡検出装置の短絡検出処理ユニットの変形例である。

図９は、本発明の実施形態７に係るチップ短絡検出装置の短絡検出処理ユニットの電気回路の構成概略図である。実施形態７の図９に示される短絡検出処理ユニットの電気回路構成は、実施形態３の図５に示される短絡検出処理ユニットの電気回路構成と比較すると、第１電界効果トランジスタＫ１の接続方式が異なっている。実施形態９において、第１電界効果トランジスタＫ１の入力端は両ポートＡ及びＢと接続され、第１電界効果トランジスタＫ１の出力端は地面に接続されている。

図９に示すように、短絡検出処理ユニットの電気回路において、Ａ及びＢの両ポートは、短絡検出処理ユニットに直列接続されたチップの他の接続端子又は電気素子である。第１電界効果トランジスタＫ１の入力端は両ポートＡ及びＢに接続され、第１電界効果トランジスタＫ１の出力端は地面に接続され、第１電界効果トランジスタＫ１の制御端は第１抵抗と第１コンデンサとの並列回路を介して地面に接続されている。残りの短絡検出処理ユニットの電気回路の構成は、実施形態３の図５又は実施形態６の図６に示される短絡検出処理ユニットの電気回路の構成と同じである。

本発明の実施形態７に係るチップ短絡検出装置の分圧給電ユニットとして、実施形態３に係るチップ短絡検出装置の分圧給電ユニットが提供されてよい。

上記のチップ短絡検出装置は、ハードウェア回路から構成されてよい。

実施形態７において、第１電界効果トランジスタＫ１及び第２電界効果トランジスタＫ２として、具体的にはＰＭＯＳ（Ｐ型電界効果トランジスタ）が採用される。ここで、接続端子Ｃの電圧標記はＶｓｅｎｓｅであり、短絡検出端子Ｄの電圧標記はＶｓｅｎｓｅ＿ｆｉｌｌ１である。

図９からわかるように、接続端子Ｃの電圧は、Ｖｓｅｎｓｅであり、短絡検出端子Ｄの電圧は、Ｖｓｅｎｓｅ＿ｆｉｌｌ１である。チップに短絡が発生していない（即ち、接続端子と短絡検出端子Ｄとがショートしていない）場合、接続端子Ｃの電位Ｖｓｅｎｓｅは、短絡検出端子Ｄの電位Ｖｓｅｎｓｅ＿ｆｉｌｌ１より高い。第２電界効果トランジスタＫ２は導通状態にあり、短絡検出処理ユニットは短絡が発生していないと判断する。第２電界効果トランジスタＫ２によって、接続端子Ｃの高電圧が第１電界効果トランジスタＫ１の制御端に接続されている。第１電界効果トランジスタＫ１の入力端と出力端とが切断され、両ポートＡ及びＢは第１電界効果トランジスタＫ１を介して地面に接続されていな
いため、電位が低く抑えられることなく、チップは正常に動作する。

チップに短絡が発生する（つまり、接続端子Ｃと短絡検出端子Ｄとがショートする）際、接続端子Ｃの電位Ｖｓｅｎｓｅは短絡検出端子Ｄの電位Ｖｓｅｎｓｅ＿ｆｉｌｌ１と同じであり、第２電界効果トランジスタＫ２は停止状態とされる。短絡検出処理ユニットは、短絡が発生したと判断して、短絡異常処理を実行する。第２電界効果トランジスタＫ２は、接続端子Ｃの高電圧を第１電界効果トランジスタＫ１の制御端に接続させない。第１電界効果トランジスタＫ１の入力端と出力端とが導通され、両ポートＡ及びＢは第１電界効果トランジスタＫ１を介して地面に接続される。これによって、電位が低く抑えられ、プリンタにエラーメッセージが表示される。

実施形態７に係る短絡検出処理ユニットは、実施形態６に係るチップ短絡検出装置に同様に適用される。

実施形態７に係る短絡検出処理ユニットが短絡異常処理を実行する際に、両ポートＡ及びＢは第１電界効果トランジスタを介して地面に接続されている。これは、ポートＡ及びＢの電位を低く抑え、接続端子ＣとポートＡ又はＢとの短絡によって高圧がチップに損傷を与えることを防ぎ、導通回路の電位を低く抑えることにより、プリンタがエラーメッセージを表示するためである。ただし、地面に接続することは、実施形態７に必須な技術的解決手段ではなく、電位を低く抑え、チップの損傷を防ぎ、プリンタがエラーメッセージを表示するという目的が実現されればよい。

本技術的解決手段に係る分圧給電ユニットと、短絡検出処理ユニット及び短絡検出端子との電気回路の接続方式は、実施形態１〜７に記載の接続方式に限定されない。分圧給電ユニットは、短絡検出処理ユニットと直接に接続され、短絡検出処理ユニットに給電してもよい。短絡検出端子は、分圧給電ユニット又は短絡検出処理ユニットと接続されている。短絡検出端子と検出待ち接続端子とは、短絡が発生する際、短絡検出処理ユニットの動作又は分圧給電ユニットの分圧給電に影響を与える。これによって、短絡検出処理ユニットは、短絡を検出し且つ短絡異常処理を実行する。

実施形態１〜７において、分圧給電ユニットは、短絡検出端子及び短絡検出処理ユニットと相互に接続されている。これによって、分圧給電ユニットは、短絡検出端子にも分圧給電し、短絡検出処理ユニットにも分圧給電し、最終的にチップ短絡検出の機能を有する。

また、図１１に示す電気回路は、図６に示す電気回路とほぼ同様の構成であるが、図１１に示す電気回路では、分圧給電ユニットのポートＤ、Ｅと短絡検出処理ユニットのポートＤ、Ｅとが接続されて、短絡検出処理ユニットに給電する。一方、第１短絡検出端子は、Ｃポートに配置され、第２短絡検出端子は、Ｒ２５とＲ２２との間のＦポートに配置されている。ここで、抵抗Ｒ１２とＲ２２とは同じであり、抵抗Ｒ１３とＲ２４とは同じであり、コンデンサＣ１２とＣ２３とは同じである。２つの短絡検出端子が短絡する際に、分圧給電ユニットの２つの分圧Ｖｓｅｎｓｅ＿ｆｉｌｌ１とＶｓｅｎｓｅ＿ｆｉｌｌ２とは同じであり、第２電界効果トランジスタＫ２は停止され、短絡検出処理ユニットは、短絡を検出して短絡異常処理を実行する。第１電界効果トランジスタＫ１は停止され、ポートＡとＢとは切断される。当該電気回路において、短絡検出端子は、分圧給電ユニットと接続され、短絡検出端子と検出待ち接続端子とは、短絡が発生する際、分圧給電ユニットの分圧給電に影響を与える。これによって、短絡検出処理ユニットは、短絡を検出し且つ短絡異常処理を実行する。

短絡検出端子は、短絡検出処理ユニットに直接に接続されてもよい。分圧給電ユニット
は、短絡検出処理ユニットが動作するように、短絡検出処理ユニットに給電し、短絡検出端子は、短絡によって短絡検出処理ユニットの動作に影響を与えることで、短絡検出処理ユニットによって検出され、且つ短絡異常処理が実行される。

＜実施形態８＞
図１０は、本発明の実施形態８に係るチップ短絡検出方法のフロー図である。当該方法は、上記の実施形態に係るチップによって実行されてよい。チップには、低圧接続端子と高圧接続端子とを含む少なくとも２つの接続端子が配置されている。チップは、チップ短絡検出装置を備え、チップ短絡検出装置は、１つ又は複数の短絡検出端子、短絡検出処理ユニット及び分圧給電ユニットを含む。各手段の機能及び接続関係については、前述した各実施形態での詳細説明を参照し、ここで説明を省略する。

当該チップ短絡検出方法は、具体的には、以下のステップを含む。

ステップ８１０：検出待ち接続端子に印加された電圧を分圧して１つ又は複数の低電圧を得て、低電圧を短絡検出処理ユニットに伝送する。

ここで、ステップ８１０は、低コストで、耐久的にチップの短絡検出を実行することができるものである。さらに、ステップ８２０及び８３０を行うことで、具体的な短絡検出及び処理を実行することができる。

ステップ８２０：短絡検出端子と検出待ち接続端子との電位の高低差、又は、２つ以上の短絡検出端子の電位の高低差を検出することによって、短絡検出端子と接続端子との間に短絡が存在するか否かを判断する。

ステップ８３０：短絡検出端子と接続端子との間に短絡が存在すると判断した場合、短絡異常処理を実行する。

上記の実施形態１及び実施形態４に記載のチップにおいて、インクカートリッジに配置された電気素子の種類は、第１電気素子及び第２電気素子の２つあり、第１電気素子の駆動電圧は、第２電気素子の駆動電圧より小さい。接続端子の種類は、第１電気素子と接続された低圧接続端子及び第２電気素子と接続された高圧接続端子の２つある。短絡検出端子は、第１接続端子と第２接続端子との間に配置されている。接続端子の数は、少なくとも２つであり、制御可能なスイッチは、２つの第１類取付検出接続端子の間に直列接続されている。

短絡検出端子と接続端子との間に短絡が存在すると検出した場合に実行する短絡異常処理は、具体的には、以下のような処理であってよい。

短絡検出端子と接続端子との間に短絡が存在すると検出した際に、制御可能なスイッチを切断状態になるように制御し、これによって、取付検出接続端子から記録装置本体まで送信される取付信号が変更される。

実施形態２及び実施形態５にチップにおいて、インクカートリッジに配置された電気素子の種類は、第１電気素子及び第２電気素子の２つあり、第１電気素子の駆動電圧は、第２電気素子の駆動電圧より小さい。接続端子の種類は、第１電気素子と接続された低圧接続端子及び第２電気素子と接続された高圧接続端子の２つある。短絡検出端子は、第１接続端子と第２接続端子との間に配置されている。接続端子の数は、少なくとも２つであり、制御可能なスイッチは、低圧接続端子と記憶素子との間に直列接続されている。

短絡検出端子と接続端子との間に短絡が存在すると検出した場合に実行する短絡異常処理は、具体的には、以下のような処理であってよい。

短絡検出端子と接続端子との間に短絡が存在すると検出した際に、制御可能なスイッチを切断状態になるように制御し、これによって、取付検出接続端子から記録装置本体まで送信される取付信号が変更される。

短絡検出端子と接続端子との間に短絡が存在すると検出した際に実行する短絡異常処理は、上記のいくつかの好ましい方式に限定されない。短絡検出端子と接続端子との間に短絡が存在すると検出した際に、接続端子を介して検出結果又はエラー信号を記録装置本体に送信する方式であってもよく、短絡検出端子と接続端子との間に短絡が存在すると検出した際に、チップと記録装置本体との間の信号伝送チャネルを切断する方式であってもよい。

本発明の実施形態に係る技術的解決手段によれば、インクカートリッジが記録装置に取り付けられる初期段階において、インクカートリッジチップ側から短絡を能動的に検出することができる。これによって、記録装置が短絡を検出する際にインクカートリッジの記憶素子が既に損傷しているという可能性が減少する。また、短絡検出回路が配置されていない記録装置においても、インクカートリッジを使用する安全性が高まる。分圧給電ユニットを介して分圧を実行した後、電圧を短絡検出処理ユニットに伝送する技術的手段は、バッテリを介して短絡検出回路に給電する従来技術に比べ、コストが大幅に削減され、電量の消尽によって短絡検出不可能なことがなく、チップの長期間の使用が可能であり、さらに、耐久性がより高い。

当業者であれば、以下の点を理解するであろう。上記の各実施形態の全部又は一部のステップは、プログラムコマンドに関連するハードウェアを介して実現されてよい。前述したプログラムは、コンピュータ読取可能な記憶媒体に記憶されてよい。当該プログラムを実行すると、上記の各方法の実施形態を含むステップが実行される。上記の記憶媒体は、ＲＯＭ、ＲＡＭ、磁気ディスク、コンパクトディスク（ＣＤ）等、各種のプログラムのコードを記憶可能な媒体を含む。

最後に説明すべきことは、以下のとおりである。上記の各実施形態は、本発明に係る技術的解決手段を説明するためのものであり、本発明を限定するものではない。上記において各実施形態を参照しながら本発明について詳細に説明したが、当業者は以下の点について理解すべきである。上記の各実施形態に記載した技術的解決手段について、改変又はその中の一部又は全部の技術的特徴について同等置換することができる。なお、これらの改変や置換によって、対応する技術的解決手段の本質が、本発明に係る各実施形態の技術的解決手段の範囲から逸脱することはない。

上述した内容は、本発明の理解を容易にするために用いられた実施形態であり、本発明を限定するものではない。当業者であれば、本発明の精神及び範囲から逸脱しない限り、実施の形式及び細部において、いかなる改変及び変更が可能である。しかし、本発明の保護範囲は、特許請求の範囲に定義された範囲を基準とするべきである。

Claims (19)

1. 回路基板を備えたインクカートリッジチップであって、
   前記回路基板には、前記インクカートリッジチップが記録装置に取り付けられる際に記録装置側端子と接触接続される複数の接続端子が配置され、
   前記複数の接続端子のうちの検出待ち接続端子と前記検出待ち接続端子以外の１つ又は複数の接続端子との間に全体又は一部が配置された短絡検出端子と、
   分圧給電ユニット、前記短絡検出端子及び前記検出待ち接続端子以外の接続端子と接続された短絡検出処理ユニットと、
   前記短絡検出処理ユニット及び前記検出待ち接続端子と接続され、前記検出待ち接続端子からの電圧を分圧し且つ分圧によって得られた低電圧を前記短絡検出処理ユニットに伝送するための分圧給電ユニットとを備え、
   前記短絡検出端子には、前記分圧給電ユニットによって得られた低電圧が提供されることを特徴とするインクカートリッジチップ。
2. 前記短絡検出処理ユニットは、前記短絡検出端子と前記検出待ち接続端子との電位の高低差又は少なくとも２つの前記短絡検出端子の電位の高低差に基づいて、前記インクカートリッジチップの接続端子の間に短絡が存在するか否かを判断し、短絡が存在すると判断した場合、短絡異常処理を実行することを特徴とする請求項１に記載のインクカートリッジチップ。
3. 前記短絡検出処理ユニットは、
   前記短絡検出端子と前記検出待ち接続端子との電位差がデフォルト値より小さいか否か若しくは前記短絡検出端子の電位と前記検出待ち接続端子の電位とが同じであるか否かを判断するため、又は、
   少なくとも２つの前記短絡検出端子の電位差がデフォルト値より小さいか否か若しくは少なくとも２つの前記短絡検出端子の電位が同じであるか否かを判断するためにさらに用いられることを特徴とする請求項２に記載のインクカートリッジチップ。
4. 前記短絡検出処理ユニットは、前記検出待ち接続端子以外の接続端子と電気接続されており、短絡が存在すると判断した場合、前記検出待ち接続端子以外の接続端子のうちの少
   なくとも２つの接続端子間の電気接続を切断し、又は、前記検出待ち接続端子以外の接続端子のうちの少なくとも２つの接続端子を地面に接続させることを特徴とする請求項２に記載のインクカートリッジチップ。
5. 前記検出待ち接続端子以外の接続端子は、前記インクカートリッジチップの２つの取付検出接続端子を含み、
   前記短絡検出処理ユニットは、２つの前記取付検出接続端子の間に直列接続され、
   前記短絡検出処理ユニットは、短絡が存在すると判断した場合、２つの前記取付検出接続端子間の電気接続を切断し、又は、２つの前記取付検出接続端子を地面に接続させることを特徴とする請求項４に記載のインクカートリッジチップ。
6. 前記短絡検出処理ユニットは、前記インクカートリッジチップにおける低圧電子素子とさらに接続されており、
   前記短絡検出処理ユニットは、短絡が存在すると判断した場合、前記低圧電子素子と前記検出待ち接続端子以外の接続端子のいずれかとの電気接続を切断することを特徴とする請求項２に記載のインクカートリッジチップ。
7. 前記短絡検出処理ユニットは、検出ユニットと、制御可能なスイッチとをさらに含み、
   前記制御可能なスイッチは、第１電界効果トランジスタを含み、前記検出ユニットは、第２電界効果トランジスタを含み、
   前記第１電界効果トランジスタは、入力端及び出力端を介して、前記インクカートリッジチップにおける前記検出待ち接続端子以外の２つの接続端子、若しくは、前記インクカートリッジチップにおける前記検出待ち接続端子以外の１つの接続端子及び低圧電子素子、のそれぞれと接続され、又は、前記第１電界効果トランジスタの入力端は、前記インクカートリッジチップにおける前記検出待ち接続端子以外の２つの接続端子、若しくは、前記インクカートリッジチップにおける前記検出待ち接続端子以外の１つの接続端子及び前記低圧電子素子、と接続され、且つ、前記第１電界効果トランジスタの出力端が地面に接続され、
   前記第１電界効果トランジスタの制御端は、ＲＣ回路を介して地面に接続され、前記第２電界効果トランジスタの制御端は、前記短絡検出端子と接続され、前記第２電界効果トランジスタの入力端は、前記検出待ち接続端子と接続され、前記第２電界効果トランジスタの出力端は、前記第１電界効果トランジスタの制御端と接続され且つ前記ＲＣ回路を介して地面に接続されていることを特徴とする請求項１〜６のいずれか１項に記載のインクカートリッジチップ。
8. 前記ＲＣ回路が、第１抵抗と第１コンデンサとによって構成され、
   前記分圧給電ユニットは、一端が地面に接続され、他端が第２抵抗及び前記短絡検出端子のそれぞれと接続された、第３抵抗と第２コンデンサとの並列回路をさらに含み、
   前記第２抵抗は、前記検出待ち接続端子と接続されていることを特徴とする請求項７に記載のインクカートリッジチップ。
9. ２つ以上の前記短絡検出端子を含み、
   前記分圧給電ユニットは、前記２つ以上の短絡検出端子及び前記検出待ち接続端子のそれぞれと接続され、分圧回路を利用して前記検出待ち接続端子に印加された電圧を段階的に分圧して得られた各低電圧を前記２つ以上の短絡検出端子のそれぞれに供給することを特徴とする請求項１〜６のいずれか１項に記載のインクカートリッジチップ。
10. 前記短絡検出端子は、第１短絡検出端子と第２短絡検出端子とをさらに含み、
    前記分圧給電ユニットは、第１分圧ユニットと第２分圧ユニットとをさらに含み、
    前記第１分圧ユニットは、前記検出待ち接続端子からの電圧に対して分圧を行い且つ分
    圧で得られた第１低電圧を前記第１短絡検出端子に供給し、
    前記第２分圧ユニットは、前記検出待ち接続端子からの電圧に対して分圧を行い且つ分圧で得られた第２低電圧を前記第２短絡検出端子に供給することを特徴とする請求項９に記載のインクカートリッジチップ。
11. 前記短絡検出処理ユニットは、検出ユニットと、制御可能なスイッチとをさらに含み、
    前記制御可能なスイッチは、第１電界効果トランジスタを含み、前記検出ユニットは、第２電界効果トランジスタを含み、
    前記第１電界効果トランジスタは、入力端及び出力端を介して、前記インクカートリッジチップにおける前記検出待ち接続端子以外の２つの接続端子、若しくは、前記インクカートリッジチップにおける前記検出待ち接続端子以外の１つの接続端子及び低圧電子素子、のそれぞれと接続され、又は、前記第１電界効果トランジスタの入力端は、前記インクカートリッジチップにおける前記検出待ち接続端子以外の２つの接続端子、若しくは、前記インクカートリッジチップにおける前記検出待ち接続端子以外の１つの接続端子及び前記低圧電子素子、と接続され、且つ、前記第１電界効果トランジスタの出力端が地面に接続され、
    前記第１電界効果トランジスタの制御端は、ＲＣ回路を介して地面に接続され、
    前記第２電界効果トランジスタの制御端は、前記第１短絡検出端子と接続され、前記第２電界効果トランジスタの入力端は、前記第２短絡検出端子と接続され、前記第２電界効果トランジスタの出力端は、前記第１電界効果トランジスタの制御端と接続され且つ前記ＲＣ回路を介して地面に接続されていることを特徴とする請求項１０に記載のインクカートリッジチップ。
12. 前記第１分圧ユニットは、第１ＲＣ回路及び１つの抵抗を含み、
    前記第１ＲＣ回路の一端は、地面に接続され、
    前記第１ＲＣ回路の他端は、前記第１分圧ユニットの当該抵抗（Ｒ１２）及び前記第１短絡検出端子のそれぞれと接続され、
    前記第２分圧ユニットは、第２ＲＣ回路及び１つの抵抗を含み、
    前記第２ＲＣ回路の一端は、地面に接続され、前記第２ＲＣ回路の他端は、前記第２分圧ユニットの当該抵抗（Ｒ２５、Ｒ２２）及び前記第２短絡検出端子のそれぞれと接続され、
    前記第１分圧ユニットの当該抵抗（Ｒ１２）及び前記第２分圧ユニットの当該抵抗（Ｒ２５、Ｒ２２）は、それぞれ前記検出待ち接続端子に接続されていることを特徴とする請求項１１に記載のインクカートリッジチップ。
13. 前記検出待ち接続端子は、高圧接続端子であり、前記検出待ち接続端子以外の接続端子は、低圧接続端子であることを特徴とする請求項１〜６のいずれか１項に記載のインクカートリッジチップ。
14. 前記短絡検出端子は、前記検出待ち接続端子と前記検出待ち接続端子以外の接続端子との間に配置され且つ線状を呈し、又は、前記検出待ち接続端子を取り囲んで環状を呈して配置されていることを特徴とする請求項１〜６のいずれか１項に記載のインクカートリッジチップ。
15. 前記短絡異常処理は、
    前記接続端子の少なくとも１つと前記インクカートリッジチップの低圧電子素子との接続を切断するステップ、
    前記接続端子のうちの２つ以上の接続端子間の接続を切断するステップ、及び、
    前記記録装置に前記インクカートリッジチップが異常であると表示する信号を発信するステップの少なくともいずれか１つを含むことを特徴とする請求項２〜６のいずれか１項
    に記載のインクカートリッジチップ。
16. 請求項１〜１５のいずれか１項に記載のインクカートリッジチップを備えたことを特徴とするインクカートリッジ。
17. 複数の接続端子と、前記複数の接続端子のうちの検出待ち接続端子と前記検出待ち接続端子以外の１つ又は複数の接続端子との間に全体又は一部が配置された短絡検出端子と、分圧給電ユニット、前記短絡検出端子及び前記検出待ち接続端子以外の接続端子と接続された短絡検出処理ユニットと、前記短絡検出処理ユニット及び前記検出待ち接続端子と接続され、前記検出待ち接続端子からの電圧を分圧し且つ分圧によって得られた低電圧を前記短絡検出処理ユニットに伝送するための分圧給電ユニットとを備え、前記短絡検出端子には、前記分圧給電ユニットによって得られた低電圧が提供されるインクカートリッジチップのチップ短絡検出方法であって、
    前記複数の接続端子のうちの検出待ち接続端子に印加された電圧を分圧して１つ又は複数の低電圧を得るステップと、
    前記低電圧を短絡検出処理ユニットに伝送するステップとを含むことを特徴とするチップ短絡検出方法。
18. 前記短絡検出端子と前記検出待ち接続端子との電位の高低差、又は、２つ以上の前記短絡検出端子の電位の高低差を検出することによって、前記短絡検出端子と前記検出待ち接続端子との間に短絡が存在するか否かを判断し、
    短絡が存在すると判断した場合、短絡異常処理を実行することを特徴とする請求項１７に記載の方法。
19. 前記インクカートリッジチップに短絡が存在すると判断した場合に実行する前記短絡異常処理は、
    前記接続端子のうちの少なくとも１つと前記インクカートリッジチップの低圧電子素子との接続を切断するステップ、
    前記接続端子のうちの２つ以上の接続端子間の接続を切断するステップ、及び、
    記録装置に前記インクカートリッジチップが異常であると表示する信号を発信するステップの少なくともいずれか１つを含むことを特徴とする請求項１８に記載の方法。