JP6166769B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6166769B2
JP6166769B2 JP2015242094A JP2015242094A JP6166769B2 JP 6166769 B2 JP6166769 B2 JP 6166769B2 JP 2015242094 A JP2015242094 A JP 2015242094A JP 2015242094 A JP2015242094 A JP 2015242094A JP 6166769 B2 JP6166769 B2 JP 6166769B2
Authority
JP
Japan
Prior art keywords
gold
electrode pad
wire loop
gold ball
wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015242094A
Other languages
English (en)
Other versions
JP2016034048A (ja
Inventor
勲 栗田
勲 栗田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2015242094A priority Critical patent/JP6166769B2/ja
Publication of JP2016034048A publication Critical patent/JP2016034048A/ja
Application granted granted Critical
Publication of JP6166769B2 publication Critical patent/JP6166769B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4899Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
    • H01L2224/48991Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids being formed on the semiconductor or solid-state body to be connected
    • H01L2224/48992Reinforcing structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Description

本発明は、半導体ICチップと外部電極端子とをワイヤボンディングによって形成されるワイヤループで接続した構造を有する半導体装置に関するものである。
半導体装置の製造に際して、半導体ICチップの電極パッドとインナーリードとをワイヤボンディングによって電気的に接続する方法が種々提案されている(例えば、特許文献1及び2参照)。例えば、典型的なワイヤボンディングでは、図13に示されるように、ダイパッド1上に接着剤2で固定された半導体ICチップ3の電極パッド4に、ワイヤボンディング装置(図示せず)によって金球5をボンディングする工程と、金球5の頂部5aから真上方向に所定の長さH6aのネック部(垂直立ち上がり部)6aが形成されるようにワイヤループ6を形成する工程と、ワイヤループ6をインナーリード40まで引き出してインナーリード40にボンディングする工程とを有している。
特開2008−117888号公報 特開2008−34567号公報
しかしながら、上記従来の製造方法におけるワイヤボンディングでは、金球5の頂部5aに発生するストレス(応力)を低減するために、ワイヤループ6のネック部6aの長さH6aをある程度長くする必要があった。このため、半導体ICチップ3とワイヤループ6とを含む従来の半導体装置においては、ワイヤループ6の高さHを十分に低くすることは困難であり、半導体装置の薄型化を十分に実現することができないという問題があった。
そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、薄型化された半導体装置を提供することにある。
本発明に係る半導体装置は、矩形の主面と前記主面の一辺に対応して設けられた電極パッドとを備えた半導体チップと、前記電極パッドに対応して設けられ、前記半導体チップと離間して配置された外部電極と、前記電極パッドに接続された第1の金球からなる一端と、前記電極パッドの対応する前記外部電極に接続された他端と、前記一辺を跨いで前記第1の金球と前記他端とを接続するワイヤと、を備えたワイヤループと、記ワイヤと前記第1の金球の頂部に接続された底部を有する第2の金球と、を有し、前記主面に対し垂直方向に投影された前記第2の金球の中心位置は、前記主面に対し垂直方向に投影された前記第1の金球の中心位置に対して、前記ワイヤの長手方向にずれており且つ前記電極パッドの前記一辺側に位置し、前記第2の金球は、前記主面に対し垂直方向に投影された前記第2の金球に対応する領域が、前記主面に対し垂直方向に投影された前記第1の金球に対応する領域の前記一辺とは反対側の端面を露出させる位置に、配置され、前記ワイヤは前記第1の金球と前記第2の金球とに挟まれていることを特徴としている。
本発明によれば、ワイヤループの最上部の高さを低くすることができる位置にバンプ金球をボンディングしているので、半導体装置の薄型化を実現することができる。
本発明の第1の実施形態に係る半導体装置の製造方法の一工程(その1)を概略的に示す縦断面図である。 本発明の第1の実施形態に係る半導体装置の製造方法の一工程(その2)を概略的に示す縦断面図である。 本発明の第1の実施形態に係る半導体装置の製造方法の一工程(その3)を概略的に示す縦断面図である。 本発明の第1の実施形態に係る半導体装置の製造方法の一工程(その4)(第1の実施形態に係る半導体装置)を概略的に示す縦断面図である。 図4の構造体を概略的に示す平面図である。 本発明の第1の実施形態に係る半導体装置及びその製造方法を説明するための要部拡大図である。 本発明の第2の実施形態に係る半導体装置を概略的に示す縦断面図である。 図7の構造体を概略的に示す平面図である。 本発明の第2の実施形態に係る半導体装置及びその製造方法を説明するための要部拡大図である。 本発明の第3の実施形態に係る半導体装置を概略的に示す縦断面図である。 図10の構造体を概略的に示す平面図である。 本発明の第3の実施形態に係る半導体装置及びその製造方法を説明するための要部拡大図である。 従来の半導体装置を概略的に示す縦断面図である。
第1の実施形態.
図1〜図4は、本発明の第1の実施形態に係る半導体装置の製造方法の工程を概略的に示す縦断面図であり、図5は、図4の構造体を概略的に示す平面図である。
第1の実施形態に係る半導体装置の製造方法においては、先ず、図1に示されるように、ダイパッド11上に接着剤12で固定された半導体ICチップ13と、外部電極端子としてのインナーリード40とを、ワイヤボンディング装置(図示せず)の所定位置に置く。このとき、一般的には、インナーリード40は、半導体ICチップ13の表面よりも低い位置に配置される。第1の実施形態においては、半導体ICチップ13として、その上面に、インナーリード40に向かう方向に並ぶワイヤボンディング用の第1の電極パッド14aと第2の電極パッド14bとを備えたものを用いる。第1の電極パッド14aと第2の電極パッド14bとは、別個の電極であるが、半導体ICチップ13内で電気的に接続されている。また、第1の実施形態においては、第1の電極パッド14aと第2の電極パッド14bとは、上面が同じ高さに形成されている。
また、第1の実施形態においては、半導体ICチップ13として、その上面に、絶縁膜18を備えたものを用いてもよい。この絶縁膜18は、少なくともバンプ金球17とインナーリード40とを電気的に接続するワイヤループ16の下に形成されていればよい。この場合には、後述するワイヤループ16の高さが低くなりすぎて、半導体ICチップ13に接触する場合であっても、接触箇所は絶縁膜18であるので、性能上の不具合は発生しない。
次に、図2に示されるように、ワイヤボンディング装置のキャピラリ(図示せず)によって、半導体ICチップ13の第1の電極パッド14aに金球(第1の金球)15によってワイヤの一端をボンディングし、インナーリード40にワイヤの他端をボンディングして、第1の電極パッド14aからインナーリード40までのワイヤループ16を形成する。このとき、第1の電極パッド14a側からインナーリード40に向かってワイヤループ16を形成することで、後の工程で第2の電極パッド14b上にワイヤループ16を挟んでバンプ金球17をボンディングする際に、一般に最もループが高くなるボンディング始点近傍のワイヤループ16をバンプ金球17で押さえ付け、かつワイヤループ16と第1の電極パッド14aと電気的に接続された第2の電極パッド14bとの電気的接続を図れるようになるため、ワイヤループ16の低ループ化を図りつつも半導体ICチップ13とインナーリード40との電気的信頼性を確保するという本願発明の効果をより得ることができる。この場合のワイヤループ16の高さは、約80〜150μmであるが、低ループ(例えば、約80〜100μm)であることが望ましい。
次に、図3に示されるように、ワイヤボンディング装置のキャピラリ50の先端にバンプ金球(第2の金球)17aを形成し、その後、図4に示されるように、金球15よりインナーリード40側の半導体ICチップ13上の所定位置、すなわち、第2の電極パッド14b上の位置で、ワイヤループ16の途中を半導体ICチップ13側に押し下げるように、バンプ金球17をボンディングする。バンプ金球17は、ワイヤループ16を挟んで第2の電極パッド14bに電気的に接続されること、及び、その第2の電極パッド14bが第1の電極パッド14aと電気的に接続されていることをもって、低ループとしたことによって仮に金球15上のワイヤループ16が破断したとしても半導体ICチップ13とインナーリード40との電気的接続の信頼性を確保することが可能となる。
図6は、本発明の第1の実施形態に係る半導体装置及びその製造方法を説明するための要部拡大図である。図6に示されるように、前記所定位置(例えば、金球15の中心位置とバンプ金球17の中心位置との間の距離D17で特定できる)は、バンプ金球17によるワイヤループ16のボンディング後のワイヤループ16の最上部の高さを、バンプ金球17によるワイヤループ16のボンディング前のワイヤループ16の最上部の高さよりも低くする位置であって、少なくともバンプ金球17よりインナーリード40側のワイヤループ16の最上部の高さH16をバンプ金球17の頂部17aの高さH17よりも低くする位置に設定される。また、前記所定位置は、ワイヤループ16の全体の中の最上部の高さ(バンプ金球17より金球15側をも含む範囲内で最上部の高さ)を、バンプ金球17の頂部17aよりも低くする位置(例えば、高さ50μm以下)に設定されることが望ましい。
前記所定位置は、金球15の位置、インナーリード40の位置、ワイヤループ16及びバンプ金球17を構成する材料、使用するキャピラリの動作条件、金球15の頂部15aに発生するストレスの許容値などの各種条件に基づいて、例えば、計算により、又は、実験的に求めることができる。例えば、バンプ金球17の位置は、バンプ金球17をボンディングする前のワイヤループ16が最も高くなる位置又はその近傍位置にすることが好ましい。したがって、半導体ICチップ13は、第2の電極パッド14bを、求められた前記所定位置に対応する位置にするように形成する必要がある。
以上に説明したように、第1の実施形態に係る半導体装置及びその製造方法によれば、ワイヤループ16の途中を半導体ICチップ13側に押し下げるようにバンプ金球17をボンディングすることでワイヤループ16の最上部の高さを低くすることができるため、半導体装置の薄型化を実現することができる。
また、第1の電極パッド14a及び第2の電極パッド14bを別個に設けた場合には、第1の電極パッド14aから第2の電極パッド14bまでの距離を大きく離すことができるので、第1の実施形態の半導体装置及びその製造方法は、バンプ金球17によるボンディング位置を金球15によるボンディング位置から大きく離す必要がある場合に好適である。例えば、ループ長が長い(例えば3mm以上)場合は、ワイヤループ16の高い場所が半導体ICチップ13周辺付近ではなくワイヤループ16の中央部付近となる場合があり、その場合は、第1の電極パッド14aから第2の電極パッド14bまでの距離をある程度離して、ワイヤループ16の高さを最も低くすることができる位置に第2の電極パッド14bを設けることが効果的である。
第2の実施形態.
図7は、本発明の第2の実施形態に係る半導体装置の製造方法の工程を概略的に示す縦断面図であり、図8は、図7の構造体を概略的に示す平面図であり、図9は、本発明の第2の実施形態に係る半導体装置及びその製造方法を説明するための要部拡大図である。
第2の実施形態に係る半導体装置の製造方法においては、図7に示されるように、ダイパッド21上に接着剤22で固定された半導体ICチップ23と、インナーリード40とを、ワイヤボンディング装置(図示せず)の所定位置に置く。このとき、一般的には、インナーリード40は、半導体ICチップ23の表面よりも低い位置に配置される。第2の実施形態においては、半導体ICチップ23の上面には、インナーリード40に向かう方向に長尺なワイヤボンディング用の1つの電極パッド24が備えられている。第2の実施形態における電極パッド24は、第1の実施形態における第1の電極パッド14aと第2の電極パッド14bとを一体的に形成した構成をも含む。また、半導体ICチップ23の上面には、必要に応じて、絶縁膜28を備えてもよい。この絶縁膜28は、少なくともバンプ金球27とインナーリード40とを電気的に接続するワイヤループ26の下に形成されていればよい。
次に、キャピラリ(図示せず)によって、半導体ICチップ23の電極パッド24に金球25によってワイヤの一端をボンディングし、インナーリード40にワイヤの他端をボンディングして、電極パッド24の金球25からインナーリード40までのワイヤループ26を形成する。
次に、キャピラリの先端にバンプ金球を形成し、その後、金球25よりインナーリード40側の半導体ICチップ23上の所定位置、すなわち、電極パッド24の金球25よりインナーリード40側のワイヤボンディング用領域に、ワイヤループ26の途中を半導体ICチップ23側に押し下げるように、バンプ金球27によってワイヤループ26をボンディングする。
第1の実施形態の場合と同様に、前記所定位置(例えば、金球25の中心位置とバンプ金球27の中心位置との間の距離D27で特定できる)は、バンプ金球27によるワイヤループ26のボンディング後のワイヤループ26の最上部の高さを、バンプ金球27によるワイヤループ26のボンディング前のワイヤループ26の最上部の高さよりも低くする位置であって、少なくともバンプ金球27よりインナーリード40側のワイヤループ16の最上部の高さH26をバンプ金球27の頂部27aの高さH27よりも低くする位置(例えば、高さ50μm以下)に設定される。また、前記所定位置は、ワイヤループ26の全体の中の最上部の高さをバンプ金球27の頂部27aよりも低くする位置に設定されることが望ましい。
前記所定位置は、金球25の位置、インナーリード40の位置、ワイヤループ26及びバンプ金球27を構成する材料、使用するキャピラリの動作条件、金球25の頂部25aに発生するストレスの許容値などの各種条件に基づいて、例えば、計算により、又は、実験的に求めることができる。したがって、半導体ICチップ23は、電極パッド24を、求められた前記所定位置に対応する位置を含むように広く形成する必要がある。なお、第2の実施形態のように、1つの電極パッドを採用した場合(構成を簡素化した場合)と、第1の実施形態のように複数の電極パッドを形成した場合(電極パッド材料を少なくできる場合)では、機能面において差はない。
以上に説明したように、第2の実施形態に係る半導体装置及びその製造方法によれば、ワイヤループ26の最上部の高さをバンプ金球を設けない場合よりも低くすることができる位置にバンプ金球27をボンディングしているので、半導体装置の薄型化を実現することができる。
また、第2の実施形態に係る半導体装置及びその製造方法によれば、1つの電極パッド24に金球25及びバンプ金球27を設けるので、金球25及びバンプ金球27の距離を小さくしたい場合、すなわち半導体ICチップの面積を小さくしたい場合に好適である。
なお、第2の実施形態は、半導体ICチップ23の上面に、インナーリード40に向かう方向に長尺なワイヤボンディング用の1つの電極パッド24を備えたことを特徴としており、この特徴が、上記第1の実施形態との相違点である。
第3の実施形態.
図10は、本発明の第3の実施形態に係る半導体装置の製造方法の工程を概略的に示す縦断面図であり、図11は、図10の構造体を概略的に示す平面図であり、図12は、第3の実施形態に係る半導体装置及びその製造方法を説明するための要部拡大図である。
第3の実施形態に係る半導体装置の製造方法においては、ダイパッド31上に接着剤32で固定された半導体ICチップ33と、インナーリード40とを、ワイヤボンディング装置(図示せず)の所定位置に置く。このとき、一般的には、インナーリード40は、半導体ICチップ33の表面よりも低い位置に配置される。第3の実施形態においては、半導体ICチップ33の上面には、ワイヤボンディング用の電極パッド34が備えられている。また、半導体ICチップ33の上面には、必要に応じて、絶縁膜(図示せず)を備えてもよい。この絶縁膜は、少なくともバンプ金球37とインナーリード40とを電気的に接続するワイヤループ36の下に形成されていればよい。
次に、ワイヤボンディング装置のキャピラリ(図示せず)によって、半導体ICチップ33の電極パッド34に金球35によってワイヤの一端をボンディングし、インナーリード40にワイヤの他端をボンディングして、電極パッド34の金球35からインナーリード40までのワイヤループ36を形成する。
次に、キャピラリの先端にバンプ金球を形成し、その後、金球35よりインナーリード40側(図12の距離L37)の半導体ICチップ33上の所定位置である金球35上であって、金球35よりインナーリード40側に、ワイヤループ36の途中を半導体ICチップ33側に押し下げるように、バンプ金球37によってワイヤループ36をボンディングする。バンプ金球37によってワイヤループ36をボンディングする工程は、バンプ金球37で金球35の頂部に形成されているワイヤループ36を押さえ付ける工程である。この工程において、金球35の直上より水平方向に少しずらした位置で金球35の頂部に形成されているワイヤループ36をバンプ金球37で押さえ付けてボンディングしてもよい。例えば、金球35の中心位置よりインナーリード40側に中心位置を持つバンプ金球37によって、金球35上にワイヤループ36をボンディングしてもよい。このように、金球35の直上より水平方向に少しずらした位置で金球35の頂部に形成されているワイヤループ36をバンプ金球37で押さえ付けてボンディングすることで、バンプ金球37で金球35の直上から押さえ付ける場合に生じるチップの高さの問題(金球35とバンプ金球37との間にワイヤが入ってしまうためにその分チップ全体としての高さが高くなってしまう)を解決でき、チップ全体としての高さを低くすることができる。金球35とバンプ金球37とでワイヤループ36を挟み込む工程を有することで、図12に示されるように、低ループでワイヤループ36を形成した場合であっても、バンプ金球37で金球35の頂部を補強する構造となっているので、電気的な信頼性を確保することが可能となる。
第3の実施形態に係る半導体装置及びその製造方法によれば、第1の実施形態の場合と同様に、前記所定位置(例えば、金球35の中心位置とバンプ金球37の中心位置との間の距離L37で特定できる)は、バンプ金球37よるワイヤループ36のボンディング後のワイヤループ36の最上部の高さH36を、バンプ金球37よるワイヤループ36のボンディング前のワイヤループ36の最上部の高さよりも低くする位置であって、ワイヤループ36の最上部の高さH36をバンプ金球37の頂部37aの高さH37よりも低くする位置に設定される。すなわち、前記所定位置は、ワイヤループ36の全体の中の最上部の高さH36をバンプ金球37の頂部37aの高さH37よりも低くする位置に設定される。
前記所定位置は、金球35の位置、インナーリード40の位置、ワイヤループ36及びバンプ金球37を構成する材料、使用するキャピラリの動作条件、金球35の頂部に発生するストレスの許容値などの各種条件に基づいて、例えば、計算により、又は、実験的に求めることができる。
以上に説明したように、第3の実施形態に係る半導体装置及びその製造方法によれば、ワイヤループ36の最上部の高さを低くすることができる位置にバンプ金球37をボンディングしているので、半導体装置の薄型化を実現することができる。
また、第3の実施形態に係る半導体装置及びその製造方法によれば、金球35の頂部35aを、金球35の頂部35aを押え付けるバンプ金球37で補強しているので、金球35の頂部35aでワイヤループ36が破断する危険性を低減でき、電気的性能の信頼性を確保することが可能になる。
11,21,31 ダイパッド、 12,22,32 接着剤、 13,23,33 半導体ICチップ、 14a 第1の電極パッド、 14b 第2の電極パッド、 15,25,35 金球、 16,26,36 ワイヤループ、 17,27,37 バンプ金球、 18,28 絶縁膜、 24,34 電極パッド、 40 インナーリード。

Claims (3)

  1. 矩形の主面と前記主面の一辺に対応して設けられた電極パッドとを備えた半導体チップと、
    前記電極パッドに対応して設けられ、前記半導体チップと離間して配置された外部電極と、
    前記電極パッドに接続された第1の金球からなる一端と、前記電極パッドの対応する前記外部電極に接続された他端と、前記一辺を跨いで前記第1の金球と前記他端とを接続するワイヤと、を備えたワイヤループと、
    記ワイヤと前記第1の金球の頂部に接続された底部を有する第2の金球と、
    を有し、
    前記主面に対し垂直方向に投影された前記第2の金球の中心位置は、前記主面に対し垂直方向に投影された前記第1の金球の中心位置に対して、前記ワイヤの長手方向にずれており且つ前記電極パッドの前記一辺側に位置し、
    前記第2の金球は、前記主面に対し垂直方向に投影された前記第2の金球に対応する領域が、前記主面に対し垂直方向に投影された前記第1の金球に対応する領域の前記一辺とは反対側の端面を露出させる位置に、配置され、
    前記ワイヤは前記第1の金球と前記第2の金球とに挟まれている
    ことを特徴とする半導体装置。
  2. 前記電極パッドの表面から前記第2の金球の頂部までの高さは、前記電極パッドの表面と同一平面上から前記ワイヤループの最上部までの高さよりも高いことを特徴とする請求項1に記載の半導体装置。
  3. 前記電極パッドと前記外部電極との間に位置する前記主面上には、絶縁膜が形成されていることを特徴とする請求項1又は2に記載の半導体装置。
JP2015242094A 2015-12-11 2015-12-11 半導体装置 Active JP6166769B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015242094A JP6166769B2 (ja) 2015-12-11 2015-12-11 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015242094A JP6166769B2 (ja) 2015-12-11 2015-12-11 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2013111057A Division JP5890798B2 (ja) 2013-05-27 2013-05-27 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2016034048A JP2016034048A (ja) 2016-03-10
JP6166769B2 true JP6166769B2 (ja) 2017-07-19

Family

ID=55452785

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015242094A Active JP6166769B2 (ja) 2015-12-11 2015-12-11 半導体装置

Country Status (1)

Country Link
JP (1) JP6166769B2 (ja)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3659406B2 (ja) * 2001-06-07 2005-06-15 セイコーエプソン株式会社 バンプ構造とバンプの製造方法
JP4105996B2 (ja) * 2003-07-25 2008-06-25 株式会社新川 ワイヤボンディング方法
US7475802B2 (en) * 2004-04-28 2009-01-13 Texas Instruments Incorporated Method for low loop wire bonding
JP2008117888A (ja) * 2006-11-02 2008-05-22 Rohm Co Ltd 電子部品、およびワイヤボンディング方法

Also Published As

Publication number Publication date
JP2016034048A (ja) 2016-03-10

Similar Documents

Publication Publication Date Title
JP3797992B2 (ja) 半導体装置
JP5529371B2 (ja) 半導体装置及びその製造方法
JP2008187109A (ja) 積層型半導体装置とその製造方法
JP5393986B2 (ja) 半導体装置の配線基板、半導体装置、電子装置及びマザーボード
JP2011054727A (ja) 半導体装置、その製造方法、及びワイヤボンディング方法
US20080185717A1 (en) Semiconductor device including bump electrodes
JP5890798B2 (ja) 半導体装置及びその製造方法
JP6166769B2 (ja) 半導体装置
TW201108373A (en) Semiconductor device and method for manufacturing the same
JP2007214238A (ja) 半導体装置およびその製造方法
JP2007150144A (ja) 半導体装置およびその製造方法
JP4216295B2 (ja) バンプ構造およびその形成方法、ならびにそれを用いた半導体装置
JP2008166621A (ja) 半導体装置およびその製造方法
KR20110062482A (ko) 본딩 구조물의 형성 방법
US9536859B2 (en) Semiconductor device packaging having plurality of wires bonding to a leadframe
JP2007134504A (ja) 半導体装置
JP2005353854A (ja) 配線基板およびそれを用いた半導体装置
JP2007088220A (ja) 半導体装置の製造方法
JP2008041999A (ja) 半導体装置およびその製造方法
CN111316428B (zh) 半导体装置以及半导体装置的制造方法
JP5543071B2 (ja) 半導体装置およびこれを有する半導体モジュール
KR20070045359A (ko) 적어도 하나의 테스트 컨택트 구조를 포함하는 칩과 이를포함한 웨이퍼
JP3941953B2 (ja) 半導体装置およびその製造方法
JP4547405B2 (ja) ワイヤボンディング方法
US20160351464A1 (en) Semiconductor device package

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151211

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160913

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161004

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170530

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170623

R150 Certificate of patent or registration of utility model

Ref document number: 6166769

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150