JP6164815B2 - 時計 - Google Patents

Description

本発明は、電子機器、及びプログラムに関する。

電子機器に対して、多くの市場ニーズがある。例えば、このような市場ニーズに合わせて、製品毎に、専用ＩＣ（集積回路）を開発する場合、ＩＣの開発期間が長期となり、市場ニーズへの対応が遅れる場合があった。また、電子機器に対して機能の追加や仕様の変更があった場合、専用ＩＣを開発しなおす必要がある場合があった。

このため、特許文献１では、ＩＣの入力制御及びリセット信号生成回路に接続されている外部端子に接続されている電圧値により、１つのＩＣに複数の機能の中から、製品に合わせた機能を選択することが提案されている。機能の選択は、例えば、外部端子が２つの場合、予め基板上で、第１の外部端子を電源に接続し、第２の外部端子を接地しておく。そして、このような電子機器では、例えば、出荷時、または電子機器に電池がセットされた後、外部端子の電圧値を読み込み、読み込んだ電圧値に基づいて、電子機器の機能を選択していた。
また、これらの電子機器では、消費電力を低減するため、例えば、外部端子の電圧値（設定値）をフリップフロップ回路等に保持させ、保持されている電圧値に基づいて電子機器の機能を設定している。

特開２０００−４６９６７号公報

しかしながら、特許文献１に記載されている電子機器では、静電気の影響により、出荷時または電池の交換後に保持させた外部端子の設定値が書き換わってしまう場合があるという問題点があった。

本発明は、上記の事情に鑑み成されたものであって、電子機器に対する設定値が書き換わったことを検出できる電子機器、及びプログラムを提供することを目的とする。

上記目的を達成するため、本発明の一態様に係る電子機器は、自電子機器に対する設定状態を示す第１の情報を記憶する第１記憶部と、前記第１の情報を記憶する第２記憶部と、前記第１記憶部と前記第２記憶部とに記憶されている情報を比較し、前記比較した結果、前記第１記憶部と前記第２記憶部とに記憶されている情報が一致していない場合、前記第１記憶部または前記第２記憶部とに記憶されている情報が書き換わっていると判定する比較部と、を備えることを特徴としている。

また、本発明の一態様に係る電子機器において、前記比較部により前記第１記憶部と前記第２記憶部とに記憶されている情報が一致しないと判定された場合、前記設定状態を示す前記第１の情報を前記第１記憶部と前記第２記憶部に記憶する記憶制御部を備えるようにしてもよい。

また、本発明の一態様に係る電子機器において、前記設定状態を示す情報が複数有る場合、前記第１記憶部と前記第２記憶部との組み合わせを、前記設定状態を示す情報毎に複数備えるようにしてもよい。

また、本発明の一態様に係る電子機器において、前記第１記憶部または前記第２記憶部は、自電子機器に対する設定状態を示す複数の情報の一部である前記第１情報を記憶するようにしてもよい。

また、本発明の一態様に係る電子機器において、前記記憶制御部は、前記比較部により前記第１記憶部と前記第２記憶部とに記憶されている情報が一致していると判定された場合であっても、予め定められている周期で前記設定状態を示す前記第１の情報を前記第１記憶部と前記第２記憶部に記憶するようにしてもよい。

また、本発明の一態様に係る電子機器において、前記記憶制御部は、前記第１記憶部または前記第２記憶部に、前記設定状態を示す第１の情報を同一タイミングで記憶し、前記第１記憶部及び前記第２記憶部は、前記記憶制御部により同一タイミングで記憶した前記設定状態を示す第１情報を保持するようにしてもよい。

また、本発明の一態様に係る電子機器において、前記第１記憶部と前記第２記憶部とが別系統の電源ラインに接続されているようにしてもよい。

また、本発明の一態様に係る電子機器において、前記第１記憶部と前記第２記憶部とが別系統のグランドラインに接続されているようにしてもよい。

上記目的を達成するため、本発明の一態様に係るプログラムは、自電子機器のコンピュータに、自電子機器に対する設定状態を示す第１の情報を第１記憶部と第２記憶部に記憶するステップと、前記第１記憶部と前記第２記憶部とに記憶されている情報を比較するステップと、前記比較した結果、前記第１記憶部と前記第２記憶部とに記憶されている情報が一致していない場合、前記第１記憶部と前記第２記憶部とに記憶されている情報が書き換わっていると判定するステップと、を実行させることを特徴としている。

本発明によれば、電子機器に対する設定値が書き換わったことを検出できる電子機器、及びプログラムを提供できる。

第１実施形態における電子機器の概略構成を示す図である。 第１実施形態における処理部の構成例を説明する図である。 図２における各信号のタイミングチャートを示す図である。 第２実施形態に係る処理部の構成例を説明する図である。 図４における各信号のタイミングチャートを示す図である。

以下、本発明の実施の形態について図面を参照しながら説明する。また、以下の例では、電子機器１の例として、電子時計を例に説明する。

［第１実施形態］
図１は、本実施形態における電子機器１の概略構成を示す図である。図１に示すように電子機器１は、処理部１０、操作部２０、表示素子３０、及び電源回路４０を含んで構成されている。処理部１０は、操作部２０、表示素子３０に接続されている。
処理部１０は、外部端子１０１、外部端子１０２、発振回路１０３、分周回路１０４、制御回路１０５、読込信号作成回路（記憶制御部）１０６、仕様入力検出回路１０７、一時記憶回路１０８、一致検出回路（比較部）１０９、一致検出回路（比較部）１１０、機能仕様選択回路１１１、操作入力検出回路１１２、及び表示駆動回路１１３を含んで構成されている。一時記憶回路１０８は、第１記憶回路（第１記憶部）１８１、第２記憶回路（第２記憶部）１８２、第１記憶回路（第１記憶部）１８３、第２記憶回路（第２記憶部）１８４を備えている。

操作部２０は、電子時計の動作モードを切り替えるスイッチである。動作モードとは、例えば、時計動作モード、ストップウォッチ動作モード、アラーム動作モード等である。
表示素子３０は、例えば、液晶表示装置（ＬＣＤ）によって構成される。表示素子３０には、一例としてストップウォッチ動作モード時に計時値が表示され、アラーム動作時にアラーム設定時間が表示され、時計動作モード時に時刻が表示される。
電源回路４０は、処理部１０に電力を供給する。電源回路４０は、例えば、ボタン型電池である。

外部端子１０１及び外部端子１０２は、各々、処理部１０の外部端子であり、電子機器１の用途に応じて電源電圧に接続され、または接地される。例えば、処理部１０が不図示の基板上に取り付けられている場合、外部端子１０１及び外部端子１０２は、各々、配線パターンにより電源パターンに接続され、またはグランドパターンに接続される。

発振回路１０３は、クロック信号を発生させ、発生させたクロック信号を分周回路１０４に出力する。また、発振回路１０３が生成した基準クロック信号は、時計動作、アラーム動作、ストップウォッチ計時動作等にも使用される。
分周回路１０４は、発振回路１０３から入力されたクロック信号を分周して、制御回路１０５の動作用の基準クロック信号を生成し、生成した基準クロック信号を制御回路１０５に出力する。

制御回路１０５は、表示駆動回路１１３を駆動して、表示素子３０に各種の表示をさせる。制御回路１０５は、使用者により操作部２０が操作された場合、操作入力検出回路１１２の出力に応じて、各動作モードの制御、及び電子機器１を構成する各回路要素の制御等を行う。制御回路１０５は、電源回路４０から電力が供給されたことを検出し、検出した結果に基づいて、読込信号作成回路１０６に読込信号を出力する指示を出力する。

読込信号作成回路１０６は、制御回路１０５から入力された読込信号を出力する指示に応じて読込信号を生成し、生成した読込信号を制御端子ａから仕様入力検出回路１０７に出力し、制御端子ｂから一時記憶回路１０８に出力する。また、読込信号作成回路１０６は、一致検出回路１０９または１１０から入力された検出結果を示す信号が、一致を示さない場合、読込信号を生成し、生成した読込信号を制御端子ａから仕様入力検出回路１０７に出力し、制御端子ｂから一時記憶回路１０８に出力する。

仕様入力検出回路１０７は、読込信号作成回路１０６から入力された読込信号に応じて、外部端子１０１に設定されている第１の情報（設定値）を読み込む。以下、外部端子１０１に設定されている第１の情報を、外部端子１０１の設定値という。仕様入力検出回路１０７は、読み込んだ外部端子１０１の設定値を第１記憶回路１８１及び第２記憶回路１８２へ出力する。なお、第１の情報（設定値）とは、電子機器１に対する設定状態を示す情報であり、例えば、ハイレベルの電圧値、またはローレベルの電圧値である。電子機器１の電源電圧が５Ｖ（ボルト）の場合、ローレベルの電圧値は、例えば、０Ｖから２Ｖの範囲の電圧値であり、ハイレベルの電圧値は、例えば、３Ｖから５Ｖの範囲の電圧値である。
仕様入力検出回路１０７は、読込信号作成回路１０６から入力された読込信号に応じて、外部端子１０２に設定されている電子機器１に対する設定状態を示す第１の情報（設定値）を読み込む。以下、外部端子１０２に設定されている第１の情報を、外部端子１０２の設定値という。仕様入力検出回路１０７は、読み込んだ外部端子１０２の設定値を第１記憶回路１８３及び第２記憶回路１８４へ出力する。

第１記憶回路１８１及び第２記憶回路１８２は、読込信号作成回路１０６から入力された読込信号に応じて、仕様入力検出回路１０７から入力された外部端子１０１の設定値を保持する。
第１記憶回路１８３及び第２記憶回路１８４は、読込信号作成回路１０６から入力された読込信号に応じて、仕様入力検出回路１０７から入力された外部端子１０２の設定値を保持する。
第１記憶回路１８１、第２記憶回路１８２、第１記憶回路１８３及び第２記憶回路１８４は、一例としてＤ型ラッチ回路である。

一致検出回路１０９は、第１記憶回路１８１及び第２記憶回路１８２に保持されている設定値を読み込み、読み込んだ設定値が一致しているか否か判定する。一致検出回路１０９は、読み込んだ設定値が一致していないと判定した場合、読込信号を出力する指示を読込信号作成回路１０６に出力する。一致検出回路１０９は、読み込んだ設定値が一致していると判定した場合、一致していることを示す信号を機能仕様選択回路１１１に出力する。
一致検出回路１１０は、第１記憶回路１８３及び第２記憶回路１８４に保持されている設定値を読み込み、読み込んだ設定値が一致しているか否か判定する。一致検出回路１１０は、読み込んだ設定値が一致していないと判定した場合、読込信号を出力する指示を読込信号作成回路１０６に出力する。一致検出回路１１０は、読み込んだ設定値が一致していると判定した場合、一致していることを示す信号を機能仕様選択回路１１１に出力する。

機能仕様選択回路１１１は、一致検出回路１０９から一致していることを示す信号が入力された場合、且つ一致検出回路１１０から一致していることを示す信号が入力された場合、第１記憶回路１８１及び第１記憶回路１８３に保持されている設定値を読み込む。機能仕様選択回路１１１は、読み込んだ設定値の組み合わせに基づいて、電子機器１で使用する機能を示す情報を制御回路１０５に出力する。例えば、第１記憶回路１８１に保持されている設定値がハイレベルであり、第１記憶回路１８３に保持されている設定値がローレベルである場合、機能仕様選択回路１１１は、読み込んだ設定値の組み合わせを示す情報を制御回路１０５に出力するようにしてもよい。
また、機能仕様選択回路１１１内に予め第１記憶回路１８１に保持されている設定値と第１記憶回路１８３に保持されている設定値との組み合わせと、電子機器１で使用する機能とが関連づけて記憶させておいてもよい。このように電子機器１で使用する機能が関連づけて記憶されている場合、機能仕様選択回路１１１は、読み込んだ設定値の組み合わせに基づく電子機器１で使用する機能を示す情報を制御回路１０５に出力するようにしてもよい。

操作入力検出回路１１２は、使用者が操作部２０を操作したことを検出し、検出した結果を示す情報を制御回路１０５に出力する。
表示駆動回路１１３は、制御回路１０５の制御に応じて、表示素子３０に各種の表示を行うように駆動する。

図２は、本実施形態における処理部１０の構成例を説明する図である。
図２に示すように、仕様入力検出回路１０７は、ＡＮＤ回路２０１、ＮチャネルＦＥＴ（電界効果トランジスタ）２０２、抵抗２０３、ＡＮＤ回路２０４、ＮチャネルＦＥＴ２０５、及び抵抗２０６を含んで構成されている。第１記憶回路１８１は、Ｄ型ラッチ回路２２１を含んで構成されている。第２記憶回路１８２は、Ｄ型ラッチ回路２２２を含んで構成されている。第１記憶回路１８３は、Ｄ型ラッチ回路２２３を含んで構成されている。第２記憶回路１８４は、Ｄ型ラッチ回路２２４を含んで構成されている。なお、図２では、図１に示した処理部１０の発振回路１０３、分周回路１０４、操作入力検出回路１１２、及び表示駆動回路１１３を省略して図示している。

外部端子１０１は、ＡＮＤ回路２０１の入力端子の一端と、抵抗２０３の一端に接続されている。
抵抗２０３の他端は、ＮチャネルＦＥＴ２０２のドレインに接続されている。
ＡＮＤ回路２０１の入力端子の他端は、ＮチャネルＦＥＴ２０２のゲートと、読込信号作成回路１０６の制御端子ａに接続されている。ＡＮＤ回路２０１の出力端子は、Ｄ型ラッチ回路２２１のＤ入力端子とＤ型ラッチ回路２２２のＤ入力端子とに接続されている。
ＮチャネルＦＥＴ２０２のソースは、接地されている。ＮチャネルＦＥＴ２０２は、一例として、ＮチャネルＭＯＳＦＥＴ（金属酸化物電界効果トランジスタ）であってもよい。
Ｄ型ラッチ回路２２１のクロック端子（ＣＬ）は、読込信号作成回路１０６の制御端子ｂに接続されている。Ｄ型ラッチ回路２２１のＱ出力端子は、一致検出回路１０９の一方端に接続されている。Ｄ型ラッチ回路２２１のＱの反転出力端子は、オープン（未接続状態）である。
Ｄ型ラッチ回路２２２のクロック端子（ＣＬ）は、読込信号作成回路１０６の制御端子ｂに接続されている。Ｄ型ラッチ回路２２２のＱ出力端子は、一致検出回路１０９の他方端に接続されている。Ｄ型ラッチ回路２２２のＱの反転出力端子は、オープンである。

外部端子１０２は、ＡＮＤ回路２０４の入力端子の一端と、抵抗２０６の一端に接続されている。
抵抗２０６の他端は、ＮチャネルＦＥＴ２０５のドレインに接続されている。
ＡＮＤ回路２０４の入力端子の他端は、ＮチャネルＦＥＴ２０５のゲートと、読込信号作成回路１０６の制御端子ａとに接続されている。ＡＮＤ回路２０４の出力端子は、Ｄ型ラッチ回路２２３のＤ入力端子とＤ型ラッチ回路２２４のＤ入力端子とに接続されている。
ＮチャネルＦＥＴ２０５のソースは、接地されている。ＮチャネルＦＥＴ２０５は、一例として、ＮチャネルＭＯＳＦＥＴ（金属酸化物電界効果トランジスタ）であってもよい。
Ｄ型ラッチ回路２２３のクロック端子（ＣＬ）は、読込信号作成回路１０６の制御端子ｂに接続されている。Ｄ型ラッチ回路２２３のＱ出力端子は、一致検出回路１１０の一方端に接続されている。Ｄ型ラッチ回路２２３のＱの反転出力端子は、オープンである。
Ｄ型ラッチ回路２２４のクロック端子（ＣＬ）は、読込信号作成回路１０６の制御端子ｂに接続されている。Ｄ型ラッチ回路２２４のＱ出力端子は、一致検出回路１１０の他方端に接続されている。Ｄ型ラッチ回路２２４のＱの反転出力端子は、オープンである。

図３は、図２における各信号のタイミングチャートを示す図である。図３において、横軸は時間を表し、縦軸は信号レベルを表している。また、図３に示す信号は、図２において、外部端子１０１がハイレベル、外部端子１０２がオープンの例である。また、図３の各信号は、静電気等の影響を受けていない場合の例である。
図３において、信号ＯＰ＿ＲＥＡＤ１は、読込信号作成回路１０６の制御端子ａが出力する読込信号であり、信号ＯＰ＿ＲＥＡＤ２は、読込信号作成回路１０６の制御端子ｂが出力する読込信号である。信号ＯＰＤ１は、Ｄ型ラッチ回路２２１のＤ入力端子及びＤ型ラッチ回路２２２のＤ入力端子に入力される信号である。信号ＯＰ１１＿Ｑは、Ｄ型ラッチ回路２２１のＱ出力端子から出力される信号であり、信号ＯＰ１２＿Ｑは、Ｄ型ラッチ回路２２２のＱ出力端子から出力される信号である。
信号ＯＰＤ２は、Ｄ型ラッチ回路２２３のＤ入力及びＤ型ラッチ回路２２４のＤ入力端子に入力される信号である。信号ＯＰ２１＿Ｑは、Ｄ型ラッチ回路２２３のＱ出力端子から出力される信号であり、信号ＯＰ２２＿Ｑは、Ｄ型ラッチ回路２２４のＱ出力端子から出力される信号である。

時刻ｔ１において、信号ＯＰ＿ＲＥＡＤ１はローレベルからハイレベルに切り替わる。この結果、ＮチャネルＦＥＴ２０２がオン状態になる。この結果、ＡＮＤ回路２０１の入力端子の一方端がハイレベルになり、他方端がローレベルからハイレベルに切り替わる。この結果、ＡＮＤ回路２０１の２つの入力端子に入力される信号がともにハイレベルになるため、ＡＮＤ回路２０１の出力端子に接続されているＤ型ラッチ回路２２１及びＤ型ラッチ回路２２２におけるＤ入力端子の入力信号ＯＰＤ１は、ローレベルからハイレベルに切り替わる。

また、時刻ｔ１において、ＮチャネルＦＥＴ２０５がオン状態になる。この結果、ＡＮＤ回路２０４の一方端がローレベルになり、他方端がローレベルからハイレベルに切り替わる。この結果、ＡＮＤ回路２０４の２つの入力端子に入力される信号の電圧値が異なるため、ＡＮＤ回路２０４の出力端子に接続されているＤ型ラッチ回路２２３及びＤ型ラッチ回路２２４におけるＤ入力端子の入力信号ＯＰＤ２は、ローレベルのままで変化しない。

次に、時刻ｔ２において、信号ＯＰ＿ＲＥＡＤ２はローレベルからハイレベルに切り替わる。この結果、Ｄ型ラッチ回路２２１及びＤ型ラッチ回路２２２の各クロック入力端子には、ハイレベルの信号が入力される。この結果、Ｄ型ラッチ回路２２１及びＤ型ラッチ回路２２２は、クロック入力端子に入力される信号がローレベルからハイレベルに切り替わったとき、Ｄ入力端子に入力されている信号を読み込む。
次に、時刻ｔ３において、信号ＯＰ＿ＲＥＡＤ２はハイレベルからローレベルに切り替わる。この結果、Ｄ型ラッチ回路２２１及びＤ型ラッチ回路２２２の各クロック入力端子に入力される信号は、ハイレベルからローレベルに切り替わる。この結果、Ｄ型ラッチ回路２２１及びＤ型ラッチ回路２２２は、クロック入力端子に入力される信号がハイレベルからローレベルに切り替わったときの信号レベルを保持する。なお、Ｄ型ラッチ回路２２１及びＤ型ラッチ回路２２２が保持する信号レベルは、ハイレベルかローレベルである。この結果、Ｄ型ラッチ回路２２１及びＤ型ラッチ回路２２２は、ハイレベルを保持し続ける。この結果、Ｄ型ラッチ回路２２１及びＤ型ラッチ回路２２２のＱ出力信号ＯＰ１１＿Ｑ及びＯＰ１２＿Ｑは、ハイレベルの信号を一致検出回路１０９に出力する。

時刻ｔ２において、Ｄ型ラッチ回路２２３及びＤ型ラッチ回路２２４の各クロック入力端子には、ハイレベルの信号が入力される。この結果、Ｄ型ラッチ回路２２３及びＤ型ラッチ回路２２４は、クロック入力端子に入力される信号がローレベルからハイレベルに切り替わったとき、Ｄ入力端子に入力されている信号を読み込む。
次に、時刻ｔ３において、信号ＯＰ＿ＲＥＡＤ２はハイレベルからローレベルに切り替わる。この結果、Ｄ型ラッチ回路２２３及びＤ型ラッチ回路２２４の各クロック入力端子に入力される信号は、ハイレベルからローレベルに切り替わる。この結果、Ｄ型ラッチ回路２２３及びＤ型ラッチ回路２２４は、クロック入力端子に入力されている信号がハイレベルからローレベルに切り替わったときの信号レベルを保持する。なお、Ｄ型ラッチ回路２２３及びＤ型ラッチ回路２２４が保持する信号レベルは、ハイレベルかローレベルである。この結果、Ｄ型ラッチ回路２２３及びＤ型ラッチ回路２２４は、ローレベルを保持し続ける。この結果、Ｄ型ラッチ回路２２３及びＤ型ラッチ回路２２４のＱ出力信号ＯＰ２１＿Ｑ及びＯＰ２２＿Ｑは、ローレベルを一致検出回路１１０に出力する。

上述したように、Ｄ型ラッチ回路２２１及びＤ型ラッチ回路２２２は、信号ＯＰ＿ＲＥＡＤ２の立ち下がりの時刻ｔ３において、同じタイミングで外部端子１０１の設定値を保持する。同様に、Ｄ型ラッチ回路２２３及びＤ型ラッチ回路２２４は、信号ＯＰ＿ＲＥＡＤ２の立ち下がりの時刻ｔ３において、同じタイミングで外部端子１０２の設定値を保持する。このように、同じタイミングで外部端子１０１の設定値を保持するため、Ｄ型ラッチ回路２２１及びＤ型ラッチ回路２２２に保持される値は同じ値が保持される。同様に、同じタイミングで外部端子１０２の設定値を保持するため、Ｄ型ラッチ回路２２３及びＤ型ラッチ回路２２４に保持される値は同じ値が保持される。このように、例えば電源供給後に同じ値の設定値をＤ型ラッチ回路２２１及びＤ型ラッチ回路２２２に保持し、または同じ値の設定値をＤ型ラッチ回路２２３及びＤ型ラッチ回路２２４に保持しているため、一致検出回路１０９または１１０は、取得した２つの設定値を比較することで、設定値が書き換わっていることを検出できる。

例えば、電源回路４０がボタン型電池であった場合、ボタン型電池が電子機器１にセットされたとき、読込信号作成回路１０６からの読込信号に応じて、Ｄ型ラッチ回路２２１〜２２４は、外部端子１０１及び１０２の設定値を保持し続ける。換言すると、一時記憶回路１０８は、外部端子１０１及び１０２の設定値を記憶する。

次に、Ｄ型ラッチ回路２２１〜２２４に保持されている設定値が、静電気等の影響で書き換わった場合について、図２を用いて説明する。
一例として、Ｄ型ラッチ回路２２１に保持されている設定値が、ハイレベルからローレベルに書き換わった状態について説明する。
一致検出回路１０９は、Ｄ型ラッチ回路２２１及びＤ型ラッチ回路２２２に保持されている設定値を読み込み、読み込んだ設定値が一致しているか否か判定する。この場合、読み込んだ設定値が一致していないため、一致検出回路１０９は、読込信号を出力する指示を読込信号作成回路１０６に出力する。

一致検出回路１１０は、Ｄ型ラッチ回路２２３及びＤ型ラッチ回路２２４に保持されている設定値を読み込み、読み込んだ設定値が一致しているか否か判定する。一致検出回路１１０は、この場合、読み込んだ設定値が一致しているため、一致検出回路１１０は、一致していることを示す信号を機能仕様選択回路１１１に出力する。
読込信号作成回路１０６は、一致検出回路１０９から入力された読込信号を出力する指示に応じて読込信号を生成し、生成した読込信号を制御端子ａから仕様入力検出回路１０７に出力し、制御端子ｂからＤ型ラッチ回路２２１及びＤ型ラッチ回路２２２に出力する。なお、読込信号作成回路１０６は、生成した読込信号を制御端子ｂからＤ型ラッチ回路２２３及びＤ型ラッチ回路２２４にも出力するようにしてもよい。

このように本実施形態では、一致検出回路１０９がＤ型ラッチ回路２２１及びＤ型ラッチ回路２２２に保持されている設定値が一致するか否かの判定を行い、または一致検出回路１１０がＤ型ラッチ回路２２３及びＤ型ラッチ回路２２４に保持されている設定値が一致するか否かの判定を行うことで、Ｄ型ラッチ回路２２１〜Ｄ型ラッチ回路２２４に保持されている設定値が書き換わっていることを検出できる。そして本実施形態では、Ｄ型ラッチ回路２２１〜Ｄ型ラッチ回路２２４に保持されている設定値が静電気等の影響で書き換わっている場合、外部端子１０１の設定値をＤ型ラッチ回路２２１及びＤ型ラッチ回路２２２に再保持させ、外部端子１０２の設定値をＤ型ラッチ回路２２３及びＤ型ラッチ回路２２４に再保持させる。この結果、本実施形態の電子機器１は、外部端子１０１及び１０２の設定値に基づく機能を選択することができる。

以上のように、本実施形態における電子機器１は、自電子機器に対する設定状態を示す第１の情報を記憶する第１記憶部と、第１の情報を記憶する第２記憶部と、第１記憶部と前記第２記憶部とに記憶されている情報を比較し、比較した結果、第１記憶部と第２記憶部とに記憶されている情報が一致していない場合、第１記憶部と第２記憶部とに記憶されている情報が書き換わっていると判定する比較部（一致検出回路１０９または１１０）と、を備える。
このような構成により、本実施形態における電子機器１は、比較部（一致検出回路１０９）が、第１記憶部（第１記憶回路１８１）と第２記憶部（第２記憶回路１８２）とに記憶されている設定値を比較する。または、本実施形態における電子機器１は、比較部（一致検出回路１１０）が、第１記憶部（第１記憶回路１８３）と第２記憶部（第２記憶回路１８４）とに記憶されている設定値を比較する。本実施形態における電子機器１は、比較した結果、第１記憶部と第２記憶部とに記憶されている設定値が一致しない場合、第１記憶部と第２記憶部とに記憶されている設定値が書き換わってしまったと判定する。これにより、本実施形態の電子機器１は、電子機器に対する設定値が書き換わったことを検出できる。この結果、本実施形態では、静電気や内部の電池が消耗して電圧が不安定になった場合であっても、電子機器に対する設定値が書き換わったことを検出できる電子機器を提供できる。

さらに、処理部１０は、第１記憶回路１８１（または１８３）と第２記憶回路１８２（または１８４）に記憶されている設定値が異なっている場合、外部端子１０１及び外部端子１０２の設定値を再度読み込む。そして、処理部１０は、読み込んだ設定値をＤ型ラッチ回路２２１〜Ｄ型ラッチ回路２２４に保持しなおさせる。この結果、本実施形態における電子機器１は、予め設定されている機能を示す情報が書き換わってしまった場合であっても、修正することができる。

仮に、図１において、一時記憶回路１０８が第１記憶回路１８１と１８３のみの場合、電子機器は、外部端子１０１及び１０２から読み込んだ設定値が、静電気等で書き換わっているか否かを判定できない。第１記憶回路１８１と１８３のみを有している電子機器の場合、制御回路１０５は、外部端子１０１及び１０２の設定値を頻繁に、例えば１秒間隔で読み込む。このように、頻繁に外部端子１０１及び１０２の設定値を読み込む場合、電子機器１は、読み込む毎に電力を消費することになる。
しかしながら、本実施形態の電子機器１では、一時記憶回路１０８が第１記憶回路１８１と第２記憶回路１８２を二重にし、または第１記憶回路１８３と第２記憶回路１８４を二重にしてある。そして、本実施形態の電子機器１は、一致検出回路１０９（または１１０）により保持されている値が一致しているか否かを検出し、一致していないときに外部端子１０１及び１０２の設定値を再読込するようにしたので、再読み込みの回数を低減できる。この結果、本実施形態の電子機器１は、外部端子の設定値を読み込むために消費される電力を低減できる。

また、例えば図２において、静電気等により第１記憶回路１８１及び第２記憶回路１８２に各々保持されている設定値が、両方とも書き換わることもある。保持されている設定値が両方とも書き換わった場合、第１記憶回路１８１及び第２記憶回路１８２から読み出した設定値は、同じ値である。なお、設定値は、ハイレベルとローレベルの２値であるとする。このような場合、一致検出回路１０９は、読み込んだ設定値が同じ値のため、第１記憶回路１８１及び第２記憶回路１８２に各々保持されている設定値が書き換わっていても検出できない。このため、本実施形態では、制御回路１０５は、予め定められている周期で、読込信号作成回路１０６に対して読込信号を生成する指示を出力するようにしてもよい。なお、予め定められている周期とは、例えば、１分間に１回、１時間に１回のうちのいずれかであってもよい。本実施形態では、予め定められている周期で外部端子１０１の設定値を第１記憶回路１８１及び第２記憶回路１８２に保持し直す、または外部端子１０２の設定値を第１記憶回路１８３及び第２記憶回路１８４に保持し直すようにしてもよい。
この結果、本実施形態によれば、静電気等の影響により第１記憶回路１８１及び第２記憶回路１８２に各々保持されている設定値が、両方とも書き換わってしまった場合であっても、第１記憶回路１８１及び第２記憶回路１８２に正しい設定値を保持し直すことができる。同様に、本実施形態によれば、静電気等の影響により第１記憶回路１８３及び第２記憶回路１８４に各々保持されている設定値が、両方とも書き換わってしまった場合であっても、第１記憶回路１８３及び第２記憶回路１８４に正しい設定値を保持し直すことができる。この場合であっても、例えば１秒周期で外部端子１０１及び１０２の設定値を第１記憶回路１８１（または１８３）及び第２記憶回路１８２（または１８４）に保持し直す場合と比較して、保持しなおすときに消費される電力を大幅に低減することができる。

［第２実施形態］
第１実施形態では、外部端子１０１及び１０２に設定値が設定されている例を説明した。第２実施形態では、外部端子１０１及び１０２の代わりに電子機器で使用する機能を示す第１の情報が不揮発性メモリに予め記憶されている例を説明する。

図４は、本実施形態に係る処理部１０ａの構成例を説明する図である。なお、図４において、図１または図２と同様の機能を有する機能部は、同じ符号を用いて説明を省略する。また、図４において、図２と同様に、処理部１０ａは、発振回路１０３、分周回路１０４、操作入力検出回路１１２、及び表示駆動回路１１３を省略して図示している。

図４に示すように、電子機器１ａの処理部１０ａは、第１不揮発性メモリ３０１、及び第２不揮発性メモリ３０２に接続されている。
第１記憶回路１８１ａは、Ｄ型ラッチ回路２２１ａを含んで構成されている。第２記憶回路１８２ａは、Ｄ型ラッチ回路２２２ａを含んで構成されている。第１記憶回路１８３ａは、Ｄ型ラッチ回路２２３ａを含んで構成されている。第２記憶回路１８４ａは、Ｄ型ラッチ回路２２４ａを含んで構成されている。

Ｄ型ラッチ回路２２１ａのＤ入力端子は、第１不揮発性メモリ３０１の出力端子に接続され、クロック端子（ＣＬ）は、読込信号作成回路１０６の制御端子ｂに接続されている。Ｄ型ラッチ回路２２１ａのＱ出力端子は、一致検出回路１０９の一方端に接続され、Ｑの反転出力端子は、オープンである。
Ｄ型ラッチ回路２２２ａのＤ入力端子は、第１不揮発性メモリ３０１の出力端子に接続され、クロック端子（ＣＬ）は、読込信号作成回路１０６の制御端子ｂに接続されている。Ｄ型ラッチ回路２２２ａのＱ出力端子は、一致検出回路１０９の他方端に接続され、Ｑの反転出力端子は、オープンである。

Ｄ型ラッチ回路２２３ａのＤ入力端子は、第２不揮発性メモリ３０２の出力端子に接続され、クロック端子（ＣＬ）は、読込信号作成回路１０６の制御端子ｂに接続されている。Ｄ型ラッチ回路２２３ａのＱ出力端子は、一致検出回路１１０の一方端に接続され、Ｑの反転出力端子は、オープンである。
Ｄ型ラッチ回路２２４ａのＤ入力端子は、第２不揮発性メモリ３０２の出力端子に接続され、クロック端子（ＣＬ）は、読込信号作成回路１０６の制御端子ｂに接続されている。Ｄ型ラッチ回路２２４ａのＱ出力端子は、一致検出回路１１０の他方端に接続され、Ｑの反転出力端子は、オープンである。

図５は、図４における各信号のタイミングチャートを示す図である。図５において、横軸は時間を表し、縦軸は信号レベルを表している。また、図５に示す信号は、図４において、第１不揮発性メモリ３０１の出力電圧値がハイレベル、第２不揮発性メモリ３０２の出力がオープンの例である。また、図５の各信号は、静電気等の影響を受けていない場合の例である。
図５において、信号ＯＰ＿ＲＥＡＤ２は、読込信号作成回路１０６の制御端子ｂが出力する読込信号である。信号ＯＰＤ１は、Ｄ型ラッチ回路２２１ａのＤ入力端子及びＤ型ラッチ回路２２２ａのＤ入力端子に入力される信号である。信号ＯＰ１１＿Ｑは、Ｄ型ラッチ回路２２１ａのＱ出力端子から出力される信号であり、信号ＯＰ１２＿Ｑは、Ｄ型ラッチ回路２２２ａのＱ端子から出力される信号である。
信号ＯＰＤ２は、Ｄ型ラッチ回路２２３ａのＤ入力端子及びＤ型ラッチ回路２２４ａのＤ入力端子に入力される信号である。信号ＯＰ２１＿Ｑは、Ｄ型ラッチ回路２２３ａのＱ出力端子から出力される信号であり、信号ＯＰ２２＿Ｑは、Ｄ型ラッチ回路２２４ａのＱ出力端子から出力される信号である。

時刻ｔ１１において、信号ＯＰ＿ＲＥＡＤ２はローレベルからハイレベルに切り替わる。この結果、Ｄ型ラッチ回路２２１ａ及びＤ型ラッチ回路２２２ａの各クロック入力端子には、ハイレベルの信号が入力される。この結果、Ｄ型ラッチ回路２２１ａ及びＤ型ラッチ回路２２２ａは、クロック入力端子に入力された信号がローレベルからハイレベルに切り替わったときの信号を読み込む。
次に、時刻ｔ１２において、信号ＯＰ＿ＲＥＡＤ２はハイレベルからローレベルに切り替わる。この結果、Ｄ型ラッチ回路２２１ａ及びＤ型ラッチ回路２２２ａの各クロック入力端子に入力される信号は、ハイレベルからローレベルに切り替わる。この結果、Ｄ型ラッチ回路２２１ａ及びＤ型ラッチ回路２２２ａは、クロック入力端子に入力される信号がハイレベルからローレベルに切り替わったときの信号レベルを保持する。なお、Ｄ型ラッチ回路２２１ａ及びＤ型ラッチ回路２２２ａが保持する信号レベルは、ハイレベルかローレベルである。この結果、Ｄ型ラッチ回路２２１ａ及びＤ型ラッチ回路２２２ａは、ハイレベルを保持し続ける。この結果、Ｄ型ラッチ回路２２１ａ及びＤ型ラッチ回路２２２ａのＱ出力信号ＯＰ１１＿Ｑ及びＯＰ１２＿Ｑは、ハイレベルを一致検出回路１０９に出力する。

時刻ｔ１１において、Ｄ型ラッチ回路２２３ａ及びＤ型ラッチ回路２２４ａの各クロック入力端子には、ハイレベルの信号が入力される。この結果、Ｄ型ラッチ回路２２３ａ及びＤ型ラッチ回路２２４ａは、クロック入力端子に入力される信号がローレベルからハイレベルに切り替わったときの信号を読み込む。
次に、時刻ｔ１２において、信号ＯＰ＿ＲＥＡＤ２はハイレベルからローレベルに切り替わる。この結果、Ｄ型ラッチ回路２２３ａ及びＤ型ラッチ回路２２４ａの各クロック入力端子に入力される信号は、ハイレベルからローレベルに切り替わる。この結果、Ｄ型ラッチ回路２２３ａ及びＤ型ラッチ回路２２４ａは、クロック入力端子に入力される信号がハイレベルからローレベルに切り替わったときの信号レベルを保持する。なお、Ｄ型ラッチ回路２２３ａ及びＤ型ラッチ回路２２４ａが保持する信号レベルは、ハイレベルかローレベルである。この結果、Ｄ型ラッチ回路２２３ａ及びＤ型ラッチ回路２２４ａは、ローレベルを保持し続ける。この結果、Ｄ型ラッチ回路２２３ａ及びＤ型ラッチ回路２２４ａのＱ出力信号ＯＰ２１＿Ｑ及びＯＰ２２＿Ｑは、ローレベルを一致検出回路１１０に出力する。

例えば、電源回路４０がボタン型電池であった場合、ボタン型電池が電子機器１ａにセットされたとき、読込信号作成回路１０６からの読込信号に応じて、Ｄ型ラッチ回路２２１ａと２２２ａは、第１不揮発性メモリ３０１の出力設定値を保持し続け、Ｄ型ラッチ回路２２３ａと２２４ａは、第２不揮発性メモリ３０２の出力設定値を保持し続ける。換言すると、一時記憶回路１０８ａは、第１不揮発性メモリ３０１及び第２不揮発性メモリ３０２の各設定値を記憶する。

このように、本実施形態の電子機器１ａでは、処理部１０ａは、第１実施形態と同様に、第１記憶回路１８１ａと第２記憶回路１８２ａに記憶されている設定値を比較し、第１記憶回路１８３ａと第２記憶回路１８４ａに記憶されている設定値を比較する。
そして、処理部１０ａは、第１実施形態と同様に、第１記憶回路１８１ａと第２記憶回路１８２ａに記憶されている設定値が異なっている場合、第１記憶回路１８１ａに記憶されている設定値、または第２記憶回路１８２ａに記憶されている設定値が書き換わっていると判定する。あるいは、処理部１０ａは、第１記憶回路１８３ａと第２記憶回路１８４ａに記憶されている設定値が異なっている場合、第１記憶回路１８３ａに記憶されている設定値、または第２記憶回路１８４ａに記憶されている設定値が書き換わっていると判定する。この結果、本実施形態の電子機器１ａは、静電気や内部の電池が消耗して電圧が不安定になった場合であっても、電子機器に対する設定値が書き換わったことを検出できる電子機器を提供できる。
さらに、処理部１０ａは、第１記憶回路１８１ａ（または１８３ａ）と第２記憶回路１８２ａ（または１８４ａ）に記憶されている設定値が書き換わっている場合、第１不揮発性メモリ３０１及び第２不揮発性メモリ３０２の設定値をＤ型ラッチ回路２２１ａ〜Ｄ型ラッチ回路２２４ａに再保持させる。この結果、本実施形態における電子機器１ａは、第１記憶回路１８１ａ（または１８３ａ）と第２記憶回路１８２ａ（または１８４ａ）に記憶されている設定値が書き換わってしまった場合であっても、第１記憶回路１８１ａ（または１８３ａ）と第２記憶回路１８２ａ（または１８４ａ）に記憶されている各設定値を修正することができる。

なお、本実施形態では、第１不揮発性メモリ３０１と第２不揮発性メモリ３０２とに、各々、電子機器１ａで使用する機能を示す第１の情報が不揮発性メモリに予め記憶されている例を説明したが、これに限られない。例えば、第１不揮発性メモリ３０１は、第１不揮発性メモリ３０１と第２不揮発性メモリ３０２とに記憶されている第１番目と第２番目を有する第１の情報を記憶し、かつ複数の端子を有していてもよい。そして、第１不揮発性メモリ３０１は、第１の出力端子がＤ型ラッチ回路２２１ａ及び２２２ａの各Ｄ入力端子に接続され、第２の出力端子がＤ型ラッチ回路２２３ａ及び２２４ａの各Ｄ入力端子に接続されるように構成されていてもよい。第１不揮発性メモリ３０１は、第１番目の第１の情報を第１の出力端子からＤ型ラッチ回路２２１ａ及び２２２ａに出力し、第２番目の第１の情報を第１の出力端子からＤ型ラッチ回路２２３ａ及び２２４ａに出力するようにしてもよい。

なお、本実施形態では、第１記憶回路（１８１ａ、１８３ａ）と第２記憶回路（１８２ａ、１８４ａ）に保持されている値が書き換わっている場合、第１不揮発性メモリ３０１及び第２不揮発性メモリ３０２の設定値を再読込する例を説明したが、これに限られない。第１実施形態と同様に、電子機器１ａは、記憶されている値が不一致時の再読み込みに加えて、予め定められている周期で再読み込みを行うようにしてもよい。これにより、本実施形態の電子機器１ａは、読み込みに必要な消費電力を低減する効果が得られる。

なお、図１、図２、及び図４において、機能仕様選択回路１１１は、第１記憶回路１８１（含む１８１ａ）と第１記憶回路１８３（含む１８３ａ）に記憶されている設定値を、読み込む例を示したが、これに限られない。機能仕様選択回路１１１は、第２記憶回路１８２（含む１８２ａ）と第２記憶回路１８４（含む１８４ａ）に記憶されている設定値を読み込むようにしてもよい。あるいは、機能仕様選択回路１１１は、第１記憶回路１８１（含む１８１ａ）と第２記憶回路１８４（含む１８４ａ）に記憶されている設定値を読み込むようにしてもよい。または、機能仕様選択回路１１１は、第２記憶回路１８２（含む１８２ａ）と第１記憶回路１８３（含む１８３ａ）に記憶されている設定値を読み込むようにしてもよい。

なお、第１実施形態、及び第２実施形態では、第１記憶回路（１８１、１８１ａ、１８３、１８３ａ）または第２記憶回路（１８２、１８２ａ、１８４、１８４ａ）に記憶されている設定値が書き換わっていることを検出した場合、外部端子または不揮発性メモリの設定値を第１記憶回路または第２記憶回路に再保持させる例を説明したが、これに限られない。制御回路１０５は、処理部１０（含む１０ａ）または電子機器１（含む１ａ）全体をリセットして、再起動するようにしてもよい。リセットを行う場合、処理部１０（含む１０ａ）は、再起動後、外部端子１０１及び外部端子１０２、または第１不揮発性メモリ３０１及び第２不揮発性メモリ３０２の設定値を、第１記憶回路（１８１、１８１ａ、１８３、１８３ａ）及び第２記憶回路（１８２、１８２ａ、１８４、１８４ａ）に記憶しなおすようにしてもよい。

なお、第１実施形態では、外部端子が２つの例を説明したが、これに限られない。外部端子は、１つ以上であればよい。また、処理部１０は、外部端子毎に第１記憶回路と第２記憶回路との組を設けるようにしてもよい。例えば、外部端子が４つの場合、各外部端子に対応する第１記憶回路と第２記憶回路との組を４組設けるようにしてもよい。あるいは、処理部１０は、外部端子が複数有る場合、複数の外部端子の内、少なくとも１つ以上の外部端子に対応する第１記憶回路と第２記憶回路との組を設けるようにしてもよい。
同様に、第１不揮発性メモリ３０１及び第２不揮発性メモリ３０２毎に第１記憶回路と第２記憶回路との組を設けるようにしてもよい。

また、第１実施形態、及び第２実施形態における第１記憶回路（１８１、１８３、１８１ａ、１８３ａ）と第２記憶回路（１８２、１８４、１８２ａ、１８４ａ）とは、異なる電源ラインに接続され、異なるグランドラインに接続されているようにしてもよい。これにより、一方の電源ラインに静電気が飛びつき、第１記憶回路または第２記憶回路に保持されていた設定値が書き換わった場合であっても、他方の電源ラインに接続されている第１記憶回路または第２記憶回路に保持されていた設定値に対する静電気の影響を低減できる。この結果、本実施形態では、第１記憶回路または第２記憶回路に保持されている一方の設定値が書き換わった場合であっても、他方の記憶回路に記憶されている設定値が書き換わらないため、保持されている設定値が書き換わったことを検出できる。
また、処理部１０を不図示の基板上に配置する場合、第１記憶回路と第２記憶回路とは、静電気や電源の変化の影響を受けにくい位置に互いに離して配置するようにしてもよい。

なお、第１実施形態、及び第２実施形態では、一時記憶回路１０８の一例としてＤ型ラッチ回路を用いる例を説明したが、これに限られない。一時記憶回路１０８は、クロック端子に入力される信号の立ち上がり時の入力電圧値または立ち下がり時の入力電圧値を保持できればよい。一時記憶回路１０８は、例えば、Ｄ型フリップフロップ回路、ＲＳ型ラッチ回路、ＲＳ型フリップフロップ回路、ＪＫ型ラッチ回路、ＪＫ型フリップフロップ回路、ラッチ回路等を用いるようにしてもよい。

なお、第１実施形態、及び第２実施形態では、１つの設定値を２つの記憶部（第１記憶回路１８１（含む１８１ａ）と第２記憶回路１８２（含む１８２ａ）、または第１記憶回路１８３（含む１８３ａ）と第２記憶回路１８４（含む１８４ａ））に記憶する例を説明したが、これに限られない。記憶回路は２つ以上であればよく、３つ以上であってもよい。例えば、図１において、処理部１０は、外部端子１０１の設定値を、第１記憶回路１８１、第２記憶回路１８２、及び不図示の第３記憶回路に記憶させるようにしてもよい。そして、一致検出回路１０９は、第１記憶回路１８１、第２記憶回路１８２、及び第３記憶回路に記憶されている設定値を比較し、比較した結果、記憶されている設定値が一致しない場合、読込信号を出力する指示を読込信号作成回路１０６に出力するようにしてもよい。
さらに、機能を選択するための外部端子が複数有る場合、外部端子の設定値を記憶する記憶回路の数は、外部端子毎に等しくなくてもよい。例えば、図１において、外部端子１０１の設定値を記憶する記憶部が３つ、外部端子１０２の設定値を記憶する記憶回路が２つであってもよい。

なお、第１実施形態、及び第２実施形態では、第１記憶回路（１８１、１８３、１８１ａ、１８３ａ）及び第２記憶回路（１８２、１８４、１８２ａ、１８４ａ）に、設定値としてハイレベルかローレベルを記憶する例を説明したが、これに限られない。記憶する設定値は、例えば、ハイレベル、ローレベル、及びハイレベルとローレベルとの間の中間値を含む３値であってもよい。

なお、本発明における処理部の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより情報の読み込み、情報が一致しているか否かの検出、情報の再読み込み等の処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータシステム」は、ホームページ提供環境（あるいは表示環境）を備えたＷＷＷシステムも含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。

また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。

１、１ａ…電子機器、１０、１０ａ…処理部、２０…操作部、３０…表示素子、４０…電源回路、１０１…外部端子、１０２…外部端子、１０３…発振回路、１０４…分周回路、１０５…制御回路、１０６…読込信号作成回路、１０７…仕様入力検出回路、１０８…一時記憶回路、１０９…一致検出回路、１１０…一致検出回路、１１１…機能仕様選択回路、１１２…操作入力検出回路、１１３…表示駆動回路、１８１、１８１ａ、１８３、１８３ａ…第１記憶回路、１８２、１８２ａ、１８４、１８４ａ…第２記憶回路、２２１〜２２４、２２１ａ〜２２４ａ…Ｄ型ラッチ回路

Claims (7)

1. 複数の機能のうち特定の機能により動作する時計において、
   前記機能の設定用の端子が接続され前記特定の機能を設定する第１の情報を記憶する第１記憶部と、
   前記機能の設定用の端子が接続され前記第１の情報を記憶する第２記憶部と、
   前記第１記憶部と前記第２記憶部とに記憶されている情報を比較し比較結果を出力する比較部と、
   前記比較結果が前記第１記憶部の前記第１の情報と前記第２記憶部の前記第１の情報とが一致していないものである場合、前記特定の機能を設定する第１の情報を前記第１記憶部及び第２の記憶部の少なくとも一方に再度記憶させる処理部と、
   前記再度記憶された第１の情報に基づいて前記特定の機能を選択する機能選択回路と、を備えることを特徴とする時計。
2. 前記設定状態を示す情報が複数有る場合、前記第１記憶部と前記第２記憶部との組み合わせを、前記設定状態を示す情報毎に複数備える
   ことを特徴とする請求項１に記載の時計。
3. 前記第１記憶部または前記第２記憶部は、
   自電子機器に対する設定状態を示す複数の情報の一部である前記第１の情報を記憶する ことを特徴とする請求項１または請求項２に記載の時計。
4. 前記記憶制御部は、
   前記比較部により前記第１記憶部と前記第２記憶部とに記憶されている情報が一致していると判定された場合であっても、予め定められている周期で前記設定状態を示す前記第１の情報を前記第１記憶部と前記第２記憶部に記憶する
   ことを特徴とする請求項１に記載の時計。
5. 前記記憶制御部は、
   前記第１記憶部または前記第２記憶部に、前記設定状態を示す第１情報を同一タイミングで記憶し、
   前記第１記憶部及び前記第２記憶部は、
   前記記憶制御部により同一タイミングで記憶した前記設定状態を示す第１情報を保持する
   ことを特徴とする請求項１または請求項４に記載の時計。
6. 前記第１記憶部と前記第２記憶部とが別系統の電源ラインに接続されている
   ことを特徴とする請求項１から請求項３のいずれか１項に記載の時計。
7. 前記第１記憶部と前記第２記憶部とが別系統のグランドラインに接続されている
   ことを特徴とする請求項１から請求項３、請求項６のいずれか１項に記載の時計。

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