JP2011113173A - リアルタイムクロック装置、情報処理装置、電子機器 - Google Patents
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Abstract
【課題】時間に正確に割り込み信号を発生させるリアルタイムクロック装置等を提供する。
【解決手段】
桁上げ制御部30と、計時部40と、割り込み出力制御部50を含むリアルタイムクロック装置10であって、桁上げ制御部30は、基準クロック信号200とアクセス信号600Dに基づいて桁上げ信号300を生成し、計時部40は、桁上げ信号300に基づき計時処理を行って計時情報を生成し、割り込み出力制御部50は、基準クロック信号200に基づいて、アクセス信号600Dの状態に影響されない割り込み信号106を生成して、リアルタイムクロック装置10の外部に出力する。
【選択図】図1
【解決手段】
桁上げ制御部30と、計時部40と、割り込み出力制御部50を含むリアルタイムクロック装置10であって、桁上げ制御部30は、基準クロック信号200とアクセス信号600Dに基づいて桁上げ信号300を生成し、計時部40は、桁上げ信号300に基づき計時処理を行って計時情報を生成し、割り込み出力制御部50は、基準クロック信号200に基づいて、アクセス信号600Dの状態に影響されない割り込み信号106を生成して、リアルタイムクロック装置10の外部に出力する。
【選択図】図1
Description
本発明はリアルタイムクロック装置、情報処理装置、電子機器等に関する。
リアルタイムクロック(RTC)装置は、現在時刻・曜日・カレンダー等の情報を管理し、CPUや他の装置等がその情報を利用できるようにするものである。リアルタイムクロック装置は、発振器から入力したクロック信号を分周して例えば1Hzの基準クロック信号を生成し、基準クロック信号を用いた計時カウンター等によって計時を行う。リアルタイムクロック装置は、CPU等が電源オフの時にもバッテリーから電源供給を受け継続して計時を行う。例えば、CPUが電源をオフにするときにその時刻情報をリアルタイムクロック装置に書き込めば、CPUが再度動作するときに、正確な現在時刻情報等をリアルタイムクロック装置から受け取ることができる。リアルタイムクロック装置は様々な電子機器において用いられている。
ここで、リアルタイムクロック装置は、CPU等から任意のタイミングでアクセスされる。このとき、内部の計時情報がアクセス途中で変化して不整合を生じないように、リアルタイムクロック装置は一般に、CPU等がリアルタイムクロック装置にアクセスしている間はその計時情報を更新しない。そして、前記アクセスの終了後に保持されていた更新信号等に基づいて、計時情報の更新が行われる。
そして、タイマー設定値やアラーム設定値に基づいて発生するCPU等への割り込み信号は、通常、計時情報の更新のタイミングに合わせて発生する。このため、CPU等がリアルタイムクロック装置にアクセスしている間は、割り込み信号が出力されないことになる。そのため、タイマー設定値との比較によって、定期的に割り込み信号を発生させる場合には、CPU等のアクセスの影響を受けて割り込み周期が一定間隔でない状態が生じ得る。そして、アラーム設定値との比較によって、特定の時刻に割り込み信号を発生させる場合には、CPU等のアクセスの影響を受けて、割り込みが発生する時刻が厳密には正確でない状態が生じ得る。
割り込み信号の発生又は受け取り側の割り込み処理が禁止されるような状況が生じても、実現しているシステムに悪影響を与えないことが明らかであれば、特に補正等は行わないとする考え方もある。例えば、特許文献1の発明では、特定のプログラムの処理中は割り込み処理が禁止されるが、当該プログラムが他より優先的に処理され、かつ処理時間が十分に短いことがシステムとして保証されている。そのため、割り込み処理について、当該システムが必要とする周期性を満足するものとして扱っている。
しかし、一般にCPU等がリアルタイムクロック装置にアクセスするタイミングは計時情報の更新タイミングとは無関係である。また、アクセス期間も、転送エラーによって自動的にデータの再転送などが行われる場合には、一定とはならない。そして、CPU等がリアルタイムクロック装置の計時情報にアクセスするためのバスがシリアル転送方式である場合には、一回の転送でミリ秒オーダーの時間がかかる場合もある。よって、CPU等からのアクセス中は割り込み発生が禁止されるような仕様のリアルタイムクロック装置では、割り込み信号が常に指定間隔をおいて定期的に発生すること、又は割り込み信号が指定時刻に正確に発生することを保証することはできない。
そして、例えば、割り込み信号を発生するリアルタイムクロック装置とその割り込み信号を受け取るCPUを含むシステムでは、CPUは割り込み信号を受け取ってから計時情報を得るためにリアルタイムクロック装置にアクセスする場合が多い。もし、リアルタイムクロック装置からの割り込み信号が定期的に発生せず遅延を生じる可能性がある場合には、遅延の影響を最小にするために、その割り込み処理の優先順位を予め高めるなどのシステム設定変更を要する。これは、相対的に他の割り込み処理の優先順位が低下することを意味し、システム全体としてのパフォーマンス低下があり得る。また、ユーザーが視覚等により認識できる表示用の信号、例えばLEDの点滅などと当該割り込み信号が関連付けられている場合には、前記割り込み信号の遅延によりLEDの点滅の間隔が周期的でなくなることもあり得る。そのとき、ユーザーには故障が生じたとの認識を与えるので適切ではない。このように、割り込み発生の周期性が崩れるとシステム全体に影響を及ぼす場合がある。
本発明はこのような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、本発明に係るリアルタイムクロック装置は、外部からアクセスがある場合でもその影響を受けることなく、予め設定された間隔で定期的に、又は予め設定された時刻に正確に、割り込み信号を出力することができる。
なお、以下の実施形態においても正論理と負論理の信号が混在して用いられる。そこで、混乱を避けるために、信号がアクティブ状態にあること、すなわち正論理の信号においては論理レベルが1となっていて、負論理の信号においては論理レベルが0となっている状態を、その信号がアサートされたと表現する。逆に、非アクティブ状態にあることを、その信号がネゲートされたと表現する。
(1)本発明は、桁上げ制御部と、計時部と、割り込み出力制御部を含むリアルタイムクロック装置であって、前記桁上げ制御部は、基準クロック信号とアクセス信号に基づいて桁上げ信号を生成し、前記計時部は、前記桁上げ信号に基づき計時処理を行って計時情報を生成し、前記割り込み出力制御部は、前記基準クロック信号に基づいて、前記アクセス信号の状態に影響されない割り込み信号を生成して、リアルタイムクロック装置の外部に出力する。
本発明によれば、外部からアクセスがある場合でもその影響を受けることなく、割り込み信号を生成して出力することができる。よって、予め設定された間隔で定期的に、又は予め設定された時刻に正確に、割り込み信号を出力することが可能となる。
(2)このリアルタイムクロック装置において、前記桁上げ制御部は、基準クロック信号とアクセス信号に基づいて、前記アクセス信号がアサートされている期間に、前記基準クロック信号に基づいて所与の間隔毎に生成される桁上げ信号のパルスが含まれるか否かを判定し、含まれると判定した場合には、その桁上げ信号のパルスをアクセス信号がネゲートされるまで遅延させ、含まれないと判定した場合には、前記所与の間隔毎に生成される桁上げ信号のパルスを生成してもよい。
本発明によれば、計時情報については外部からのアクセスの有無を判断し、当該アクセス中は計時情報が更新されないように制御する。そのため、例えばCPUがこのリアルタイムクロック装置にアクセスして計時情報を読む場合に、アクセス途中でリアルタイムクロック装置によって計時情報が更新されてしまい、不正確なデータがCPUに渡されることを防ぐことができる。
(3)このリアルタイムクロック装置において、前記桁上げ制御部の桁上げ信号は、アサート時のパルス幅のデューティー比が、前記基準クロック信号に比べて小さくてもよい。
本発明によれば、桁上げ信号の信号レベルにより桁上げ処理の要求を判断するシステムにおいて、桁上げ信号のパルスのデューティー比を小さくすることにより短時間で桁上げ処理を終わらせることができる。桁上げ信号は、基準クロック信号に基づいて生成されるが、その基準クロック信号よりもデューティー比が小さいことが望ましい。短時間で桁上げ処理を終わらせることによって、次に外部からのアクセスがあるまでに桁上げ処理を終了させて、外部から正確な計時情報にアクセスすることを可能にする。
(4)このリアルタイムクロック装置において、前記割り込み出力制御部は、生成した前記割り込み信号を予め設定されたタイミングでネゲートしてもよい。
本発明によれば、割り込み信号の波形を受け取り側の仕様に合わせて柔軟に変更することができる。
(5)本発明は、上記のいずれかに記載のリアルタイムクロック装置を含む集積回路装置である。
(6)この集積回路装置において、CPUを含み、前記CPUは、前記割り込み信号を受けてから前記リアルタイムクロック装置にアクセスしてもよい。
本発明によれば、CPUからのアクセス間隔が短い集積回路装置においても、割り込み信号を受けてからアクセスする限りCPUは正確な計時情報を受け取ることができる。
(7)本発明は、上記のいずれかに記載の集積回路装置を含む電子機器である。
図1は本実施形態に係るリアルタイムクロック装置10のブロック図である。リアルタイムクロック装置10は、桁上げ制御部30と、計時部40と、割り込み出力制御部50を含む。
桁上げ制御部30は、基準クロック信号200とアクセス信号600Dに基づいて桁上げ信号300を生成する。
基準クロック信号200は、桁上げ制御部30で桁上げ信号300を生成するのに用いられるクロック信号であり、例えば1Hzの基準クロック信号でもそれ以外の周波数の基準クロック信号でもよい。また、単数であっても複数のクロックでもよいし、リアルタイムクロック装置10の外部から供給されても、リアルタイムクロック装置10の内部で生成されてもよい。
アクセス信号600Dは、リアルタイムクロック装置10に対し外部からアクセスがある場合にアサートされる信号である。アクセス信号600Dは、例えばCPUからリアルタイムクロック装置10へのアクセス要求信号そのものでもよいし、外部からのアクセス要求を表す所定の通信手順を検出することによりリアルタイムクロック装置10の内部で生成される信号であってもよい。
桁上げ信号300は、例えば1Hzの基準クロック信号に基づく秒桁上げ信号である。桁上げ制御部30は、アクセス信号600Dによって外部からのアクセス要求の有無を把握しつつ、基準クロック信号200に基づいて桁上げ信号300の生成を行う。
計時部40は、桁上げ信号300に基づき計時処理を行う。計時処理とは、例えば計時情報として保持されている計時部40が有する計時カウンターの値を書き換えたり、更新したりすること等をいう。
割り込み出力制御部50は、基準クロック信号200に基づいて、アクセス信号600Dの状態に影響されない割り込み信号106を生成して、リアルタイムクロック装置10の外部に出力する。基準クロック信号200は、桁上げ制御部30に入力される信号と同一でも異なっていてもよく、前記の通り1Hzの基準クロック信号でもそれ以外の周波数の基準クロック信号でもよい。また、単数であっても複数のクロックでもよいし、リアルタイムクロック装置10の外部から供給されても、リアルタイムクロック装置10の内部で生成されてもよい。
割り込み出力制御部50が生成して出力する割り込み信号106は、リアルタイムクロック装置10の外部にあるCPU等への割り込み要求出力である。正論理でも負論理の信号でもよく、割り込み出力制御部50がそのパルス幅を任意に設定できてもよい。
割り込み信号106はアクセス信号600Dの状態には依存しない。割り込み出力制御部50は、外部からアクセス要求がある場合でもその影響を受けることなく、予め設定された間隔又は予め設定された時刻に割り込み信号106を生成することができる。
1.第1実施例
図2は本実施形態に係るリアルタイムクロック装置10のブロック図である。図1と同じ要素には同じ番号を付してあり、説明は省略する。
図2は本実施形態に係るリアルタイムクロック装置10のブロック図である。図1と同じ要素には同じ番号を付してあり、説明は省略する。
図1の構成に加えて、リアルタイムクロック装置10は、分周回路部20と、インターフェース部60と、バス70と、レジスタ部80を含む。そして、割り込み出力制御部50は、タイマー部502とアラーム部504を含む。
分周回路部20は、入力クロック信号102を分周して、少なくとも1Hzのクロック信号を含む基準クロック信号200Aを生成する。基準クロック信号200Aは、図1の基準クロック信号200に対応する。入力クロック信号102は、リアルタイムクロック装置10の外部から供給されてもよい。また、リアルタイムクロック装置10が水晶振動子等を含む場合には、その振動子等と接続された発振回路から供給されてもよい。
入力クロック信号102は、内部で1Hzの基準クロック信号を簡単な回路構成で得られるように例えば32768Hzの周波数を有する信号であってもよい。分周回路部20が生成する基準クロック信号200Aは、1Hzの基準クロック以外にも、リアルタイムクロック装置10で使用される複数の基準クロックを生成してもよい。例えば2Hzの基準信号を用意した場合には、0.5秒間隔でタイミングを測ることが可能となり、1秒間隔では適さない用途の信号(例えばLED点灯用の信号)等での利用が可能となる。
基準クロック信号200Aは、桁上げ制御部30や割り込み出力制御部50のクロック信号として使用される。特に、割り込み出力制御部50は、桁上げ信号300に依存することなく基準クロック信号200Aのみに基づいて割り込み信号106を生成することができる。
インターフェース部60は、リアルタイムクロック装置10に対する外部からのアクセス要求に基づいてアクセス信号600を生成し、アクセス要求に従ってデータの送受信を行う。ここで、インターフェース部60の構成は特定の形態に限らない。例えばシリアルインターフェースであっても、パラレルインターフェースであってもよい。なお、アクセス信号600は、図1のアクセス信号600Dに対応する。
入出力信号104は、そのインターフェースに応じて適宜必要な信号を含むものとする。例えば、三線式シリアルインターフェースの場合には、入出力信号104は、シリアルクロック(図6(B)のCLK)、双方向のデータ線(図6(B)のDIO)、イネーブル信号(図6(B)のCEI)を含んでもよい。このとき、インターフェース部60は、前記イネーブル信号をアクセス信号600としてもよい。また、別の例として、I2Cバスの場合には、入出力信号104は、シリアルクロック(図6(A)のSCL)、双方向のデータ線(図6(A)のSDA)、を含む。このときインターフェース部60は、前記シリアルクロックと前記データ線の特定の状態を検出して、アクセス信号600を生成してもよい。インターフェース部60が生成するアクセス信号600は、例えば桁上げ制御部30で用いられる。
バス70は、インターフェース部60と、計時部40と、割り込み出力制御部50と、レジスタ部80に接続され、必要なデータの送受信に用いられる経路となる。バス70により、インターフェース部60を経由して、リアルタイムクロック装置10の外部から計時部40、割り込み出力制御部50やレジスタ部80にアクセスすることが可能になる。
例えば、計時部40にある計時情報は、外部からのアクセス要求に基づき、入出力信号104、インターフェース部60、内部信号線706、バス70、内部信号線704を経由して、読み出し又は書き込みが行われてもよい。
タイマー部502は、例えば次の割り込み信号の発生までの時間を測るダウンカウンターを含み、予め設定された初期値(タイマー初期値)からのダウンカウントを繰り返し行うことによって、定期的な割り込み信号を生成する。また、アラーム部504は、例えば計時部40から計時情報を内部信号線704、バス70、内部信号線705経由で取得する。そして、予め設定されたアラーム時刻と前記計時情報との差を計算してアラーム計算値を得る。そして、タイマー部502の場合と同様に、前記アラーム計算値からダウンカウントを行って割り込み信号を生成する。タイマー部502からの割り込み信号とアラーム部504からの割り込み信号は、適当な論理回路(例えばAND)により1つの割り込み信号106として出力されてもよい。また、それぞれが個別の割り込み信号として出力されてもよい。
レジスタ部80は、各種設定を保存しておくレジスタ群を含んでもよい。例えば、前記の「予め設定された初期値」や「予め設定されたアラーム時刻」などはレジスタとして保存され、内部信号線707、バス70、内部信号線705を経由してタイマー部502やアラーム部504に読み込まれてもよい。
タイマー部502やアラーム部504は、一度、前記タイマー初期値や前記アラーム計算値を得た後は、基準クロック信号に基づいてダウンカウントを行う。ダウンカウント中は、計時部40における計時情報の更新の影響を受けることはない。
また、本実施形態ではタイマー部502やアラーム部504はダウンカウンターを有するが、ダウンカウンターではなくアップカウンターを用いてもよく、その構成もバイナリカウンターでもグレイコードカウンターでもその他のカウンターでもよい。さらに、本実施形態ではレジスタ群はレジスタ部に含まれているが、タイマー部502やアラーム部504自体が必要なレジスタを含んでいてもよいし、このようなレジスタを持たなくてもよい。
図2の構成の割り込み出力制御部50は、分周回路部20から出力された基準クロック信号200Aに基づいて、所与のタイミングで定期的に(タイマー部502)又は所与の時刻に(アラーム部504)割り込み信号106を生成できる。そのタイミングはアクセス信号600とは無関係であるため、割り込み信号の発生タイミングはリアルタイムクロック装置10に外部からのアクセスがある場合でも変わらない。よって、本実施形態では割り込み信号が指定間隔をおいて定期的に、又は指定時刻に発生することを保証でき、従来のリアルタイムクロック装置の問題を解決できる。
図3は本実施形態での桁上げ制御部30の構成を示す図である。割り込み信号106の発生については時間的正確性を保ちたい一方で、リアルタイムクロック装置10に外部からのアクセスがある場合には計時情報が更新されないようにしたい、との要求がある。図3はこの要求を満たす構成の一例である。
ここで、上記要求の理由を示す具体例として、リアルタイムクロック装置10に外部のCPUが、23時59分59秒に時、分および秒の情報をこの順番で読み出す場合を考える。仮に、前記アクセス中にも計時情報の更新が認められているとする。すると、読み出し途中に計時情報が更新されて、23時59分00秒という誤った情報を取得するかもしれないし、23時00分00秒という更に誤った情報をCPUが取得するかもしれない。よって、前記アクセス中は計時情報が更新されないことが望ましい。
図3の桁上げ制御部30は、通信時桁上げ判定信号308を出力する通信時桁上げ判定部302と、第1のパルス信号314を生成する桁上げパルス形成部304と、第2のパルス信号316を生成するホールド部306と、通信時桁上げ判定信号308に基づいて第1のパルス信号314、又は第2のパルス信号316を選択するセレクタ310を含み、秒桁上げ信号300Aを出力する。ここで、入力信号200Bは1Hz基準クロック信号である。また、入力信号600はアクセス信号であり、通信時桁上げ判定部302の判定に用いられる。なお、1Hz基準クロック信号200Bと秒桁上げ信号300Aは、それぞれ図2の1Hz基準クロック信号200A、桁上げ信号300に対応する。
ここで、第1のパルス信号314は、桁上げパルス形成部304において、外部からのアクセスがない時に1Hz基準クロック信号200Bに基づいて作られる。また、第2のパルス信号316は、ホールド部306において作られる信号であって、外部からのアクセス中に生じた第1のパルス信号314をそのアクセス終了時まで遅延させた信号である。具体的には、第2のパルス信号316は、第1のパルス信号314を遅延させて作られてもよいし、図3のように第1のパルス信号314とは独立してホールド部306で作られてもよい。
通信時桁上げ判定信号308は、原則として、リアルタイムクロック装置に外部からアクセスがないときは第1のパルス信号314が、アクセスがある場合には第2のパルス信号316が選択されるように通信時桁上げ判定信号308を生成する。ただし、アクセス中に第1のパルス信号314が発生しない場合には、アクセス終了時まで遅延させるべき信号が存在しないため、第1のパルス信号314が選択されるように通信時桁上げ判定信号308を生成する。
そして、セレクタ310は、通信時桁上げ判定信号308に基づいて、秒桁上げ信号300Aとして第1のパルス信号314、又は第2のパルス信号316を選択する。
この秒桁上げ信号300Aに基づいて計時処理を行えば、アクセスがある場合には第2のパルス信号316によりアクセス終了時までパルス信号が発生しないため、アクセス中は計時情報が更新されない。
なお、本実施形態では1Hz基準クロック信号200Bを用いているが、別の基準クロックを用いてもよい。また、本実施形態では秒桁上げ信号300Aを出力しているが、分桁上げ信号といった他の桁上げ信号であってもよい。
図4は本実施形態での計時部40の構成を示す図である。前記の通り、外部からのアクセスがある場合、秒桁上げ信号300Aはアクセス中の更新を避けるために遅延を生じることがある。よって、計時部40においては、秒桁上げ信号300Aが全ての計時カウンターの桁上げタイミングに反映されることが望ましい。
図4の計時部40は、計時情報を保持する秒カウンター401、分カウンター402、時カウンター403、日・週カウンター404、月カウンター405、年カウンター406を含む。それぞれのカウンターの情報は、内部信号線704A〜704Fを経由して、書き込み・読み出しが可能である。カウンター401〜406は、それぞれ、秒桁上げ信号300A、分桁上げ信号421、時桁上げ信号422、日・週桁上げ信号423、月桁上げ信号424、年桁上げ信号425によって更新される。本実施形態では、桁上げ信号300A、421〜425は正論理の信号であり、論理レベルが1の場合にカウンター401〜406において桁上げ処理が行われるものとする。
秒桁上げ信号300Aは、図3の桁上げ制御部30から出力されたものであり、リアルタイムクロック装置10に外部からのアクセスがある間は、前記の通りアサートされることはないので秒カウンター401が更新されることはない。
そして、本実施形態では、桁上げ信号421〜425は、それぞれ隣接する下位のカウンターから出力される桁上げ要求信号と秒桁上げ信号300Aとの論理積(論理積回路431〜435)をとった信号である。ここで、桁上げ要求信号とは、分桁上げ許可信号411、時桁上げ許可信号412、日・週桁上げ許可信号413、月桁上げ許可信号414、年桁上げ許可信号415である。
このとき、桁上げ信号421〜425も外部からのアクセスがある間は論理レベル1となることはないので、秒カウンター401以外の計時カウンター(402〜406)も更新されることはない。すなわち、本実施形態では、秒桁上げ信号300Aが全ての計時カウンターの桁上げタイミングに反映されていることになる。
図5(A)〜(C)は、インターフェース部の構成例を示す図である。インターフェース部60A〜Cは、リアルタイムクロック装置からのアクセス要求に基づいてアクセス信号600A〜Cを生成する。インターフェース部60A〜Cは図2のインターフェース部60の具体例であり、アクセス信号600A〜Cは図2のアクセス信号600に対応する。インターフェース部は、その構成としてパラレルインターフェースであってもよいが、ここでは、いくつかのシリアルインターフェースの例を示す。また、インターフェース部の機能は、アクセス信号600A〜Cを生成するだけに限らないが、その他の機能やバス70に接続される内部信号線706等の説明は図2を用いた説明と重複するためここでは省略する。
図5(A)は、二線式シリアル転送用インターフェース部60Aを示す。例えば、リアルタイムクロック装置の外部のCPUは、シリアルクロック(SCL)104Aおよび双方向のシリアルデータ(SDA)104Bを用いて、データのリード又はライトを行ってもよい。インターフェース部60Aは、シリアルクロック104Aとシリアルデータ104Bを入力して、アクセス信号(CE)600Aを生成して出力するアクセス信号生成部602Aを含む。アクセス信号生成部602Aは、シリアルクロック104Aとシリアルデータ104Bの所定の組み合わせ等から、CPUアクセス要求を判断し、その要求に応じてアクセス信号(CE)600Aの論理レベルを変化させる。
例えば、シリアルクロック104Aとシリアルデータ104BがI2Cバスのプロトコルに従う場合、アクセス信号生成部602Aは、スタート条件に合致してからストップ条件に合致するまでの間を、CPUからのアクセス要求があるものとして、アクセス信号(CE)600Aをアサートしてもよい。ここで、スタート条件とは、シリアルクロック104Aが論理レベル1のときに、シリアルデータ104Bが論理レベル1から論理レベル0に変化することをいい、ストップ条件とは、シリアルクロック104Aが論理レベル1のときに、シリアルデータ104Bが論理レベル0から論理レベル1に変化することをいう。
図5(B)は、三線式シリアル転送用インターフェース部60Bを示す。リアルタイムクロック装置の外部のCPUは、シリアルクロック(CLK)104C、双方向のシリアルデータ(DIO)104D、アクセス要求信号(CEI)104Eを用いて、データのリード又はライトを行ってもよい。インターフェース部60Bは、アクセス信号(CE)600Bを生成して出力するアクセス信号生成部602Bを含む。このとき、アクセス信号生成部602Bは、アクセス要求信号104Eを例えばバッファー604経由でアクセス信号(CE)600Bとして出力してもよい。
図5(C)は、四線式シリアル転送用インターフェース部60Cを示す。リアルタイムクロック装置の外部のCPUは、シリアルクロック(CLK)104F、シリアル入力データ(DI)104G、シリアル出力データ(DO)104H、アクセス要求信号(CEI)104Iを用いて、データのリード又はライトを行うことを想定する。インターフェース部60Cは、アクセス信号(CE)600Cを生成して出力するアクセス信号生成部602Cを含む。ここで、図5(C)は図5(B)のシリアルデータ104Dをシリアル入力データ104Gとシリアル出力データ104Hに分離しただけである。よって、図5(B)と同様に、アクセス信号生成部602Cは、アクセス要求信号104Iを例えばバッファー606経由でアクセス信号(CE)600Cとして出力してもよい。
このように、インターフェース部60A〜Cのように転送方式に応じたアクセス信号600A〜Cを生成することにより、内部の計時情報がアクセス途中で変化して不整合を生じないようにすることができる。
図6(A)〜(C)は、それぞれ図5(A)〜(C)のインターフェース部の構成に対応したアクセス信号(CE)を示す波形図である。
図6(A)は、二線式シリアル転送用インターフェース部60A(図5(A))の波形図である。シリアルクロック(SCL)104Aおよび双方向のシリアルデータ(SDA)104Bに基づいて、アクセス信号(CE)600Aが生成されている。図6(A)では、時刻t1〜t2の間で、シリアルクロック104Aが論理レベル1のときにシリアルデータ104Bが論理レベル1から論理レベル0に変化し、I2Cプロトコルのスタート条件に該当する。スタート条件後にCPUからのアクセスが開始されるので、時刻t2においてアクセス信号600Aがアサートされる。
そして、時刻t3〜t4の間で、シリアルクロック104Aが論理レベル1のときにシリアルデータ104Bが論理レベル0から論理レベル1に変化し、I2Cプロトコルのストップ条件に該当する。これにより、CPUのアクセスは終了するため、時刻t3の後にアクセス信号600Aはネゲートされる。
このアクセス信号600Aが桁上げ制御部30に入力されることで、CPUが二線式シリアル転送用インターフェース部60Aを経由してアクセスしている間は計時情報を更新しないように制御できる。
図6(B)は、三線式シリアル転送用インターフェース部60B(図5(B))の波形図である。アクセス要求信号(CEI)104Eに基づいて、アクセス信号(CE)600Bが生成されている。
本実施形態の三線式シリアル転送においては、アクセス要求信号(CEI)104EがCPUからリアルタイムクロック装置10へのアクセス要求信号であり、アクセスの開始(時刻t2)の前にアサートされ(時刻t1)、アクセス終了(時刻t3)の後にはネゲートされる(時刻t4)。ここで、アクセスとは、シリアルクロック104Cおよびシリアルデータ104Dによりデータの書き込み又は読み出しが行われることをいう。
このアクセス信号600Bが桁上げ制御部30に入力されることで、CPUが三線式シリアル転送用インターフェース部60Bを経由してアクセスしている間は計時情報を更新しないように制御できる。
図6(C)は、四線式シリアル転送用インターフェース部60C(図5(C))の波形図である。アクセス要求信号(CEI)104Iに基づいて、アクセス信号(CE)600Cが生成されている。
本実施形態の四線式シリアル転送においても、図6(B)の場合と同様に、アクセス要求信号(CEI)104IがCPUからリアルタイムクロック装置10へのアクセス要求信号である。アクセス要求信号104Iは、アクセスの開始(時刻t2)の前にアサートされ(時刻t1)、アクセス終了(時刻t5)の後にはネゲートされる(時刻t6)。ここで、アクセスとは、シリアルクロック104F、シリアル入力データ104G、シリアル出力データ104Hによりデータの書き込み(時刻t2〜t3)又は読み出し(時刻t4〜t5)が行われることをいう。
よって、アクセス信号(CE)600Cとしてアクセス要求信号(CEI)104Iを用いることができる。このアクセス信号600Cが桁上げ制御部30に入力されることで、CPUが三線式シリアル転送用インターフェース部60Cを経由してアクセスしている間は計時情報を更新しないように制御できる。
図7および図8は割り込み信号(/IRQ)の波形図である。図7および図8で用いられている信号は、図1〜6で説明した信号と同じであり同一の番号を付している。
図7(A)は一実施形態における割り込み信号(/IRQ)106を示す波形図である。割り込み信号(/IRQ)106の“/”は負論理を表す記号である。割り込み信号を発生しているとき、すなわちアサート時には、割り込み信号106は論理レベル0である。なお、割り込み信号106は正論理であってもよい。この例においても、リアルタイムクロック装置10にCPUからのアクセスがある状況を想定する。
図7(A)は、CPUからのアクセス要求に基づいてインターフェース部で生成されたアクセス信号(CE)600と、分周回路部で作られた1Hzの基準クロック信号(1HzCLK)200Bと、桁上げ制御部で作られた秒桁上げ信号(CA)300Aと、割り込み信号106との関係を示している。
図7(A)では、CPUからのアクセス要求がない。このとき、正論理の信号であるアクセス信号600は論理レベル0のままである。このとき、アクセス信号600と秒桁上げ信号300Aが同時発生することがないため、秒桁上げ信号300Aは、1Hz基準クロック信号200Bに基づいて定期的なパルス波形(例えば時刻t1、t5)を有する。
このとき、割り込み信号106も秒桁上げ信号300Aに連動して、定期的に出力されている。なお、割り込み信号106のパルス幅(例えばt1〜t3)は、受け側(例えばCPU)に合わせて、可変であってもよい。予め設定されたタイミングで割り込み信号106をネゲートできれば、受け側において、複数の割り込み信号を効率良く受け取ることができるからである。
図7(B)はCPUからアクセス要求があった場合における、従来のリアルタイムクロック装置の処理の例を表す波形図である。まず、アクセス要求があってアクセス信号600がアサートされている場合でも、秒桁上げ信号300Aと重ならない限りは、秒桁上げ信号300Aは1Hz基準クロック信号200Bに基づいて定期的に出力される。例えば時刻t4〜t5においてアクセス信号600がアサートされているが、秒桁上げ信号300Aは時刻t6で1Hz基準クロック信号200Bに同期して発生している。
しかし、時刻t2や時刻t8で発生するはずであった秒桁上げ信号300Aは、時刻t1〜t3及び時刻t7〜t9においてアクセス信号600がアサートされているために、すなわちCPUからアクセスがあったために、そのアクセスが終了した時刻t3、時刻t9で遅れて発生している。そして、従来のリアルタイムクロック装置では、割り込み信号106も秒桁上げ信号300Aに連動して時刻t3、時刻t9のタイミングで遅れて発生している。すると、リアルタイムクロック装置の外部へ出力される割り込み信号106までも定期的に発生しなくなるため、前記の通り、システムとしてのパフォーマンス低下などのシステム全体への影響が生じ得る。
図8(A)は本実施形態のリアルタイムクロック装置の波形図である。まず、秒桁上げ信号300Aは、図7(B)の場合と同様に、時刻t1〜t3及び時刻t7〜t9においてCPUからアクセスがあったために、そのアクセスが終了した時刻t3、時刻t9で遅れて発生している。
一方、割り込み信号106は、前記の構成(例えば図1〜5)を採ることにより、アクセス信号600の影響を受けることなく、1Hz基準クロック信号200Bに基づく定期的な割り込み信号106を出力している(例えば、時刻t2、t8)。このように、本実施形態のリアルタイムクロック装置は、内部の計時情報がアクセス途中で変化して不整合を生じないようにしつつ、発生時刻や周期が正確な割り込み信号を発生させることができる。
なお、アクセス信号600がアサートされている場合でも、秒桁上げ信号300Aと重ならない限りは、秒桁上げ信号300Aも1Hz基準クロック信号200Bに基づいて定期的に出力される(時刻t6)。
ここで、割り込み信号106が秒桁上げ信号300Aより先行して発生することで、CPUが更新されていない計時情報を取得するとの懸念が生じるかもしれない。しかし、アクセス中のCPUが割り込み信号106を受け取った場合(例えば時刻t2)には、CPU自身が現在アクセス中(時刻t1〜t3)であることを把握しているため、計時情報の取得時間を遅らせることができる。また、図4に示したような構成の計時部40であれば、秒桁上げ信号300Aの発生とほぼ同時に桁上げ処理を完了することも可能である。よって、このことが実用上問題になることはない。
なお、秒桁上げ信号300Aのアサート時(前記の実施形態では論理レベル1)のパルス幅のデューティー比は、図8(A)のように1Hz基準クロック信号200Bに比べて小さくてもよい。桁上げ処理が秒桁上げ信号300Aのパルス幅に影響される場合でも、すなわち計時部40が秒桁上げ信号300Aの論理レベルや信号の立ち下がりを検出する場合でも、短時間で桁上げ処理を終了させるためである。このことにより、外部CPUからの次のアクセスがあるまでに桁上げ処理を終了させて、外部から正確な計時情報にアクセスすることを可能にする。
図8(B)は別の割り込み信号の波形を示す図である。秒桁上げ信号300Aと割り込み信号106とはタイミングにおいても、波形においても独立している。そのため、割り込み信号106は、1Hz基準クロック信号200Bとは異なる基準クロック、例えば2Hz基準クロック信号200Cに基づいて発生させることもできる。したがって、本実施形態のリアルタイムクロック装置は、割り込み信号106の波形や発生頻度を、基準クロック信号の選択により適宜調整でき、割り込み信号106を受け取る装置(例えばCPU)の要求に応じて柔軟なシステム構成を行うことができる。
図8(B)では、秒桁上げ信号300Aの発生の仕方は図8(A)と同様である。しかし、割り込み信号106はより短い0.5秒間隔で定期的に発生している。図8(A)とは異なり、例えば時刻t10で割り込み信号106が発生している。より周波数の高い別の基準クロックを用いれば、さらに、割り込み信号106の発生頻度を多くすることも可能である。また、割り込み出力制御部50において、割り込み信号106の間引き処理又は選択処理を行うことも可能である。このように、秒桁上げ信号300Aと割り込み信号106との独立性により、割り込み出力制御部50は割り込み出力の波形を柔軟に変更することができる。
図8(C)は、割り込み信号106の自動復帰処理の例を示す波形図である。割り込み信号106を受け取る装置等の要求により、また、割り込み信号106の発生頻度に合わせて、割り込み信号106がアサートされて所与の時間の経過後にネゲートされるようにできれば、柔軟なシステムを構成することができる。例えば、図8(B)のように発生頻度が高い場合には、割り込み要求の競合回避のため、割り込み信号106は短い時間でネゲートされるほうがよい場合もあり得る。逆に、受け取る装置等の要求により、ある程度長い時間割り込み信号106がアサートされていなければならないこともあり得る(図8(C)の時刻t2〜t4)。
本実施形態のリアルタイムクロック装置では、例えば割り込み出力制御部50において、割り込み信号106が発生している期間の調整が可能である。割り込み信号の発生からネゲートされるまでの時間を指定した数値情報を割り込み出力制御部50又はレジスタ部80に保持しておいてもよい。レジスタ部80に保持した場合には、内部信号線707、バス70、内部信号線705(図2参照)を経由して、割り込み出力制御部50が前記数値情報を保持できるようにしてもよい。そして、割り込み信号106が発生してから、出力制御部50内のカウンター(図外)で時間を計測し、前記数値情報に応じた時間の経過後に割り込み信号106をネゲートしてもよい。これにより、使用条件に応じた柔軟な構成のシステムを構築することができる。
また、図8(C)は、アラーム部504において、一致判定信号に基づいて割り込み信号106が発生する場合を例示している。このとき、割り込み信号106は、定期的に発生するのではなく、所与の時刻で発生する。なお、一致判定信号は、現在時刻が予め設定された時刻となったことで変化する信号である。具体例としては、アラーム部504内のダウンカウンターがゼロになることで、一致判定信号がアサートされてもよい。
2.第2実施例
図9は本実施形態に係る集積回路装置810のブロック図である。図1、図2と同じ要素には同じ番号を付してあり、説明は省略する。
図9は本実施形態に係る集積回路装置810のブロック図である。図1、図2と同じ要素には同じ番号を付してあり、説明は省略する。
CPU90は、集積回路装置810に内蔵された演算処理装置であり、リアルタイムクロック装置10から割り込み信号106を受けて、リアルタイムクロック装置10の入出力信号線104を経由して、計時情報等の読み書きを行う。
入力クロック信号102は、集積回路装置810の外部からリアルタイムクロック装置10に供給されてもよいし、集積回路装置810が水晶振動子等を含む場合には、その振動子等と接続された発振回路から供給されてもよい。また、図9の本実施形態とは異なるが、リアルタイムクロック装置10に発振回路が含まれていていてもよい。入力クロック信号102は、例えば32768Hzの周波数を有する信号であってもよい。
CPU90は、例えば1秒毎に発生する割り込み信号106により、1秒毎に更新される計時情報を定期的に読み出してもよい。また、適宜、計時情報やリアルタイムクロック装置10の設定値を読み出したり、書き込んだりしてもよい。このとき、計時情報等の読み書きは入出力信号線104を経由しておこなってもよい。入出力信号線104はパラレルインターフェースであってもよいし、シリアルインターフェースであってもよい。また、I2Cバスなどの二線式シリアルインターフェースであっても、三線式又は四線式のシリアルインターフェースであっても、その他の方式であってもよい。
3.第3実施例
図10は本実施形態に係る電子機器800のブロック図である。電子機器800は、集積回路装置810、入力部820、メモリー830、電源生成部840、LCD850、音出力部860を含む。
図10は本実施形態に係る電子機器800のブロック図である。電子機器800は、集積回路装置810、入力部820、メモリー830、電源生成部840、LCD850、音出力部860を含む。
ここで、入力部820は、種々のデータを入力するためのものである。集積回路装置810は、この入力部820により入力されたデータに基づいて種々の処理を行うことになる。メモリー830は、集積回路装置810などの作業領域となるものである。電源生成部840は、電子機器800で使用される各種電源を生成するためのものである。LCD850は、電子機器800が表示する各種の画像(文字、アイコン、グラフィック等)を出力するためのものである。
音出力部860は、電子機器800が出力する各種の音(音声、ゲーム音等)を出力するためのものであり、その機能は、スピーカーなどのハードウェアにより実現できる。
図11(A)に、電子機器の1つである携帯電話950の外観図の例を示す。この携帯電話950は、入力部として機能するダイヤルボタン952や、電話番号や名前やアイコンなどを表示するLCD954や、音出力部として機能し音声を出力するスピーカー956を備える。
図11(B)に、電子機器の1つである携帯型ゲーム装置960の外観図の例を示す。この携帯型ゲーム装置960は、入力部として機能する操作ボタン962、十字キー964や、ゲーム画像を表示するLCD966や、音出力部として機能しゲーム音を出力するスピーカー968を備える。
図11(C)に、電子機器の1つであるパーソナルコンピューター970の外観図の例を示す。このパーソナルコンピューター970は、入力部として機能するキーボード972や、文字、数字、グラフィックなどを表示するLCD974、音出力部976を備える。
本実施形態の集積回路装置を図11(A)〜図11(C)の電子機器に組み込むことにより、正確な計時情報を有する電子機器を提供することができる。
本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
10…リアルタイムクロック(RTC)装置、20…分周回路部、30…桁上げ制御部、40…計時部、50…割り込み出力制御部、60…インターフェース部、60A…二線式シリアル転送用インターフェース部、60B…三線式シリアル転送用インターフェース部、60C…四線式シリアル転送用インターフェース部、70…バス、80…レジスタ部、90…CPU、102…入力クロック信号、104…入出力信号(アクセス要求信号、データ)又は入出力信号線、104A…シリアルクロック(SCL)、104B…シリアルデータ(SDA)、104C…シリアルクロック(CLK)、104D…シリアルデータ(DIO)、104E…アクセス要求信号(CEI)、104F…シリアルクロック(CLK)、104G…シリアル入力データ(DI)、104H…シリアル出力データ(DO)、104I…アクセス要求信号(CEI)、106…割り込み信号(/IRQ)、200…基準クロック信号、200A…基準クロック信号、200B…1Hz基準クロック信号(1HzCLK)、200C…2Hz基準クロック信号(2HzCLK)、300…桁上げ信号、300A…秒桁上げ信号(CA)、302…通信時桁上げ判定部、304…桁上げパルス形成部、306…ホールド部、308…通信時桁上げ判定信号、310…セレクタ、314…第1のパルス信号、316…第2のパルス信号、401…秒カウンター、402…分カウンター、403…時カウンター、404…日・週カウンター、405…月カウンター、406…年カウンター、411…分桁上げ許可信号、412…時桁上げ許可信号、413…日・週桁上げ許可信号、414…月桁上げ許可信号、415…年桁上げ許可信号、421…分桁上げ信号、422…時桁上げ信号、423…日・週桁上げ信号、424…月桁上げ信号、425…年桁上げ信号、431…論理積回路、432…論理積回路、433…論理積回路、434…論理積回路、435…論理積回路、502…タイマー部、504…アラーム部、600…アクセス信号(CE)、600A…アクセス信号(CE)、600B…アクセス信号(CE)、600C…アクセス信号(CE)、600D…アクセス信号、602A…アクセス信号生成部、602B…アクセス信号生成部、602C…アクセス信号生成部、604…バッファー、606…バッファー、704…内部信号(線)、704A…内部信号(線)、704B…内部信号(線)、704C…内部信号(線)、704D…内部信号(線)、704E…内部信号(線)、704F…内部信号(線)、705…内部信号(線)、706…内部信号(線)、707…内部信号(線)、800…電子機器、810…集積回路装置、820…入力部、830…メモリー、840…電源生成部、850…LCD、860…音出力部、950…携帯電話、952…ダイヤルボタン、954…LCD、956…スピーカー、960…携帯型ゲーム装置、962…操作ボタン、964…十字キー、966…LCD、968…スピーカー、970…パーソナルコンピューター、972…キーボード、974…LCD、976…音出力部
Claims (7)
- 桁上げ制御部と、計時部と、割り込み出力制御部を含むリアルタイムクロック装置であって、
前記桁上げ制御部は、基準クロック信号とアクセス信号に基づいて桁上げ信号を生成し、
前記計時部は、
前記桁上げ信号に基づき計時処理を行って計時情報を生成し、
前記割り込み出力制御部は、
前記基準クロック信号に基づいて、前記アクセス信号の状態に影響されない割り込み信号を生成して、リアルタイムクロック装置の外部に出力するリアルタイムクロック装置。 - 請求項1において、
前記桁上げ制御部は、
基準クロック信号とアクセス信号に基づいて、前記アクセス信号がアサートされている期間に、前記基準クロック信号に基づいて所与の間隔毎に生成される桁上げ信号のパルスが含まれるか否かを判定し、
含まれると判定した場合には、その桁上げ信号のパルスをアクセス信号がネゲートされるまで遅延させ、
含まれないと判定した場合には、前記所与の間隔毎に生成される桁上げ信号のパルスを生成するリアルタイムクロック装置。 - 請求項1乃至2のいずれかにおいて、
前記桁上げ制御部の桁上げ信号は、
アサート時のパルス幅のデューティー比が、前記基準クロック信号に比べて小さいリアルタイムクロック装置。 - 請求項1乃至3のいずれかにおいて、
前記割り込み出力制御部は、
生成した前記割り込み信号を予め設定されたタイミングでネゲートするリアルタイムクロック装置。 - 請求項1乃至4のいずれかに記載のリアルタイムクロック装置を含む集積回路装置。
- 請求項5において、
CPUを含み、
前記CPUは、前記割り込み信号を受けてから前記リアルタイムクロック装置にアクセスする集積回路装置。 - 請求項5乃至6のいずれかに記載の集積回路装置を含む電子機器。
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-
2009
- 2009-11-25 JP JP2009267280A patent/JP2011113173A/ja not_active Withdrawn
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