JP6164096B2 - 解析支援装置、および解析支援方法 - Google Patents
解析支援装置、および解析支援方法 Download PDFInfo
- Publication number
- JP6164096B2 JP6164096B2 JP2014007281A JP2014007281A JP6164096B2 JP 6164096 B2 JP6164096 B2 JP 6164096B2 JP 2014007281 A JP2014007281 A JP 2014007281A JP 2014007281 A JP2014007281 A JP 2014007281A JP 6164096 B2 JP6164096 B2 JP 6164096B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- information
- analysis
- simulation
- rectangular parallelepiped
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
図3は、解析支援装置のハードウェア構成例を示すブロック図である。図3において、解析支援装置100は、CPU(Central Processing Unit)301と、ROM(Read Only Memory)302と、RAM(Random Access Memory)303と、ディスクドライブ304と、ディスク305と、を有している。解析支援装置100は、I/F(Inter/Face)306と、入力装置307と、出力装置308と、を有する。また、各部はバス300によってそれぞれ接続される。
図4は、解析支援装置の機能的構成例を示すブロック図である。解析支援装置100は、連携データ生成部401と、解析制御部402と、FDTDソルバー403と、回路シミュレータ404と、を有する。連携データ生成部401から回路シミュレータ404までの制御部の処理は、例えば、図3に示すCPU301がアクセス可能なROM302、RAM303、ディスク305などの記憶装置に記憶されたプログラムにコーディングされている。そして、CPU301が記憶装置から該プログラムを読み出して、プログラムにコーディングされている処理を実行する。これにより、制御部の処理が実現される。また、制御部の処理結果は、例えば、RAM303、ROM302、ディスク305などの記憶装置に記憶される。FDTDソルバー403は、例えば、電磁界解析シミュレータである。回路シミュレータ404は、例えば、SPICEなどの回路シミュレータである。
図10は、解析支援装置による解析支援処理手順例を示すフローチャートである。まず、解析支援装置100は、属性を回路枝に設定する辺を特定する処理を行う(ステップS1001)。解析支援装置100は、第1電磁界情報421と第1回路情報422とを取得する(ステップS1002)。解析支援装置100は、第1電磁界情報421に、特定した各辺の属性を回路枝に設定した第2電磁界情報431を生成して出力する(ステップS1003)。解析支援装置100は、連携情報424に定義された端子名情報に基づいて、特定した各辺の各々に対応する電界等価回路を第1回路情報422に追加した第2回路情報432を生成して出力し(ステップS1004)、一連の処理を終了する。
前記対象回路を囲う直方体を示す直方体情報と、前記対象回路に含まれる複数の端子の各々の位置を示す位置情報と、を取得し、取得した前記直方体情報が示す前記直方体を分割した複数の部分直方体の辺の中から、前記位置情報が示す前記位置を含む辺と、前記位置を含む辺を互いに接続する辺と、を特定し、所定属性を有する辺に前記動作のシミュレーションに基づく電界値を設定して行われる前記電磁界のシミュレーションにおいて用いられる辺情報であって、特定した各辺が前記所定属性を有することを示す辺情報を生成する制御部を有することを特徴とする解析支援装置。
コンピュータが、
前記対象回路を囲う直方体を示す直方体情報と、前記対象回路に含まれる複数の端子の各々の位置を示す位置情報と、を取得し、
取得した前記直方体情報が示す前記直方体を分割した複数の部分直方体の辺の中から、前記位置情報が示す前記位置を含む辺と、前記位置を含む辺を互いに接続する辺と、を特定し、
所定属性を有する辺に前記動作のシミュレーションに基づく電界値を設定して行われる前記電磁界のシミュレーションにおいて用いられる辺情報であって、特定した各辺が前記所定属性を有することを示す辺情報を生成する、
処理を実行することを特徴とする解析支援方法。
401 連携データ生成部
402 解析制御部
403 FDTDソルバー
404 回路シミュレータ
411 入力部
412 データ交換部
413 出力部
421 第1電磁界情報
422 第1回路情報
423 制御情報
424 連携情報
431 第2電磁界情報
432 第2回路情報
433 解析結果
e1〜e14 辺
ec1〜ec14 電磁界等価回路
n1〜n4 端子
p1〜p4 位置
A 対象回路
dev デバイス領域
Claims (5)
- 解析の対象回路の動作のシミュレーションと、前記対象回路の電磁界のシミュレーションと、の連携解析を支援する解析支援装置であって、
前記対象回路を囲う直方体を示す直方体情報と、前記対象回路に含まれる複数の端子の各々の位置を示す位置情報と、を取得し、取得した前記直方体情報が示す前記直方体を分割した複数の部分直方体の辺の中から、前記位置情報が示す前記位置を含む辺と、前記位置を含む辺を互いに接続する辺と、を特定し、所定属性を有する辺に前記動作のシミュレーションに基づく電界値を設定して行われる前記電磁界のシミュレーションにおいて用いられる辺情報であって、特定した各辺が前記所定属性を有することを示す辺情報を生成する制御部を有することを特徴とする解析支援装置。 - 前記接続する辺は、前記複数の部分直方体の各々が有する辺の中から、前記位置を含む辺の互いの間にあるすべての辺であることを特徴とする請求項1に記載の解析支援装置。
- 前記接続する辺は、前記位置を含む辺と、前記直方体の中心位置と、の間を所定規則に基づき接続する辺であることを特徴とする請求項1に記載の解析支援装置。
- 前記制御部は、前記対象回路を示す第1回路情報を取得し、前記第1回路情報が示す前記対象回路に、前記電磁界のシミュレーションに基づく前記各辺の電流値が前記動作のシミュレーションにおいて設定される各回路を組み合わせた回路を示す第2回路情報を生成することを特徴とする請求項1〜3のいずれか一つに記載の解析支援装置。
- 解析の対象回路の動作のシミュレーションと、前記対象回路の電磁界のシミュレーションと、の連携解析を支援する解析支援方法であって、
コンピュータが、
前記対象回路を囲う直方体を示す直方体情報と、前記対象回路に含まれる複数の端子の各々の位置を示す位置情報と、を取得し、
取得した前記直方体情報が示す前記直方体を分割した複数の部分直方体の辺の中から、前記位置情報が示す前記位置を含む辺と、前記位置を含む辺を互いに接続する辺と、を特定し、
所定属性を有する辺に前記動作のシミュレーションに基づく電界値を設定して行われる前記電磁界のシミュレーションにおいて用いられる辺情報であって、特定した各辺が前記所定属性を有することを示す辺情報を生成する、
処理を実行することを特徴とする解析支援方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014007281A JP6164096B2 (ja) | 2014-01-17 | 2014-01-17 | 解析支援装置、および解析支援方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014007281A JP6164096B2 (ja) | 2014-01-17 | 2014-01-17 | 解析支援装置、および解析支援方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015135636A JP2015135636A (ja) | 2015-07-27 |
JP6164096B2 true JP6164096B2 (ja) | 2017-07-19 |
Family
ID=53767406
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014007281A Expired - Fee Related JP6164096B2 (ja) | 2014-01-17 | 2014-01-17 | 解析支援装置、および解析支援方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6164096B2 (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000293560A (ja) * | 1999-04-06 | 2000-10-20 | Mitsubishi Electric Corp | リンク解析装置、リンク解析方法及びリンク解析プログラムが記録された記録媒体 |
JP4459171B2 (ja) * | 2006-01-10 | 2010-04-28 | シャープ株式会社 | 電磁界回路連携解析プログラム、記録媒体、および解析装置 |
JP4684188B2 (ja) * | 2006-08-30 | 2011-05-18 | シャープ株式会社 | 回路モデル作成プログラム、回路モデル作成プログラムを格納したコンピュータ読み取り可能な記録媒体および回路モデル作成装置 |
JP4952763B2 (ja) * | 2009-10-07 | 2012-06-13 | 富士通株式会社 | 連携解析シミュレーション装置、連携解析シミュレーション方法、及び連携解析シミュレーションプログラム |
US8949102B2 (en) * | 2011-02-24 | 2015-02-03 | Cadence Design Systems, Inc. | Method and system for power delivery network analysis |
JP5974792B2 (ja) * | 2012-10-02 | 2016-08-23 | 株式会社ソシオネクスト | 電磁界回路連携解析プログラム、電磁界回路連携解析装置及び電磁界回路連携解析方法 |
-
2014
- 2014-01-17 JP JP2014007281A patent/JP6164096B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2015135636A (ja) | 2015-07-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10937211B2 (en) | Automated parametrization of floor-plan sketches for multi-objective building optimization tasks | |
CN106886623B (zh) | 用于设计具有布局前rc信息的集成电路的系统 | |
US9122833B2 (en) | Method of designing fin field effect transistor (FinFET)-based circuit and system for implementing the same | |
US10289780B1 (en) | Systems and methods for performing electromigration and voltage drop verification in electronic circuit designs | |
JP2009098891A (ja) | シミュレーション装置、シミュレーションプログラム、シミュレーションプログラムが格納された記録媒体およびシミュレーション方法 | |
TW200935266A (en) | Simulation techniques | |
CN103093020A (zh) | 访问设计规则和设计特征库的方法、系统和软件 | |
CN104933214A (zh) | 集成电路设计方法和装置 | |
CN112307702A (zh) | 开发电子架构设计布局的系统、方法和计算机可读介质 | |
JP2012221389A (ja) | 回路シミュレーション方法および回路シミュレーション装置 | |
US9317638B1 (en) | Polymorphic circuit simulation system | |
CN114117985A (zh) | 集成运放的智能验证方法、系统、介质及终端设备 | |
JP6164096B2 (ja) | 解析支援装置、および解析支援方法 | |
JP2016143210A (ja) | 磁界シミュレータプログラム、磁界シミュレータ装置および磁界シミュレーション方法 | |
JP4684188B2 (ja) | 回路モデル作成プログラム、回路モデル作成プログラムを格納したコンピュータ読み取り可能な記録媒体および回路モデル作成装置 | |
JP4879163B2 (ja) | モデリング方法及び装置、プログラム及び記憶媒体 | |
US10540472B2 (en) | Dynamic power integrity and simulation for PCB design | |
JP4459171B2 (ja) | 電磁界回路連携解析プログラム、記録媒体、および解析装置 | |
US10796042B1 (en) | Partial selection-based model extraction from circuit design layout | |
JP5974792B2 (ja) | 電磁界回路連携解析プログラム、電磁界回路連携解析装置及び電磁界回路連携解析方法 | |
US8762917B2 (en) | Automatically modifying a circuit layout to perform electromagnetic simulation | |
KR20210107523A (ko) | Rom 기반 동적 열 관리 분석 및 제어를 위한 방법 및 시스템 | |
JP4355930B2 (ja) | 半導体集積回路電源モデル作成方法、プログラムおよび情報処理装置 | |
JP2017162207A (ja) | 熱伝導率算出プログラム、熱伝導率算出方法、および情報処理装置 | |
JP4931643B2 (ja) | 電磁界回路連携解析装置、電磁界回路連携解析プログラム、電磁界回路連携解析プログラムを格納した記録媒体および電磁界回路連携解析方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20150611 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160530 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170516 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170523 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170605 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6164096 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |