JP6151568B2 - 半導体装置 - Google Patents

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Description

本発明は、電源供給を停止してもデータの保持が可能な半導体装置、またはその駆動方法に関する。
なお本明細書において、半導体装置は、半導体素子を含む装置または回路をいう。
ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの半導体装置は、性能の向上及び消費電力の低減を図るため、動作周波数の向上及び素子の微細化の研究開発が進められている。一方で半導体装置の消費電力は、素子の微細化に伴うリーク電力等に起因して上昇の一途をたどっている。
この消費電力の上昇の問題に対し、電源供給の必要ないわずかな期間を見つけてその期間に電源供給を遮断するパワーゲーティング技術等の低消費電力化技術を駆使して解決しようとする試みがなされている。また近年では、電源供給が常に必要な回路であっても、不揮発性の記憶部に必要なデータを退避させておき、必要なときのみ電源供給を行うよう制御するノーマリー・オフ・コンピュータといわれる技術が注目されている。
特許文献１は、不揮発性の記憶部が有する記憶素子としてＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いる構成について開示している。特許文献１では、電源供給を停止する際に、揮発性の記憶部から不揮発性の記憶部にデータを退避させておき、電源供給の再開時に不揮発性の記憶部から揮発性の記憶部にデータの復元を行う構成について開示している。
国際公開第２００９／１３６４４２号
揮発性の記憶部から不揮発性の記憶部へのデータの退避を確実に行うための、最適なデータ退避時間が設定されることが重要である。すなわち、データ退避時間は、揮発性の記憶部から不揮発性の記憶部へのデータの退避が確実に行われる期間に設定されることが好ましい。その一方で、電源供給の停止と再開を繰り返す半導体装置においても、動作速度の向上が求められている。そのため、データ退避時間は短い期間とすることが求められている。
しかしながら、予めデータ退避時間を短い期間に設定すると、半導体装置の製造時の特性のばらつき等により、データの退避が確実に行われないといった問題がある。すなわち、半導体装置毎に、最適なデータ退避時間が一定ではないため、データ退避時間を長めに取らざるを得ず、動作速度の向上が図れないといった問題がある。
そこで本発明の一態様は、電源供給を停止と再開を繰り返す半導体装置において、製造時の特性のばらつきに関わらず、揮発性の記憶部から不揮発性の記憶部へのデータの退避を確実に行うための、最適なデータ退避時間を設定することを課題の一とする。
本発明の一態様は、データ退避時間制御回路と、パワーゲーティング制御回路と、汎用レジスタ、誤り訂正符号用レジスタ、及び誤り訂正符号回路を有するデータ処理回路と、を有し、汎用レジスタ及び誤り訂正符号用レジスタは、それぞれ揮発性記憶部及び不揮発性記憶部を有し、データ退避時間制御回路は、誤り訂正符号用レジスタに記憶された誤り訂正符号を誤り訂正符号回路で検出して得られるエラーの有無に従って、パワーゲーティング制御回路より出力される汎用レジスタが有する揮発性記憶部から不揮発性記憶部に記憶するデータを記憶するためのデータ退避時間を変更する回路である、半導体装置である。
本発明の一態様において、誤り訂正符号回路は、誤り訂正符号を生成するための誤り訂正符号計算回路と、前記汎用レジスタが有する前記不揮発性記憶部に記憶された前記データを用いて前記誤り訂正符号計算回路によって計算された比較用誤り訂正符号と、前記誤り訂正符号用レジスタが有する不揮発性記憶部に記憶された前記誤り訂正符号とを比較して得られる比較結果を出力するための誤り訂正符号比較回路と、誤り訂正符号に従って汎用レジスタに記憶されたデータを訂正する訂正回路と、を有する半導体装置が好ましい。
本発明の一態様において、データ退避時間制御回路は、比較結果を保持するためのエラー信号記憶回路と、比較結果に基づいて決定されるデータ退避時間の決定フラグを保持するためのデータ退避時間決定フラグ記憶回路と、を有する半導体装置が好ましい。
本発明の一態様において、パワーゲーティング回路は、データ退避時間制御回路によって制御されるデータ退避時間カウンターを有し、データ退避時間カウンターは、データ退避時間カウンターのカウント値に従って、データ処理回路への電源供給を制御する、半導体装置が好ましい。
本発明の一態様において、不揮発性記憶部が有する不揮発性記憶素子は、酸化物半導体層を有するトランジスタを用いた電荷の保持によりデータまたは誤り訂正符号の保持を行う記憶素子である半導体装置が好ましい。
本発明の一態様は、データ退避時間制御回路と、パワーゲーティング制御回路と、揮発性記憶部及び不揮発性記憶部をそれぞれ有する汎用レジスタ、及び誤り訂正符号用レジスタ、並びに誤り訂正符号回路を有するデータ処理回路と、を備え、パワーゲーティング制御回路が、データ処理回路への電源供給の有無の切り替え、及び揮発性記憶部と不揮発性記憶部との間のデータの退避または復帰を切り替えるステップと、誤り訂正符号回路が、誤り訂正符号用レジスタが有する不揮発性記憶部に記憶された誤り訂正符号よりエラーを検出すると、データ退避時間制御回路が、汎用レジスタが有する揮発性記憶部から不揮発性記憶部に記憶するデータを記憶するためのデータ退避時間を長くするよう変更するステップと、誤り訂正符号回路が、誤り訂正符号用レジスタが有する不揮発性記憶部に記憶された誤り訂正符号よりエラーを検出しないと、データ退避時間制御回路が、汎用レジスタが有する揮発性記憶部から不揮発性記憶部に記憶するデータを記憶するためのデータ退避時間を短くするよう変更するステップと、を行う半導体装置の駆動方法である。
本発明の一態様において、誤り訂正符号回路は、誤り訂正符号計算回路、誤り訂正符号比較回路、及び訂正回路を備え、誤り訂正符号計算回路が、データ処理回路への電源供給を停止する前に、汎用レジスタが有する不揮発性記憶部に記憶されたデータを用いて誤り訂正符号を生成するステップと、前記誤り訂正符号比較回路が、前記汎用レジスタが有する前記不揮発性記憶部に記憶された前記データを用いて前記誤り訂正符号計算回路によって計算された比較用誤り訂正符号と、前記誤り訂正符号用レジスタが有する不揮発性記憶部に記憶された前記誤り訂正符号と、を比較して得られる比較結果を出力するステップと、前記訂正回路が、前記誤り訂正符号比較回路での前記比較結果において前記誤り訂正符号においてエラーを検出し、前記誤り訂正符号をもとに前記汎用レジスタの前記不揮発性記憶部に記憶された前記データが訂正可能である場合、該データを訂正し、前記汎用レジスタが有する前記揮発性記憶部から前記不揮発性記憶部に記憶するデータを記憶するためのデータ退避時間を長くするよう変更するステップと、訂正回路が、誤り訂正符号比較回路での比較結果において誤り訂正符号においてエラーを検出し、誤り訂正符号をもとに汎用レジスタの不揮発性記憶部に記憶されたデータが訂正不能である場合、汎用レジスタが有する揮発性記憶部から不揮発性記憶部に記憶するデータを記憶するためのデータ退避時間を長くするよう変更するステップと、を行う半導体装置の駆動方法が好ましい。
本発明の一態様において、データ退避時間制御回路は、誤り訂正符号用レジスタが有する不揮発性記憶部に記憶された誤り訂正符号においてエラーを検出しないと、前のステップでの該エラーの有無に従って、データ退避時間を確定するステップ、を行う半導体装置の駆動方法が好ましい。
本発明の一態様により、電源供給を停止と再開を繰り返す半導体装置において、製造時の特性のばらつきに関わらず、揮発性の記憶部から不揮発性の記憶部へのデータの退避を確実に行うための、最適なデータ退避時間を設定することができる。
半導体装置の構成を示すブロック図。 半導体装置の動作を説明するフローチャート図。 半導体装置の構成を示すブロック図。 半導体装置の動作を説明するフローチャート図。 不揮発性記憶部の構成例を説明する回路図。 不揮発性記憶部の構成例を説明するタイミングチャート。 不揮発性記憶部の構成例を説明する回路図。 オフ電流を説明するためのアレニウスプロット図。 半導体装置が有するトランジスタの断面図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
（実施の形態１）
図１に示す図は、電源供給を停止してもデータの保持が可能な半導体装置のブロック図である。図１に示す半導体装置１００は、データ処理回路１０１、データ退避時間制御回路１０２、パワーゲーティング制御回路１０３を有する。
データ処理回路１０１は、汎用レジスタ１０５（第１のレジスタ回路ともいう）、誤り訂正符号用レジスタ１０６（第２のレジスタ回路ともいう）、及び誤り訂正符号回路１０７を有する。汎用レジスタ１０５は、揮発性記憶部１０８及び不揮発性記憶部１０９を有する。誤り訂正符号用レジスタ１０６は、揮発性記憶部１１０及び不揮発性記憶部１１１を有する。
データ退避時間制御回路１０２は、誤り訂正符号回路１０７より出力されるエラー信号ＥＲＲが入力される。
パワーゲーティング制御回路１０３は、データ退避時間制御回路１０２より出力される制御信号に基づいてデータ退避時間が変更されるデータ退避信号ＥＮ＿Ｗを、不揮発性記憶部１０９及び不揮発性記憶部１１１に出力する。またパワーゲーティング制御回路１０３は、データ処理回路１０１への電源供給を停止または再開を制御するためのパワーゲーティング制御信号ＥＮ＿ＰＧを出力する。パワーゲーティング制御信号ＥＮ＿ＰＧは、スイッチ１１２のオン又はオフを制御する。
なおスイッチ１１２は、高電源電位ＶＤＤが与えられる配線とグラウンド電位ＧＮＤが与えられる配線との間に設けられる。データ処理回路１０１への電源供給は、スイッチ１１２のオン又はオフを選択することで制御することができる。なおグラウンド電位ＧＮＤは、低電源電位ＶＳＳに置き換えることができる。
データ処理回路１０１は、所定のプログラムに従って入力されるデータを演算処理して出力する。データ処理回路１０１は、図１では図示していないが、汎用レジスタ１０５、誤り訂正符号用レジスタ１０６、及び誤り訂正符号回路１０７の他にも演算器、演算レジスタ、命令レジスタ、命令デコーダ、制御部、アドレス管理部等を有する。データ処理回路１０１が有する回路は、内部バス（図１中、太線矢印で図示）等を介して、データの入出力を行うことができる。データ処理回路１０１におけるデータの保持は、汎用レジスタ１０５で行うことができる。
汎用レジスタ１０５は、データ処理回路１０１に入力されるデータ、またはプログラム、若しくはデータ処理回路１０１での演算により得られるデータを保持する。汎用レジスタ１０５が有する記憶部としては、揮発性記憶部１０８及び不揮発性記憶部１０９がある。
誤り訂正符号用レジスタ１０６は、汎用レジスタ１０５で保持されるデータを元に誤り訂正符号回路１０７で計算される誤り訂正符号（ＥＣＣ：Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を保持する。誤り訂正符号用レジスタ１０６が有する記憶部としては、汎用レジスタ１０５と同様に、揮発性記憶部１１０及び不揮発性記憶部１１１がある。
なお誤り訂正符号は、例えばハミング符号を用いればよい。また、２つの符号計算結果を比較することで誤りを訂正することができる方式であればその他の方式の符号でもよい。
なお誤り訂正符号は、誤り検出符号に置き換えた構成にしてもよい。すなわち、図１の誤り訂正符号回路１０７は、誤り検出符号回路に置き換えることができる。同様に、誤り訂正符号用レジスタ１０６は、誤り検出符号用レジスタに置き換えることができる。
誤り検出符号のほうが誤り訂正符号よりもデータ量が少ない。そのため、誤り訂正符号用レジスタ１０６及び誤り訂正符号回路１０７を、誤り検出符号用レジスタ及び誤り検出符号回路に置き換えることで、回路の占有面積を縮小させることができる。よって、半導体装置１００の回路面積を縮小させることができる。
なお誤り検出符号は、例えば巡回冗長検査（ＣＲＣ：Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）を用いればよい。また、２つの符号計算結果を比較することで誤りを検出することができる方式であればその他の方式の符号でもよい。
揮発性記憶部１０８は、電源供給が行われている際に、汎用レジスタ１０５でデータを保持する記憶部である。また揮発性記憶部１１０は、電源供給が行われている際に、誤り訂正符号用レジスタ１０６でデータを保持する記憶部である。揮発性記憶部１０８及び揮発性記憶部１１０は、一例としては、フリップフロップで構成することができる。揮発性記憶部１０８及び揮発性記憶部１１０でのデータの保持の動作は、不揮発性記憶部１０９及び不揮発性記憶部１１１でのデータの保持の動作よりも高速に行う構成とすることが好ましい。揮発性記憶部１０８及び揮発性記憶部１１０でのデータの保持の動作を高速で行わせることで、データ処理回路１０１の動作速度の向上を図ることができる。
不揮発性記憶部１０９は、電源供給が停止している際に、汎用レジスタ１０５でデータを保持する記憶部である。また不揮発性記憶部１１１は、電源供給が停止している際に、誤り訂正符号用レジスタ１０６でデータを保持する記憶部である。不揮発性記憶部１０９及び不揮発性記憶部１１１は、一例としては、フラッシュメモリの他、強誘電体メモリ（ＦｅＲＡＭ）、磁気メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、電界誘起巨大抵抗変化を利用した抵抗変化型メモリ（ＲｅＲＡＭ）で構成することができる。または電源供給が停止してもデータの保持が可能なメモリ素子であれば、他のメモリ素子でもよい。
誤り訂正符号回路１０７は、汎用レジスタ１０５で保持されるデータを元に誤り訂正符号を計算するための誤り訂正符号計算回路を有する。また誤り訂正符号回路１０７は、不揮発性記憶部１１１に保持された誤り訂正符号と、誤り訂正符号計算回路での計算と比較した比較結果を、エラー信号ＥＲＲとしてデータ退避時間制御回路１０２に出力する誤り訂正符号比較回路を有する。また誤り訂正符号回路１０７は、誤り訂正符号比較回路でエラー信号ＥＲＲが生成された場合、誤り訂正符号による汎用レジスタ１０５の保持されるデータの訂正をするための訂正回路を有する。
データ退避時間制御回路１０２は、誤り訂正符号回路１０７が有する誤り訂正符号比較回路より出力されるエラー信号ＥＲＲの有無に従って、データ退避時間を変更するための信号を出力する回路である。具体的には、データ退避時間制御回路１０２は、エラー信号ＥＲＲの有無に従って、パワーゲーティング制御回路１０３内のデータ退避時間カウンターの加算または減算を行うための制御信号を出力する。
またデータ退避時間制御回路１０２は、エラー信号ＥＲＲの有無を保持するための比較結果記憶部、エラー信号ＥＲＲの有無に従ってデータ退避時間を確定するためのデータ退避時間決定フラグ記憶回路を有する。
パワーゲーティング制御回路１０３は、データ退避時間制御回路１０２により、カウント値の加算または減算が制御されるデータ退避時間カウンターを有する。パワーゲーティング制御回路１０３は、データ退避時間カウンターのカウント値に従って、データ退避時間を変更することができる。データ退避信号ＥＮ＿Ｗは、不揮発性記憶部１０９及び不揮発性記憶部１１１に出力される。パワーゲーティング制御回路１０３は、一例としては、データ退避時間カウンターのカウント値によってＨレベルの信号を出力する期間を制御することにより、データ退避信号ＥＮ＿Ｗによるデータ退避時間を変更することができる。
またパワーゲーティング制御回路１０３は、データ処理回路１０１への電源供給を停止または再開を制御するためのパワーゲーティング制御信号ＥＮ＿ＰＧを出力する。パワーゲーティング制御信号ＥＮ＿ＰＧは、一定時間、データ処理回路１０１へのデータの入出力が行われない場合等に、スイッチ１１２をオフにして電源供給を停止するように制御する信号とすればよい。
次いで、図２に、図１に示す半導体装置１００の動作の一例についてのフローチャート図を示す。
なお図２に示すフローチャート図では、初期状態として、電源供給し、揮発性記憶部でのデータの保持を行う動作を通常動作として説明を行う。図２では、通常動作の状態から、不揮発性記憶部へのデータの退避を行って電源供給を停止するデータ退避動作の状態を経て、その後、退避したデータを揮発性記憶部に復帰する際に不揮発性記憶部でのデータ退避時間を変更する際の各ステップについて説明する。
まずステップＳ１０１では、初期状態として、上述した通常動作を示している。このときデータ処理回路１０１で処理されるデータは、汎用レジスタ１０５の揮発性記憶部１０８で保持される。揮発性記憶部１０８でのデータの保持の動作は、不揮発性記憶部１０９でのデータの保持の動作よりも高速に行う構成とすることができ、データ処理回路１０１の動作速度の向上を図ることができる。
ステップＳ１０２では、通常動作時において、電源供給を停止するか継続するかの判断を行う。電源供給を停止する場合は次のステップＳ１０３に進み、電源供給を継続する場合は、ステップＳ１０１とステップＳ１０２を繰り返す。
ステップＳ１０３では、データ処理回路１０１への電源供給を停止する前に、汎用レジスタ１０５の揮発性記憶部１０８に保持されたデータをもとに、誤り訂正符号回路１０７で誤り訂正符号（図中、ＥＣＣと略記）の計算を行う。計算により得られた誤り訂正符号は、誤り訂正符号用レジスタ１０６の揮発性記憶部１１０に保持される。
ステップＳ１０４では、汎用レジスタ１０５の揮発性記憶部１０８に保持されたデータ、及び誤り訂正符号用レジスタ１０６の揮発性記憶部１１０に保持された誤り訂正符号、の不揮発性記憶部１０９及び不揮発性記憶部１１１への退避を行う。この処理は、パワーゲーティング制御回路１０３より出力されるデータ退避信号ＥＮ＿Ｗが不揮発性記憶部１０９及び不揮発性記憶部１１１に出力されることで行うことができる。このとき、データ退避時間は、データ処理回路１０１の処理速度の向上を図る上で、データの退避が可能な程度で、且つ短い期間で行うことが望ましい。
ステップＳ１０５では、電源供給を停止する処理を行う。この処理は、パワーゲーティング制御回路１０３より出力されるパワーゲーティング制御信号ＥＮ＿ＰＧがスイッチ１１２をオフにすることで行うことができる。なお汎用レジスタ１０５のデータ、及び誤り訂正符号用レジスタ１０６の誤り訂正符号は、不揮発性記憶部に保持されているため、電源供給が停止しても保持され続けることとなる。
ステップＳ１０６では、電源供給を再開するか停止を継続するかの判断を行う。電源供給を再開する場合は次のステップＳ１０７に進み、電源供給の停止を継続する場合は、ステップＳ１０５とステップＳ１０６を繰り返す。
ステップＳ１０７では、汎用レジスタ１０５の不揮発性記憶部１０９に保持されたデータ、及び誤り訂正符号用レジスタ１０６の不揮発性記憶部１１１に保持された誤り訂正符号、の揮発性記憶部１０８及び揮発性記憶部１１０への復帰を行う。
ステップＳ１０８では、誤り訂正符号用レジスタ１０６の揮発性記憶部１１０に復帰した誤り訂正符号と、揮発性記憶部１０８に復帰したデータをもとに比較用誤り訂正符号を計算し、比較用誤り訂正符号と保持しておいた誤り訂正符号を比較することで、誤り訂正符号のエラー発生の有無の判断を行う。誤り訂正符号のエラー発生がある場合は次のステップＳ１０９に進み、誤り訂正符号のエラー発生がない場合は、ステップＳ１１０に進む。
ステップＳ１０８におけるエラー発生は、データ退避時間が長い時間の場合、揮発性記憶部から不揮発性記憶部へのデータの退避が確実に行えており、ほとんど起こらない。一方で、データ退避時間が短い時間の場合、半導体装置の製造時の特性のばらつきや動作速度の設定に起因して、揮発性記憶部から不揮発性記憶部へのデータの退避が行えていないことがある。
ステップＳ１０９では、誤り訂正符号のエラー発生がある場合、パワーゲーティング制御回路１０３がデータ退避時間を長くするように変更する処理を行う。
ステップＳ１０８におけるエラー発生がある場合は、前に設定されたデータ退避時間が短いために、揮発性記憶部から不揮発性記憶部へのデータの退避が行えていなかったこととなる。そのため、ステップＳ１０９において、データ退避信号ＥＮ＿Ｗによるデータ退避時間を長くするように変更する構成とすることで、次に、揮発性記憶部から不揮発性記憶部へのデータの退避を行う場合、データの退避をより確実に行うことができる。
ステップＳ１１０では、誤り訂正符号のエラー発生がない場合、データ退避時間を確定するか否かの判断を行う。データ退避時間を確定する場合は処理が終了となり、データ退避時間を確定しない場合には、ステップＳ１１１に進む。
ステップＳ１１０におけるデータ退避時間を確定する場合は、前に設定されたデータ退避時間が適正な時間であるか、または適正な時間より長い時間であったために、揮発性記憶部から不揮発性記憶部へのデータの退避が行えていたこととなる。そのため、ステップＳ１１０において、データ退避時間が動作速度の向上を図るために短い期間に設定され、且つ揮発性記憶部から不揮発性記憶部へのデータの退避が確実に行える時間に設定された、データ退避時間として既に確定している場合、そのまま処理を終了することとなる。
ステップＳ１１１では、パワーゲーティング制御回路１０３がデータ退避時間を短くするように変更する処理を行う。ステップＳ１１１の後は、処理が終了となる。
ステップＳ１１１において、エラー発生がなく、且つデータ退避時間が確定していない場合は、前に設定されたデータ退避時間が適正な時間より長い時間であったために、揮発性記憶部から不揮発性記憶部へのデータの退避が行えていたこととなる。そのため、ステップＳ１１１において、データ退避信号ＥＮ＿Ｗによるデータ退避時間を短くするように変更する構成とすることで、次に、揮発性記憶部から不揮発性記憶部へのデータの退避を行う場合、動作速度の向上を図ることができる。
以上が、図１に示した半導体装置１００の動作の一例についてのフローチャート図である。
以上の本実施の形態で示した構成により、電源供給を停止と再開を繰り返す半導体装置において、製造時の特性のばらつきに関わらず、揮発性の記憶部から不揮発性の記憶部へのデータの退避を確実に行うための、最適なデータ退避時間を設定することができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した半導体装置において、より具体的な構成を示し、その動作について詳述する。なお実施の形態１で示す構成と同じ構成については同じ符号を付し、重複する説明を省略し、上記実施の形態１での説明を援用するものとする。
図３に示す図は、電源供給を停止してもデータの保持が可能な半導体装置のブロック図である。図３に示すブロック図は、図１に示す半導体装置１００における、誤り訂正符号回路１０７、データ退避時間制御回路１０２、及びパワーゲーティング制御回路１０３の構成を詳細に示したものである。
誤り訂正符号回路１０７は、誤り訂正符号計算回路２０１、誤り訂正符号比較回路２０２、及び訂正回路２０３を有する。
データ退避時間制御回路１０２は、エラー信号記憶回路２１１、データ退避時間決定フラグ記憶回路２１２を有する。
パワーゲーティング制御回路１０３は、データ退避時間カウンター２２１を有する。
データ退避時間制御回路１０２には、誤り訂正符号回路１０７の誤り訂正符号比較回路２０２より出力されるエラー信号ＥＲＲが入力される。エラー信号ＥＲＲによる誤り訂正符号の復帰データと誤り訂正符号計算回路２０１の計算結果との比較結果は、エラー信号記憶回路２１１に記憶される。また、エラー信号記憶回路２１１に記憶された比較結果と、次に入力されるエラー信号ＥＲＲに従って、データ退避時間決定フラグ記憶回路２１２への決定フラグの保持が決定される。
パワーゲーティング制御回路１０３には、データ退避時間制御回路１０２でのエラー信号ＥＲＲの有無、及びエラー信号記憶回路２１１に記憶された前回のエラー信号ＥＲＲの有無、及びデータ退避時間決定フラグ記憶回路２１２に記憶された決定フラグに従って、データ退避時間制御回路１０２より出力される制御信号が入力される。該制御信号に基づいてデータ退避時間カウンター２２１のカウント値のインクリメントまたはデクリメントが行われる。データ退避時間カウンター２２１のカウント値に従ってＨレベルの出力期間が変化したデータ退避信号ＥＮ＿Ｗが不揮発性記憶部１０９及び不揮発性記憶部１１１に出力される。
誤り訂正符号計算回路２０１は、汎用レジスタ１０５で保持されるデータを元に誤り訂正符号を計算するための回路である。また誤り訂正符号比較回路２０２は、不揮発性記憶部１１１に保持された誤り訂正符号を、揮発性記憶部１０８に復帰したデータをもとに誤り訂正符号計算回路２０１が計算した比較用誤り訂正符号と比較した比較結果を、エラー信号ＥＲＲとしてデータ退避時間制御回路１０２に出力するための回路である。また訂正回路２０３は、誤り訂正符号比較回路２０２でエラー信号ＥＲＲが生成された場合、誤り訂正符号による汎用レジスタ１０５の保持されるデータの訂正をするための回路である。
データ退避時間制御回路１０２のエラー信号記憶回路２１１は、前回行った処理におけるエラー信号ＥＲＲの有無を保持する。また、データ退避時間制御回路１０２のデータ退避時間決定フラグ記憶回路２１２は、エラー信号ＥＲＲの有無と、エラー信号記憶回路２１１に記憶された前回行った処理におけるエラー信号ＥＲＲの有無に従って、データ退避時間を確定するフラグを生成し保持する。
エラー信号記憶回路２１１は、前に設定されたデータ退避時間が適正な時間であるか、または適正な時間より長い時間であったか、を判断するために、前回のエラー信号ＥＲＲの有無を保持しておくための回路である。
具体的にいえば、エラー信号記憶回路２１１に前回のエラー信号ＥＲＲが保持され、再度エラー信号ＥＲＲが入力される場合は、データ退避時間が短すぎることを示している。つまり、この場合、データ退避時間を長くしても、まだデータ退避時間が短い状態にあることを示している。逆に、エラー信号記憶回路２１１に前回のエラー信号ＥＲＲが保持されておらず、エラー信号ＥＲＲが入力される場合は、データ退避時間が適正であることを示している。つまり、この場合、データ退避時間を短くしてしまったために、データ退避時間が適正な時間より短い状態となったことを示している。
また、エラー信号記憶回路２１１に前回のエラー信号ＥＲＲが保持され、エラー信号ＥＲＲが入力されない場合は、データ退避時間が適正であることを示している。つまり、この場合、データ退避時間が短い状態から、データ退避時間を長くすることで、データ退避時間が適正な時間となったことを示している。逆に、エラー信号記憶回路２１１に前回のエラー信号ＥＲＲが保持されておらず、エラー信号ＥＲＲが入力されない場合は、データ退避時間が適正な時間よりも長すぎることを示している。つまり、この場合、データ退避時間が適正な時間よりも長すぎるために、データ退避時間を短くしても、データの退避が行えていることを示している。
データ退避時間決定フラグ記憶回路２１２は、エラー信号記憶回路２１１において、データ退避時間が適正な時間であると判断される場合に、データ退避時間を確定させ、以降のエラー信号ＥＲＲの入力がなくても、データ退避時間の変更を行わないようにするための決定フラグを保持するための回路である。データ退避時間決定フラグ記憶回路２１２に決定フラグが保持される場合、エラー信号ＥＲＲの入力がない場合でも、データ退避時間の変更を行わないようにすることができる。データ退避時間決定フラグ記憶回路２１２に決定フラグが保持されていない場合、エラー信号ＥＲＲの入力に従って、データ退避時間の変更を行う動作をする。
パワーゲーティング制御回路１０３は、データ退避時間カウンター２２１のカウント値に従って、データ退避時間が変更されたデータ退避信号ＥＮ＿Ｗを、不揮発性記憶部１０９及び不揮発性記憶部１１１に出力する。例えばデータ退避時間制御回路１０２でエラー信号ＥＲＲが入力される場合、データ退避時間カウンター２２１のカウント値をインクリメントする。逆にデータ退避時間制御回路１０２でエラー信号ＥＲＲが入力されない場合、データ退避時間カウンター２２１のカウント値をデクリメントする。
前述のカウント値の増減に従って、データ退避時間カウンター２２１のカウント値が大きい場合には、データ退避信号ＥＮ＿ＷのＨレベルの信号を出力する期間を長くするようにデータ退避信号ＥＮ＿Ｗを調整して、データ退避時間を長くする。逆に、データ退避時間カウンター２２１のカウント値が小さい場合には、データ退避信号ＥＮ＿ＷのＨレベルの信号を出力する期間を短くするようデータ退避信号ＥＮ＿Ｗを調整して、データ退避時間を短くする。
次いで、図４に、図３に示す半導体装置１００の動作の一例についてのフローチャート図を示す。なお図４に示すフローチャート図は、図２に示すフローチャート図におけるステップＳ１０８以降のステップＳ１０９乃至Ｓ１１１を詳細に説明するものである。図４では、図２におけるステップＳ１０８をステップＳ２０１として、以降のフローを説明するものとする。なお図４におけるステップＳ２０１以前のフローは、図２に示すフローチャート図におけるＳ１０１乃至Ｓ１０７のフローと同様である。
まずステップＳ２０１では、誤り訂正符号用レジスタ１０６の揮発性記憶部１１０に復帰した誤り訂正符号と、揮発性記憶部１０８に復帰したデータをもとに誤り訂正符号計算回路２０１が計算した比較用誤り訂正符号と比較し、誤り訂正符号のエラー発生の有無の判断を行う。誤り訂正符号のエラー発生がある場合は次のステップＳ２０２に進み、誤り訂正符号のエラー発生がない場合は、ステップＳ２０７に進む。
ステップＳ２０２では、誤り訂正符号によって汎用レジスタ１０５のデータが訂正可能か否かの判断を行う。誤り訂正符号によって汎用レジスタ１０５のデータが訂正可能な場合はステップＳ２０５に進み、誤り訂正符号によって汎用レジスタ１０５のデータが訂正不能な場合はステップＳ２０３に進む。
ステップＳ２０３では、パワーゲーティング制御回路１０３がデータ退避時間を長くするように変更する処理を行う。具体的にはデータ退避時間制御回路１０２は、データ退避時間カウンター２２１のカウント値をインクリメントする制御信号をパワーゲーティング制御回路１０３のデータ退避時間カウンター２２１に出力する。ステップＳ２０３の後は、ステップＳ２０４に進む。
ステップＳ２０４では、初期動作から開始する処理を行う。ステップＳ２０４の後は、処理が終了となる。
なお初期動作とは、データ処理回路１０１の内部に保持されたデータをすべてリセットした状態から処理を行う動作のことをいう。
ステップＳ２０５では、訂正回路２０３で誤り訂正符号によるデータを訂正する処理を行う。ステップＳ２０５の後は、ステップＳ２０６に進む。
ステップＳ２０６では、パワーゲーティング制御回路１０３がデータ退避時間を長くするように変更する処理を行う。具体的にはデータ退避時間制御回路１０２は、データ退避時間カウンター２２１のカウント値をインクリメントする制御信号をパワーゲーティング制御回路１０３のデータ退避時間カウンター２２１に出力する。ステップＳ２０６の後は、処理が終了となる。
ステップＳ２０７では、エラー信号記憶回路２１１での、前回行った処理におけるエラー信号ＥＲＲの有無の判断を行う。具体的には、エラー信号記憶回路２１１を参照し、前回入力されたエラー信号ＥＲＲの有無を判断する。そして前回入力されたエラー信号ＥＲＲがある場合はステップＳ２０８に進み、前回入力されたエラー信号ＥＲＲがない場合はステップＳ２０９に進む。
ステップＳ２０８では、データ退避時間を確定する処理を行う。具体的には、データ退避時間決定フラグ記憶回路２１２での決定フラグの保持により、パワーゲーティング制御回路１０３のデータ退避時間カウンター２２１のカウント値を固定し、データ退避信号ＥＮ＿Ｗによるデータ退避時間を一定にする処理を行う。ステップＳ２０８の後は、処理が終了となる。
ステップＳ２０９では、データ退避時間決定フラグ記憶回路２１２に保持されたデータによって、データ退避時間が確定済みであるか否かの判断を行う。具体的には、データ退避時間決定フラグ記憶回路の決定フラグを参照し、データ退避時間が確定済みであるか否かを判断する。データ退避時間が確定済みの場合は処理が終了となり、データ退避時間が確定しない場合はステップＳ２１０に進む。
ステップＳ２１０では、パワーゲーティング制御回路１０３がデータ退避時間を短くするように変更する処理を行う。具体的にはデータ退避時間制御回路１０２は、データ退避時間カウンター２２１のカウント値をデクリメントする制御信号をパワーゲーティング制御回路１０３のデータ退避時間カウンター２２１に出力する。ステップＳ２１０の後は、処理が終了となる。
以上が、半導体装置１００のデータ退避時間を変更する際の動作の一例についてのフローチャート図である。
以上の本実施の形態で示した構成により、電源供給を停止と再開を繰り返す半導体装置において、製造時の特性のばらつきに関わらず、揮発性の記憶部から不揮発性の記憶部へのデータの退避を確実に行うための、最適なデータ退避時間を設定することができる。
（実施の形態３）
本実施の形態では、上記実施の形態１及び実施の形態２で説明した揮発性記憶部及び不揮発性記憶部の構成について説明する。図５には、揮発性記憶部及び不揮発性記憶部のブロック図の一例を示す。
図５（Ａ）ではｎビット（ｎは自然数）のデータを保持する揮発性記憶部及び不揮発性記憶部のブロック図について説明を行い、次いで図５（Ｂ）では１ビットのデータを保持する揮発性記憶部及び不揮発性記憶部の構成について説明していく。
図５（Ａ）に、揮発性記憶部及び不揮発性記憶部のブロック図の一例を示す。図５（Ａ）に示す揮発性記憶部及び不揮発性記憶部は、ｎ個の単位記憶部５０１で表すことができる。当該揮発性記憶部と不揮発性記憶部とを一組とした単位記憶部５０１で１ビットまたは複数ビットのデータを記憶することができる。
図５（Ａ）に示す単位記憶部５０１は、揮発性記憶部５０２及び不揮発性記憶部５０３を有する。
揮発性記憶部５０２は、一例としては、フリップフロップで構成することができる。図５（Ａ）では、フリップフロップとしてＤ−フリップフロップを示している。揮発性記憶部５０２は、高電源電位ＶＤＤ及びグラウンド電位ＧＮＤによる電源供給がされ、クロック信号ＣＬＫ、及びデータＤ＿１乃至Ｄ＿ｎが入力される。他にも、揮発性記憶部５０２の回路構成に応じて、制御を行うための信号を入力する構成としてもよい。揮発性記憶部５０２の端子Ｄに入力されるデータＤ＿１乃至Ｄ＿ｎはクロック信号に同期して、データの保持と、出力端子Ｑ＿１乃至Ｑ＿ｎからの出力と、を行う構成となる。
不揮発性記憶部５０３は、高電源電位ＶＤＤ及びグラウンド電位ＧＮＤによる電源供給がされ、データ退避信号ＥＮ＿Ｗ、データ復帰信号ＥＮ＿Ｒ、揮発性記憶部５０２に記憶されたデータが入力される。他にも、不揮発性記憶部５０３の回路構成に応じて、制御を行うための信号を入力する構成としてもよい。不揮発性記憶部５０３に記憶されるデータは、データ退避信号ＥＮ＿Ｗ及びデータ復帰信号ＥＮ＿Ｒの制御により、データの書き込み及び読み出しを行う構成となる。
不揮発性記憶部５０３が有する不揮発性記憶素子としては、フラッシュメモリの他、ＦｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭを用いることができる。
なお特に不揮発性記憶部５０３に用いる不揮発性記憶素子としては、酸化物半導体層を有するトランジスタを用いた電荷の保持によりデータの保持を行う回路で構成される不揮発性記憶素子とすることが好適である。酸化物半導体層を有するトランジスタを用いて不揮発性記憶部５０３を形成することで、トランジスタの作製工程と同様にして不揮発性記憶部５０３を作製することができ、記憶回路の作製における低コスト化を図ることができる。
データ退避信号ＥＮ＿Ｗ及びデータ復帰信号ＥＮ＿Ｒは、不揮発性記憶部５０３の不揮発性記憶素子へのデータの書き込み及び読み出しを制御するための信号である。具体的にデータ退避信号ＥＮ＿Ｗ及びデータ復帰信号ＥＮ＿Ｒは、不揮発性記憶部５０３が有する各スイッチまたはトランジスタのオンとオフを切り替えて、不揮発性記憶素子に印加する電気信号の切り替えを行うことでデータの書き込みまたは読み出しを行う。
なおデータ退避信号ＥＮ＿Ｗ及びデータ復帰信号ＥＮ＿Ｒは、パワーゲーティング制御回路１０３より出力される信号である。データ退避信号ＥＮ＿Ｗ及びデータ復帰信号ＥＮ＿Ｒは、パワーゲーティング制御信号ＥＮ＿ＰＧのオンまたはオフに従って出力される。上記実施の形態で説明したようにデータ退避信号ＥＮ＿Ｗは、例えばデータ退避時間カウンター２２１のカウント値が大きい場合には、データ退避信号ＥＮ＿ＷのＨレベルの信号が長くなるようデューティ比を調整し、データ退避時間カウンター２２１のカウント値が小さい場合には、データ退避信号ＥＮ＿ＷのＨレベルの信号が短くなるようデューティ比を調整される。Ｈレベルの時間の長さに従って、データ退避時間を変更することができる。
次いで、図５（Ａ）に示した単位記憶部５０１が有する揮発性記憶部５０２及び不揮発性記憶部５０３の具体的な回路の構成について図５（Ｂ）に示す。
図５（Ｂ）では、揮発性記憶部５０２の具体的な回路構成として、インバータ及びクロックドインバータを組み合わせたフリップフロップを示している。なお図５（Ｂ）において、クロック信号ＣＬＫは、インバータＩＮＶに入力し、反転クロック信号を生成する構成としている。反転クロック信号は、外部より入力する構成としてもよい。
なお図５（Ｂ）において、単位記憶部５０１への電源供給を停止するために揮発性記憶部５０２に記憶されたデータを不揮発性記憶部５０３に書き込む場合、ノードＳｉｇの電位をデータとしてサンプリングするものとする。また、単位記憶部５０１への電源供給を再開するために不揮発性記憶部５０３に記憶されたデータを揮発性記憶部５０２に読み出す場合、ノードＯｕｔにデータに応じた電位を出力するものとする。
また図５（Ｂ）に示す不揮発性記憶部５０３は、書き込み制御回路５１１、不揮発性記憶素子５１２、及び読み出し制御回路５１３を有する。
書き込み制御回路５１１は、揮発性記憶部５０２に記憶されたデータに応じて、不揮発性記憶素子５１２に出力する信号の切り替えを行うための回路である。具体的には、例えば不揮発性記憶素子５１２がＲｅＲＡＭの場合、ＲｅＲＡＭの両端に印加する書き込み電圧の極性をデータに応じて切り替えるための回路である。書き込み制御回路５１１の制御は、データ退避信号ＥＮ＿Ｗ及びデータにより行われる。
不揮発性記憶素子５１２は、フラッシュメモリの他、ＦｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭを用いればよい。または、酸化物半導体層を有するトランジスタを用いた電荷の保持によりデータの保持を行う回路で構成される不揮発性記憶素子を用いればよい。
読み出し制御回路５１３は、不揮発性記憶素子５１２に記憶されたデータに応じて、揮発性記憶部５０２に出力する信号の切り替えを行うための回路である。具体的には、例えば不揮発性記憶素子５１２がＲｅＲＡＭの場合、書き込まれたデータに応じて、高抵抗状態または低抵抗状態に切り替わっている。読み出し制御回路５１３は、データ復帰信号ＥＮ＿Ｒにより、ＲｅＲＡＭの抵抗値の高低として記憶されたデータを、定電流源または抵抗素子を用いた抵抗分割等により、電圧値として取り出すための回路である。
なお図５（Ａ）で説明した単位記憶部５０１は、電源供給を停止してもデータの保持を行うことができる。そのため、図１または図３で示したデータ処理回路１０１における汎用レジスタ１０５及び誤り訂正符号用レジスタ１０６はデータを消失することなく、電源供給の停止を行なうことができる。従って、データ処理に必要な期間だけ電源供給を行い、使用状況に応じて適宜電源供給を停止することができる。
次いで、図５（Ｂ）で示した単位記憶部５０１が有する不揮発性記憶部５０３の回路動作についてタイミングチャート図を示し説明する。
図６に示すタイミングチャート図では、図５（Ｂ）で示した揮発性記憶部５０２のノードＳｉｇの電位、データ退避信号ＥＮ＿Ｗの電位、データ復帰信号ＥＮ＿Ｒの電位、電源電圧の供給または停止の状態、及び不揮発性記憶素子のデータの保持状態を表すものである。
なお図６において、各信号の電位は、ＨレベルまたはＬレベルの２値で説明するものとする。また図６において、ノードＳｉｇのデータの電位は、揮発性記憶部５０２が動作している期間においてＨレベルまたはＬレベルのいずれかの値が保持されていることを「Ｈ／Ｌ」としてあらわし、揮発性記憶部５０２への電源電圧の供給が停止することで記憶しているデータがない状態を「ＯＦＦ」として表している。
また図６において、データ退避信号ＥＮ＿Ｗ、及びデータ復帰信号ＥＮ＿Ｒは、Ｈレベルで読み出し制御回路５１３及び書き込み制御回路５１１が動作状態となり、Ｌレベルで読み出し制御回路５１３及び書き込み制御回路５１１が非動作状態となることを表している。
また図６において、電源電圧の供給の有無については、供給される期間を「供給」、停止している期間を「停止」として表している。また、不揮発性記憶素子のデータの保持、書き込み、または読み出しは、それぞれ「保持」、「書込」、「読出」と表すものとして説明する。
期間Ｔ０は、単位記憶部５０１に電源電圧の供給が行われ、揮発性記憶部５０２が動作してデータを保持する期間を表している。期間Ｔ０では、データ退避信号ＥＮ＿ＷはＬレベル、データ復帰信号ＥＮ＿ＲはＬレベル、電源電圧の供給が行われるとする。なお不揮発性記憶素子には、前の期間で書き込まれたデータが保持されており、期間Ｔ０では「保持」と表している。
期間Ｔ１は、単位記憶部５０１に電源電圧の供給が行われ、揮発性記憶部５０２に保持されたＨレベルまたはＬレベルのデータ（Ｈ／Ｌ）を不揮発性記憶素子に書き込む期間を表している。期間Ｔ１では、データ退避信号ＥＮ＿ＷはＨレベル、データ復帰信号ＥＮ＿ＲはＬレベル、電源電圧の供給が行われるとする。なお不揮発性記憶素子は、期間Ｔ１では揮発性記憶部５０２に保持されたデータに応じた書き込みが行われる。
上記実施の形態で説明したようにデータ退避信号ＥＮ＿Ｗは、Ｈレベルとなる期間Ｔ１の長さを変更することで、データ退避時間を変更することができる。例えばデータ退避時間カウンター２２１のカウント値が大きい場合には、Ｈレベルとなる期間Ｔ１が長くなるようを調整し、データ退避時間カウンター２２１のカウント値が小さい場合には、Ｈレベルとなる期間Ｔ１が短くなるよう調整する。Ｈレベルの時間の長さに従って、データ退避時間を変更することができる。
期間Ｔ２は、不揮発性記憶素子５１２が期間Ｔ１で書き込まれたデータを保持することにより、単位記憶部５０１への電源電圧の供給を停止してもデータを失わない期間を表している。期間Ｔ２では、揮発性記憶部５０２からのデータの入力はなく（ＯＦＦ）、データ退避信号ＥＮ＿ＷはＬレベル、データ復帰信号ＥＮ＿ＲはＬレベル、電源電圧の供給を停止しているとする。なお不揮発性記憶素子には、期間Ｔ１で書き込まれたデータが保持されており、期間Ｔ２では「保持」と表している。
期間Ｔ３は、単位記憶部５０１への電源電圧の供給を再開し、不揮発性記憶素子に書き込まれたＨレベルまたはＬレベルのデータ（Ｈ／Ｌ）を再度、揮発性記憶部５０２に読み出す期間を表している。期間Ｔ３では、揮発性記憶部５０２には不揮発性記憶部５０３から読み出したデータ（Ｈ／Ｌ）が保持され、データ退避信号ＥＮ＿ＷはＬレベル、データ復帰信号ＥＮ＿ＲはＨレベル、電源電圧の供給が行われるとする。なお不揮発性記憶素子は、期間Ｔ３では揮発性記憶部５０２に保持されたデータに応じた読み出しが行われる。
なおデータ復帰信号ＥＮ＿Ｒをデータ退避信号ＥＮ＿Ｗと同様にして、Ｈレベルとなる期間Ｔ３の長さを変更し、データ復帰時間を変更する構成としてもよい。データ復帰信号ＥＮ＿ＲのＨレベルの時間の長さに従って、データ復帰時間を変更することができる。
以上が、図５（Ｂ）で示した単位記憶部５０１が有する不揮発性記憶部５０３の具体的な回路動作についてタイミングチャート図の説明である。
次いで、図５（Ｂ）で示した不揮発性記憶素子５１２が取り得る回路構成の一例を図７（Ａ）、（Ｂ）を示し説明する。
図７（Ａ）では、不揮発性記憶素子として、可変抵抗記憶素子６０２を用いた場合を表している。書き込み制御回路６０１には、データ退避信号ＥＮ＿Ｗ及び揮発性記憶部５０２のデータであるノードＳｉｇの電位が入力される。また、読み出し制御回路６０３には、データ復帰信号ＥＮ＿Ｒが入力され、可変抵抗記憶素子６０２の抵抗値の高低に応じたデータをノードＯｕｔに出力する。
書き込み制御回路６０１は、ノードＳｉｇの電位に応じて、可変抵抗記憶素子６０２に出力する信号の切り替えを行うための回路である。具体的には、可変抵抗記憶素子６０２がＲｅＲＡＭの場合、両端に印加する書き込み電圧の極性をデータに応じて切り替える。なお可変抵抗記憶素子６０２がＭＲＡＭの場合は、両端に流れる電流の向きをデータに応じて切り替える。
また読み出し制御回路６０３は、可変抵抗記憶素子６０２に記憶されたデータに応じて、揮発性記憶部５０２に出力する信号の切り替えを行うための回路である。具体的には、可変抵抗記憶素子６０２の抵抗値の高低として記憶されたデータを、定電流源または抵抗素子を用いた抵抗分割等により、電圧値として取り出す。
また図７（Ｂ）は、酸化物半導体層を有するトランジスタを用いた電荷の保持によりデータの保持を行う回路の一例である。図７（Ｂ）に示す回路は、酸化物半導体層を有するトランジスタ（以下、ＯＳトランジスタ６１１）、ｐチャネル型トランジスタ６１２、ｎチャネル型トランジスタ６１３、ｎチャネル型トランジスタ６１４及びインバータ６１５で構成される。図７（Ｂ）において、ＯＳトランジスタ６１１は、酸化物半導体層を有することを明示するために、ＯＳの符号を合わせて付している。
ここでＯＳトランジスタ６１１の半導体層に用いる酸化物半導体について詳述する。
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系の材料、Ｉｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを主成分として有する酸化物という意味であり、Ｉｎ、Ｇａ及びＺｎの比率は問わない。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、式（１）を満たすことをいう。
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２ （１）
ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
また、酸化物半導体を半導体層中のチャネル形成領域に用いたトランジスタは、酸化物半導体を高純度化することにより、オフ電流（ここでは、オフ状態のとき、たとえばソース電位を基準としたときのゲート電位との電位差がしきい値電圧以下のときのドレイン電流とする）を十分に低くすることが可能である。例えば、加熱成膜により水素や水酸基を酸化物半導体中に含ませないようにし、または成膜後の加熱により膜中から除去し、高純度化を図ることができる。高純度化されることにより、チャネル形成領域にＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタで、チャネル長が１０μｍ、半導体膜の膜厚が３０ｎｍ、ドレイン電圧が１Ｖ〜１０Ｖ程度の範囲である場合、オフ電流を、１×１０−１３Ａ以下とすることが可能である。またチャネル幅あたりのオフ電流（オフ電流をトランジスタのチャネル幅で除した値）を１×１０−２３Ａ／μｍ（１０ｙＡ／μｍ）から１×１０−２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが可能である。
なお酸化物半導体を高純度化して極小となるオフ電流を検出するためには、比較的サイズの大きいトランジスタを作製し、オフ電流を測定することで、実際に流れるオフ電流を見積もることができる。図８にはサイズの大きいトランジスタとして、チャネル幅Ｗを１ｍ（１００００００μｍ）、チャネル長Ｌを３μｍとした際に、温度を１５０℃、１２５℃、８５℃、２７℃と変化させた際のチャネル幅Ｗ１μｍあたりのオフ電流をアレニウスプロットした図を示す。図８からもわかるように、オフ電流は３×１０−２６Ａ／μｍと極めて小さいことがわかる。なお、昇温してオフ電流を測定したのは、室温では電流が極めて小さいため、測定が困難だったためである。
また、成膜される酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
以上がＯＳトランジスタ６１１の半導体層に用いる酸化物半導体についての説明である。
図７（Ｂ）に示す回路では、ＯＳトランジスタ６１１は、ソースまたはドレインとなる一方が、揮発性記憶部５０２のデータであるノードＳｉｇの電位が与えられる配線に接続される。ＯＳトランジスタ６１１は、ゲートが、データ退避信号ＥＮ＿Ｗが入力される配線に接続される。ＯＳトランジスタ６１１は、ソースまたはドレインとなる他方が、ｎチャネル型トランジスタ６１４のゲートに接続される。
なおＯＳトランジスタ６１１のソースまたはドレインとなる他方と、ｎチャネル型トランジスタ６１４のゲートとが接続されるノードをＮｏｄｅ＿Ｍとする。該Ｎｏｄｅ＿Ｍでは、ＯＳトランジスタ６１１をオフ状態にすることで、揮発性記憶部５０２のデータに応じた電荷の保持ができる。
なおＯＳトランジスタ６１１は、ゲート電圧が０Ｖのときのドレイン電流が小さいことが望ましく、このときのドレイン電流は、上述したオフ電流と同様に、１×１０−２３Ａ／μｍ（１０ｙＡ／μｍ）から１×１０−２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが望ましい。従って、ＯＳトランジスタ６１１のしきい値電圧をプラスシフトさせておく構成とすることが好適である。具体的には、ＯＳトランジスタにバックゲート電極を設け、チャネル形成領域に負バイアスを印加することでしきい値電圧をプラスシフトすることができる。
図７（Ｂ）に示す回路では、ｐチャネル型トランジスタ６１２は、ソースまたはドレインとなる一方が、高電源電位ＶＤＤが与えられる配線に接続される。ｐチャネル型トランジスタ６１２は、ゲートが、データ復帰信号ＥＮ＿Ｒが入力される配線に接続される。ｐチャネル型トランジスタ６１２は、ソースまたはドレインとなる他方が、ｎチャネル型トランジスタ６１３のソースまたはドレインとなる一方に接続される。
図７（Ｂ）に示す回路では、ｎチャネル型トランジスタ６１３は、ゲートが、データ復帰信号ＥＮ＿Ｒが入力される配線に接続される。ｐチャネル型トランジスタ６１２は、ソースまたはドレインとなる他方が、ｎチャネル型トランジスタ６１４のソースまたはドレインとなる一方に接続される。
図７（Ｂ）に示す回路では、ｎチャネル型トランジスタ６１４は、ソースまたはドレインとなる他方が、グラウンド線に接続される。
図７（Ｂ）に示す回路では、インバータ６１５は、入力端子が、ｐチャネル型トランジスタ６１２のソースまたはドレインとなる他方及びｎチャネル型トランジスタ６１３のソースまたはドレインとなる一方に接続される。インバータ６１５は、出力端子が、ノードＯｕｔに接続される。
図７（Ｂ）に示す回路は、ＯＳトランジスタ６１１が書き込み制御回路６２１、Ｎｏｄｅ＿Ｍが不揮発性記憶素子６２２、ｐチャネル型トランジスタ６１２、ｎチャネル型トランジスタ６１３、ｎチャネル型トランジスタ６１４及びインバータ６１５が読み出し制御回路６２３である。すなわち、データ退避信号ＥＮ＿Ｗに応じて書き込み制御回路６２１は、不揮発性記憶素子６２２であるＮｏｄｅ＿Ｍに電荷を保持する。不揮発性記憶素子６２２に保持された電荷に応じて、読み出し制御回路６２３では、ノードＯｕｔにデータに応じた信号を出力することができる。
以上説明した揮発性記憶部及び不揮発性記憶部の構成を、上記実施の形態１または２で説明した構成に用いることができる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、上記実施の形態３で説明したＯＳトランジスタ６１１と、ｎチャネル型トランジスタ６１３及びｐチャネル型トランジスタ６１２と、を積層して設けた半導体装置の断面図の構成について図９に示し、説明する。
なお図９に示す半導体装置の断面図の構成では、下層部を構成する制御回路が有するトランジスタの一例として、ｎチャネル型トランジスタ６１３及びｐチャネル型トランジスタ６１２を示し、上層部を構成するトランジスタとして酸化物半導体層にチャネルが形成されるＯＳトランジスタ６１１を示す。
図９に示す半導体装置は、下部素子層３２１にシリコン材料がチャネル形成領域に用いられたｎチャネル型トランジスタ６１３及びｐチャネル型トランジスタ６１２を有し、配線層３２２を間に挟んで、上部素子層３２３にＯＳトランジスタ６１１を有する。
図９におけるｎチャネル型トランジスタ６１３は、半導体材料（例えば、シリコンなど）を含む基板３３３上にＢＯＸ層３３４を介して設けられたＳＯＩ層３３５と、ＳＯＩ層３３５に形成されたｎ型不純物領域３３６と、ゲート絶縁層３３７と、ゲート電極３３８とを有する。ＳＯＩ層３３５には、ｎ型不純物領域３３６の他、図示していないが、金属間化合物領域及びチャネル形成領域が設けられる。またｐチャネル型トランジスタ６１２は、ＳＯＩ層３３５中にｐ型不純物領域３３９が形成されている。
ｎチャネル型トランジスタ６１３及びｐチャネル型トランジスタ６１２が有するＳＯＩ層３３５の間には素子分離絶縁層３４２が設けられており、ｎチャネル型トランジスタ６１３及びｐチャネル型トランジスタ６１２を覆うように絶縁層３４０が設けられている。なお、ｎチャネル型トランジスタ６１３及びｐチャネル型トランジスタ６１２は、図９に示すようにゲート電極３３８の側面にサイドウォールを設け、不純物濃度が異なる領域を含むｎ型不純物領域３３６及びｐ型不純物領域３３９としてもよい。
ｎ型不純物領域３３６及びｐ型不純物領域３３９上の絶縁層３４０は開口部を有し、開口部を埋めるように配線３４１が設けられている。絶縁層３４０及び配線３４１上の配線層３２２では、絶縁層３４４、配線３５１、配線３５２及び配線３５３が設けられている。配線３５１は、ＯＳトランジスタ６１１のソース電極として機能させることができる。配線３５２は、ＯＳトランジスタ６１１のゲート電極として機能させることができる。配線３５３は、ＯＳトランジスタ６１１のドレイン電極として機能させることができる。
なお下部素子層３２１の絶縁層３４０中の配線３４１、配線層３２２の絶縁層３４４中の配線３５１、配線３５２及び配線３５３は、デュアルダマシン法を用いて形成すればよい。また、コンタクトプラグを形成して異なる配線層間の接続を図ってもよい。
半導体材料を具備するＳＯＩ層３３５を用いたｎチャネル型トランジスタ６１３及びｐチャネル型トランジスタ６１２は、ＯＳトランジスタ６１１に比べて、高速動作及び微細化が可能である。
配線層３２２の上面は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を施して、ＯＳトランジスタ６１１の形成を行えばよい。
ＯＳトランジスタ６１１は、絶縁層３４４及び配線３５２上に、積層して島状に形成されたゲート絶縁層３６１及び酸化物半導体膜３６２を有する。またＯＳトランジスタ６１１は、島状に形成されたゲート絶縁層３６１及び酸化物半導体膜３６２上及び配線３５３に接続されるソース電極３６３Ａ、及び島状に形成されたゲート絶縁層３６１及び酸化物半導体膜３６２上及び配線３５１に接続されるドレイン電極３６３Ｂを有する。またＯＳトランジスタ６１１は、島状に形成されたゲート絶縁層３６１及び酸化物半導体膜３６２上、絶縁層３４４上、ソース電極３６３Ａ及びドレイン電極３６３Ｂ上に絶縁層３６４を有する。またＯＳトランジスタ６１１は、絶縁層３６４を間に挟んで、島状に形成されたゲート絶縁層３６１及び酸化物半導体膜３６２上にバックゲート電極３６５を有する。ＯＳトランジスタ６１１は、絶縁層３４５で覆われる。
バックゲート電極３６５を有するＯＳトランジスタ６１１は、バックゲート電極３６５にしきい値電圧を制御するためのバックゲート電圧を入力する構成とすることができる。バックゲート電圧を制御してＯＳトランジスタ６１１のしきい値電圧を制御する構成とすることで、ＯＳトランジスタ６１１でのオフ電流の低減を、より確実に行うことができる。
以上説明したように本実施の形態における半導体装置の構成は、シリコンをチャネル形成領域に用いたトランジスタと酸化物半導体膜をチャネル形成領域に用いたトランジスタとを積層して設けることができる。そのため、各素子の省スペース化ができ、半導体装置の小型化を図ることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
Ｄ＿ｎ データ
Ｄ＿１ データ
Ｑ＿ｎ 出力端子
Ｑ＿１ 出力端子
Ｔ０ 期間
Ｔ１ 期間
Ｔ２ 期間
Ｔ３ 期間
１００ 半導体装置
１０１ データ処理回路
１０２ データ退避時間制御回路
１０３ パワーゲーティング制御回路
１０５ 汎用レジスタ
１０６ 誤り訂正符号用レジスタ
１０７ 誤り訂正符号回路
１０８ 揮発性記憶部
１０９ 不揮発性記憶部
１１０ 揮発性記憶部
１１１ 不揮発性記憶部
１１２ スイッチ
２０１ 誤り訂正符号計算回路
２０２ 誤り訂正符号比較回路
２０３ 訂正回路
２１１ エラー信号記憶回路
２１２ データ退避時間決定フラグ記憶回路
２２１ データ退避時間カウンター
３２１ 下部素子層
３２２ 配線層
３２３ 上部素子層
３３３ 基板
３３４ ＢＯＸ層
３３５ ＳＯＩ層
３３６ ｎ型不純物領域
３３７ ゲート絶縁層
３３８ ゲート電極
３３９ ｐ型不純物領域
３４０ 絶縁層
３４１ 配線
３４２ 素子分離絶縁層
３４４ 絶縁層
３４５ 絶縁層
３５１ 配線
３５２ 配線
３５３ 配線
３６１ ゲート絶縁層
３６２ 酸化物半導体膜
３６３Ａ ソース電極
３６３Ｂ ドレイン電極
３６４ 絶縁層
３６５ バックゲート電極
５０１ 単位記憶部
５０２ 揮発性記憶部
５０３ 不揮発性記憶部
５１１ 制御回路
５１２ 不揮発性記憶素子
５１３ 制御回路
６０１ 制御回路
６０２ 可変抵抗記憶素子
６０３ 制御回路
６１１ ＯＳトランジスタ
６１２ ｐチャネル型トランジスタ
６１３ ｎチャネル型トランジスタ
６１４ ｎチャネル型トランジスタ
６１５ インバータ
６２１ 制御回路
６２２ 不揮発性記憶素子
６２３ 制御回路

Claims (3)

  1. データ退避時間制御回路と、
    パワーゲーティング制御回路と、
    汎用レジスタ、誤り訂正符号用レジスタ、及び誤り訂正符号回路を有するデータ処理回路と、を有し、
    前記汎用レジスタ及び前記誤り訂正符号用レジスタは、それぞれ揮発性記憶部及び不揮発性記憶部を有し、
    前記データ退避時間制御回路は、前記誤り訂正符号用レジスタの不揮発性記憶部に記憶された誤り訂正符号を前記誤り訂正符号回路で検出して得られるエラーの有無に従って、前記パワーゲーティング制御回路より出力され、前記汎用レジスタの揮発性記憶部から不揮発性記憶部に記憶するデータを記憶するためのデータ退避時間を変更する回路である半導体装置。
  2. 請求項１において、
    前記パワーゲーティング制御回路は、前記データ退避時間制御回路によって制御されるデータ退避時間カウンターを有し、
    前記データ退避時間カウンターは、前記データ退避時間カウンターのカウント値に従って、前記データ処理回路への電源供給を制御する半導体装置。
  3. 請求項１または請求項２において、
    前記不揮発性記憶部は、不揮発性記憶素子を有し、
    前記不揮発性記憶素子は、酸化物半導体層を有するトランジスタを用いた電荷の保持により前記データまたは前記誤り訂正符号の保持を行う半導体装置。
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