JP6111832B2 - Multilayer substrate, electronic device using the same, and method for manufacturing electronic device - Google Patents
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Description
本発明は、電子部品が搭載されるランドおよび外部回路と電気的に接続される表面パターンを有する多層基板およびこれを用いた電子装置、電子装置の製造方法に関するものである。 The present invention relates to a land on which electronic components are mounted and a multilayer substrate having a surface pattern electrically connected to an external circuit, an electronic device using the same, and a method for manufacturing the electronic device.
従来より、基板の一面側に電子部品が搭載された電子装置が提案されている(例えば、特許文献1参照)。具体的には、この電子装置では、基板の一面には、ランドおよび外部回路と電気的に接続される表面パターンが形成されていると共に表面パターンを覆うソルダーレジストが形成されている。なお、ソルダーレジストには、表面パターンのうち外部回路と接続される部分を露出させる開口部が形成されている。そして、電子部品は、ランド上にはんだ等を介して搭載されている。また、電子部品を含む基板の一面側は、表面パターンのうち少なくとも外部回路と接続される部分が露出されるように、モールド樹脂によって封止されている。 Conventionally, an electronic device in which an electronic component is mounted on one side of a substrate has been proposed (for example, see Patent Document 1). Specifically, in this electronic device, a surface pattern that is electrically connected to lands and external circuits is formed on one surface of the substrate, and a solder resist that covers the surface pattern is formed. The solder resist has an opening for exposing a portion of the surface pattern that is connected to an external circuit. The electronic component is mounted on the land via solder or the like. In addition, one surface side of the substrate including the electronic component is sealed with a mold resin so that at least a portion of the surface pattern connected to the external circuit is exposed.
このような電子装置は、次のように製造される。すなわち、まず、基板の一面にランドおよび表面パターンを形成する。そして、表面パターンを覆うソルダーレジストを形成した後、ソルダーレジストに表面パターンの一部を露出させる開口部を形成する。次に、電子部品をランド上にはんだ等を介して搭載する。続いて、一面に凹部が形成された金型を用意し、電子部品が凹部内に配置されるように、金型の一面を基板の一面側に圧接する。その後、基板と金型の凹部との間の空間にモールド樹脂を充填することにより、電子部品を含む基板の一面側が封止された上記電子装置が製造される。 Such an electronic device is manufactured as follows. That is, first, a land and a surface pattern are formed on one surface of the substrate. And after forming the solder resist which covers a surface pattern, the opening part which exposes a part of surface pattern to a solder resist is formed. Next, the electronic component is mounted on the land via solder or the like. Subsequently, a mold having a recess formed on one surface is prepared, and one surface of the mold is pressed against one surface of the substrate so that the electronic component is disposed in the recess. Thereafter, the space between the substrate and the concave portion of the mold is filled with mold resin, whereby the electronic device in which one surface side of the substrate including the electronic component is sealed is manufactured.
しかしながら、このような電子装置の製造方法では、ソルダーレジストのうち表面パターンを覆う部分の基板表面からの高さがソルダーレジストのうち表面パターンを覆わない部分の基板表面からの高さより高くなる。つまり、モールド樹脂で封止されない部分において、ソルダーレジストの基板表面からの高さが各部分で異なる。 However, in such a method for manufacturing an electronic device, the height of the portion of the solder resist that covers the surface pattern from the substrate surface is higher than the height of the portion of the solder resist that does not cover the surface pattern from the substrate surface. That is, the height of the solder resist from the substrate surface is different in each part in the part not sealed with the mold resin.
このため、金型の一面を基板の一面側に圧接した際、金型の一面はソルダーレジストのうち表面パターンを覆う部分と当接し、ソルダーレジストのうち表面パターンを覆わない部分とは当接しないことがある。つまり、金型の一面とソルダーレジストのうち表面パターンを覆わない部分との間には隙間が形成されることがある。したがって、当該隙間と、基板と金型の凹部との間の空間とが連通した場合には、基板と金型の凹部との間の空間にモールド樹脂を充填したときにモールド樹脂が隙間から流出してしまうという問題がある。そして、表面パターンのうちソルダーレジストから露出する部分がモールド樹脂にて覆われてしまう可能性がある。 For this reason, when one surface of the mold is pressed against one surface of the substrate, the one surface of the mold contacts with a portion of the solder resist that covers the surface pattern, and does not contact with a portion of the solder resist that does not cover the surface pattern. Sometimes. That is, a gap may be formed between one surface of the mold and a portion of the solder resist that does not cover the surface pattern. Therefore, when the gap and the space between the substrate and the concave portion of the mold communicate with each other, the mold resin flows out of the gap when the space between the substrate and the concave portion of the mold is filled with the mold resin. There is a problem of end up. And the part exposed from a soldering resist among surface patterns may be covered with mold resin.
本発明は上記点に鑑みて、表面パターンがモールド樹脂に覆われることを抑制できる多層基板およびこれを用いた電子装置、および電子装置の製造方法を提供することを目的とする。 An object of this invention is to provide the multilayer substrate which can suppress that a surface pattern is covered with mold resin, the electronic device using the same, and the manufacturing method of an electronic device in view of the said point.
上記目的を達成するため、請求項1に記載の発明では、表面(20a)を有するコア層(20)と、コア層の表面に形成された内層配線(51)と、コア層の表面に内層配線を覆う状態で配置されたビルドアップ層(30)と、ビルドアップ層のうちコア層と反対側の一面(30a)に形成され、電子部品(121〜123)が搭載されるランド(61)と、ビルドアップ層の一面に形成され、内層配線を介してランドと電気的に接続されると共に外部回路と電気的に接続される表面パターン(63)と、表面パターンを覆うと共に、表面パターンの一部を露出させる開口部(110a)が形成された保護膜(110)とを備える多層基板において、以下の点を特徴としている。 In order to achieve the above object, in the invention according to claim 1, the core layer (20) having the surface (20a), the inner layer wiring (51) formed on the surface of the core layer, and the inner layer on the surface of the core layer. A buildup layer (30) arranged in a state of covering the wiring, and a land (61) formed on one surface (30a) on the opposite side of the core layer of the buildup layer, on which electronic components (121 to 123) are mounted A surface pattern (63) formed on one surface of the build-up layer, electrically connected to the land via the inner layer wiring and electrically connected to the external circuit, and covering the surface pattern, A multilayer substrate including a protective film (110) having an opening (110a) for exposing a part thereof is characterized by the following points.
すなわち、ビルドアップ層の一面には、ランドおよび表面パターンと絶縁され、ランドを囲むと共にランドと表面パターンとの間に形成された枠状の表層導体(64a)と、表層導体を覆う保護膜と、を有する型踏み部(64)が形成されており、型踏み部における保護膜のビルドアップ層の一面からの高さは、保護膜のうち表面パターンを覆う部分のビルドアップ層の一面からの高さ以上とされ、型踏み部を構成する保護膜には、窪み部が形成されていることを特徴としている。 That is, on one side of the build-up layer, a frame-shaped surface conductor (64a) that is insulated from the land and the surface pattern, surrounds the land and is formed between the land and the surface pattern, and a protective film that covers the surface conductor , And the height of the protective film from the one surface of the build-up layer in the mold step portion from the one surface of the build-up layer of the portion of the protective film covering the surface pattern. It is characterized in that a recess is formed in the protective film that is higher than the height and forms the mold step .
このような多層基板では、ランドに電子部品を搭載した後、金型を多層基板の一面側に圧接してモールド樹脂を備える電子装置を製造する場合、型踏み部が必ず金型に圧接される。そして、型踏み部は、ランドを囲む枠状とされていると共にランドと表面パターンとの間に形成されている。したがって、多層基板と金型との間の空間からモールド樹脂が流出することを抑制でき、表面パターンのうち保護膜の開口部から露出する部分がモールド樹脂で覆われることを抑制できる。 In such a multilayer substrate, after mounting electronic components on a land, when manufacturing an electronic device including a mold resin by pressing a mold against one side of the multilayer substrate, the mold step is always pressed against the mold. . The mold step portion is formed in a frame shape surrounding the land and is formed between the land and the surface pattern. Therefore, the mold resin can be prevented from flowing out of the space between the multilayer substrate and the mold, and the portion of the surface pattern exposed from the opening of the protective film can be prevented from being covered with the mold resin.
また、請求項3に記載の発明では、請求項1または2に記載の多層基板と、ランドに搭載された電子部品と、電子部品、ランドおよび型踏み部における保護膜の内縁側を封止するモールド樹脂(150)とを備える電子装置であることを特徴としている。 According to a third aspect of the present invention, the multilayer substrate according to the first or second aspect, the electronic component mounted on the land, and the inner edge side of the protective film in the electronic component, the land, and the mold step portion are sealed. It is an electronic device provided with mold resin (150).
そして、請求項4に記載の発明は、請求項3に記載の電子装置の製造方法に関する発明であり、多層基板を用意する工程と、多層基板におけるランドに電子部品を搭載する工程と、電子部品、ランドおよび型踏み部における保護膜の内縁側を封止するモールド樹脂を形成する工程とを行い、モールド樹脂を形成する工程では、一面(200a)に凹部(201)が形成された金型(200)を用意し、凹部内に電子部品が配置されるように金型の一面を型踏み部に圧接した後、多層基板と凹部との間の空間にモールド樹脂を充填し、モールド樹脂を充填する際には、窪み部からモールド樹脂中に生成するボイドのみを排出することを特徴としている。
According to a fourth aspect of the present invention, there is provided an electronic device manufacturing method according to the third aspect of the invention, the step of preparing a multilayer substrate, the step of mounting an electronic component on a land in the multilayer substrate, and the electronic component And a step of forming a mold resin for sealing the inner edge side of the protective film in the land and the mold step portion, and in the step of forming the mold resin, a mold having a recess (201) formed on one surface (200a) ( 200) was prepared, after pressed against the mold tread portion one surface of the mold so that the electronic components are disposed in the recess, a molding resin is filled in the space between the multilayer substrate and the recess, filled with the mold resin When performing, only the void produced | generated in mold resin from a hollow part is discharged | emitted .
これによれば、型踏み部が必ず金型に圧接されるため、多層基板と金型の凹部との間の空間からモールド樹脂が流出することを抑制でき、表面パターンのうち保護膜の開口部から露出する部分がモールド樹脂で覆われることを抑制できる。 According to this, since the mold step is always pressed against the mold, the mold resin can be prevented from flowing out from the space between the multilayer substrate and the concave portion of the mold, and the opening of the protective film in the surface pattern It can suppress that the part exposed from is covered with mold resin.
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.
(第1実施形態)
本発明の第1実施形態について説明する。なお、本実施形態の電子装置は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するために適用されると好適である。
(First embodiment)
A first embodiment of the present invention will be described. Note that the electronic device of the present embodiment is preferably mounted on a vehicle such as an automobile, for example, and applied to drive various electronic devices for the vehicle.
図1に示されるように、電子装置は、一面10aおよび他面10bを有する多層基板10と、多層基板10の一面10a上に搭載された電子部品121〜123と、を備えている。そして、多層基板10の一面10a側を電子部品121〜123と共にモールド樹脂150で封止することにより、電子装置が構成されている。
As shown in FIG. 1, the electronic device includes a
多層基板10は、絶縁樹脂層としてのコア層20と、コア層20の表面20aに配置された表面20a側のビルドアップ層30と、コア層20の裏面20b側に配置された裏面20b側のビルドアップ層40とを備える積層基板である。
The
なお、コア層20およびビルドアップ層30、40は、ガラスクロスの両面を樹脂で封止してなるプリプレグ等で構成され、プリプレグの樹脂としては、エポキシ樹脂等が挙げられる。また、プレプレグの樹脂には、必要に応じて、アルミナやシリカ等の電気絶縁性かつ放熱性に優れたフィラーが含有されていてもよい。
In addition, the
そして、コア層20とビルドアップ層30との界面には、パターニングされた表面側内層配線51(以下では、単に内層配線51という)が形成されている。同様に、コア層20とビルドアップ層40との界面には、パターニングされた裏面側内層配線52(以下では、単に内層配線52という)が形成されている。
A patterned surface-side inner layer wiring 51 (hereinafter simply referred to as an inner layer wiring 51) is formed at the interface between the
また、ビルドアップ層30の表面30aには、パターニングされた表面側表層配線61〜63(以下では、単に表層配線61〜63という)が形成されている。本実施形態では、表層配線61〜63は、電子部品121〜123が搭載される搭載用のランド61、電子部品121、122とボンディングワイヤ141、142を介して電気的に接続されるボンディング用のランド62、外部回路と電気的に接続される表面パターン63とされている。
Further, patterned surface-
ビルドアップ層40の表面40aには、パターニングされた裏面側表層配線71、72(以下では、単に表層配線71、72という)が形成されている。本実施形態では、表層配線71、72は、後述するフィルドビアを介して内層配線52と接続される裏面パターン71、放熱用のヒートシンクが備えられるヒートシンク用パターン72(以下では、単にHS用パターン72という)とされている。
On the
なお、ビルドアップ層30の表面30aとは、ビルドアップ層30のうちコア層20と反対側の一面のことであり、多層基板10の一面10aとなる面のことである。また、ビルドアップ層40の表面40aとは、ビルドアップ層40のうちコア層20と反対側の一面のことであり、多層基板10の他面10bとなる面のことである。そして、内層配線51、52、表層配線61〜63、表層配線71、72は、具体的には後述するが、銅等の金属箔や金属メッキが適宜積層されて構成されている。
Note that the
内層配線51と内層配線52とは、コア層20を貫通して設けられた貫通ビア81を介して電気的および熱的に接続されている。具体的には、貫通ビア81は、コア層20を厚さ方向に貫通する貫通孔81aの壁面に銅等の貫通電極81bが形成され、貫通孔81aの内部に充填材81cが充填されて構成されている。
The
また、内層配線51と表層配線61〜63、および内層配線52と表層配線71、72とは、適宜各ビルドアップ層30、40を厚さ方向に貫通して設けられたフィルドビア91、101を介して電気的および熱的に接続されている。これにより、ランド61、62と表層配線63とは、内層配線51、52、裏面パターン71、貫通ビア81、フィルドビア91、101を介して適宜電気的に接続されている。
Further, the
なお、フィルドビア91、101は、各ビルドアップ層30、40を厚さ方向に貫通する貫通孔91a、101aが銅等の貫通電極91b、101bにて充填された構成とされている。また、充填材81cは、樹脂、セラミック、金属等が用いられるが、本実施形態では、エポキシ樹脂とされている。そして、貫通電極81b、91b、101bは、銅等の金属メッキにて構成されている。
The filled vias 91 and 101 are configured such that through
そして、各ビルドアップ層30、40の表面30a、40aには、表面パターン63、および裏面パターン71を覆うソルダーレジスト110が形成されている。なお、表面パターン63を覆うソルダーレジスト110には、表面パターン63のうち外部回路と接続される部分を露出させる開口部110aが形成されている。また、本実施形態では、表面パターン63を覆うソルダーレジスト110が本発明の保護膜に相当している。
And the solder resist 110 which covers the
電子部品121〜123は、IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)等の発熱が大きいパワー素子121、マイコン等の制御素子122、チップコンデンサや抵抗等の受動素子123である。そして、各電子部品121〜123は、はんだ130を介してランド61上に搭載されてランド61と電気的、機械的に接続されている。また、パワー素子121および制御素子122は、周囲に形成されているランド62ともアルミニウムや金等のボンディングワイヤ141、142を介して電気的に接続されている。
The
なお、ここでは、電子部品121〜123としてパワー素子121、制御素子122、受動素子123を例に挙げて説明したが、電子部品121〜123はこれらに限定されるものではない。
In addition, although the
モールド樹脂150は、ランド61、62および電子部品121〜123を封止するものであり、エポキシ樹脂等の一般的なモールド材料が金型を用いたトランスファーモールド法やコンプレッションモールド法等により形成されたものである。
The
なお、本実施形態では、モールド樹脂150は、多層基板10の一面10aのみに形成されている。つまり、本実施形態の電子装置は、いわゆるハーフモールド構造とされている。また、多層基板10の他面10b側には、特に図示していないが、HS用パターン72に放熱グリス等を介してヒートシンクが備えられている。
In the present embodiment, the
以上が本実施形態における電子装置の基本的な構成である。そして、本実施形態の電子装置では、ビルドアップ層30の表面30に型踏み部64が形成されている。以下に、本実施形態の特徴点である型踏み部64の構成について図1および図2を参照しつつ説明する。なお、図2では、理解をし易くするために、ソルダーレジスト110を省略して示してある。また、図1は、図2中のI-I断面に相当している。
The above is the basic configuration of the electronic device according to this embodiment. And in the electronic device of this embodiment, the
型踏み部64は、モールド樹脂150を形成する際にモールド樹脂150の外形を構成する金型が圧接される部分であり、ビルドアップ層30の表面30aに形成された表層導体64aと、表層導体64aを覆うソルダーレジスト110によって構成されている。
The
具体的には、表層導体64aは、図1および図2に示されるように、ランド61、62を囲む枠状とされ、ランド61、62と表面パターン63との間に形成されている。また、表層導体64aは、ランド61、62および表面パターン63とは絶縁されている。すなわち、表層導体64aは、いわゆるダミーパターンであり、型踏み部64の高さを調整するためのものである。
Specifically, as shown in FIGS. 1 and 2, the
そして、表層導体64aは、表面パターン63を覆うソルダーレジスト110によって完全に覆われている。つまり、型踏み部64におけるソルダーレジスト110のビルドアップ層30の表面30aからの高さは、周方向において一定とされている。
The
また、型踏み部64におけるソルダーレジスト110のビルドアップ層30の表面30aからの高さは、ソルダーレジスト110のうち表面パターン63を覆う部分のビルドアップ層30の表面30aからの高さ以上とされている。本実施形態では、表面パターン63および表層導体64aの膜厚が等しくされ、ソルダーレジスト110の部分毎の膜厚も等しくされている。このため、型踏み部64におけるソルダーレジスト110のビルドアップ層30の表面30aからの高さは、ソルダーレジスト110のうち表面パターン63を覆う部分のビルドアップ層30の表面30aからの高さと等しくされている。
Moreover, the height from the
そして、モールド樹脂150は、型踏み部64を構成するソルダーレジスト110の外縁側の部分を露出させつつ、型踏み部64を構成するソルダーレジスト110の内縁側の部分を封止している。つまり、型踏み部64は、多層基板10の一面10aにおいて、モールド樹脂150で封止される部分と封止されない部分との間の界面に形成されているともいえる。
The
なお、型踏み部64におけるソルダーレジスト110のビルドアップ層30の表面30aからの高さとは、言い換えると、表層導体64aを覆うソルダーレジスト110のうち表層導体64aと反対側の面からビルドアップ層30の表面30aまでの長さのことである。また、図1では、表面パターン63および表層導体64aが同じソルダーレジスト110にて覆われているが、表面パターン63を覆うソルダーレジスト110と表層導体64aを覆うソルダーレジスト110とが分離されていてもよい。
In addition, the height from the
以上が本実施形態における電子装置の構成である。次に、上記電子装置の製造方法について図3〜図6を参照しつつ説明する。なお、図3〜図5は、多層基板10のうちパワー素子121が搭載される部分近傍の断面図である。
The above is the configuration of the electronic device in this embodiment. Next, a method for manufacturing the electronic device will be described with reference to FIGS. 3 to 5 are cross-sectional views in the vicinity of a portion of the
まず、図3(a)に示されるように、コア層20の表面20aおよび裏面20bに銅箔等の金属箔161、162が配置されたものを用意する。そして、図3(b)に示されるように、ドリル等によって金属箔161、コア層20、金属箔162を貫通する貫通孔81aを形成する。
First, as shown in FIG. 3A, one in which metal foils 161 and 162 such as copper foil are arranged on the
その後、図3(c)に示されるように、無電解メッキや電気メッキを行い、貫通孔81aの壁面および金属箔161、162上に銅等の金属メッキ163を形成する。これにより、貫通孔81aの壁面に、金属メッキ163にて構成される貫通電極81bが形成される。なお、無電解メッキおよび電気メッキを行う場合には、パラジウム等の触媒を用いて行うことが好ましい。
Thereafter, as shown in FIG. 3C, electroless plating or electroplating is performed to form a metal plating 163 such as copper on the wall surface of the through
続いて、図3(d)に示されるように、金属メッキ163で囲まれる空間に充填材81cを配置する。これにより、貫通孔81a、貫通電極81b、充填材81cを有する上記貫通ビア81が形成される。
Subsequently, as illustrated in FIG. 3D, a
その後、図4(a)に示されるように、無電解メッキおよび電気メッキ等でいわゆる蓋メッキを行い、金属メッキ163および充填材81c上に銅等の金属メッキ164、165を形成する。
Thereafter, as shown in FIG. 4A, so-called lid plating is performed by electroless plating, electroplating, or the like, and metal plating 164, 165 such as copper is formed on the
次に、図4(b)に示されるように、金属メッキ164、165上に図示しないレジストを配置する。そして、当該レジストをマスクとしてウェットエッチング等を行い、金属メッキ164、金属メッキ163、金属箔161を適宜パターニングして内層配線51を形成すると共に、金属メッキ165、金属メッキ163、金属箔162を適宜パターニングして内層配線52を形成する。つまり、本実施形態では、内層配線51は、金属箔161、金属メッキ163、金属メッキ164が積層されて構成され、内層配線52は、金属箔162、金属メッキ163、金属メッキ165が積層されて構成されている。
Next, as shown in FIG. 4B, a resist (not shown) is disposed on the
なお、次の図4(c)以降では、金属箔161、金属メッキ163、金属メッキ164、および金属箔162、金属メッキ163、金属メッキ165をまとめて1層として示してある。
In FIG. 4C and subsequent figures, the
その後、図4(c)に示されるように、コア層20における表面20a側において、内層配線51上にビルドアップ層30および銅等の金属板166を積層する。また、コア層20における裏面20b側において、内層配線52上にビルドアップ層40および銅等の金属板167を積層する。このようにして、上から順に、金属板166、ビルドアップ層30、内層配線51、コア層20、内層配線52、ビルドアップ層30および金属板167が順に積層された積層体168を構成する。
Thereafter, as shown in FIG. 4C, the
続いて、図4(d)に示されるように、積層体168の積層方向から加圧しつつ加熱することにより積層体168を一体化する。具体的には、積層体168を加圧することにより、ビルドアップ層30を構成する樹脂を流動させて内層配線51の間を埋め込むと共に、ビルドアップ層40を構成する樹脂を流動させて内層配線52の間を埋め込む。そして、積層体168を加熱することにより、ビルドアップ層30、40を硬化して積層体168を一体化する。
Subsequently, as illustrated in FIG. 4D, the
次に、図5(a)に示されるように、レーザ等により、金属板166、ビルドアップ層30を貫通して内層配線51に達する貫通孔91aを形成する。同様に、図5(a)とは別断面において、図1に示されるように、金属板167、ビルドアップ層40を貫通して内層配線52に達する貫通孔101aを形成する。
Next, as shown in FIG. 5A, a through
そして、図5(b)に示されるように、無電解メッキや電気メッキ等でいわゆるフィルドメッキを行い、貫通孔91a、101aを金属メッキ169で埋め込む。これにより、ビルドアップ層30、40に形成された貫通孔91a、101aに埋め込まれた金属メッキ169にて貫通電極91bおよび図1に示した貫通電極101bが構成される。また、貫通孔91a、101aに貫通電極91b、101bが埋め込まれたフィルドビア91、101が形成される。なお、次の図5(c)以降では、金属板166および金属メッキ169をまとめて1層として示してある。
Then, as shown in FIG. 5B, so-called filled plating is performed by electroless plating, electroplating, or the like, and the through
続いて、図5(c)に示されるように、金属板166上に図示しないレジストを配置する。そして、レジストをマスクとしてウェットエッチング等を行って金属板166をパターニングすることにより、表層配線61〜63および表層導体64aを形成する。このため、表層配線61〜63と表層導体64aとは、ビルドアップ層30の表面30aからの高さが等しくなる。
Subsequently, as shown in FIG. 5C, a resist (not shown) is disposed on the
同様に、金属板167上に図示しないレジストを配置し、レジストをマスクとしてウェットエッチング等を行って金属板167をパターニングすることにより、表層配線71、72を形成する。
Similarly, a resist (not shown) is arranged on the
つまり、本実施形態では、表層配線61〜63は、金属板166および金属メッキ169を有する構成とされ、表層配線71、72は、金属板167および金属メッキ169を有する構成とされている。なお、表層導体64aは、内層配線51と電気的に接続されるものではなく、内層配線51との間にフィルドビア91が形成されないため、金属板166のみで構成されている。
That is, in the present embodiment, the surface layer wirings 61 to 63 are configured to have the
次に、図6(a)に示されるように、ビルドアップ層30、40の表面30a、40aにそれぞれソルダーレジスト110を配置して適宜パターニングする。これにより、表層導体64aおよびソルダーレジスト110にて型踏み部64が形成された多層基板10が製造される。なお、型踏み部64は、上記のように、型踏み部64におけるソルダーレジスト110のビルドアップ層30の表面30aからの高さが、ソルダーレジスト110のうち表面パターン63を覆う部分のビルドアップ層30の表面30aからの高さと等しくされている。
Next, as shown in FIG. 6A, solder resists 110 are arranged on the
続いて、図6(b)に示されるように、はんだ130を介して電子部品121〜123をランド61に搭載する。そして、パワー素子121および制御素子122とランド62との間でワイヤボンディングを行い、パワー素子121および制御素子122とランド62とを電気的に接続する。
Subsequently, as illustrated in FIG. 6B, the
その後、図6(c)に示されるように、ランド61、62および電子部品121〜123が封止されるように、金型を用いたトランスファーモールド法やコンプレッションモールド法等によってモールド樹脂150を形成する。
Thereafter, as shown in FIG. 6C, a
具体的には、一面200aにモールド樹脂150の外形を構成する凹部201が形成されている金型200を用意し、凹部201内に電子部品121〜123が配置されるように、一面200aを多層基板10の一面10a側に圧接する。
Specifically, a
このとき、上記のように、型踏み部64におけるソルダーレジスト110のビルドアップ層30の表面30aからの高さは、ソルダーレジスト110のうち表面パターン63を覆う部分のビルドアップ層30の表面30aからの高さと等しくされている。このため、型踏み部64が金型200に圧接される。また、型踏み部64におけるソルダーレジスト110のビルドアップ層30の表面30aからの高さは、周方向において一定とされているため、型踏み部64と金型200との間に隙間は形成されない。
At this time, as described above, the height from the
そして、多層基板10と金型200の凹部201との間の空間にモールド樹脂150を充填することにより、上記電子装置が製造される。
And the said electronic device is manufactured by filling the space between the
なお、金型200の一面200aを多層基板10の一面10a側に圧接した際、ソルダーレジスト110のうち表面パターン63を覆う部分も金型200に圧接されることになるが、特に問題はない。
Note that when the one
以上説明したように、多層基板10には、ビルドアップ層30の表面30aからの高さがソルダーレジスト110のうち表面パターン63を覆う部分のビルドアップ層30の表面30aからの高さ以上とされている型踏み部64が形成されている。このため、金型200の一面200aを多層基板10の一面10a側に圧接した際、型踏み部64が必ず金型200に圧接される。そして、型踏み部64は、ランド61、62を囲む枠状とされていると共にランド61、62と表面パターン63との間に形成されている。したがって、多層基板10と金型200の凹部201との間の空間からモールド樹脂150が流出することを抑制でき、表面パターン63のうちソルダーレジスト110の開口部110aから露出する部分がモールド樹脂150で覆われることを抑制できる。
As described above, in the
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して表層導体64aの形状を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
(Second Embodiment)
A second embodiment of the present invention will be described. In the present embodiment, the shape of the
図7に示されるように、本実施形態の表層導体64aは、厚さ方向における断面において、ビルドアップ層30側と反対側の角部が丸められている。これに対し、ランド61、62および表面パターン63は、電子部品121〜123と外部回路とを電気的に接続する部分であり、電流容量を大きくすることが好ましいため、図1に示されるように、厚さ方向における断面が矩形状とされている。つまり、ランド61、62および表面パターン63は、厚さ方向における断面において、ビルドアップ層30側と反対側の断面の角部が直角とされている。なお、図7は、図1中の領域Aに相当する拡大図である。
As shown in FIG. 7, the
これによれば、図6(c)の工程において、金型200の一面200aを型踏み部64に圧接したとき、表層導体64aの角部に応力が集中することを抑制できる。このため、ソルダーレジスト110にクラックが発生することを抑制できる。
According to this, when the one
(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
(Other embodiments)
The present invention is not limited to the embodiment described above, and can be appropriately changed within the scope described in the claims.
例えば、上記各実施形態において、コア層20およびビルドアップ層30、40として、プリプレグの単層から構成されるものを図示しているが、コア層20およびビルドアップ層30、40をプリプレグの多層から構成されるものとしてもよい。
For example, in each of the above-described embodiments, the
また、上記各実施形態において、型踏み部64におけるソルダーレジスト110のビルドアップ層30の表面30aからの高さをソルダーレジスト110のうち表面パターン63を覆う部分のビルドアップ層30の表面30aからの高さ以上とする場合には、次のようにすればよい。例えば、図5(c)の工程において、表面パターン63および表層導体64aをパターニングする際、表層導体64a上のみに金属メッキ等を形成すればよい。
Moreover, in each said embodiment, the height from the
また、上記各実施形態では、型踏み部64は、ビルドアップ層30の表面30aからの高さが周方向において一定とされているものを説明したが、次のようにしてもよい。すなわち、型踏み部64を構成するソルダーレジスト110に窪み部を形成し、型踏み部64のうち窪み部が形成されている部分の高さが他の部分の高さより僅かに低くされていてもよい。これによれば、モールド樹脂150を形成する際にモールド樹脂150中に生成する可能性があるボイドを窪み部から排出することができる。なお、このような型踏み部64を構成する場合には、窪み部からモールド樹脂150が流出したとしても、表面パターン63のうちソルダーレジスト110から露出する部分がモールド樹脂150で覆われない場所に窪み部を形成することが好ましい。
Further, in each of the above embodiments, the
10 多層基板
20 コア層
20a 表面
30 ビルドアップ層
30a 一面
51 内層配線
61 ランド
63 表面パターン
64 型踏み部
64a 表層導体
110 保護膜(ソルダーレジスト)
110a 開口部
121〜123 電子部品
DESCRIPTION OF
110a opening 121-123 electronic component
Claims (4)
前記コア層の表面に形成された内層配線(51)と、
前記コア層の表面に前記内層配線を覆う状態で配置されたビルドアップ層(30)と、
前記ビルドアップ層のうち前記コア層と反対側の一面(30a)に形成され、電子部品(121〜123)が搭載されるランド(61)と、
前記ビルドアップ層の前記一面に形成され、前記内層配線を介して前記ランドと電気的に接続されると共に外部回路と電気的に接続される表面パターン(63)と、
前記表面パターンを覆うと共に、前記表面パターンの一部を露出させる開口部(110a)が形成された保護膜(110)と、を有する多層基板において、
前記ビルドアップ層の前記一面には、前記ランドおよび前記表面パターンと絶縁され、前記ランドを囲むと共に前記ランドと前記表面パターンとの間に形成された枠状の表層導体(64a)と、前記表層導体を覆う前記保護膜と、を有する型踏み部(64)が形成されており、
前記型踏み部における前記保護膜の前記ビルドアップ層の前記一面からの高さは、前記保護膜のうち前記表面パターンを覆う部分の前記ビルドアップ層の前記一面からの高さ以上とされ、
前記型踏み部を構成する前記保護膜には、窪み部が形成されていることを特徴とする多層基板。 A core layer (20) having a surface (20a);
An inner wiring (51) formed on the surface of the core layer;
A buildup layer (30) arranged in a state of covering the inner layer wiring on the surface of the core layer;
A land (61) formed on one surface (30a) opposite to the core layer of the build-up layer, on which electronic components (121 to 123) are mounted;
A surface pattern (63) formed on the one surface of the build-up layer, electrically connected to the land via the inner layer wiring and electrically connected to an external circuit;
A multilayer substrate having a protective film (110) that covers the surface pattern and has an opening (110a) that exposes a part of the surface pattern.
The one surface of the build-up layer is insulated from the land and the surface pattern, surrounds the land and is formed between the land and the surface pattern, and a frame-shaped surface conductor (64a), and the surface layer A mold step (64) having the protective film covering the conductor is formed,
The height from the one surface of the build-up layer of the protective film in the mold step portion is equal to or higher than the height from the one surface of the build-up layer of the protective film that covers the surface pattern ,
A multi-layer substrate , wherein a recess is formed in the protective film constituting the mold step .
前記ランドおよび前記表面パターンは、前記ランドおよび前記表面パターンの厚さ方向における断面において、前記ビルドアップ層側と反対側の角部が直角とされていることを特徴とする請求項1に記載の多層基板。 In the surface layer conductor, in the cross section in the thickness direction of the surface layer conductor, the corner on the opposite side to the buildup layer side is rounded,
2. The corner of the land and the surface pattern opposite to the build-up layer side is a right angle in a cross section in the thickness direction of the land and the surface pattern. Multilayer board.
前記ランドに搭載された前記電子部品と、
前記電子部品、前記ランドおよび前記型踏み部における前記保護膜の内縁側を封止するモールド樹脂(150)と、を備えることを特徴とする電子装置。 The multilayer substrate according to claim 1 or 2,
The electronic component mounted on the land;
An electronic device comprising: a mold resin (150) that seals an inner edge side of the protective film in the electronic component, the land, and the stepping portion.
前記多層基板を用意する工程と、
前記多層基板における前記ランドに前記電子部品を搭載する工程と、
前記電子部品、前記ランドおよび前記型踏み部における前記保護膜の内縁側を封止する前記モールド樹脂を形成する工程と、を行い、
前記モールド樹脂を形成する工程では、一面(200a)に凹部(201)が形成された金型(200)を用意し、前記凹部内に前記電子部品が配置されるように前記金型の一面を前記型踏み部に圧接した後、前記多層基板と前記凹部との間の空間に前記モールド樹脂を充填し、
前記モールド樹脂を充填する際には、前記窪み部から前記モールド樹脂中に生成するボイドのみを排出することを特徴とする電子装置の製造方法。 In the manufacturing method of the electronic device according to claim 3,
Preparing the multilayer substrate;
Mounting the electronic component on the land in the multilayer substrate;
Forming the mold resin that seals an inner edge side of the protective film in the electronic component, the land, and the mold step portion;
In the step of forming the mold resin, a mold (200) having a recess (201) formed on one surface (200a) is prepared, and the one surface of the mold is disposed so that the electronic component is disposed in the recess. After being in pressure contact with the mold step portion, the mold resin is filled into the space between the multilayer substrate and the recess ,
When filling with the mold resin, only the voids generated in the mold resin are discharged from the depressions .
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013097227A JP6111832B2 (en) | 2013-05-06 | 2013-05-06 | Multilayer substrate, electronic device using the same, and method for manufacturing electronic device |
PCT/JP2014/002248 WO2014181509A1 (en) | 2013-05-06 | 2014-04-22 | Multilayer substrate and electronic device using same, and method for manufacturing electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013097227A JP6111832B2 (en) | 2013-05-06 | 2013-05-06 | Multilayer substrate, electronic device using the same, and method for manufacturing electronic device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014220305A JP2014220305A (en) | 2014-11-20 |
JP6111832B2 true JP6111832B2 (en) | 2017-04-12 |
Family
ID=51867000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013097227A Expired - Fee Related JP6111832B2 (en) | 2013-05-06 | 2013-05-06 | Multilayer substrate, electronic device using the same, and method for manufacturing electronic device |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6111832B2 (en) |
WO (1) | WO2014181509A1 (en) |
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JP2013187330A (en) * | 2012-03-07 | 2013-09-19 | Mitsubishi Electric Corp | Led substrate, lighting device, and manufacturing method of led substrate |
-
2013
- 2013-05-06 JP JP2013097227A patent/JP6111832B2/en not_active Expired - Fee Related
-
2014
- 2014-04-22 WO PCT/JP2014/002248 patent/WO2014181509A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO2014181509A1 (en) | 2014-11-13 |
JP2014220305A (en) | 2014-11-20 |
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Legal Events
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R250 | Receipt of annual fees |
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